KR102374577B1 - 메모리 장치에서의 액세스 억제 - Google Patents

메모리 장치에서의 액세스 억제 Download PDF

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Abstract

메모리 장치와 상기 메모리 장치를 동작시키는 방법이 제공된다. 상기 메모리 장치는 복수의 저장 유닛 및 액세스 제어 회로를 포함한다. 상기 액세스 제어는 액세스 요청을 수신하고, 상기 액세스 요청에 응답하여 상기 복수의 저장 유닛의 각각에서의 액세스 프로시저를 시작하도록 구성된다. 상기 액세스 제어 회로는 상기 액세스 프로시저가 시작된 후에 액세스 킬 신호를 수신하고, 상기 액세스 킬 신호에 응답하여 상기 복수의 저장 유닛 중 적어도 하나에서의 상기 액세스 프로시저를 억제하는 액세스 억제를 시작하도록 구성된다. 따라서, 상기 액세스 요청에 응답하여 예를 들면 상기 액세스 프로시저를 수행하는 특정한 저장 유닛의 추가적인 표시를 대기하지 않고서 모든 저장 유닛에서의 상기 액세스 프로시저를 시작함으로써, 상기 메모리 장치에 대한 전체 액세스 시간이 낮게 유지되지만, 상기 액세스 킬 신호에 응답하여 상기 액세스 프로시저 중 적어도 하나를 나중에 억제 가능하게 함으로써, 상기 메모리 장치의 동적 전력 소비가 감소될 수 있다.

Description

메모리 장치에서의 액세스 억제{ACCESS SUPPRESSION IN A MEMORY DEVICE}
본 발명은 메모리 장치에 대한 액세스 제어에 관한 것이다.
데이터 아이템(연관된 메모리 어드레스를 가진)이 저장될 수 있는 하나 이상의 저장 유닛을 구비한 메모리 장치를 가진 데이터 처리 장치를 제공하는 것이 공지되어 있다. 예를 들면, 메모리 장치가 세트 결합 캐시(set-associative cache)인 경우, 주어진 데이터 아이템은 상기 세트 결합 캐시의 다중 통로(multiple ways) 중 임의의 통로로 저장될 수 있다.
이러한 상황에서, 메모리 장치에 대한 전체 액세스 시간 감축을 목적으로, 요청된 데이터 아이템이 저장 유닛 중 어디에 저장되는지 확실하게 공지되기 전에 메모리 장치의 다중 저장 유닛의 각각에서의 판독 프로시저를 시작하는 것이 더 공지되어 있다. 예를 들면, 세트 결합 캐시의 측면에서, 캐시의 모든 통로(way)로부터 판독 프로시저를 수행하고 상기 다중 통로로부터 판독된 데이터 아이템의 각각으로부터 정확한 데이터 아이템을 선택하도록 태그 히트(상기 요청된 데이터 아이템의 메모리 어드레스와 상기 메모리 어드레스의 저장된 태그 부분 사이의 매칭)에 따르는 것이 공지되어 있다. 그러나 이러한 기술은 데이터 아이템이 실제 저장되는 저장 유닛에 대해 수행되는 판독 프로시저에 추가하여 (상기 요청된 데이터 아이템이 실제로는 없는)"다른" 저장 유닛으로부터의 판독 프로시저를 수행하는 추가적인 에너지 소비를 대가로 한다는 단점을 가진다.
다중 저장 유닛을 가지는 메모리 장치의 전력 소비를 감소시키기 위해, 요청된 데이터 아이템이 저장되어 있는 저장 유닛만이 액세스되고 데이터 아이템이 저장되지 않은 다른 저장 유닛에 액세스하는 것에 연관되는 추가적인 전력은 소비되지 않도록 하기 위해 요청된 데이터 아이템이 저장되어있는 저장 유닛을 예측하고자 하는 것이 더 공지되어 있다. 예를 들면, 상술한 세트 결합 캐시의 측면에서, 요청된 데이터 아이템이 저장되고 그런다음 그 경로에 대한 액세스 만을 시작하는 통로를 판정하는 다양한 "통로 예측" 기술이 공지되어 있다. 그러나, 통로 예측 완료를 위한 추가 시간이 메모리 액세스 시작을 지연시킬 수 있기 때문에 통로 예측은 그런다음 메모리로부터 데이터를 검색하는 데에 걸리는 전체 시간을 추가시킨다는 단점을 이들 기술은 가진다.
제1 양태로부터 보았을 때, 복수의 저장 유닛; 및 액세스 요청을 수신하고, 상기 액세스 요청에 응답하여 상기 복수의 저장 유닛의 각각에서 액세스 프로시저를 시작하도록 구성된 액세스 제어 회로를 포함하고, 여기서 상기 액세스 제어 회로는 액세스 프로시저가 시작된 후에 액세스 킬 신호를 수신하도록 구성되고, 상기 액세스 제어 회로는 상기 액세스 킬 신호에 응답하여 상기 복수의 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제하는 액세스 억제를 시작하도록 구성되는 메모리 장치가 제공된다.
본 발명은 수신된(예를 들면 메모리 장치에 저장된 데이터 아이템에 대해 액세스하려는 프로세서로부터) 액세스 요청에 응답하여 다중 저장 유닛의 각각(모두)에서 액세스 프로시저를 시작하도록 상기 액세스 제어 회로를 구성함으로써 상기 메모리 장치에 대한 빠른 액세스를 실시하는 메모리 장치를 제공한다. 상기 액세스 요청은 판독 액세스 요청이거나 또는 기록 액세스 요청이 될 수 있다. 그러나, 액세스 제어 회로는 상기 액세스 프로시저가 이미 시작한 후에 액세스 킬 신호를 수신하고 그에 응답하여 다중 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제할 수 있기 때문에, 메모리 장치에 의해 소비되는 동적 전력(dynamic power)은 감소될 수 있다. 따라서, 액세스 프로시저가 이미 시작했다는 사실에 의해 일부 동적 전력이 메모리 장치에 의해 이미 소비될지라도, 예를 들면 데이터 아이템이 저장된 저장 유닛이 식별되었을 때 상기 요청된 데이터 아이템이 결과적으로 저장되지 않은 것으로 인식되는 저장 유닛 중 하나를 제외한 전부에서, 상기 다중 저장 유닛 중 적어도 하나에서의 액세스 프로시저의 억제에 의해, 동적 전력이 절감될 수 있다. 상기 액세스 제어 회로는 모든 저장 유닛에 대해 액세스 제어를 제공하는 복수의 저장 유닛으로부터 메모리 장치의 개별 컴포넌트를 형성하거나, 또는 각각의 저장 유닛에 특정한 액세스 제어를 제공하면서 상기 복수의 저장 유닛 전체에 걸쳐서 분산될 수 있다는 것에 유의하라.
상기 액세스 프로시저의 억제는 다양한 방식으로 구현될 수 있지만, 일부 실시예에서 상기 복수의 저장 유닛의 각각은 상기 액세스 프로시저의 일부로서 상기 액세스 요청에 응답하여 선택된 워드 라인(world line)을 활성화시키도록 구성된 워드 라인 회로를 포함하고, 상기 메모리 장치는 상기 액세스 킬 신호에 응답하여 상기 선택된 워드 라인을 억제하도록 구성된 워드 라인 억제 회로를 더 포함한다. 따라서, 여기서 액세스 프로시저가 활성화되는(예를 들면, 미리정해진 전압으로 상승된(ramped)) 선택된 워드 라인에 따르는 경우, 상기 액세스 프로시저의 추가적인 진행이 상기 선택된 워드 라인을 억제함으로써(예를 들면, 비활성 상태(예를 들면, 논리적으로 0의 값으로)로 다시 선택된 워드 라인을 가져감으로써) 억제될 수 있다. 상기 선택된 워드 라인의 억제는 다수의 방식으로 구현될 수 있지만, 일부 실시예에서는 워드 라인 억제 회로는 상기 액세스 킬 신호에 응답하여 고정된 전압으로 상기 선택된 워드 라인을 연결하도록 구성된다. 예를 들면, 상기 워드 라인 억제 회로는 예를 들면 접지(VSS) 레일과 같은 상기 메모리 장치내의 전압 레일에 대한 선택가능한 연결을 포함할 수 있다.
대안으로, 또는 추가하여, 상기 액세스 프로시저의 억제가 상기 메모리 장치내의 센스 증폭기 회로에 대해 수행될 수 있고, 일부 실시예에서 상기 복수의 저장 유닛의 각각은 센스 증폭기 회로를 포함하고, 상기 메모리 장치는 상기 액세스 프로시저를 수행하기 위해 상기 액세스 요청에 응답하여 상기 센스 증폭기 회로를 활성화시키도록 구성되고, 상기 메모리 장치는 상기 액세스 킬 신호에 응답하여 상기 센스 증폭기 회로를 억제하도록 구성되는 센스 증폭기 억제 회로를 더 포함한다. 판독 액세스 요청에 응답하여 각각의 저장 유닛로부터 판독된 데이터는 대개, 센스 증폭기 회로가 비트 라인들 사이의 전압 차이로부터 저장된 데이터 값을 판정할 수 있는 포인트로 저장 유닛 내의 비트 라인들이 방전되면 활성화되는 센스 증폭기 회로에 의해 생성되고, 출력 데이터 값을 생성하기 위한 상기 센스 증폭기 회로의 사용은 일반적으로 상기 액세스 프로시저를 수행할 때(게다가 데이터 값 변경이 또한 출력 드라이버로 하여금 토글링하도록 하기 때문에 부분적으로) 상기 저장 유닛에 의해 소비되는 동적 전력의 현저한 부분을 나타낸다. 따라서 상기 센스 증폭기 회로의 억제는 이러한 동적 전력의 소비를 방지할 수 있고, 특히 상기 센스 증폭기 회로 조차도 활성화되기 전에 액세스 킬 신호가 작동될 수 있는 경우에 동적 전력의 소비를 방지할 수 있다.
상기 센스 증폭기 억제 회로는 다수의 경로에서 상기 센스 증폭기 회로를 억제할 수 있지만, 일부 실시예에서, 상기 센스 증폭기 회로는 센스 증폭기 이네이블 신호가 어서트(asserted)될 때 활성화되도록 구성되고, 상기 센스 증폭기 억제 회로는 상기 액세스 킬 신호에 응답하여 상기 센스 증폭기 이네이블 신호가 고정된 전압에 연결하도록 구성된다. 액티브하게 되도록 상기 센스 증폭기 회로가 상기 이네이블 신호로 하여금 어서트되도록 요구하는 경우, 상기 이네이블 신호를 고정된 전압에(예를 들면, 상기 센스 증폭기 이네이블 신호가 액티브 하이(active high)일 때는 접지로, 또는 상기 센스 증폭기 이네이블 신호가 액티브 로우(active low)일 때는 논리적으로 높은 값으로) 결합시키는 것은 상기 센스 증폭기 회로를 효과적으로 디세이블하게 할 수 있고, 임의의 추가적인 현저한 동적 전력이 상기 센스 증폭기 회로의 동작에 의해 소비되는 것을 방지할 수 있다.
상기 메모리 장치는 다양한 형태를 취할 수 있지만, 일부 실시예에서 상기 메모리 장치는 상기 데이터 프로세서와 연관하여 제공하는 제1 레벨 캐시이다. 일반적으로 제1 레벨 캐시로부터의 응답은 매우 빠르게 수신될 것이 요구되고, 따라서 이러한 응답성은, 본 발명에 의해 지원되는 바와 같이, 상기 액세스된 데이터 아이템의 정확한 저장 위치에 관한 불확실성(예를 들면, 세트 결합 캐시의 통로에서)에 의해 지연되지 않는 것에 효익이 있다.
상기 복수의 저장 유닛은 다수의 형태를 취할 수 있지만, 일부 실시예에서 상기 메모리 장치는 다중-통로(multi-way) 세트 결합 캐시이고, 상기 복수의 저장 유닛은 다중-통로 세트 결합 캐시 중 복수의 통로이다. 이러한 방식에서의 다중 통로 세트 결합인 메모리 장치 내의 데이터 아이템의 저장은 다수 통로 중 임의의 통로에서 발생할 수 있지만, 상기 액세스 요청이 먼저 상기 메모리 장치에 의해 수신될 때, 상기 액세스 요청의 제공이 지연되는 반면 일부 다양한 통로 예측이 수행되지 않는다면 특정한 데이터 아이템이 저장되는 통로가 어디인지는 일반적으로 공지되지 않는다. 본 발명은 지연되지 않은(undelayed) 액세스 요청이 상기 메모리 장치로 제공될 수 있도록 하지만, 그럼에도 불구하고, 상기 메모리 장치에 의해 나중에 수신되는 늦은(late) 킬 신호(예측된 통로 신호와 같이)로부터 효익을 얻고, 따라서 그럼에도 불구하고 상기 메모리 장치의 동적 전력 소비를 감소시킬 수 있도록 한다.
다중 통로 세트 결합 캐시에서, 상기 액세스 억제는 다수의 통로에서 구현될 수 있지만, 일부 실시예에서, 상기 복수의 통로 중 각각의 통로는 태그 저장 유닛 및 데이터 저장 유닛을 포함하고, 상기 액세스 제어 회로는 상기 복수의 저장 유닛 중 적어도 하나의 태그 저장 유닛에서의 액세스 억제를 시작하도록 구성된다. 따라서, 태그 검색 및 비교(상기 액세스 요청이 수행되는 상기 메모리 어드레스 중 적어도 일부에 대해)가 수행되는 경우, 동적 전력 절감은 적어도 하나의 태그 저장 유닛에서 수행되는 상기 액세스 프로시저의 부분을 억제함으로써 달성될 수 있다.
대안으로, 또는 추가하여, 일부 실시예에서, 상기 복수의 통로 중 각각의 통로는 태그 저장 유닛 및 데이터 저장 유닛을 포함하고, 상기 액세스 제어 회로는 상기 복수의 저장 유닛 중 적어도 하나의 데이터 저장 유닛에서의 액세스 억제를 시작하도록 구성된다. 다수의 통로로부터의 데이터 아이템이 최초로 상기 액세스 프로시저의 일부로서 검색되는 경우, 동적 전력은 적어도 하나의 데이터 저장 유닛로부터 데이터 아이템의 검색을 억제함으로써 절감될 수 있다.
일부 실시예에서, 상기 액세스 제어 회로는 상기 액세스 프로시저의 제어 타이밍을 제어하기 위해 상기 복수의 저장 유닛 중 각각에서 내부 클록 신호를 생성하도록 구성되고, 상기 액세스 제어 회로는 상기 내부 클록 신호의 제1 에지가 생성된 후에 상기 액세스 억제를 시작하도록 구성된다. 상기 액세스 프로시저의 타이밍을 제어하기 위해 각각의 저장 유닛에 대해 내부 클록 신호가 생성되고, 예를 들면 상기 내부 클록 신호의 제1 에지(예를 들면, 상승 에지(rising edge))가 상기 저장 유닛 내의 상기 액세스 프로시저의 시작을 신호를 전달하는 경우, 이는 상기의 상대적으로 늦은 스테이지에서조차 동적 전력 절감을 위한 기회를 제공하기 때문에 이 포인트(즉, 상기 내부 클록 신호의 제1 에지 후에 시작한 액세스 프로시저는 매우 짧지 않고 실제로 인터럽트될 수 있는) 후에도, 상기 액세스 억제가 시작되는 경우 효익이 있다.
일부 실시예에서, 상기 복수의 저장 유닛 중 각각은 비트라인 프리차지(precharge) 회로를 포함하고, 여기서 상기 비트 라인 프리차지 회로는 상기 액세스 프로시저가 시작되기 전에 그 저장 유닛 내에서 비트라인을 프리차지하도록 구성되고, 상기 액세스 프로시저는 상기 비트라인을 방전하는 것을 포함하고, 상기 액세스 제어 회로는 상기 비트라인 방전이 시작한 후에 상기 액세스 억제를 시작하도록 구성된다. 또한 비트라인의 방전이 시작한 후에도 상기 액세스 억제가 시작될 수 있는 것이 또한 효익이 있고, 소량의 동적 전력이 이러한 부분적인 비트라인 방전에 의해 소비될 지라도, 추가적으로 동적 전력은 이것이 이미 시작한 후에 상기 액세스 억제를 시작하고, 따라서 비트라인 및 그에 연관된 동적 전력의 추가적인 방전을 방지하도록 개재가능하게 됨으로써 절감될 수 있다.
일부 실시예에서, 상기 액세스 제어 회로는 상기 메모리 장치에 대한 칩 이네이블 신호를 수신하도록 구성되고, 상기 액세스 요청은 상기 칩 이네이블 신호의 어서션(assertion)을 포함하고, 상기 액세스 제어 회로는 상기 칩 이네이블 신호의 어서션에 응답하여 상기 액세스 프로시저를 시작하도록 구성된다. 칩 이네이블 신호, 특히 상기 액세스 요청의 일부로서 프로세서에 의해 어서트된(asserted) 칩 이네이블 신호의 사용은 프로세서 및 메모리 장치(예를 들면, 레벨 1 캐시)를 포함하는 CPU 내의 주요 경로(path)를 나타내고, 상기 칩 이네이블 신호의 어서션에 응답하여 액세스 프로시저를 시작하는 것(직접)은 이 CPU의 주요 경로 타이밍이 영향을 받는 것을 방지한다.
상기 액세스 킬 신호는 다수의 형태를 취할 수 있지만, 일부 실시예에서 상기 메모리 장치는 다중-통로 세트 결합 캐시이고, 상기 액세스 제어 회로는 상기 액세스 킬 신호로서 상기 통로들의 서브세트를 나타내는 통로 예측 신호를 수신하도록 구성되고, 상기 액세스 제어 회로는 통로 예측 신호에 의해 지시된 통로의 서브세트에서 상기 액세스 프로시저를 억제하는 상기 액세스 억제를 시작하도록 구성된다. 상기 통로 예측 신호는 상기 요청된 데이터 아이템이 저장될 것으로 예측되는 통로의 확실한(positive) 식별이 될 수 있고, 그 경우, 그런다음 상기 액세스 프로시저는 모든 다른 통로에서 억제되거나, 또는 대안으로 상기 통로 예측 신호는 상기 요청된 데이터 아이템이 저장되지 않았다고 공지되는 하나 이상의 통로의 표시를 포함할 수 있고, 이 경우 상기 액세스 프로시저는 이들 식별된 통로에서 유예된다.
상기 액세스 킬 신호는 상기 액세스 억제가 발생해야 하는(상기 액세스 억제가 발생해야 하는 저장 유닛을 직접 표시하는 저장 유닛 선택 해제(deselection) 신호에 의해서, 또는 상기 액세스 프로시저가 계속되어야하는 저장 유닛을 지시함으로써(그리고, 상기 액세스가 나머지에서 억제되어야 하는 것을 나타내는 추론에 의해)) 하나 이상의 저장 유닛을 직접 표시할 수 있다. 따라서, 일부 실시예에서, 상기 액세스 제어 회로는 액세스 킬 신호로서 상기 복수의 저장 유닛의 서브세트를 지시하는 저장 유닛 선택해제 신호를 수신하도록 구성되고, 상기 액세스 제어 회로는 상기 저장 유닛 선택해제 신호에 의해 지시되는 복수의 저장 유닛의 서브 세트에서의 액세스 프로시저를 억제하는 상기 액세스 억제를 시작하도록 구성된다.
일부 실시예에서, 상기 액세스 요청은 판독 액세스 요청이고 상기 액세스 프로시저는 판독 액세스 프로시저이다.
일부 실시예에서, 상기 액세스 요청은 기록 액세스 요청이고 상기 액세스 프로시저는 기록 액세스 프로시저이다.
제2 양태로부터 보았을 때, 메모리 장치를 동작시키는 방법으로서:
복수의 저장 유닛에 데이터를 저장하는 단계; 액세스 요청을 수신하는 단계; 상기 액세스 요청에 응답하여, 상기 복수의 저장 유닛의 각각에서 액세스 프로시저를 시작하는 단계; 상기 액세스 프로시저가 시작된 후에 액세스 킬 신호를 수신하는 단계; 및 상기 액세스 킬 신호에 응답하여, 상기 복수의 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제하는 단계;를 포함하는 방법이 제공된다.
제3 양태로부터 보았을 때, 데이터를 저장하는 복수의 수단; 액세스 요청을 수신하는 수단; 상기 액세스 요청에 응답하여, 데이터를 저장하는 상기 복수의 수단의 각각에서 액세스 프로시저를 시작하는 수단; 상기 액세스 프로시저가 시작된 후에 액세스 킬 신호를 수신하는 수단; 및 상기 액세스 킬 신호에 응답하여, 데이터 저장을 위한 상기 복수의 수단 중 적어도 하나에서 상기 액세스 프로시저를 억제하는 수단;을 포함하는 메모리 장치가 제공된다.
본 발명은 예시에 의해서만 첨부 도면에 도시된 바와 같은 본 발명의 실시예를 참조하여 더 기술된다.
도 1은 하나의 실시예에서의 메모리 장치를 구비하는 데이터 처리 시스템을 개략적으로 도시한다;
도 2는 하나의 실시예에서의 메모리 장치의 구성을 보다 상세히 개략적으로 도시한다;
도 3은 하나의 실시예에서의 메모리 장치를 제공하는 다중 통로 세트 결합 캐시의 구성을 개략적으로 도시한다;
도 4는 하나의 실시예에서의 메모리 장치 내의 예시적인 타이밍을 도시한다;
도 5a는 판독 액세스 프로시저를 억제하는 액세스 억제가 수행되는 하나의 실시예에서의 메모리 장치를 개략적으로 도시한다;
도 5b는 기록 액세스 프로시저를 억제하는 액세스 억제가 수행되는 하나의 실시예에서의 메모리 장치를 개략적으로 도시한다;
도 6은 수신된 판독 액세스 요청에 대해 하나의 실시예의 방법에 따라 취해진 단계들의 시퀀스를 도시한다;
도 7은 수신된 기록 액세스 요청에 대해 하나의 실시예의 방법에 따른 단계들의 시퀀스를 도시한다.
도 1은 하나의 실시예에서의 데이터 처리 장치(10)를 개략적으로 도시한다. 데이터 처리 장치(10)는 중앙처리장치(CPU)(12)를 포함하고, CPU는 프로세서 코어(14), 레벨 1(L1) 캐시(16), 레벨 2(L2) 캐시(18) 및 외부 메모리(20)를 포함한다. 데이터 아이템은 프로세서 코어가 자신의 데이터 처리 동작의 일부로서 액세스 하는 외부 메모리(20)에 저장된다. 메모리(20)에 대한 액세스 대기 시간을 감소시키기 위해, L1 캐시(16) 및 L2 캐시(18)가 제공되어 프로세서 코어(14)에 의해 액세스되는 데이터 아이템의 복사본을 저장한다. 당업자에 친숙한 방식으로, L1 캐시(16)의 액세스 대기시간은 L2 캐시(18)의 대기 시간 보다 더 짧지만, L2 캐시(18)의 저장 용량이 더 크다.
프로세서 코어(14)가 데이터 아이템에 대한 액세스를 요구할 때, 그 액세스가 판독 액세스인지 또는 기록 액세스인지 여부에 따라, 프로세서 코어는 먼저 L1 캐시(16)에 의해 수신되는 액세스 요청(판독 액세스 요청 또는 기록 액세스 요청)을 발급한다. 요청된 데이터 아이템이 L1 캐시(16)에 없을 때, 액세스 요청은 L2 캐시(18)로 포워딩되고, 액세스 요청이 L2 캐시(18)에 저장되어있지 않은 경우, 액세스 요청은 외부 메모리(20)로 포워딩된다. 다시, 당업자는 이러한 메모리 계층구조 사용에 친숙할 것이다. 데이터 아이템이 L1 캐시(16)에 저장될 때, 데이터 아이템은 액세스 제어 회로(22)의 제어 하에 액세스된다. 본 실시예에서, L1 캐시(16)는 4개의 통로(way)(24, 26, 28, 30)를 구비하는 세트 결합 캐시이다. L1 캐시(16)의 전체 액세스 시간을 낮게 유지하기 위해, 액세스 제어 회로(22)는 액세스 요청의 수신에 응답하여 직접 통로(24, 26, 28, 30)에 대한 액세스(판독 액세스건 기록 액세스건)를 시작하도록 구성된다. 그러나, 액세스 제어 회로(22)가 이미 통로(24, 26, 28, 30) 중 하나에서 시작된 액세스 프로시저를 억제하도록(즉, 중지하도록) 구성되는 것에 응답하여, L1 캐시(16)는 또한 액세스 요청이 이미 전송된 후에 코어(14)로부터의 추가적인 신호, 즉 "늦은 킬 신호"를 수신하도록 구성된다. 이는 하기의 도면을 참조하여 더 상세히 기술된다.
프로세서 코어(14)는 통로 예측(32)에 의해 생성된 통로 예측에 기초하여 늦은 킬 신호를 생성하도록 구성된다. 이러한 구성이 또한 고려될지라도, 본 실시예에서 통로 예측(32)은, 코어(14) 내의 특정한 물리적 서브 컴포넌트가 아닌 코어(14)에 의해 수행되는 기능을 나타낸다. 통로 예측(32)에 의해 생성되고 늦은 킬 신호를 판정하는 통로 예측은 요청된 데이터 아이템이 저장되는 것으로 예측되는 통로의 명확한 표시가 될 수 있고, 이 경우 액세스 제어 회로(22)는 모든 다른 통로에서 이미 시작된 액세스 프로시저가 억제되도록 구성되거나, 또는 통로 예측은 요청된 데이터 아이템이 저장되지 않을 것으로 예측되는 적어도 하나의 통로의 표시가 될 수 있고, 이 경우, 액세스 제어 회로(22)는 이들 통로에서 이미 시작된 액세스 프로시저를 억제하도록 구성된다. 또한 요청된 데이터 아이템이 L1 캐시(16)의 어느 통로에 저장되는 지를 정확하게 예측하는 통로 예측(32)이 이론상으로는 상술한 저 레벨로 L1 캐시(16)의 전체 액세스 시간을 유지하기 위해 충분한 가용 시간을 가지고 가능할 수 있을지라도, 프로세서 코어(15)는 통로 예측(32)이 그 예측 프로세스를 완료시키기 전에 늦은 킬 신호를 생성하여, 액세스 억제가 제한된 수의 통로에서만(즉, N-1 보다 더 적고, N은 L1 캐시(16)에서의 총 통로 수) 수행되는 액세스 억제를 포함할 수 있을 지라도 L1 캐시(16) 내의 액세스 억제가 동적 전력 감소의 효익을 얻기에 충분히 빨리 트리거될 수 있도록 구성될 수 있다. 이는 예를 들면 메모리 액세스가 수행되는 것을 요구하는 프로세서 코어(14)에 의해 실행되는 복잡한 명령어의 측면에서 적절할 수 있지만, 명령어의 복잡도(예를 들면, 정보의 다중 파생 아이템을 요구하는)는 통로 예측이 수행되기 위해 약분할 수 있도록 더 길게 취하도록 한다.
도 2는 하나의 실시예에서 개략적으로 메모리 장치(40)의 구성을 보다 상세히 도시하고, 이는 예를들면 도 1에 도시된 L1 캐시(16)에 대응한다. 메모리 장치(40)는 액세스 제어 회로(42) 및 다수의 저장 유닛을 포함하고, 그 중에 하나의 저장 유닛(44) 만이 도 2에 도시된다. 저장 유닛(44)는 다수의 비트 셀을 포함하고, 이들 각각은 개별 비트 값을 저장하도록 구성된다. 당업자에게 친숙한 방식으로, 이들 비트 셀은 일반적으로 대용량 어레이로 배열되지만, 도시의 간략화를 위해, 단일한 비트 셀(46) 만 도 2에 명확하게 도시된다. 비트 셀(46)의 컨텐츠에 대한 액세스는 연관된 워드 라인(48) 및 비트 라인(BL 50 및 BLB 52)의 연관된 쌍을 이용하여 발생한다. 워드 라인(48)은 워드 라인 드라이버 회로(54)에 의해 제어되는 반면, 비트 라인(BL 50 및 BLB 2)의 프리차징은 비트 라인 프리차지 회로(56)에 의해 제공된다. 비트 라인(BL 50 및 BLB 52)을 통해 비트 셀(46)의 컨텐츠를 판독하는 것은 비트 라인의 쌍 상에서 감지된 상대적인 전압에 따른 데이터 값을 생성하고 이 데이터 값을 출력 데이터 값(Q)로서 제공하는 출력 드라이버(60)로 제공하는 센스 증폭기(58)에 의해 수행된다.
액세스 제어 회로(42)는 본 예시에서 판독 액세스 요청인 액세스 요청을 수신하도록 구성되고, 여기서 액세스 요청은 요청된 데이터 아이템의 어드레스와 칩 이네이블 신호 CE 모두를 포함한다. 액세스 제어 회로(42)는 어서트된 CE 신호의 수신시 직접적으로 저장 유닛(44)에서(및 메모리 장치(40)에서 제공된 다른 저장 유닛에서) 액세스 프로시저를 시작하도록 구성된다. 따라서, 이 CE 신호의 일반적인 타이밍은 유지될 수 있고, 그와 같은(이 CE 신호의 생성 및 어서션이 CPU에 대한 주요 경로가 되는) 판독 액세스 요청의 발급 타이밍은 본 기술에 의해 영향을 받지 않는다. 액세스 제어 회로(42)는 비트 라인 프리차지 회로(56)로 하여금 비트 라인(BL 50 및 BLB 52)을 프리차지하도록 구성되고, 실제로 이는 액세스 대기시간의 일부로서 이들 비트라인을 프리차징하는 것에 연관된 시간이 발생되지 않도록 액세스 요청 시간이 수신되기 전에 발생할 수 있다. 액세스 프로시저가 액세스 제어 회로(42)에 의해 시작될 때, 액세스 제어 회로(42)는 워드 라인 드라이버 회로(54)로 하여금 워드 라인(48)을 어서트하도록 하고, 따라서 워드 라인(48)의 전압이 상승하기 시작한다. 액세스 제어 회로(42)는 또한 저장 유닛(44) 내에서 액세스 프로시저를 시작하는 내부 클록 신호를 생성한다. 이는 액세스 제어 회로(42)와 저장 유닛(44) 모두에 의해 수신되어 이들 컴포넌트의 전체 타이밍을 제어하고 조정하도록 하는 메모리 장치용 외부 클록 신호(CLK)에 따른다.
워드 라인 드라이버 회로(44)가 워드 라인(44)을 충분한 전압까지 가져가면, 이 어서트된 워드 라인(48)이 비트 셀(46)과 비트 라인(BL 50 및 BLB 52) 사이에서 일으키는 결합이 비트라인으로 하여금 방전을 시작하도록 한다. 이 방전이 현저하게 시간을 진행시키도록 하면, 액세스 제어 회로(42)는, 센스 증폭기(58)로 하여금 2개의 비트 라인 상의 상대적 전압을 비교함으로써 비트 셀(46)에 저장된 값을 판정하도록 하기 위해, 센스 증폭기 이네이블 신호 SAE(본 예시된 실시예에서는 액티브 하이(active high)인)를 어서트하도록 구성된다. 그러나, 액세스 제어 회로(44)는 또한 액세스 요청을 발급하는 프로세서로부터 늦은 킬 신호를 수신하고 이에 응답하여 저장 유닛(44)로 지나가는 킬(KILL) 신호를 생성하도록 구성된다. 이 킬 신호는 워드 라인(48)으로 결합된 게이트(68) 및 SAE 경로에 결합된 게이트(70) 모두에 대해 스위칭 신호를 제공한다. 킬 신호가 어서트될 때, 워드 라인(48) 및 SAE 경로 모두는, 그 모두가 비활성 상태로 강요되도록 급격하게 VSS(접지)로 풀다운된다. 이는 저장 유닛(44)에서의 액세스 프로시저를 억제한다. 늦은 킬 신호는 예를 들면 도 1에 도시된 예시에서처럼 저장 유닛(44)이 세트 결합 캐시의 통로일 때 통로 예측 신호가 될 수 있다. 그러나, 늦은 킬 신호는 또한, 저장 유닛 또는 저장 유닛들 내에서 이미 시작된 액세스 프로시저가 억제되어야 한다는 것은 나타내는, 메모리 장치(40) 내에서의 저장 유닛의 서브세트의 직접적인 표시가 될 수 있다.
도 3은 도 1에 도시된 실시예에서의 L1 캐시(16)와 같은 세트 결합 캐시의 구성을 더 상세히 개략적으로 도시한다. 세트 결합 캐시의 통로는 태그 RAM(80, 82, 84, 86)의 세트 및 데이터 RAM(88, 90, 92, 94)의 세트를 포함한다. 액세스 프로시저가 이러한 세트 결합 L1 캐시(16)에서 시작될 때, 인덱스가 태그 RAM 및 데이터 RAM 모두로 통과되는 액세스 제어 회로(22)에 의해 생성된다. 액세스 제어 회로에 의해 늦은 킬 신호가 아직 수신되지 않은 경우, 대응하는 엔트리가 태그 RAM(80, 82, 84, 86)의 각각 및 데이터 RAM(88, 90, 92, 94)의 각각으로부터 판독된다. 액세스 요청(또는 적어도 그의 일부)의 어드레스가 비교기(96, 98, 100, 102)에 의해 태그 RAM의 각각으로부터 판독된 엔트리와 비교되고, 어드레스(또는 적어도 그의 일부)가 매칭되는 엔트리는 자신의 선택 신호를 제공하는 멀티플렉서(104)로 통과된다. 이러한 방식으로, 어드레스 매칭을 제공하는 태그 RAM과 동일한 방식으로 데이터 RAM으로부터 판독된 대응하는 엔트리가 선택되어 출력 데이터로서 제공된다.
그러나, 액세스 프로시저가 이미 태그 RAM 및 데이터 RAM에서 시작된 후에, 늦은 킬 신호가 액세스 제어 회로(22)에 의해 수신될 때, 액세스 제어 회로(22)는 선택해제된 통로 또는 통로들에서의 킬 신호를 어서트하도록 구성되고, 이는 각각의 킬 신호(kill0, ki1l1, ki112, ki113) 중 적어도 하나에 의해 제공된다. 이러한 방식에서, 선택해제된 통로의 각각의 태그 RAM 및 데이터 RAM에서의 액세스 프로시저가 억제된다. 이는 도 2에 도시된 바와 같이 구현될 수 있다.
도 4는 도 2에 도시된 하나의 실시예에서의 다양한 신호의 예시적인 타이밍을 도시한다. 칩 이네이블 신호 CE의 활성화(저)에 응답하여, 메인 클록 신호(CLK)의 상승 에지(rising edge)에 후속하는 내부 클록 신호의 상승 에지가 각각의 저장 유닛 내에서 액세스 프로시저를 시작하면서 각각의 저장 유닛에 대해 생성된다. 적절한 워드 라인 WL(액세스 요청에서 지시되는 주소에 따라)이 그런다음 상승(ramp up)을 시작하고 그것이 충분한 전압에 도달하면, 비트 라인은 방전을 시작한다(하나의 비트 라인(BL)에 대한 전압만 도면에 도시됨). 그런 다음 즉시, 늦은 킬 신호가 액세스 제어 회로(22)에 의해 수신되어, 킬 신호가 본 저장 유닛에서 어서트되도록 한다. 이 킬 신호의 어서션은 워드 라인 신호 WL와 센스 증폭기 이네이블 신호 SAE 모두를 접지로 풀 다운 시키고, 따라서 본 저장 유닛에서의 액세스 프로시저의 추가적인 진행을 억제한다. 실제로, 킬 신호가 어서트되는 포인트까지, 센스 증폭기 이네이블 신호 SAE가 어서트되지 않았지만, 도면은 (점선에 의해) 전혀 어서트되지 않은 킬 신호를 가진 SAE가 어떻게 어서트되는지를 도시하는 것에 유의하라. 워드 라인 신호 WL의 억제, 특히 SAE 신호의 활성화의 억제는 추가적인 동적 전력이 소비되는 것을 방지한다. 또한, 어서트되지 않은 SAE 신호의 결과로서, 출력 드라이버의 토글링이 발생하지 않고, 또한 동적 전력을 절감한다는 것에 유의하라.
도 5a 및 5b는 각각 메모리 장치에 의해 판독 액세스 요청과 기록 액세스 요청이 수신되는 구성을 도시한다. 도 5a의 예시에서의 저장 유닛(memory3-memory0)(110, 112, 114, 116)의 세트는 데이터 아이템이 중복(redundancy)의 이유로 다중 저장 유닛에 저장되는 상이한 저장 유닛들이지만, 또한 예를 들면 세트 결합 캐시의 통로가 될 수 있다. 도 5a에 도시된 구성에서, 판독 액세스 요청은 저장 유닛(110, 112, 114, 116)의 세트의 액세스 제어 회로(118, 120, 122, 124)에 의해 수신된다. 따라서, 본 실시예에서, 액세스 제어 회로는 모든 저장 유닛에 액세스 제어를 제공하는 개별적인 단일한 컴포넌트라기 보다는 각각의 저장 유닛의 일부를 형성한다는 것에 유의하라. 이 경우에 판독 액세스 프로시저가 억제되어야 하는 특정한 저장 유닛을 나타내는 액세스 선택해제 신호인 늦은 킬 신호가 어서트되지 않고, 모든 저장 유닛이 이론상으로는 256 비트 데이터 값(데이터 값은 다중 중복을 위해 모두 4개의 저장 유닛에 저장되었다고 가정)을 출력할 수 있다. 출력 멀티플렉서(126)는 그런다음 출력 선택 신호에 따라 이들 출력들 사이에서 선택하고, 이러한 출력 데이터 값은 그런 다음 최종 출력 데이터 값으로서 제공되기 전에 플립-플롭(128)에서 래칭(latch)된다. 늦은 킬 신호는 개별적인 늦은 킬 신호(kill-kill0)로서 저장 유닛의 각각으로 제공되고, 이들 늦은 킬 신호 중 적어도 하나가 어서트될 때, 그 저장 유닛 내의 판독 액세스 프로시저가 억제된다. 역으로, 도 5b에 도시된 실시예에서, 액세스 요청이 기록 액세스 요청일 때, 기록 액세스 요청은 기록될 256 비트 데이터 값과 자신의 대응하는 메모리 어드레스 모두를 포함한다. 기록 액세스 요청은 또한 데이터 값이 기록되어야 하는 특정 저장 유닛의 표시를 포함하거나, 또는 완전한 중복을 위해 데이터 값이 모든 저장 유닛에 기록되어야 한다는 것을 표시하는 이 표시는 생략될 수 있다. 다중 기록 액세스 프로시저가 그런다음 기록 액세스 요청에 응답하여 시작되지만, 개별적인 늦은 킬 신호(kill3-kill0) 중 적어도 하나에 응답하여 기록 액세스 요청 중 적어도 하나가 억제된다. 추가적으로, 저장 유닛(110, 112, 114, 116)의 세트의 액세스 제어 회로(118, 120, 122, 124)는, 시작된 다중 기록 액세스 프로시저의 미리정해진 스테이지 이전에 킬 신호가 수신되는 경우 기록되는 비트셀의 컨텐츠가 비결정적 상태에 놓이는 것을 방지하기 위해 킬 신호(kill3-kill0)에 대해서만 동작하도록 구성되고, 여기서 수신된 데이터 값의 비트가 자신의 비트셀에서 업데이트되었는지 또는 업데이트되지 않았는지 불명확하다.
도 6은 판독 액세스 요청이 메모리 장치에 의해 동작될 때 하나의 실시예의 방법에서 취해지는 단계들의 시퀀스를 도시한다. 단계(130)에서 판독 액세스 요청은 코어에 의해 발급되고, 레벨 1 캐시에 의해 수신된다. 단계(132)에서, 그런다음 레벨 1 캐시는 캐시의 모든 통로에서 판독 프로시저를 시작한다. 다음으로, 단계(134)에서, 코어에 의해 수행되는 통로 예측이 완료되고 레벨 1 캐시로 신호전달되는지, 즉, 늦은 킬 신호가 어서트되었는지가 판정된다. 그렇지 않다면, 흐름은 L1 캐시의 모든 통로의 태그 RAM 및 데이터 RAM이 판독되는 단계(134)로 진행한다. 단계(134)의 판정("A"로 라벨링됨)은 다시 다음의 단계(137)에서 수행된다. 실제로, 늦은 킬 신호의 어서션을 위한 이러한 체크는 연속하여 수행되고, 실제로 도 6에 도시된 별개의 단계들(136 및 138)이 실제로는 주어진 임의의 순간에 중단될 수 있지만, 설명의 간략화를 위해 이는 단계(136) 이전(단계(134)에서) 그리고 단계(138) 이전(단계(137))에 수행되는 체크를 하는 별개의 단계로서 도시된다는 결과를 가진다. 그런다음 늦은 킬 신호가 단계(138)에서 어서트되지 않는 경우, 판독된 태그 RAM 엔트리와 판독 액세스 요청 어드레스 사이의 매칭이 데이터 RAM으로부터 판독된 데이터 아이템을 판정하여 출력으로서 제공되도록 하고, 단계(140)에서 이는 최종 데이터 값으로서 출력을 위해 출력 래치로 통과된다. 그러나, 단계(134) 또는 단계(137)에서, 늦은 킬 신호가 어서트되고 그런다음 흐름은 킬 신호가 "예측되지 않은" 통로에서 어서트되는 단계(142)로 진행하여, 이들 통로에 있는 워드 라인과 센스 증폭기의 활성화를 억제한다는 것이 판정된다. 마지막으로, 단계(144)에서 예측된 통로(또는 출력을 위한 하나의 데이터 값을 판정하는 후속 어드레스 매칭과 함께, "예측되지 않은"것이 아닌 나머지 통로로부터)로부터의 데이터 값이 최종 데이터 값으로서 출력을 위해 출력 래치로 통과된다.
도 7은 기록 액세스 요청이 메모리 장치에 의해 작동될 때 하나의 실시예의 방법에서 취해지는 단계들의 시퀀스를 도시한다. 단계(150)에서 기록 액세스 요청은 코어에 의해 발급되고, 메모리 장치에 의해 수신된다. 단계(152)에서, 그런다음 메모리 장치는 메모리 장치의 모든 저장 유닛에서 기록 프로시저를 시작한다. 즉, 디폴트에 의해 완전한 중복을 위해, 데이터 아이템이 메모리 장치의 모든 저장 유닛로 기록될 것이다. 다음으로, 단계(154)에서, 늦은 액세스 킬 신호, 본 실시예에서 기록 프로시저가 억제되어야하는 적어도 하나의 특정한 저장 유닛을 나타내는 저장 유닛 선택해제 신호가 메모리 장치로 신호전달되었는지가 판정된다. 그렇지 않은 경우, 흐름은 기록 액세스 요청의 일부로서 수신된 데이터 값이 메모리 장치의 모든 저장 유닛으로 기록되는 단계(156)로 진행한다. 그러나, 단계(154)에서, 늦은 액세스 킬 신호가 신호전달되었는지를 판정한 경우, 흐름은 연관된 킬 신호(들)가, 그/이 선택된 저장 유닛(들)에서의 각각의 워드 라인(들)의 어서션이 억제되도록 하는 선택된 저장 유닛(들)에서 어서트되는 단계(158)로 진행한다. 결과로서, 단계(160)에서, 그런 다음 데이터 값이 나머지 선택된 저장 유닛(들)로 기록만 된다.
따라서, 간단히 전체를 요약하면, 본 발명은 메모리 장치와 메모리 장치를 동작시키는 방법을 제공한다. 메모리 장치는 복수의 저장 유닛 및 액세스 제어 회로를 포함한다. 액세스 제어는 액세스 요청을 수신하고 상기 액세스 요청에 응답하여 복수의 저장 유닛 각각에서의 액세스 프로시저를 시작하도록 구성된다. 액세스 제어 회로는 액세스 프로시저가 시작된 후에 액세스 킬 신호를 수신하고 액세스 킬 신호에 응답하여 복수의 저장 유닛 중 적어도 하나에서 액세스 프로시저를 억제하는 액세스 억제를 시작하도록 구성된다. 따라서, 액세스 요청에 응답하여 모든 저장 유닛에서 액세스 프로시저를 시작함으로써, 예를 들면 액세스 프로시저를 수행하는 특정한 저장 유닛의 추가적인 표시를 대기할 필요없이, 액세스 대기시간, 메모리 장치를 위한 전체 액세스 시간은 낮게 유지되지만, 액세스 킬 신호에 응답하여 액세스 프로시저 중 적어도 하나가 추후에 억제될 수 있게 함으로써 메모리 장치의 동적 전력 소비가 감소될 수 있다.
본 발명의 예시적인 실시예가 첨부 도면을 참조하여 본 명세서에서 상술되었지만, 본 발명은 정확한 이들 실시예에 한정되지 않으며, 다양한 변형, 추가 및 변경이 첨부된 청구범위에 의해 정의되는 것과 같은 본 발명의 범위 및 취지를 벗어나지 않고 당업자에 의해 실행될 수 있다는 것이 이해될 것이다. 예를 들면, 종속항의 특징의 다양한 조합이 본 발명의 범위를 벗어나지 않고서 독립항의 특징을 가지고 이루어질 수 있다.

Claims (18)

  1. 다수의 비트셀과 상기 다수의 비트셀의 각각에 연결된 워드 라인 회로를 각각 포함하는 복수의 저장 유닛;
    워드 라인 억제 회로; 및
    액세스 요청을 수신하고, 상기 액세스 요청에 응답하여 상기 복수의 저장 유닛의 각각에서 액세스 프로시저를 시작하도록 구성된 액세스 제어 회로;
    를 포함하고,
    상기 워드 라인 회로는 상기 액세스 프로시저의 일부로서 상기 액세스 요청에 응답하여 선택된 워드 라인을 활성화시키도록 구성되고,
    상기 액세스 제어 회로는 상기 액세스 프로시저가 시작되고, 요청된 데이터를 출력하기 전에 액세스 킬 신호를 수신하도록 구성되고,
    상기 액세스 제어 회로는 상기 액세스 킬 신호에 응답하여 상기 복수의 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제하는 액세스 억제를 시작하도록 구성되고,
    상기 워드 라인 억제 회로는 상기 액세스 킬 신호에 응답하여 상기 선택된 워드 라인을 억제하도록 구성된 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 액세스 제어 회로는 상기 액세스 킬 신호에 응답하여, 상기 복수의 저장 유닛 중 적어도 다른 하나에서는 액세스 프로시저를 허용하면서 상기 복수의 저장 유닛 중 상기 적어도 하나에서 상기 액세스 프로시저를 억제하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 워드 라인 억제 회로는 상기 액세스 킬 신호에 응답하여 고정된 전압으로 상기 선택된 워드 라인을 연결하도록 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서, 상기 복수의 저장 유닛의 각각은 센스 증폭기 회로를 포함하고, 상기 메모리 장치는 상기 액세스 프로시저를 수행하기 위해 상기 액세스 요청에 응답하여 상기 센스 증폭기 회로를 활성화시키도록 구성되고, 상기 메모리 장치는 상기 액세스 킬 신호에 응답하여 상기 센스 증폭기 회로를 억제하도록 구성되는 센스 증폭기 억제 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제4 항에 있어서, 상기 센스 증폭기 회로는 센스 증폭기 이네이블 신호가 어서트(assert)될 때 활성화되도록 구성되고, 상기 센스 증폭기 억제 회로는 상기 액세스 킬 신호에 응답하여 상기 센스 증폭기 이네이블 신호가 고정된 전압에 연결되도록 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제1 항에 있어서, 상기 메모리 장치는 데이터 프로세서와 연관되어 제공된 제1 레벨 캐시인 것을 특징으로 하는 메모리 장치.
  7. 제1 항에 있어서, 상기 메모리 장치는 다중-통로 세트 결합 캐시이고, 상기 복수의 저장 유닛은 상기 다중-통로 세트 결합 캐시의 복수의 통로인 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서, 상기 복수의 통로 중 각각의 통로는 태그 저장 유닛 및 데이터 저장 유닛을 포함하고, 상기 액세스 제어 회로는 상기 복수의 저장 유닛 중 적어도 하나의 태그 저장 유닛에서의 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  9. 제7 항에 있어서, 상기 복수의 통로 중 각각의 통로는 태그 저장 유닛 및 데이터 저장 유닛을 포함하고, 상기 액세스 제어 회로는 상기 복수의 저장 유닛 중 적어도 하나의 데이터 저장 유닛에서의 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  10. 제1 항에 있어서, 상기 액세스 제어 회로는 상기 액세스 프로시저의 제어 타이밍을 제어하기 위해 상기 복수의 저장 유닛 중 각각에서 내부 클록 신호를 생성하도록 구성되고, 상기 액세스 제어 회로는 상기 내부 클록 신호의 제1 에지가 생성된 후에 상기 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  11. 제1 항에 있어서, 상기 복수의 저장 유닛 중 각각은 비트 라인 프리차지(precharge) 회로를 포함하고, 상기 비트 라인 프리차지 회로는 상기 액세스 프로시저가 시작되기 전에 상기 저장 유닛 내에서 비트 라인을 프리차지하도록 구성되고, 상기 액세스 프로시저는 상기 비트 라인을 방전시키는 것을 포함하고, 상기 액세스 제어 회로는 상기 비트 라인 방전이 시작한 후에 상기 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  12. 제1 항에 있어서, 상기 액세스 제어 회로는 상기 메모리 장치에 대한 칩 이네이블 신호를 수신하도록 구성되고, 상기 액세스 요청은 상기 칩 이네이블 신호의 어서션(assertion)을 포함하고, 상기 액세스 제어 회로는 상기 칩 이네이블 신호의 어서션에 응답하여 상기 액세스 프로시저를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  13. 제7 항에 있어서, 상기 액세스 제어 회로는 상기 액세스 킬 신호로서 상기 통로들의 서브세트를 나타내는 통로 예측 신호를 수신하도록 구성되고, 상기 액세스 제어 회로는 상기 통로 예측 신호에 의해 지시된 통로의 서브세트에서 상기 액세스 프로시저를 억제하는 상기 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  14. 제1 항에 있어서, 상기 액세스 제어 회로는 상기 액세스 킬 신호로서 상기 복수의 저장 유닛의 서브세트를 지시하는 저장 유닛 선택해제 신호를 수신하도록 구성되고, 상기 액세스 제어 회로는 상기 저장 유닛 선택해제 신호에 의해 지시되는 상기 복수의 저장 유닛의 서브 세트에서 상기 액세스 프로시저를 억제하는 상기 액세스 억제를 시작하도록 구성되는 것을 특징으로 하는 메모리 장치.
  15. 제1 항에 있어서, 상기 액세스 요청은 판독 액세스 요청이고 상기 액세스 프로시저는 판독 액세스 프로시저인 것을 특징으로 하는 메모리 장치.
  16. 제1 항에 있어서, 상기 액세스 요청은 기록 액세스 요청이고 상기 액세스 프로시저는 기록 액세스 프로시저인 것을 특징으로 하는 메모리 장치.
  17. 메모리 장치를 동작시키는 방법으로서:
    다수의 비트셀과 상기 다수의 비트셀의 각각에 연결된 워드 라인 회로를 각각 포함하는 복수의 저장 유닛에 데이터를 저장하는 단계;
    액세스 요청을 수신하는 단계;
    상기 액세스 요청에 응답하여, 상기 복수의 저장 유닛의 각각에서 액세스 프로시저를 시작하는 단계;
    상기 액세스 프로시저의 일부로서 상기 액세스 요청에 응답하여 상기 워드 라인 회로로 선택된 워드 라인을 활성화시키는 단계;
    상기 액세스 프로시저가 시작되고 요청된 데이터를 출력하기 전에 액세스 킬 신호를 수신하는 단계;
    상기 액세스 킬 신호에 응답하여, 상기 복수의 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제하는 단계; 및
    상기 액세스 킬 신호에 응답하여, 워드 라인 억제 회로로 선택된 워드 라인을 억제하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  18. 데이터를 저장하는 복수의 저장 유닛으로서, 다수의 비트셀과 상기 다수의 비트셀의 각각에 연결된 워드 라인 회로를 각각 포함하는 복수의 저장 유닛;
    액세스 요청을 수신하기 위한 수단, 상기 액세스 요청에 응답하여, 상기 복수의 저장 유닛의 각각에서 액세스 프로시저를 시작하기 위한 수단, 상기 액세스 프로시저가 시작되고 요청된 데이터를 출력하기 전에 액세스 킬 신호를 수신하기 위한 수단, 및 상기 액세스 킬 신호에 응답하여, 상기 복수의 저장 유닛 중 적어도 하나에서 상기 액세스 프로시저를 억제하기 위한 수단을 가지는 액세스 제어 회로;
    상기 액세스 프로시저의 일부로서 상기 액세스 요청에 응답하여 선택된 워드 라인을 활성화시키기 위한 수단을 가지는 워드 라인 제어 회로; 및
    상기 액세스 킬 신호에 응답하여, 선택된 워드 라인을 억제하기 위한 수단을 가지는 워드 라인 억제 회로;
    를 포함하는 것을 특징으로 하는 메모리 장치.
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