CN105320470B - 存储设备中的访问抑制 - Google Patents

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Abstract

提供了一种存储设备以及操作所述存储设备的方法。所述存储设备包括多个储存单元以及访问控制电路。访问控制电路配置为接收访问请求，并响应于所述访问请求来开始在多个储存单元中的每一个储存单元中的访问过程。所述访问控制单路配置为在已经开始访问过程之后接收访问停止信号，并响应于所述访问停止信号来开始访问抑制以便抑制在所述多个储存单元中的至少一个储存单元中的访问过程。因此，通过响应于访问请求开始在所有储存单元中的访问过程，例如无需等待执行该访问过程的特定储存单元的其它指示，将存储设备的整体访问时间保持为较短，并且可以通过响应于随后的访问停止信号来使能抑制访问过程中的至少一个，减小存储设备的动态功率消耗。

Description

存储设备中的访问抑制
技术领域
本公开涉及控制对存储设备的访问。
背景技术
已知的是提供具有存储设备的数据处理装置，所述存储设备具有一个或多个存储单元，在所述储存单元中能够存储数据项目(具有关联存储地址)。例如，存储设备是组相关缓存(set-associative cache)，可以将给定数据项目存储在该组相关缓存的多个线路中的任一线路内。
在这种情况下，还知道的是为了减小存储设备的整体访问时间，在明确知道所请求的数据项目被存储在存储设备的储存单元中的哪个储存单元之前，在这些储存单元中的每一储存单元中开始读取过程。例如，在诸如组相关的上下文中，已知的是执行来自的所有线路的读取过程，并且依赖于命中标签(所请求的数据项目的存储地址和存储地址的存储标签部分之间的匹配)以从多个线路读出的数据项目中的每一个选择正确的数据项目。然而，这种技术存在以下缺点：除了针对实际存储该数据项目的储存单元执行的读取过程之外，在执行来自“其它”储存单元(其中实际上没有存储所请求的数据项目)的读取过程中消耗附加能量。
为了试图减少具有多个储存单元的存储设备的能量消耗，还知道的是试图预测存储所请求的数据项目的储存单元，使得仅访问该储存单元，并且不消耗与访问未存储该数据项目的其它储存单元相关的附加能量。例如，在上述组相关缓存的上下文中，已知多种“线路预测”技术，所述“线路预测”技术确定存储所请求的数据项目的线路并仅开始与这种线路有关的访问。然而，这些技术具有如下缺点：线路预测增加在存储器中检索数据所花费的总时间，这是由于完成线路预测的附加时间可以延迟存储器访问的开始。
发明内容
根据第一方面，提供了一种存储设备，包括：多个储存单元；以及访问控制电路，配置为接收访问请求，并响应于该访问请求在多个储存单元中的每一储存单元中开始访问过程，其中所述访问控制电路配置为在已经开始访问过程之后接收访问停止信号，并且所述访问控制电路配置为响应于所述访问停止信号，开始访问抑制以便抑制在多个储存单元中的至少一个储存单元中的访问过程。
本技术提供了一种存储设备，其中通过将访问控制电路配置为响应于接收到的访问请求(例如，来自试图寻求访问存储在存储设备中的数据项目的处理器)，开始多个储存单元中的每一个(全部)中的访问过程，来促使快速访问存储设备。访问请求可以是读取访问请求或可以是写入访问请求。然而，由于访问控制电路可以在已经开始访问过程之后接收访问停止信号，并响应于该访问停止信号来抑制在多个储存单元中的至少一个中的访问过程，因此也可以减小由存储设备消耗的动态功率。因此，尽管由于访问过程已经启动的事实而导致存储设备已消耗一部分动态功率，通过对多个储存单元中的至少一个(例如，当已经识别了存储所请求的数据项目的储存单元时，随后认识到没有存储该数据项目的储存单元中的除此之外的全部单元)中的访问过程的抑制，可以节约动态功率。应注意，访问控制单路可以独立于提供对所有储存单元的访问控制的多个储存单元，形成存储设备的单独组件，或可以分布在向每个储存单元提供专门访问控制的多个储存单元之间。
可以在多个线路中执行对访问过程的抑制，但是在一些实施例中，多个储存单元中的每一个包括字线电路(wordline circuitry)，所述字线电路配置为响应于访问请求激活所选择的字线作为访问过程的一部分；并且所述存储设备还包括字线抑制电路，配置为响应于访问停止信号抑制所选择的字线。因此，在访问过程依赖于被激活的所选择字线的情况下(例如，增加至预定电压)，可以通过抑制所选择字线(例如，通过将所选字线恢复至未激活状态(例如，到逻辑零值))，来抑制访问过程的其它进程。可以按照多种方式执行对所选择字线的抑制，但是在一些实施例中，所述字线抑制电路配置为响应于访问停止信号将所选字线与固定电压相连。例如，所述字线抑制电路可以包括到存储设备中的电压轨(例如，接地(VSS)轨)的可选性连接。
备选地或附加地，可以相对于存储设备中的读出放大器电路执行对访问过程的抑制，在一些实施例中，多个储存单元中的每一个包括读出放大器电路，并且所述存储设备配置为响应于执行访问过程的访问请求来激活读出放大器电路，所述存储设备还包括读出放大器抑制电路，配置为响应于访问停止信号抑制读出放大器电路。通常由读出放大器电路产生响应于读取访问请求从每个储存单元读取的数据，其中通常一旦储存单元中的位线已经放电到有可能令读出放大器电路根据这些位线之间的电压差确定所存储的数据值的点，便激活该读出放大器电路；并且将读出放大电路用于产生输出数据值通常表示储存单元在执行访问过程中消耗较多的动态功率(部分还由于改变数据值同样引起输出驱动器切换)。因此抑制读出放大器电路可以避免消耗这种动态功率，具体地如果可以在激活读出放大器电路之前访问停止信号生效。
读出放大器抑制电路可以按照多种方式抑制读出放大器电路，但是在一些实施例中，读出放大器电路配置为当放大器使能信号维持(asserted)时是激活，并且所述读出放大器抑制电路配置为响应于访问停止信号将读出放大器使能信号连接到固定电压。当读出放大器电路需要维持使能信号以便激活时，将使能信号与固定电压(当读出放大器使能信号为高电平有效时接地，或当读出放大器使能信号为低电平有效时为逻辑高值)相耦接可以有效地禁用读出放大器电路，并防止由读出放大器电路的操作消耗任何显著其它动态功率。
存储设备可以采取多种形式，但是在一些实施例中，存储设备是与数据处理器联合提供的一级缓存(first level cache)。通常需要的是非常快速地接收来自一级缓存的响应，因此有利的是不会由于对访问数据项目的精确存储位置(例如，以组相关缓存的形式)的不确定性而导致这种响应性延迟，如本技术所支持的。
多个储存单元可以采用多种形式，但是在一些实施例中，存储设备是多路组相关缓存，并且多个储存单元是所述多路组相关缓存的多个线路。可以在多条线路的任一线路中发生以这种方式将数据项目存储在多路组相关存储设备中，但是当存储设备首先接收到访问请求时，存储特定数据项目的线路通常是不可知的，除非延迟了提供访问请求，同时执行一些线路预测。本技术支持向存储设备提供未延迟的访问请求，但是仍得益于存储设备随后接收到后期停止信号(诸如，预测线路信号)，因此仍减小存储设备的动态功率消耗。
在多路组相关缓存中，可以按照多种方式执行访问抑制，但是在一些实施例中，多种线路中的每一个线路包括标签储存单元和数据储存单元，并且所述访问控制电路配置为在所述多个储存单元中的至少一个标签储存单元中开始访问抑制。因此，在执行标签检索和比较(相对于要执行的访问请求的存储地址的至少一个部分)的情况下，可以通过抑制在至少一个标签储存单元中执行的访问过程的一部分来实现节约动态功率。
备选地或附加地，在一些实施例中，多个线路中的每一个线路包括标签储存单元和数据储存单元，并且所述访问控制电路配置为在多个储存单元中的至少一个数据储存单元中开始访问抑制。在将来自多种线路的数据项目初始检索为访问过程的一部分的情况下，可以通过抑制从至少一个数据储存单元检索数据项目，来节省动态功率。
在一些实施例中，所述访问控制单路配置为在多个储存单元中的每一个储存单元中产生内部时钟信号，以便控制访问过程的时序，并且所述访问控制电路配置为在已经产生了内部时钟信号的第一边沿之后开始访问抑制。在针对每个储存单元产生内部时钟信号以便控制访问过程的时序的情况下，例如该内容时钟信号的第一边沿(例如，上升沿)通常发信号通知该储存单元中的访问过程的起点，以下情况是有利的：访问抑制可以在开始于该点之后(即，在内部时钟信号的第一边沿之后开始的访问过程不是原子级别的，实际上可以是被中断)，这是由于这样提供即使在这种较晚阶段仍节省动态功率的机会。
在一些实施例中，多个储存单元中的每一个储存单元包括位线预充电电路，其中所述位线预充电电路配置为在开始访问过程之前对所述储存单元中的位线进行预充电，并且访问过程包括对位线进行放电，并且访问控制电路配置为在已经开始对位线进行放电之后开始访问抑制。还有利的是：访问抑制能够开始于位线的放电开始之后，这是由于尽管由于这种部分位线放电消耗少量动态功率，然而通过能够在已开始放电之后进行阻碍以开始访问抑制，因此防止位线的进一步放电以及与其相关的动态功率，来节省另外的动态功率。
在一些实施例中，所述访问控制单路配置为接收存储设备的芯片使能信号，所述访问请求包括芯片使能信号的维持，并且所述访问控制电路配置为响应于芯片使能信号的维持而开始访问过程。使用芯片使能信号(具体地，由处理器维持作为访问请求的一部分)可以表示在包括处理器和存储设备(例如，一级缓存)的CPU内的关键路径，并且响应于芯片使能信号的维持而(直接地)开始访问过程防止这种CPU关键路径时序受到影响。
访问停止信号可以采取多种形式，但是在一些实施例中，在所述存储设备是多路组相关缓存的情况下，所述访问控制电路配置为接收对线路子集加以表示的线路预测信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制由线路预测信号表示的线路子集中的访问过程。所述线路预测信号可以是预期存储所请求的数据项目的线路的正面指示，在这种情况下，抑制在所有其它线路中的访问过程；或备选地，线路预测信号可以包括对已知的没有在其中存储所请求的数据项目的一个或多个线路的指示，在这情况下，暂停在那些被识别线路中的访问过程。
所述访问停止信号可以直接表示将发生访问抑制的一个或多个储存单元(通过储存单元解选择信号(deselection signal)直接表示应发生访问抑制的储存单元，或通过表示应继续访问过程的储存单元(并且通过指示在其余储存单元中应该暂停访问的推论))。因此，在一些实施例中，所述访问控制电路配置为接收对多个储存单元的子集加以表示的储存单元解选择信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制在由该储存单元解选择信号所表示的多个储存单元的子集中的访问过程。
在一些实施例中，访问请求是读取访问请求，并且访问过程是读取访问过程。
在一些实施例中，访问请求是写入访问请求，并且访问过程是写入访问过程。
根据第二方面，提供了一种操作存储设备的方法，包括：
将数据存储在多个储存单元中；
接收访问请求；响应于所述访问请求，在多个储存单元中的每一个储存单元中开始访问过程；在已经开始访问过程之后接收访问停止信号；以及响应于所述访问停止信号，抑制在所述多个储存单元中的至少一个中的访问过程。
根据第三方面，提供了一种存储设备，包括：多个用于存储数据的装置；用于接收访问请求的装置；用于响应于所述访问请求在多个用于存储数据的装置中的每一光装置中开始访问过程的装置；用于在已经开始访问过程之后接收访问停止信号的装置；以及用于响应于所述访问停止信号抑制在多个用于存储数据的装置中的至少一个装置中的访问过程的装置。
附图说明
参考结合附图的以下实施例，示例性地描述了本发明，附图中：
图1示意性地示出了一个实施例中的包括存储设备的数据处理系统；
图2示意性地详细示出了一个实施例中的存储设备的配置；
图3示意性地示出了一个实施例中的提供存储设备的多路组相关缓存的配置；
图4示出了一个实施例中的存储设备内的示例时序；
图5A示意性地示出了一个实施例中的存储设备，其中执行用于抑制读取访问过程的访问抑制；
图5B示意性地示出了一个实施例中的存储设备，其中执行用于抑制写入访问过程的访问抑制；
图6示出了根据一个实施例的方法，相对于接收到的读取访问请求采取的一系列步骤；以及
图7示出了根据一个实施例的方法，相对于接收到的写入访问请求采取的一系列步骤。
具体实施方式
图1示意性地示出了一个实施例中的数据处理设备0。所述数据处理设备0包括中央处理单元(CPU)12，所述中央处理单元本身包括处理器核14、一级(L1)缓存16、二级(L2)缓存18和外部存储器20。数据项目存储在外部存储器20中，处理器核访问该外部存储器20作为数据处理操作的一部分。为了减小对存储器20的访问延迟，提供L1缓存16和L2缓存18以便存储由处理器核14访问的数据项目的拷贝。L1缓存16的访问延迟明显短于L2缓存18的访问延迟，但是L2缓存18的存储容量较大，以本领域技术人员熟知的方式。
当处理器核14需要访问数据项目时，无论这种访问是读取访问还是写入访问，处理器核发出首先由L1缓存16接收的仿问请求(读取访问请求或写入访问请求)。如果在L1缓存16中不存在所请求的数据项目，则将访问请求转发到L2缓存18，并且如果L2缓存l8没有存储该数据项目，则将访问请求转发到外部存储器20。此外，本领域技术人员之一将熟悉这种对存储器层次的使用。当数据项目存储在L1缓存16中时，在访问控制电路22的控制下访问数据项目。在该实施例中，L1缓存16是包括四路24、26、28、30的组相关缓存。为了保持L1缓存16的总访问时间较短，访问控制电路22配置为响应于接收访问请求，直接开始对线路24、26、28、30的访问(无论是读取访问还是写入访问)。然而，L1缓存16还配置为在已发送访问请求即“后期停止信号”之后，从核14接收附加信号，响应于所述“后期停止信号”，访问控制电路22配置为抑制在线路24、26、28、30之一中已开始的访问过程。以下参考附图进行详述。
处理器核14配置为根据由线路预测32产生的线路预测，产生后期停止信号。应注意，在该实施例中，线路预测32表示由核14(而不是核14内的特定物理子组件)执行的功能，尽管同样考虑了这种配置。由线路预测32产生的并且确定后期停止信号的线路预测可以是对预期存储所请求的数据项目的线路的明确表示，在这种情况下访问控制电路22配置为引起已经在所有其它线路中开始的访问过程抑制，或线路预测可以是对其中预测没有存储所请求的数据项目的至少一个线路的指示，在这种情况下访问控制电路22配置为抑制已经在这些线路中开始的访问过程。还应注意，尽管线路预测32在原理上可以在足够的可用时间内精确地预测L1缓冲器16中的哪个线路存储所请求的数据项目，以便将L1缓存16的总访问时间保持在上述较低等级，处理器核15可以配置为在路线预测32完成它的预测处理之前产生后期停止信号，使得可以足够早地触发L1缓存16中的访问抑制，以便获得减小动态功率的优点，然而这可能涉及仅在有限个数的路线中执行访问抑制(即，在小于N-1的路线中，其中N是L1缓存16内的路线的总数)。例如，这样可以适用于由处理器核14执行复杂指令的上下文中，其中需要执行存储器访问，但是指令的复杂度(例如，需要多个信息衍生项目)使得路线预测执行的时间相当的长。
图2示意性地详细示出了一个实施例中的存储设备40的配置，存储设备40可以例如与图1所示的L1缓存16相对应。存储器设备40包括访问控制电路42和若干储存单元，其中图2仅示出了一个储存单元44。储存单元44包括多个比特单元，每个比特单元配置为存储单个比特值。根据本领域技术人员所熟知的方式，这些比特单元通常布置为较大阵列，为了清楚说明，图2仅示意性地示出了单个比特单元46。使用关联字线48以及关联位线对BL 50和BLB 52，来进行对比特单元46的内容的访问。通过字线驱动电路54来控制字线48，而由位线预充电电路56提供对位线BL 50和BLB 52的预充电。通过读出放大器58执行经由位线BL 50和BLB 52读取比特单元46的内容，其中读出放大器58根据位线对上感测到的相对电压，产生数据值，并将该数据值传递到将该数据提供为输出数据值Q的输出驱动器60。
访问控制电路42配置为接收访问请求，在所示示例中，所述访问请求为读取访问请求，其中访问请求包括所请求的数据项目的地址以及芯片使能信号CE。访问控制电路42配置为在接收到有效的CE信号时直接开始在储存单元44中的访问过程(以及在设置于存储设备40内的其它储存单元中)。因此，可以维持这种CE信号的通用时序，这样(这种CE信号的产生和维持是针对CPU的关键路径)发起读取访问请求的时序不会受到本技术的影响。访问控制电路42配置为引起位线预充电电路56对位线BL 50和BLB 52进行预充电，并且实际上，这可以发生在接收到访问请求之前，使得与对这些位线进行预充电相关的时间不会导致成为访问延迟的一部分。当访问控制电路42开始访问过程时，访问控制电路42引起字线驱动电路54维持字线48，并且因此字线48的电压开始上升。访问控制电路42还产生内部时钟信号，该内部时钟信号开始在储存单元44中的访问过程。这取决于由访问控制电路42和储存单元44接收到的针对所述存储设备的外部时钟信号CLK，以便控制并协调这些组件的整体时序。
一旦字线驱动电路44已经将字线44拉升至足够大的电压，由这种维持的字线48在比特单元46以及位线BL 50和BLB 52之间引起的耦接引起位线开始放电。一旦这种放电过程有时间迅速进展，那么访问控制电路42配置为维持读出放大器使能信号SAE(在该所示实施例中为高电平有效)，以便通过比较两个位线上的相对电压来引起读出放大器58确定存储在比特单元46中的值。然而，访问控制单路44还配置为从发起访问请求的处理器接收后期停止信号，并响应于该信号产生传递到储存单元44的停止(KILL)信号。这种停止信号KILL向耦接到字线48的门电路68以及耦接到SAE路径的门电路70二者提供切换信号。当维持停止信号时，字线48和SAE路径二者被快速下拉至VSS(接地)，使得强制二者处于非激活状态。这样抑制在储存单元22中的访问过程。当储存单元44是组相关缓存的线路时(如在图1所示的示例中)，后期停止信号可以例如是线路预测信号。然而，后期停止信号还可以是对存储设备40中的储存单元的子集的直接指示，表示应该抑制已经开始的访问过程的储存单元。
图3示意性地详细示出了组相关缓存(诸如，在图1所示的实施例中的L1缓存16)的配置。组相关缓存的线路包括标签RAM 80、82、84、86的集合以及数据RAM 88、90、92、94的集合。当在这种组相关L1缓存16中开始访问过程时，由访问控制电路22产生索引，将该索引传递到标签RAM和数据RAM二者。如果访问控制电路还没有接收到后期停止信号，则从标签RAM80、82、84、86中的每一个以及从数据RAM 88、90、92、94中的每一个读取对应条目。通过比较器96、98、100、102将访问请求(或其至少一部分)的地址与从标签RAM的每一个中读取的条目进行比较，将与地址(或其至少一部分)相匹配的条目传递到复用器104，提供为它的选择信号。这样，选择从数据RAM以与提供地址匹配的标签RAM相同的方式读取的对应条目，以便将其提供作为输出数据。
然而，当已经在标签RAM和数据RAM中开始访问过程之后访问控制电路22接收到后期停止信号时，访问控制电路22配置为在解选择的线路中维持停止信号，其中通过对应停止信号kill0、killl、kill2、kill3中的至少一个来提供该停止信号。这样，抑制了在解选择线路的各个标签RAM和数据RAM中的防问过程。这样可以实现为如图2所示。
图4示出了诸如图2所示的实施例中的各种信号的示例时序。响应于芯片使能信号CE的激活(低电平)，在主时钟信号CLK的上升沿之后，针对每个储存单元产生内部时钟信号的上升沿，从而在对应储存单元中开始访问过程。适合的字线WL(依赖于访问请求中表示的地址)开始上升，当它到达足够大的电压时，位线开始放电(图中仅示出了在一个位线BL上的电压)。在访问控制单元22接收到这种后期停止信号之后不久，引起在这种储存单元中维持KILL信号。维持这种KILL信号将字线信号WL和读出放大器使能信号SAE二者下拉至地电压，因此，抑制在该储存单元中的访问过程的进一步进展。应注意的是，实际上通过维持KILL信号的点，并没有维持读出放大器使能信号SAE，但是附图示出了(通过虚线)如何在维持SAE的情况下根本不会维持KILL信号。这种对字线信号WL的抑制(尤其是对SAW信号的激活的抑制)防止消耗另外的动态功率。还应注意，由于还没有维持SAE信号，不会发生输出驱动器的切换，同时节省了动态功率。
图5A和5B示出了分别由存储设备接收到读取访问请求和写入访问请求的配置。图5A示例中的储存单元(存储器3-存储器0)110、112、114、116的集合是出于冗余度的原因将数据项目存储在多个储存单元中的不同储存单元，还可以例如是组相关缓存的线路。在图5A所示的实施例中，通过储存单元110、112、114、116的集合的访问控制电路118、120、122、124接收到读取访问请求。因此，应注意在该实施例中，访问控制电路形成每个储存单元的一部分，而不是作为提供对所有储存单元的访问控制的单个组件。在无需维持后期停止信号的情况下，所有储存单元原理上将输出256比特的数据值(假定由于多个冗余度(multiple redundancy)将数据值存储在所有四个储存单元中)，在这种情况下后期停止信号是对应该抑制读取访问过程的特定储存单元加以表示的访问解选择信号。然后输出复用器126根据输出选择信号在这些输出之间进行选择，然后在将这输出值提供作为最终输出数据值之前将该输出数据值锁存(latch)在触发器(flip-flop)128中。将后期停止信号提供给储存单元中的每个，作为单独的后期停止信号kill3-kill0，并且当维持这些后期停止信号中的至少一个时，抑制在该储存单元中的读取访问过程。相反，在图5B所示的实施例中，当访问请求是写入访问请求时，所述写入访问请求包括要写入的256比特数据值及其对应存储地址。写入访问请求还可以包括应将数据值写入其中的特定储存单元的指示，或可以省略该指示，从而为了全冗余度而指示应将数据值写入所有储存单元中。然后响应于该写入访问请求，开始多个写入访问过程，但是响应于单个后期停止信号kill3-kill0中的至少一个，抑制写入访问请求中的至少一个。附加地，储存单元110、112、114、116集合的访问控制电路118、120、122、124可以配置为如果在已开始的多个写入访问过程的预定阶段之前接收到停止信号kill3-kill0，则仅作用在kill3-kill0上，以便防止正在写入的比特单元的内容处于不确定状态，其中不清楚是否在其比特单元中更新了接收到的数据值的比特。
图6示出了当存储设备执行读取访问请求时在一个实施例的方法中采用的一系列步骤。在步骤130通过所述核发出读取访问请求，并通过一级缓存接收该读取访问请求。然后，在步骤132，一级缓存在缓存的所有线路中开始读取过程。接下来，在步骤134，确定是否已完成由所述核执行的线路预测并将其发信号到一级缓存，即是否维持后期停止信号。如果不是，则流程进行到步骤134，其中读取L1缓存的所有线路的标签RAM和数据RAM。在下一步骤137，再次执行步骤134的确定(标记为“A”)。实际上，继续执行这种对维持后期停止信号的检查，因此实际上可以在任何给定时刻停止图6所示的不连续步骤136和138，但是为了便于说明，将它们示出为不连续的步骤，在步骤136之前(步骤134)和在步骤138之前(在步骤137)执行检查。如果不维持后期停止信号，则在步骤138，读取的标签RAM条目和读取访问请求地址之间的匹配确定了将从该数据RAM读取的数据项目提供为输出，并且在步骤140将其传递到输出锁存器，用于输出为最终数据值。然而，如果在步骤134或步骤137确定维持后期停止信号，则流程进行到步骤142，其中在“未预测”线路中维持停止信号，从而抑制对在这些线路中的字线和读出放大器的激活。最终，在步骤144，将来自预测线路的数据值(或来自“未预测”的其它线路，后续地址匹配确定要输出的一个数据值)传递到输出锁存器，用于输出作为最终数据值。
图7示出了当存储设备执行写入访问请求时在一个实施例的方法中采用的一系列步骤。在步骤150通过所述核发出写入访问请求，并通过存储设备接收该写入访问请求。然后，在步骤152，存储设备在存储设备的所有储存单元中开始写入过程。换言之，为了全冗余度，默认地将数据项目写入到存储设备的所有储存单元。接下来，在步骤154，确定是否已向存储设备发信号通知后期访问停止信号，在该实施例中储存单元解选择信号对应该抑制写入过程的至少一个特定储存单元加以表示。如果没有，则该流程进行到步骤156，将接收作为写入访问请求的一部分的数据值写入存储设备的所有储存单元。然而，如果在步骤154确定已发信号通知后期访问停止信号，则该流程进行到步骤158，其中在所选择的储存单元中维持相关的停止信号，引起在要抑制的那些所选储存单元中维持对应字线。因此，在步骤160，然后仅将数据值写入其余的所选择的储存单元。
因此，在简要概述中，本技术提供存储设备和操作该存储设备的方法。存储设备包括多个储存单元以及访问控制电路。访问控制配置为接收访问请求，并响应于该访问请求，在多个储存单元中的每一单元中开始访问过程。访问控制电路配置为在开始访问过程之后接收访问停止信号，并响应于该访问停止信号，开始访问抑制以便抑制在多个储存单元中的至少一个中的访问过程。因此，通过响应于该访问请求而开始在所有储存单元中的访问过程，访问延迟，例如无需等待执行访问过程的特定储存单元的其它指示，将存储器设备的总访问时间保持为较短，并且可以通过支持响应于随后的访问停止信号抑制访问过程中的至少一个，减小存储设备的动态功率消耗。
尽管本文详细参考附图描述了本发明的示意性实施例，然而应理解本发明不限于这些精确的实施例，本领域技术人员可以进行多种变型、增加和修改，而不脱离由所附权利要求限定的本发明的精神和范围。例如，可以在不脱离本发明的范围内，将独立权利要求的特征与从属权利要求的特征进行多种组合。

Claims (18)

1.一种存储设备，包括：
多个储存单元，其中所述多个储存单元中的每一个包括多个比特单元和与所述比特单元的每一个耦接的字线电路；
访问控制电路，配置为接收访问请求，并响应于所述访问请求，在多个储存单元中的每一储存单元中开始访问过程，
其中所述字线电路配置为响应于作为访问过程的一部分的访问请求来激活所选择的字线；
其中所述访问控制电路配置为在已经开始访问过程之后、并且在输出所请求的数据之前接收访问停止信号，
其中所述访问控制电路配置为响应于所述访问停止信号，开始访问抑制以便抑制在所述多个储存单元中的至少一个储存单元中的访问过程，以及
字线抑制电路，配置为响应于所述访问停止信号来抑制所选择的字线。
2.根据权利要求1所述的存储设备，其中所述访问控制电路配置为响应于所述访问停止信号来开始访问抑制，以便在允许所述多个储存单元的至少一个其他储存单元中的访问过程的同时、抑制所述多个储存单元的至少一个储存单元中的访问过程。
3.根据权利要求2所述的存储设备，其中所述字线抑制电路配置为响应于访问停止信号来将所选择的字线与固定电压相连。
4.根据权利要求1所述的存储设备，其中所述多个储存单元中的每一个储存单元包括读出放大器电路，并且所述存储设备配置为响应于访问请求来激活所述读出放大器电路以执行访问过程；以及所述存储设备还包括读出放大器抑制电路，配置为响应于访问停止信号来抑制所述读出放大器电路。
5.根据权利要求4所述的存储设备，其中所述读出放大器电路配置为当维持读出放大器使能信号时激活所述读出放大器电路，并且所述读出放大器抑制电路配置为响应于访问停止信号将读出放大器使能信号与固定电压相连。
6.根据权利要求1所述的存储设备，其中所述存储设备是与数据处理器相关联地提供的一级缓存。
7.根据权利要求1所述的存储设备，其中所述存储设备是多路组相关缓存，所述多个储存单元是多路组相关缓存的多个线路。
8.根据权利要求7所述的存储设备，其中所述多个线路中的每一线路包括标签储存单元和数据储存单元，并且所述访问控制电路配置为在多个储存单元中的至少一个标签储存单元中开始访问抑制。
9.根据权利要求7所述的存储设备，其中所述多个线路中的每一线路包括标签储存单元和数据储存单元，并且所述访问控制电路配置为在多个储存单元中的至少一个数据储存单元中开始访问抑制。
10.根据权利要求1所述的存储设备，其中所述访问控制电路配置为在多个储存单元中的每一个储存单元中产生内部时钟信号以控制访问过程的时序，并且所述访问控制电路配置为在已经产生了内部时钟信号的第一边沿之后开始访问抑制。
11.根据权利要求1所述的存储设备，其中所述多个储存单元中的每一个储存单元包括位线预充电电路，其中所述位线预充电电路配置为在开始访问过程之前对所述储存单元中的位线进行预充电，并且所述访问过程包括对位线进行放电，并且所述访问控制电路配置为在已经开始对位线进行放电之后开始访问抑制。
12.根据权利要求1所述的存储设备，其中所述访问控制电路配置为接收针对存储设备的芯片使能信号，所述访问请求包括芯片使能信号的维持，并且所述访问控制电路配置为响应于芯片使能信号的维持来开始访问过程。
13.根据权利要求7所述的存储设备，其中所述访问控制电路配置为接收对线路子集加以表示的线路预测信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制在由所述线路预测信号表示的线路子集中的访问过程。
14.根据权利要求1所述的存储设备，其中所述访问控制电路配置为接收对多个储存单元的子集加以表示的储存单元解选择信号作为访问停止信号，并且所述访问控制电路配置为开始访问抑制以便抑制在由所述储存单元解选择信号表示的多个储存单元的子集中的访问过程。
15.根据权利要求1所述的存储设备，其中所述访问请求是读取访问请求，并且所述访问过程是读取访问过程。
16.根据权利要求1所述的存储设备，其中所述访问请求是写入访问请求，并且所述访问过程是写入访问过程。
17.一种操作存储设备的方法，包括：
将数据存储在多个储存单元中，其中所述多个储存单元中的每一个包括多个比特单元和与所述比特单元的每一个耦接的字线电路；
接收访问请求；
响应于所述访问请求，在多个储存单元中的每一个储存单元中开始访问过程；
响应于作为访问过程的一部分的访问请求来激活所选择的字线；
在已经开始防问过程之后、并且在输出所请求的数据之前接收访问停止信号；
响应于所述访问停止信号，抑制在所述多个储存单元中的至少一个中的访问过程；以及
响应于所述访问停止信号来抑制所选择的字线。
18.一种存储设备，包括：
多个用于存储数据的储存单元，其中所述多个储存单元中的每一个包括多个比特单元和与所述比特单元的每一个耦接的字线电路；
访问控制电路，包括用于接收访问请求的装置；
所述访问控制电路包括用于响应于所述访问请求在多个储存单元中的每一个中开始访问过程的装置；
所述字线电路包括响应于作为访问过程的一部分的访问请求来激活所选择的字线的装置；
所述访问控制电路包括用于在已经开始访问过程之后并且在输出所请求的数据之前接收访问停止信号的装置；
所述访问控制电路包括用于响应于所述访问停止信号抑制在多个储存单元中的至少一个中的访问过程的装置；以及
字线抑制电路，包括响应于所述访问停止信号来抑制所选择的字线的装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018100331A1 (en) * 2016-11-29 2018-06-07 Arm Limited Storage circuitry responsive to a tag-matching command

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7443759B1 (en) * 2006-04-30 2008-10-28 Sun Microsystems, Inc. Reduced-power memory with per-sector ground control
CN102799392A (zh) * 2012-06-16 2012-11-28 北京忆恒创源科技有限公司 存储设备及其中断控制方法

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367654A (en) * 1988-04-13 1994-11-22 Hitachi Ltd. Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry
US5392443A (en) * 1991-03-19 1995-02-21 Hitachi, Ltd. Vector processor with a memory assigned with skewed addresses adapted for concurrent fetching of a number of vector elements belonging to the same vector data
US5701434A (en) * 1995-03-16 1997-12-23 Hitachi, Ltd. Interleave memory controller with a common access queue
US5911153A (en) 1996-10-03 1999-06-08 International Business Machines Corporation Memory design which facilitates incremental fetch and store requests off applied base address requests
KR100373849B1 (ko) 2000-03-13 2003-02-26 삼성전자주식회사 어소시어티브 캐시 메모리
KR100398954B1 (ko) * 2001-07-27 2003-09-19 삼성전자주식회사 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법
KR100481849B1 (ko) * 2001-12-04 2005-04-11 삼성전자주식회사 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩
EP1387277B1 (en) * 2002-07-31 2009-07-15 Texas Instruments Incorporated Write back policy for memory
US7251710B1 (en) * 2004-01-12 2007-07-31 Advanced Micro Devices, Inc. Cache memory subsystem including a fixed latency R/W pipeline
JP2005222581A (ja) 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
US7237067B2 (en) * 2004-04-22 2007-06-26 Hewlett-Packard Development Company, L.P. Managing a multi-way associative cache
US7164611B2 (en) * 2004-10-26 2007-01-16 Micron Technology, Inc. Data retention kill function
JP4817836B2 (ja) * 2004-12-27 2011-11-16 株式会社東芝 カードおよびホスト機器
US7262631B2 (en) * 2005-04-11 2007-08-28 Arm Limited Method and apparatus for controlling a voltage level
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4362573B2 (ja) * 2005-07-28 2009-11-11 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7934054B1 (en) * 2005-11-15 2011-04-26 Oracle America, Inc. Re-fetching cache memory enabling alternative operational modes
US7647452B1 (en) * 2005-11-15 2010-01-12 Sun Microsystems, Inc. Re-fetching cache memory enabling low-power modes
US7873788B1 (en) * 2005-11-15 2011-01-18 Oracle America, Inc. Re-fetching cache memory having coherent re-fetching
IL174619A (en) * 2006-03-29 2013-12-31 Nds Ltd Password protection
US20070288776A1 (en) 2006-06-09 2007-12-13 Dement Jonathan James Method and apparatus for power management in a data processing system
JP4195899B2 (ja) * 2006-06-16 2008-12-17 三洋電機株式会社 強誘電体メモリ
JP5041980B2 (ja) * 2007-11-16 2012-10-03 ルネサスエレクトロニクス株式会社 データ処理回路及び通信携帯端末装置
US8078817B2 (en) * 2008-02-27 2011-12-13 Lsi Corporation Method and system for secured drive level access for storage arrays
US7929356B2 (en) * 2008-09-05 2011-04-19 Atmel Corporation Method and system to access memory
US8045401B2 (en) * 2009-09-18 2011-10-25 Arm Limited Supporting scan functions within memories
TWI511159B (zh) * 2009-12-21 2015-12-01 Advanced Risc Mach Ltd 預充電記憶體裝置中資料線之所需峰值電流的降低
US8014226B2 (en) * 2009-12-22 2011-09-06 Arm Limited Integrated circuit memory with word line driving helper circuits
US8218391B2 (en) * 2010-07-01 2012-07-10 Arm Limited Power control of an integrated circuit memory
JP5360303B2 (ja) * 2010-09-14 2013-12-04 富士通株式会社 メモリアクセス制御装置及びコンピュータシステム
US8527704B2 (en) * 2010-11-11 2013-09-03 International Business Machines Corporation Method and apparatus for optimal cache sizing and configuration for large memory systems
US8472267B2 (en) 2010-12-20 2013-06-25 Apple Inc. Late-select, address-dependent sense amplifier
US8315123B2 (en) * 2010-12-20 2012-11-20 Arm Limited Wordline voltage control within a memory
US8830783B2 (en) * 2011-01-03 2014-09-09 Arm Limited Improving read stability of a semiconductor memory
US20120290780A1 (en) * 2011-01-27 2012-11-15 Mips Technologies Inc. Multithreaded Operation of A Microprocessor Cache
US8843726B2 (en) * 2011-02-21 2014-09-23 Advanced Micro Devices, Inc. Cache for storing multiple forms of information and a method for controlling a cache storing multiple forms of information
US8582340B2 (en) * 2012-01-12 2013-11-12 Arm Limited Word line and power conductor within a metal layer of a memory cell
JP2013156731A (ja) * 2012-01-27 2013-08-15 Toshiba Corp コントローラおよびデバイス装置
US9575816B2 (en) * 2012-03-29 2017-02-21 Via Technologies, Inc. Deadlock/livelock resolution using service processor
KR20140029734A (ko) 2012-08-29 2014-03-11 에스케이하이닉스 주식회사 반도체 장치
US9256544B2 (en) 2012-12-26 2016-02-09 Advanced Micro Devices, Inc. Way preparation for accessing a cache
US9190146B2 (en) * 2013-02-28 2015-11-17 Kabushiki Kaisha Toshiba Variable resistance memory system with redundancy lines and shielded bit lines
US8848412B1 (en) * 2013-07-05 2014-09-30 Arm Limited Ternary content addressable memory
US9792221B2 (en) * 2013-11-22 2017-10-17 Swarm64 As System and method for improving performance of read/write operations from a persistent memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7443759B1 (en) * 2006-04-30 2008-10-28 Sun Microsystems, Inc. Reduced-power memory with per-sector ground control
CN102799392A (zh) * 2012-06-16 2012-11-28 北京忆恒创源科技有限公司 存储设备及其中断控制方法

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Publication number Publication date
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