TWI681292B - 在一記憶體器件中之存取抑制 - Google Patents

在一記憶體器件中之存取抑制 Download PDF

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Abstract

本發明提供一種記憶體器件及一種操作該記憶體器件之方法。該記憶體器件包括複數個儲存單元及存取控制電路。該存取控制經組態以接收一存取請求且回應於該存取請求而起始該複數個儲存單元之各者中之一存取程序。該存取控制電路經組態以在該存取程序已被起始之後接收一存取斷路信號，且回應於該存取斷路信號而起始一存取抑制，以抑制該複數個儲存單元之至少一者中之該存取程序。因此，藉由回應於該存取請求而起始所有儲存單元中之該存取程序，例如，不等待一特定儲存單元之一進一步指示，在該特定儲存單元中實行該存取程序，用於該記憶體器件之總存取時間保持較短，但藉由使隨後該等存取程序之至少一者能夠回應於該存取斷路信號而被抑制，該記憶體器件之動態功率消耗可被減少。

Description

在一記憶體器件中之存取抑制
本發明係關於控制對一記憶體器件之存取。
已知提供一種具有一記憶體器件之資料處理裝置，該記憶體器件具有一個以上儲存單元，一資料項(具有一關聯記憶體位址)可被儲存在該儲存單元中。例如，在記憶體器件係一集合關聯式快取區之情況下，一給定資料項可被儲存在集合關聯式快取區之多個路徑之任意者中。
在此情境中，進一步已知出於減少用於記憶體器件之總存取時間之目的，在確定已知所請求資料項被儲存在其等儲存單元之何者中之前，起始記憶體器件之多個儲存單元之各者中之一讀取程序。例如，在一集合關聯式快取區之背景內容中，(例如)已知執行來自快取區之所有路徑之一讀取程序且依靠一標籤命中(在所請求資料項之記憶體位址與記憶體位址之一所儲存標籤部分之間的一匹配)以從自多個路徑讀出之資料項之各者選擇正確資料項。然而，此技術具有其在執行除針對儲存單元(事實上資料項被儲存在其中)執行之讀出程序外的來自「其他」儲存單元(事實上所請求資料項未在其中)之讀出程序中以額外能量消耗之代價實現的缺點。
為尋求減少具有多個儲存單元之一記憶體器件之功率消耗，進一步已知尋求預測其中儲存一所請求資料項之儲存單元，使得僅該儲 存單元接著被存取且與存取其他儲存單元(資料項未被儲存在其中)相關聯之額外功率未被消耗。例如，在上述集合關聯式快取區之背景內容中，已知各種「路徑預測」技術，其判定其中儲存所請求資料項之一路徑且接著僅起始相對於該路徑之存取。然而，此等技術具有路徑預測接著增加自記憶體擷取資料所需總時間的缺點，此係因為用於路徑預測完成之額外時間可延遲記憶體存取之開始。
從一第一態樣觀察，提供一種記憶體器件，其包括：複數個儲存單元；及存取控制電路，其經組態以接收一存取請求且回應於該存取請求而起始複數個儲存單元之各者中之一存取程序，其中存取控制電路經組態以在存取程序已被起始之後接收一存取斷路信號，且該存取控制電路經組態以回應於存取斷路信號而起始一存取抑制，從而抑制複數個儲存單元之至少一者中之存取程序。
本發明提供一種記憶體器件，其藉由組態存取控制電路以回應於接收(例如，來自尋求對儲存在記憶體器件中之一資料項之存取的一處理器)之一存取請求而起始多個儲存單元之各者(所有)中之一存取程序，從而促進對記憶體器件之快速存取。存取請求可為一讀取存取請求或可為一寫入存取請求。然而，被記憶體器件消耗之動態功率亦可被減少，此係因為存取控制電路可在已起始存取程序之後接收一存取斷路信號，且回應於其而抑制多個儲存單元之至少一者中之存取程序。因此，雖然鑑於存取程序已開始之事實一些動態功率將被記憶體器件消耗，但是藉由抑制多個儲存單元之至少一者中(例如，當其中儲存資料項之儲存單元已被識別時，在除其中隨後辨識未儲存所請求資料項之儲存單元之一者的所有儲存單元中)之存取程序，可節省動態功率。應注意，存取控制電路可形成記憶體器件之與複數個儲存單元分離之一組件以提供對所有儲存單元的存取控制或可跨複數個儲存 單元分佈以提供對每一儲存單元的特定存取控制。
可以各種方式實施存取程序之抑制，但在一些實施例中，複數個儲存單元之各者包括字線電路，該字線電路經組態以回應於存取請求而啟動一經選擇字線作為存取程序之部分，且記憶體器件進一步包括字線抑制電路，該字線抑制電路電路經組態以回應於存取斷路信號而抑制經選擇字線。因此，在存取程序係取決於被啟動(例如，斜升至一預定電壓)之一經選擇字線之情況下，存取程序之進一步進展可藉由抑制該經選擇字線(例如，藉由使經選擇字線回至一非作用狀態(例如，至一邏輯零值))進行抑制。經選擇字線之抑制可以許多方式實施，但在一些實施例中，字線抑制電路經組態以回應於存取斷路信號而將經選擇字線連接至一固定電壓。例如，字線抑制電路可包括至記憶體器件中之一電壓軌(例如，接地(VSS)軌)的一可選擇連接。
替代地或另外地，可關於記憶體器件中之感測放大器電路而實施存取程序之抑制，且在一些實施例中，複數個儲存單元之各者包括感測放大器電路，且記憶體器件經組態以回應於存取請求而啟動感測放大器電路以執行存取程序，且記憶體器件進一步包括感測放大器抑制電路，該感測放大器抑制電路經組態以回應於存取斷路信號而抑制感測放大器電路。通常藉由感測放大器電路產生回應於一讀取存取請求而從每一儲存單元讀出之資料，一旦儲存單元中之位元線已放電至其中感測放大器電路可從其等位元線之間之一電壓差判定一所儲存資料值的點，通常即啟動感測放大器電路，且使用感測放大器電路產生輸出資料值通常表示儲存單元在實行存取程序中消耗之動態功率的一顯著比例(同樣部分地因為變化資料值亦引起輸出驅動器轉變)。因此，特定言之，若一存取斷路信號可在感測放大器電路恰好啟動之前起作用，則感測放大器電路之抑制可避免此動態功率之消耗。
感測放大器抑制電路可以許多方式抑制感測放大器電路，但在 一些實施例中，感測放大器電路經組態以在一感測放大器啟用信號被確證時啟動，且感測放大器抑制電路經組態以回應於存取斷路信號而將感測放大器啟用信號連接至一固定電壓。在感測放大器電路要求啟用信號被確證以便作用之情況下，將啟用信號耦合至一固定電壓(例如，當感測放大器啟用信號為高態作用時耦合至接地，或當感測放大器啟用信號為低態作用時耦合至一邏輯高值)可有效停用感測放大器電路並防止任何顯著更多動態功率被感測放大器電路之操作消耗。
記憶體器件可採取各種形式，但在一些實施例中，記憶體器件係結合資料處理器提供之一第一級快取區。如藉由本發明所支援，通常要求來自一第一級快取區之一回應被非常快地接收，且因此此回應性未依關於所存取資料項之精確儲存位置(例如，在一集合關聯式快取區之哪個路徑中)之不確定性而延遲係有益的。
複數個儲存單元可採取許多形式，但在一些實施例中，記憶體器件係一多路集合關聯式快取區且複數個儲存單元係該多路集合關聯式快取區之複數個路徑。將一資料項儲存在一記憶體器件(其以此方式多路集合關聯式)中可發生在多個路徑之任一者中，但除非存取請求之提供已被延遲同時某些種類之路徑預測被實行，否則當最初由記憶體器件接收存取請求時，一特定資料項被儲存在哪個路徑中通常並非已知。本發明使一未延遲存取請求能夠被提供至記憶體器件，但仍然能夠受益於稍後藉由記憶體器件接收之一後斷路信號(late kill signal)(諸如一預測路徑信號)，且因此仍然能夠減少記憶體器件之動態功率消耗。
在一多路集合關聯式快取區中，可在許多路徑中實施存取抑制，但在一些實施例中，複數個路徑之每一路徑包括一標籤儲存單元及一資料儲存單元，且存取控制電路經組態以起始複數個儲存單元之至少一標籤儲存單元中的存取抑制。相應地，在執行標籤擷取及比較 (對待實行之存取請求之記憶體位址之至少一部分)之情況下，可藉由抑制至少一標籤儲存單元中實行之存取程序之部分來達成一動態功率節省。
替代地或另外地，在一些實施例中，複數個路徑之每一路徑包括一標籤儲存單元及一資料儲存單元，且存取控制電路經組態以起始複數個儲存單元之至少一資料儲存單元中之存取抑制。在最初擷取來自許多路徑之資料項作為存取程序之部分之情況下，可藉由抑制來自至少一資料儲存單元之一資料項之擷取來節省動態功率。
在一些實施例中，存取控制電路經組態以在複數個儲存單元之各者中產生一內部時脈信號以控制存取程序之時序，且存取控制電路經組態以在已產生內部時脈信號之一第一邊緣之後起始存取抑制。在針對每一儲存單元產生一內部時脈信號以控制存取程序之時序，且(例如)內部時脈信號之一第一邊緣(例如，上升邊緣)通常發信號宣告儲存單元中之存取程序之開始之情況下，若存取抑制可恰好在此點之後開始(即，在內部時脈信號之第一邊緣之後起始之存取程序並非不可縮減的且事實上可被中斷)，則其為有益的，此係因為此即使在此相對較後階段亦為動態功率節省提供機會。
在一些實施例中，複數個儲存單元之各者包括位元線預充電電路，其中該位元線預充電電路經組態以在存取程序被起始之前預充電該儲存單元中之位元線，且存取程序包括放電位元線，且存取控制電路經組態以在放電位元線已開始之後起始存取抑制。即使在位元線之放電已開始之後，存取抑制能夠起始亦為有益的，其中雖然少量動態功率將被此部分位元線放電消耗，但可藉由能夠在此已開始之後干涉起始存取抑制來節省更多動態功率並因此防止位元線及與其相關聯之動態功率之進一步放電。
在一些實施例中，存取控制電路經組態以接收用於記憶體器件 之一晶片啟用信號，存取請求包括晶片啟用信號之確證，且存取控制電路經組態以回應於晶片啟用信號之確證而起始存取程序。一晶片啟用信號之使用(特定言之，藉由一處理器確證。一晶片啟用信號，作為存取請求之部分)可表示一CPU內之一關鍵路徑，該CPU包括處理器及記憶體器件(例如，一1級快取區)，且回應於晶片啟用信號之確證而起始存取程序(直接)防止此CPU關鍵路徑時序受到影響。
存取斷路信號可採取許多形式，但在一些實施例中，在記憶體器件係一多路集合關聯式快取區之情況下，存取控制電路經組態以接收指示路徑之一子集之一路徑預測信號作為存取斷路信號，且該存取控制電路經組態以起始存取抑制，從而抑制藉由路徑預測信號指示之路徑之子集中的存取程序。路徑預測信號可為其中期望儲存所請求資料項之一路徑之一正識別，在該情況中存取程序接著在所有其他路徑中抑制，或替代地，路徑預測信號可包括其中已知未儲存所請求資料項之路徑之一或多者的一指示，且在此情況中存取程序被懸置在其等經識別路徑中。
存取斷路信號可直接指示儲存單元之其中存取抑制應發生之一或多者(藉由直接指示其中存取抑制應發生之儲存單元之儲存單元取消選擇信號，或藉由指示其中存取程序應繼續之儲存單元(且藉由指示應抑制在餘項中存取之推論))。相應地，在一些實施例中，存取控制電路經組態以接收指示複數個儲存單元之一子集之一儲存單元取消選擇信號作為存取斷路信號，且存取控制電路經組態以起始存取抑制，從而抑制藉由儲存單元取消選擇信號指示之複數個儲存單元之子集中的存取程序。
在一些實施例中，存取請求係一讀取存取請求且存取程序係一讀取存取程序。
在一些實施例中，存取請求係一寫入存取請求且存取程序係一 寫入存取程序。
從一第二態樣觀察，提供一種操作一記憶體器件之方法，其包括：將資料儲存在複數個儲存單元中；接收一存取請求；回應於該存取請求，起始複數個儲存單元之各者中之一存取程序；在已起始存取程序之後接收一存取斷路信號；及回應於存取斷路信號，抑制複數個儲存單元之至少一者中之存取程序。
從一第三態樣觀察，提供一種記憶體器件，其包括：用於儲存資料之複數個構件；用於接收一存取請求之構件；用於回應於存取請求而起始用於儲存資料之複數個構件之各者中之一存取程序的構件；用於在已起始存取程序之後接收一存取斷路信號之構件；及用於回應於存取斷路信號而抑制用於儲存資料之複數個構件之至少一者中之存取程序的構件。
10‧‧‧資料處理裝置
12‧‧‧中央處理單元(CPU)
14‧‧‧處理器核心
16‧‧‧1級(L1)快取區
18‧‧‧2級(L2)快取區
20‧‧‧外部記憶體
22‧‧‧存取控制電路
24‧‧‧路徑
26‧‧‧路徑
28‧‧‧路徑
30‧‧‧路徑
32‧‧‧路徑預測
40‧‧‧記憶體器件
42‧‧‧存取控制電路
44‧‧‧儲存單元
46‧‧‧位元胞
48‧‧‧字線
50‧‧‧位元線
52‧‧‧位元線
54‧‧‧字線驅動器電路
56‧‧‧位元線預充電電路
58‧‧‧感測放大器
60‧‧‧輸出驅動器
68‧‧‧閘
70‧‧‧閘
80‧‧‧標籤RAM
82‧‧‧標籤RAM
84‧‧‧標籤RAM
86‧‧‧標籤RAM
88‧‧‧資料RAM
90‧‧‧資料RAM
92‧‧‧資料RAM
94‧‧‧資料RAM
96‧‧‧比較器
98‧‧‧比較器
100‧‧‧比較器
102‧‧‧比較器
104‧‧‧多工器
110‧‧‧儲存單元
112‧‧‧儲存單元
114‧‧‧儲存單元
116‧‧‧儲存單元
118‧‧‧存取控制電路
120‧‧‧存取控制電路
122‧‧‧存取控制電路
124‧‧‧存取控制電路
126‧‧‧輸出多工器
128‧‧‧正反器
130‧‧‧步驟
132‧‧‧步驟
134‧‧‧步驟
136‧‧‧步驟
137‧‧‧步驟
138‧‧‧步驟
140‧‧‧步驟
142‧‧‧步驟
144‧‧‧步驟
150‧‧‧步驟
152‧‧‧步驟
154‧‧‧步驟
156‧‧‧步驟
158‧‧‧步驟
160‧‧‧步驟
BL‧‧‧位元線
KILL‧‧‧斷路信號
KILL0‧‧‧斷路信號；後斷路信號
KILL1‧‧‧斷路信號；後斷路信號
KILL2‧‧‧斷路信號；後斷路信號
KILL3‧‧‧斷路信號；後斷路信號
MEMORY0‧‧‧儲存單元組
MEMORY1‧‧‧儲存單元組
MEMORY2‧‧‧儲存單元組
MEMORY3‧‧‧儲存單元組
SAE‧‧‧感測放大器啟用信號
WL‧‧‧字線信號
本發明將僅藉由實例、參考如隨附圖式中圖解說明之其實施例而進一步進行描述，其中：圖1示意性地圖解說明包括一項實施例中之一記憶體器件之一資料處理系統；圖2示意性地更詳細地圖解說明一項實施例中之一記憶體器件之組態；圖3示意性地圖解說明提供一項實施例中之記憶體器件之一多路集合關聯式快取區之組態；圖4展示一項實施例中之一記憶體器件內之實例時序；圖5A示意性地圖解說明一項實施例中之一記憶體器件，其中實行抑制一讀取存取程序之存取抑制； 圖5B示意性地圖解說明一項實施例中之一記憶體器件，其中實行抑制一寫入存取程序之存取抑制；圖6展示相對於一所接收讀取存取請求而根據一項實施例之方法採取之步驟之一序列；圖7展示相對於一所接收寫入存取請求而根據一項實施例之方法之步驟之一序列。
圖1示意性地圖解說明一項實施例中之一資料處理裝置10。該資料處理裝置10包括一中央處理單元(CPU)12，其自身包括一處理器核心14、一1級(L1)快取區16、一2級(L2)快取區18及一外部記憶體20。資料項被儲存在外部記憶體20中，處理器核心對該外部記憶體20進行存取作為其資料處理操作之部分。為減少對記憶體20之存取延時，提供L1快取區16及L2快取區18以儲存藉由處理器核心14存取之資料項之複本。L1快取區16之存取延時比L2快取區18之存取延時短得多，但L2快取區18之儲存容量以此項技術之一般技術者將熟悉之一方式而亦較大。
當處理器核心14要求對一資料項存取時，無論該存取係一讀取存取或一寫入存取，其發出最初由L1快取區16接收之一存取請求(一讀取存取請求或一寫入存取請求)。若所請求資料項不存在於L1快取區16中，則存取請求被轉送至L2快取區18，且若資料項不儲存在其中，則存取請求被轉送至外部記憶體20。又，此項技術之一般技術者將熟悉一記憶體階層之此使用。當資料項被儲存在L1快取區16中時，在存取控制電路22之控制下存取該資料項。在此實施例中，L1快取區16係包括四個路徑24、26、28、30之一集合關聯式快取區。為保持L1快取區16之總存取時間較短，存取控制電路22經組態以回應於存取請求之接收而直接起始對路徑24、26、28、30之存取(無論一讀取存取 或一寫入存取)。然而，L1快取區16亦經組態以在存取請求已被發送之後接收來自核心14之一附加信號(即「後斷路信號」)，回應於其而存取控制電路22經組態以抑制(即，停止)已在路徑24、26、28、30之一者中起始之存取程序。此係參考下列圖式更詳細地描述。
處理器核心14經組態以基於藉由路徑預測32產生之一路徑預測來產生後斷路信號。應注意，在此實施例中，路徑預測32表示藉由核心14實行之一功能，而非該核心14內之一特定實體子組件，儘管此一組態亦為預期的。藉由路徑預測32產生且判定後斷路信號之路徑預測可為其中期望儲存所請求資料項之路徑之一明確指示，在該情況中存取控制電路22經組態以引起已在所有其他路徑中起始之存取程序被抑制，或路徑預測可為預測其中未儲存所請求資料項之至少一路徑之一指示，在該情況中存取控制電路22經組態以抑制已在其等路徑中起始之存取程序。亦應注意，雖然路徑預測32原則上可能夠(若有足夠時間可用)精確預測所請求資料項被儲存在L1快取區16之哪個路徑中，以便將L1快取區16之總存取時間維持在上述低位準，但處理器核心15可經組態以在路徑預測32已完成其預測程序之前產生後斷路信號，使得L1快取區16內之存取抑制可被足夠早地觸發以獲得一動態功率減少之優點，即使此可接著涉及在僅有限數目個路徑中(即，在少於N-1個路徑中，其中N係L1快取區16中之路徑之總數)實行之存取抑制。此可(例如)在由處理器核心14執行之一複雜指令之背景內容中為適當的，其要求一記憶體存取被實行，但其中指令之複雜性(例如，要求資訊之多個衍生項)係使得路徑預測將花費相當較長的時間來實行。
圖2示意性地更詳細地圖解說明一項實施例中之一記憶體器件40之組態，其可(例如)對應於圖1中展示之L1快取區16。記憶體器件40包括存取控制電路42及數個儲存單元，其中在圖2中僅圖解說明一個儲存單元44。該儲存單元44包括許多位元胞，每一位元胞經組態以儲 存一個別位元值。以此項技術之一般技術者將熟悉之一方式，此等位元胞通常被以一大陣列方式配置，但為了圖解說明之清晰，圖2中僅明確展示一單一位元胞46。對位元胞46之內容之存取使用一關聯字線48及關聯之一對位元線BL 50與BLB 52來發生。藉由字線驅動器電路54控制字線48，同時藉由位元線預充電電路56提供位元線BL 50與BLB 52之預充電。藉由感測放大器58實行經由位元線BL 50與BLB 52讀出位元胞46之內容，該感測放大器產生取決於位元線對上感測之相對電壓的一資料值且將此資料值傳遞至輸出驅動器60，該輸出驅動器提供此資料值作為輸出資料值Q。
存取控制電路42經組態以接收存取請求，該請求在此圖解說明之實例中係一讀取存取請求，其中該存取請求包括所請求資料項之位址及一晶片啟用信號CE。存取控制電路42經組態以在接收到經確證CE信號後旋即直接起始儲存單元44中(及記憶體器件40中提供之其他儲存單元中)之存取程序。相應地，此CE信號之常見時序可被維持，且因而(此CE信號之產生及確證係用於CPU之一關鍵路徑)讀取存取請求之發出之時序不受本發明影響。存取控制電路42經組態以引起位元線預充電電路56預充電位元線BL 50與BLB 52，且實際上此可發生在存取請求被接收之前，使得與預充電此等位元線相關聯之時間不作為存取延時之部分而發生。當藉由存取控制電路42起始存取程序時，該存取控制電路42引起字線驅動器電路54確證字線48且字線48之電壓因此開始上升。存取控制電路42亦產生一內部時脈信號，其起始一儲存單元44中之存取程序。此係取決於用於記憶體器件之一外部時脈信號CLK，藉由存取控制電路42及儲存單元44接收該信號以控制並協調此等組件之總時序。
一旦字線驅動器電路44已將字線44升高至一足夠電壓，此經確證字線48在位元胞46與位元線BL 50及BLB 52之間引起之耦合即引起 位元線開始放電。一旦此放電已顯著進展一段時間，接著存取控制電路42即經組態以確證一感測放大器啟用信號SAE(其在此圖解說明之實施例中係高態作用)，以便引起感測放大器58藉由比較兩個位元線上之相對電壓來判定儲存在位元胞46中之值。然而，存取控制電路44亦經組態以接收來自發出存取請求之處理器的一後斷路信號且回應於此而產生傳遞至儲存單元44之一斷路(KILL)信號。此斷路信號KILL提供用於耦合至字線48之閘68及耦合至SAE路徑之閘70兩者的切換信號。當斷路信號被確證時，接著字線48與SAE路徑兩者被快速下拉至VSS(接地)，使得該兩者被迫進入一非作用狀態。此抑制儲存單元44中之存取程序。如在圖1中圖解說明之實例中，當儲存單元44係一集合關聯式快取區之一路徑時，後斷路信號可為(例如)一路徑預測信號。然而，後斷路信號亦可為記憶體器件40中之儲存單元之一子集的一直接指示，此指示在哪個儲存單元或若干儲存單元中之已起始存取程序應被抑制。
圖3示意性地更詳細地圖解說明一集合關聯式快取區(諸如在圖1中所展示實施例中之L1快取區16)之組態。集合關聯式快取區之路徑包括一組標籤RAM 80、82、84、86及一組資料RAM 88、90、92、94。當在此集合關聯式L1快取區16中起始存取程序時，藉由存取控制電路22產生一索引，其被傳遞至標籤RAM且被傳遞至資料RAM。假使在存取控制電路未接收到後斷路信號，則從標籤RAM 80、82、84、86之各者且從資料RAM 88、90、92、94之各者讀出一對應項目。藉由比較器96、98、100、102比較存取請求之位址(或至少其一部分)與從標籤RAM之各者讀出之項目，且匹配位址(或至少其一部分)之項目被傳遞至多工器104，此提供其選擇信號。以此方式，以與提供位址匹配之標籤RAM相同之方式從資料RAM讀取的對應項目經選擇以被提供作為輸出資料。
然而，當已在標籤RAM及資料RAM中起始存取程序之後由存取控制電路22接收後斷路信號時，存取控制電路22經組態以確證取消選擇路徑或若干取消選擇路徑中之一斷路信號，此係由各自斷路信號kill0、kill1、kill2、kill3之至少一者提供。以此方式，一取消選擇路徑之各自標籤RAM及資料RAM中之存取程序被抑制。此可如圖2中所展示般實施。
圖4展示一實施例(諸如圖2中圖解說明之實施例)中之各種信號之實例時序。回應於晶片啟用信號CE之啟動(低態)，跟隨主時脈信號CLK之上升邊緣，針對每一儲存單元產生內部時脈信號之一上升邊緣，此起始各自儲存單元中之存取程序。適當字線WL(取決於存取請求中指示之位址)接著開始斜升且一旦其已達到一足夠電壓，位元線即開始放電(圖式中僅展示一個位元線BL上之電壓)。在藉由存取控制電路22接收此後斷路信號之後不久，即引起在此儲存單元中確證KILL信號。此KILL信號之確證將字線信號WL及感測放大器啟用信號SAE下拉至接地，因此抑制此儲存單元中之存取程序之進一步進展。應注意，事實上，在KILL信號被確證時，感測放大器啟用信號SAE尚未被確證，但圖式圖解說明(憑藉虛線)SAE將如何已被確證使KILL信號根本未被確證。字線信號WL之抑制及特定言之SAE信號之啟動之抑制防止更多動態功率被消耗。亦應注意，作為未被確證之SAE信號之一結果，無輸出驅動器之轉變發生，此亦節省動態功率。
圖5A及圖5B圖解說明組態，其中藉由記憶體器件各自接收一讀取存取請求及一寫入存取請求。圖5A之實例中之儲存單元(memory3至memory0)組110、112、114、116係相異儲存單元(其中為了冗餘之原因而將一資料項儲存在多個儲存單元中)，但亦可(例如)為一集合關聯式快取區之路徑。在圖5A中圖解說明之組態中，藉由儲存單元組110、112、114、116之存取控制電路118、120、122、124接收讀取存 取請求。因此應注意，在此實施例中，存取控制電路形成每一儲存單元之部分，而非為提供對所有儲存單元的存取控制之一分開的單一組件。無後斷路信號被確證，該信號在此情況中係指示其中讀取存取程序應被抑制之特定儲存單元之一存取取消選擇信號，所有儲存單元原則上可輸出256位元資料值(假設為了多個冗餘而將資料值儲存在所有四個儲存單元中)。接著，一輸出多工器126取決於一輸出選擇信號而在此等輸出之間選擇，且接著此輸出資料值在接著經提供作為最終輸出資料值之前鎖存在正反器128中。提供後斷路信號至儲存單元之各者作為一個別後斷路信號kill3至kill0，且當此等後斷路信號之至少一者被確證時，該儲存單元中之讀取存取程序被抑制。相反地，在圖5B中圖解說明之實施例中，當存取請求係一寫入存取請求時，該寫入存取請求包括待寫入之一256位元資料值及其對應記憶體位址。寫入存取請求亦可包括資料值應被寫入其中之特定儲存單元之一指示，或此指示可被省略以指示為了完全冗餘資料值應被寫入於所有儲存單元中。接著，回應於寫入存取請求而起始多個寫入存取程序，但回應於個別後斷路信號kill3至kill0之至少一者，寫入存取請求之至少一者被抑制。此外，儲存單元組110、112、114、116之存取控制電路118、120、122、124可經組態以僅限於在起始之多個寫入存取程序之一預定階段之前接收到斷路信號kill3至kill0，才對該等斷路信號起作用，以防止正被寫入之位元胞之內容處於一不確定狀態，其中不清楚所接收資料值之一位元是否在其位元胞中已更新或尚未被更新。
圖6展示在一讀取存取請求藉由記憶體器件而起作用時一項實施例之方法中採取之步驟的一序列。在步驟130處，讀取存取請求係藉由核心發出且藉由一1級快取區接收。接著在步驟132處，1級快取區起始快取區之所有路徑中之一讀取程序。接著，在步驟134處，判定藉由核心實行之路徑預測是否已完成且已被發信號至1級快取區， 即，後斷路信號是否已被確證。若其尚未完成，則流程前往步驟134，其中讀出L1快取區之所有路徑之標籤RAM及資料RAM。在下一步驟137處再次執行步驟134(標注為「A」)之判定。事實上，事實上持續實行用於後斷路信號之確證之此檢查，其結果為圖6中展示之離散步驟136及138事實上可在任何給定時刻中止，但出於圖解說明之清晰其等被圖解說明為離散步驟，其中在步驟136之前(在步驟134處)及在步驟138之前(在步驟137處)執行檢查。若後斷路信號未被確證，則在步驟138處，讀出之標籤RAM項目與讀取存取請求位址之間之一匹配判定從資料RAM讀出之資料項被提供作為輸出，且在步驟140處，此被傳遞至輸出鎖存器用於輸出作為最終資料值。然而，若在步驟134或步驟137處判定後斷路信號已被確證，則流程前往步驟142，其中在「非預測」路徑中確證斷路信號，此抑制其等路徑中之字線及感測放大器之啟動。最後在步驟144處，來自預測路徑(或來自不為「非預測」之剩餘路徑，其中隨後位址匹配判定一個資料值以輸出)之資料值被傳遞至輸出鎖存器用於輸出作為最終資料值。
圖7展示在一寫入存取請求藉由記憶體器件起作用時一項實施例之方法中採取之步驟的一序列。在步驟150處，寫入存取請求係藉由核心發出且藉由記憶體器件接收。接著在步驟152處，記憶體器件起始該記憶體器件之所有儲存單元中之一寫入程序。換言之，為了完全冗餘，依據預設，資料項將被寫入至記憶體器件之所有儲存單元。接著，在步驟154處，判定後斷路信號(在此實施例中，指示其中寫入程序應被抑制之至少一特定儲存單元的一儲存單元取消選擇信號)是否已被發信號至記憶體器件。若其尚未完成，則流程前往步驟156，其中作為寫入存取請求之部分而接收之資料值被寫入至記憶體器件之所有儲存單元。然而，若在步驟154處判定後存取斷路信號已被發信號，則流程前往步驟158，其中在經選擇儲存單元中確證相關斷路信 號，其引起彼/彼等經選擇儲存單元中之各自字線之確證被抑制。因此，在步驟160處，資料值接著僅被寫入至剩餘經選擇儲存單元。
因此，簡短總體概述，本發明提供一種記憶體器件及一種操作該記憶體器件之方法。記憶體器件包括複數個儲存單元及存取控制電路。存取控制經組態以接收一存取請求且回應於該存取請求而起始複數個儲存單元之各者中之一存取程序。存取控制電路經組態以在已起始存取程序之後接收一存取斷路信號，且回應於該存取斷路信號而起始一存取抑制以抑制複數個儲存單元之至少一者中之存取程序。因此，藉由回應於存取請求而起始所有儲存單元中之存取程序，例如，不等待一特定儲存單元之一進一步指示，在該特定儲存單元中實行存取程序，用於記憶體器件之總存取時間保持較短，但藉由使隨後存取程序之至少一者能夠回應於存取斷路信號而被抑制，記憶體器件之動態功率消耗可被減少。
雖然本文已參考隨附圖式詳細描述本發明之闡釋性實施例，但應瞭解，本發明非限於其等精確實施例，且可藉由熟悉此項技術者而在其中實現各種改變、添加及修改，而不背離如由隨附申請專利範圍定義之本發明之範疇及精神。例如，附屬項之特徵可與獨立項之特徵作出各種組合，而不背離本發明之範疇。
10‧‧‧資料處理裝置
12‧‧‧中央處理單元(CPU)
14‧‧‧處理器核心
16‧‧‧1級(L1)快取區
18‧‧‧2級(L2)快取區
20‧‧‧外部記憶體
22‧‧‧存取控制電路
24‧‧‧路徑
26‧‧‧路徑
28‧‧‧路徑
30‧‧‧路徑
32‧‧‧路徑預測

Claims (18)

  1. 一種記憶體器件，其包括：複數個儲存單元，其中該複數個儲存單元之各者包括多個位元胞及耦合至該等位元胞之各者之字線電路；字線抑制電路；及存取控制電路，其經組態以接收一存取請求且回應於該存取請求而起始該複數個儲存單元之各者中之一存取程序，其中該字線電路經組態以回應於該存取請求而啟動一所選擇字線作為該存取程序之部分，其中該存取控制電路經組態以在已起始該存取程序之後且在輸出所請求資料之前接收一存取斷路信號，其中該存取控制電路經組態以回應於該存取斷路信號而起始一存取抑制，從而抑制該複數個儲存單元之至少一者中之該存取程序，且其中該字線抑制電路經組態以回應於該存取斷路信號而抑制該所選擇字線。
  2. 如請求項1之記憶體器件，其中該存取控制電路經組態以回應於該存取斷路信號而起始該存取抑制，以抑制該複數個儲存單元之至少一者中之該存取程序，同時容許該複數個儲存單元之至少另一者中之該存取程序。
  3. 如請求項2之記憶體器件，其中該字線抑制電路經組態以回應於該存取斷路信號而將該經選擇字線連接至一固定電壓。
  4. 如請求項1之記憶體器件，其中該複數個儲存單元之各者包括感測放大器電路，且該記憶體器件經組態以回應於該存取請求而啟動該感測放大器電路以執行該存取程序，且該記憶體器件進 一步包括感測放大器抑制電路，該感測放大器抑制電路經組態以回應於該存取斷路信號而抑制該感測放大器電路。
  5. 如請求項4之記憶體器件，其中該感測放大器電路經組態以在一感測放大器啟用信號確證時啟動，且該感測放大器抑制電路經組態以回應於該存取斷路信號而將該感測放大器啟用信號連接至一固定電壓。
  6. 如請求項1之記憶體器件，其中該記憶體器件係結合一資料處理器提供之一第一級快取區。
  7. 如請求項1之記憶體器件，其中該記憶體器件係一多路集合關聯式快取區且該複數個儲存單元係該多路集合關聯式快取區之複數個路徑。
  8. 如請求項7之記憶體器件，其中該複數個路徑之每一路徑包括一標籤儲存單元及一資料儲存單元，且該存取控制電路經組態以起始該複數個儲存單元之至少一標籤儲存單元中之該存取抑制。
  9. 如請求項7之記憶體器件，其中該複數個路徑之每一路徑包括一標籤儲存單元及一資料儲存單元，且該存取控制電路經組態以起始該複數個儲存單元之至少一資料儲存單元中之該存取抑制。
  10. 如請求項1之記憶體器件，其中該存取控制電路經組態以在該複數個儲存單元之各者中產生一內部時脈信號以控制該存取程序之時序，且該存取控制電路經組態以在已產生該內部時脈信號之一第一邊緣之後起始該存取抑制。
  11. 如請求項1之記憶體器件，其中該複數個儲存單元之各者包括位元線預充電電路，其中該位元線預充電電路經組態以在該存取程序被起始之前預充電該儲存單元中之位元線，且該存取程序 包括放電該等位元線，且該存取控制電路經組態以在放電該等位元線已開始之後起始該存取抑制。
  12. 如請求項1之記憶體器件，其中該存取控制電路經組態以接收用於該記憶體器件之一晶片啟用信號，該存取請求包括該晶片啟用信號之確證且該存取控制電路經組態以回應於該晶片啟用信號之確證而起始該存取程序。
  13. 如請求項7之記憶體器件，其中該存取控制電路經組態以接收指示該等路徑之一子集之一路徑預測信號作為該存取斷路信號，且該存取控制電路經組態以起始該存取抑制，從而抑制藉由該路徑預測信號指示之路徑之子集中之該存取程序。
  14. 如請求項1之記憶體器件，其中該存取控制電路經組態以接收指示該複數個儲存單元之一子集之一儲存單元取消選擇信號作為該存取斷路信號，且該存取控制電路經組態以起始該存取抑制，從而抑制藉由該儲存單元取消選擇信號指示之該複數個儲存單元之子集中之該存取程序。
  15. 如請求項1之記憶體器件，其中該存取請求係一讀取存取請求且該存取程序係一讀取存取程序。
  16. 如請求項1之記憶體器件，其中該存取請求係一寫入存取請求且該存取程序係一寫入存取程序。
  17. 一種操作一記憶體器件之方法，其包括：將資料儲存在複數個儲存單元中，其中該複數個儲存單元之各者包括多個位元胞及耦合至該等位元胞之各者之字線電路；接收一存取請求；回應於該存取請求，起始該複數個儲存單元之各者中之一存取程序；回應於該存取請求而利用該字線電路啟動一所選擇字線作為 該存取程序之部分；在已起始該存取程序之後且在輸出所請求資料之前接收一存取斷路信號；回應於該存取斷路信號，抑制該複數個儲存單元之至少一者中之該存取程序；及回應於該存取斷路信號而利用該字線抑制電路來抑制該所選擇字線。
  18. 一種記憶體器件，其包括：用於儲存資料之複數個儲存單元，其中該複數個儲存單元之各者包括多個位元胞及耦合至該等位元胞之各者之字線電路；存取控制電路，其具有用於接收一存取請求之一構件；該存取控制電路具有用於回應於該存取請求而起始該複數個儲存單元之各者中之一存取程序的一構件；該字線電路具有用於回應於該存取請求而啟動一所選擇字線作為該存取程序之部分之構件；該存取控制電路具有用於在已起始該存取程序之後且在輸出所請求資料之前接收一存取斷路信號之一構件；該存取控制電路具有用於回應於該存取斷路信號而抑制該複數個儲存單元之至少一者中之該存取程序的一構件；及字線抑制電路，其具有用於回應於該存取斷路信號而抑制該所選擇字線之一構件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018100331A1 (en) * 2016-11-29 2018-06-07 Arm Limited Storage circuitry responsive to a tag-matching command

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060226869A1 (en) * 2005-04-11 2006-10-12 Arm Limited Method and apparatus for controlling a voltage level
US20060294291A1 (en) * 2004-10-26 2006-12-28 Tom Kinsley Data retention kill function
US7443759B1 (en) * 2006-04-30 2008-10-28 Sun Microsystems, Inc. Reduced-power memory with per-sector ground control
CN101667453A (zh) * 2008-09-05 2010-03-10 爱特梅尔公司 用以存取存储器的方法及系统
US20130198415A1 (en) * 2012-01-27 2013-08-01 Kabushiki Kaisha Toshiba Controller and device

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5367654A (en) * 1988-04-13 1994-11-22 Hitachi Ltd. Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry
US5392443A (en) * 1991-03-19 1995-02-21 Hitachi, Ltd. Vector processor with a memory assigned with skewed addresses adapted for concurrent fetching of a number of vector elements belonging to the same vector data
US5701434A (en) * 1995-03-16 1997-12-23 Hitachi, Ltd. Interleave memory controller with a common access queue
US5911153A (en) 1996-10-03 1999-06-08 International Business Machines Corporation Memory design which facilitates incremental fetch and store requests off applied base address requests
KR100373849B1 (ko) 2000-03-13 2003-02-26 삼성전자주식회사 어소시어티브 캐시 메모리
KR100398954B1 (ko) * 2001-07-27 2003-09-19 삼성전자주식회사 멀티웨이 세트 연관 구조의 캐쉬 메모리 및 데이터 판독방법
KR100481849B1 (ko) * 2001-12-04 2005-04-11 삼성전자주식회사 용량 변경이 가능한 캐쉬 메모리 및 이를 구비한 프로세서칩
EP1387277B1 (en) * 2002-07-31 2009-07-15 Texas Instruments Incorporated Write back policy for memory
US7251710B1 (en) * 2004-01-12 2007-07-31 Advanced Micro Devices, Inc. Cache memory subsystem including a fixed latency R/W pipeline
JP2005222581A (ja) 2004-02-03 2005-08-18 Renesas Technology Corp 半導体記憶装置
US7237067B2 (en) * 2004-04-22 2007-06-26 Hewlett-Packard Development Company, L.P. Managing a multi-way associative cache
JP4817836B2 (ja) * 2004-12-27 2011-11-16 株式会社東芝 カードおよびホスト機器
JP4753637B2 (ja) * 2005-06-23 2011-08-24 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4362573B2 (ja) * 2005-07-28 2009-11-11 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7934054B1 (en) * 2005-11-15 2011-04-26 Oracle America, Inc. Re-fetching cache memory enabling alternative operational modes
US7647452B1 (en) * 2005-11-15 2010-01-12 Sun Microsystems, Inc. Re-fetching cache memory enabling low-power modes
US7873788B1 (en) * 2005-11-15 2011-01-18 Oracle America, Inc. Re-fetching cache memory having coherent re-fetching
IL174619A (en) * 2006-03-29 2013-12-31 Nds Ltd Password protection
US20070288776A1 (en) 2006-06-09 2007-12-13 Dement Jonathan James Method and apparatus for power management in a data processing system
JP4195899B2 (ja) * 2006-06-16 2008-12-17 三洋電機株式会社 強誘電体メモリ
JP5041980B2 (ja) * 2007-11-16 2012-10-03 ルネサスエレクトロニクス株式会社 データ処理回路及び通信携帯端末装置
US8078817B2 (en) * 2008-02-27 2011-12-13 Lsi Corporation Method and system for secured drive level access for storage arrays
US8045401B2 (en) * 2009-09-18 2011-10-25 Arm Limited Supporting scan functions within memories
TWI511159B (zh) * 2009-12-21 2015-12-01 Advanced Risc Mach Ltd 預充電記憶體裝置中資料線之所需峰值電流的降低
US8014226B2 (en) * 2009-12-22 2011-09-06 Arm Limited Integrated circuit memory with word line driving helper circuits
US8218391B2 (en) * 2010-07-01 2012-07-10 Arm Limited Power control of an integrated circuit memory
JP5360303B2 (ja) * 2010-09-14 2013-12-04 富士通株式会社 メモリアクセス制御装置及びコンピュータシステム
US8527704B2 (en) * 2010-11-11 2013-09-03 International Business Machines Corporation Method and apparatus for optimal cache sizing and configuration for large memory systems
US8472267B2 (en) 2010-12-20 2013-06-25 Apple Inc. Late-select, address-dependent sense amplifier
US8315123B2 (en) * 2010-12-20 2012-11-20 Arm Limited Wordline voltage control within a memory
US8830783B2 (en) * 2011-01-03 2014-09-09 Arm Limited Improving read stability of a semiconductor memory
US20120290780A1 (en) * 2011-01-27 2012-11-15 Mips Technologies Inc. Multithreaded Operation of A Microprocessor Cache
US8843726B2 (en) * 2011-02-21 2014-09-23 Advanced Micro Devices, Inc. Cache for storing multiple forms of information and a method for controlling a cache storing multiple forms of information
US8582340B2 (en) * 2012-01-12 2013-11-12 Arm Limited Word line and power conductor within a metal layer of a memory cell
US9575816B2 (en) * 2012-03-29 2017-02-21 Via Technologies, Inc. Deadlock/livelock resolution using service processor
CN102799392B (zh) * 2012-06-16 2015-12-16 北京忆恒创源科技有限公司 存储设备及其中断控制方法
KR20140029734A (ko) 2012-08-29 2014-03-11 에스케이하이닉스 주식회사 반도체 장치
US9256544B2 (en) 2012-12-26 2016-02-09 Advanced Micro Devices, Inc. Way preparation for accessing a cache
US9190146B2 (en) * 2013-02-28 2015-11-17 Kabushiki Kaisha Toshiba Variable resistance memory system with redundancy lines and shielded bit lines
US8848412B1 (en) * 2013-07-05 2014-09-30 Arm Limited Ternary content addressable memory
US9792221B2 (en) * 2013-11-22 2017-10-17 Swarm64 As System and method for improving performance of read/write operations from a persistent memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060294291A1 (en) * 2004-10-26 2006-12-28 Tom Kinsley Data retention kill function
US20060226869A1 (en) * 2005-04-11 2006-10-12 Arm Limited Method and apparatus for controlling a voltage level
US7443759B1 (en) * 2006-04-30 2008-10-28 Sun Microsystems, Inc. Reduced-power memory with per-sector ground control
CN101667453A (zh) * 2008-09-05 2010-03-10 爱特梅尔公司 用以存取存储器的方法及系统
US20130198415A1 (en) * 2012-01-27 2013-08-01 Kabushiki Kaisha Toshiba Controller and device

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