KR102373841B1 - 데이터 코딩 및 디코딩 방법 및 디바이스, olt, onu 및 pon 시스템 - Google Patents

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Abstract

PON 시스템의 데이터 코딩 및 디코딩 방법 및 디바이스가 개시된다. 상기 방법은, 물리적 코딩 서브레이어에서 N 개의 데이터 블록을 수집하고 데이터 블록을 결합하여 유효 데이터를 생성하는 단계; 페이로드를 생성하는 단계 - 여기서, 페이로드는 유효 데이터를 포함함 -; 페이로드에 대해 FEC를 수행하여 검사부를 생성하는 단계; 및 코드워드 구조를 생성하는 단계 - 여기서, 코드워드 구조는, 서로 독립적으로 분산되는, 유효 데이터, 검사부 및 동기화 헤더를 포함함 - 를 포함한다. 동기화 헤더는 코드워드 구조의 헤드 또는 테일에 위치할 수 있고, FEC 코드 패턴은 LDPC(18493,15677)일 수 있고, 라인 코드는 256B/257B일 수 있다. 따라서, 빠른 동기화가 구현될 수 있고, 대역폭 효율 및 오류 정정 기능이 향상될 수 있다. 코드워드 구조는 필링부(filling part)를 더 포함한다. 유효 데이터와 필링부가 페이로드를 형성한다. 따라서, 모든 FEC 패턴과 모든 라인 코드는 효과적으로 호환되고 조정될 수 있다. 충전부는 동기화 헤더로서 사용될 수 있고, 코드워드 구조의 길이, 페이로드의 길이 등을 표시하기 위해 사용될 수도 있다.

Description

데이터 코딩 및 디코딩 방법 및 디바이스, OLT, ONU 및 PON 시스템
본 발명은 광 통신 분야에 관한 것으로, 보다 상세하게는 PON 시스템, 광 라인 단말, 광 네트워크 유닛 및 PON 시스템의 데이터 인코딩 방법 및 장치 및 데이터 디코딩 방법 및 장치에 관한 것이다.
수동 광 네트워크(Passive Optical Network, PON) 기술은 포인트 투 멀티 포인트(point-to-multipoint) 광 섬유 액세스 기술이다. PON 시스템은 광 라인 단말(Optical Line Terminal, OLT), 광 분산 네트워크(Optical Distribution Network, ODN) 및 적어도 하나의 광 네트워크 유닛(Optical Network Unit, ONU)을 포함할 수 있다. OLT는 ODN에 연결되고, ODN은 복수의 ONU에 연결된다.
이더넷 수동 광 네트워크(Ethernet Passive Optical Network, EPON) 기술은 손쉬운 유지 관리, 저렴한 비용, 높은 전송 대역폭 및 높은 가성비의 주요 특징을 갖는 유리한 액세스 기술이다.
EPON은 수동 광 전송 기술이며, 증폭 및 릴레이 기능이 있는 구성 요소를 사용하지 않는다. 따라서, EPON 네트워크의 전송 거리 및 브랜치 개수는 전력 예산 및 다양한 전송 손실에 의존적이다. 전송 거리 또는 브랜치 개수가 증가함에 따라, 데이터 전송을 위한 신호 대 잡음 비(Signal Noise Ratio, SNR)가 점차 감소하여, 더 많은 비트 오류가 발생한다. 이러한 문제를 해결하기 위해, EPEC 시스템에 FEC 기술이 도입되어, 시스템의 간섭 방지 기능을 향상시키고 시스템의 전력 예산을 증가시킨다.
순방향 오류 정정(Forward Error Correction, FEC) 코딩에서, 전송되기 전에, 신호는 특정 방식으로 전처리된 다음, 대응하는 알고리즘에 기초하여 수신 단에서 디코딩되어, 오류 비트를 찾아서 정정한다. EPON 시스템에서 FEC 코딩의 기본 작동 원리는 다음과 같다: FEC 체크 코드워드는 전송 단에서, 전송될 정보 데이터 뒤에 첨부되며, 여기서, 체크 코드워드는 지정된 규칙에 따라 검사될 정보 데이터와 연관(정보 데이터에 의해 제한)된다. 수신 단은 지정된 규칙에 따라 정보 데이터와 검사 코드워드 사이의 관계를 검사한다. 전송 중에 오류가 발생하면, 관계가 삭제되고, 오류 비트를 자동으로 찾아서 정정할 수 있다. FEC 기술은, 오버헤드(검사 바이트 증가)와 획득한 코딩 이득 사이의 최상의 균형을 달성하기 위해, 최소 양의 검사 바이트를 사용함으로써 최대 양의 오류를 수정하려고 한다.
기존 10G EPON 및 1G EPON에서 사용되는 FEC 코드 유형 및 라인 코드는 다음과 같은 단점이 있다: 복잡한 동기화 프로세스 및 낮은 동기화 속도.
이를 고려하여, 본 출원은, PON 시스템, 광 라인 단말, 광 네트워크 유닛 및 PON 시스템에서 데이터 인코딩 방법 및 장치, 데이터 디코딩 방법 및 장치, 및 프리코딩 표시 방법 및 장치를 제공하여, 동기화 프로세스를 단순화하고 빠른 동기화를 구현한다.
제1 측면에 따르면, PON 시스템의 데이터 인코딩 방법이 제공되며, 여기서, 데이터 인코딩 방법은 PON 시스템의 네트워크 디바이스에 의해 수행될 수 있다. 예를 들어, OLT는, OLT가 ONU에 데이터를 송신하는 경우 인코딩을 수행할 수 있거나, ONU는, ONU가 OLT에 데이터를 송신하는 경우 인코딩을 수행할 수 있다. 인코딩 방법은 물리적 코딩 서브레이어에서 수행되며, 인코딩 방법은: 물리적 코딩 서브레이어에서 N 개의 데이터 블록을 수집하고 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성하는 단계 - 여기서, N은 정수이고, 순방향 오류 정정(forward error correction, FEC) 코드 유형에 대응하는 페이로드 길이 값을 수집된 데이터 블록의 길이로 나눈 몫보다 작거나 같고(다시 말해서, N은, 데이터 블록의 길이에 대한 FEC 코드 유형에 대한 페이로드 길이 값의 비율보다 작거나 같고), FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정됨 -; 물리적 코딩 서브레이어에서 페이로드를 생성하는 단계 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는, FEC 코드 유형의 페이로드 길이 값과 동일함 -; FEC 코드 유형에 기초하여 페이로드에 대해 FEC 인코딩을 수행하여, 검사부(check part)를 생성하는 단계 - 여기서, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 -; 및 물리적 코딩 서브레이어에서 코드워드 구조를 생성하는 단계 - 여기서, 코드워드 구조는, 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산됨 - 를 포함한다. 이것은, 동기화 헤더를 빠르게 찾을 수 있기 때문에, 빠르고 단순한 동기화를 구현할 수 있다.
빠른 동기화를 추가로 구현하기 위해, 동기화 헤더는 코드워드 구조의 헤드 또는 테일에 위치할 수 있다. 대안적으로, 동기화 헤더는 유효 데이터와 검사부 사이에 위치할 수 있다.
수집된 데이터 블록은 128B/129B 또는 256B/257B 데이터 블록일 수 있고, 물리적 코딩 서브레이어에 입력되는 데이터 블록은 64B/66B 또는 64B/65B 데이터 블록일 수 있다. 이 경우, 물리적 코딩 서브레이어는 입력 64B/66B 또는 64B/65B 데이터 블록을 128B/129B 또는 256B/257B 데이터 블록으로 트랜스코딩할 필요가 있다. 트랜스코딩을 통해 인코딩 오버헤드가 줄어들고, 대역폭 효율성을 효과적으로 개선할 수 있다.
대안적으로, 수집된 데이터 블록은 64B/66B 또는 64B/65B 데이터 블록일 수 있다.
FEC 코드는 LDPC(18493, 15677), RS(2047, 1739), RS(1023, 847), RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839) 또는 RS(1019, 839)이다. 오류 정정 기능이 향상될 수 있다.
FEC 코드워드 길이 값은 페이로드 길이 값과 검사 길이 값의 합과 같다. 구체적으로, 양이 페이로드 길이 값인 유효 비트에 대해 FEC 인코딩이 수행된 후 양이 체크 길이 값인 체크 비트가 생성되고, 유효 비트의 길이와 체크 비트의 길이의 합은 FEC 코드워드 길이 값과 동일하다.
유효 데이터의 길이가 페이로드 길이 값과 동일한 경우, 페이로드는 유효 데이터로 구성된다. 모든 페이로드는 유효 데이터이므로, 인코딩 효율성과 대역폭 효율성이 높다.
대안적으로, 유효 데이터의 길이는, 사용된 FEC 코드 유형의 페이로드 길이 값보다 작을 수 있고, 코드워드 구조는 패딩부(padding part)를 더 포함한다. 이 경우, 페이로드는 유효 데이터와 패딩 파트로 구성된다. 페이로드의 길이는, 사용된 FEC 코드 유형의 페이로드 길이 값과 같다. 다시 말해서, 패딩부의 길이는 유효 데이터의 길이와 페이로드 길이 값의 차이와 동일할 수 있다. 대안적으로, 패딩부의 길이는, 페이로드 길이 값을 수집된 데이터 블록의 길이로 나눔으로써 획득한 나머지와 동일할 수 있다. 패딩 필드를 추가함으로써, 다양한 FEC 코드 유형과 라인 코드 사이에 효과적인 호환성과 적응성이 구현될 수 있다.
입력 레이트 및 출력 레이트가 변하지 않도록 하기 위해, 동기화 헤더의 길이는 다음과 같은 방식으로 계산될 수 있다: 동기화 헤더의 길이가 S인 경우, 입력 데이터 블록의 길이는 X이고, FEC 코드워드 길이 값을 X로 나눈 나머지는 Y이고, S = tX - Y이고, 여기서, t는 정수이고, Y ≠ 0 인 경우, t ≥ 1이고, 또는 Y = 0 인 경우 t ≥ 0 이다.
Y = 0이고 t = 0인 경우 S = 0이다. 이 경우, 패딩부는 동기화 헤더로 사용될 수 있다. 전체 패딩부가 동기화 헤더로서 사용될 수 있거나, 패딩부의 일부 비트가 동기화 헤더로서 사용될 수 있다. 추가 비트가 필요하지 않지만, 대신 패딩부가 동기화 헤더로 직접 사용된다. 이는 유효하지 않은 데이터의 비트를 효과적으로 줄이고, 대역폭 효율성과 인코딩 효율성을 향상시킨다.
패딩부는, 코드워드 구조의 길이, 유효 데이터의 길이, 유효 데이터의 길이와 검사부의 길이의 합, 페이로드의 길이 또는 페이로드의 길이와 검사부의 길이의 합을 표시하기 위해 추가로 사용될 수 있다. 패딩부는, 패딩부가 위치한 코드워드 구조를 표시하거나, 다음 코드워드 구조 또는 다른 코드워드 구조를 나타낼 수 있다. 대안적으로, 코드워드 구조는 표시부를 더 포함할 수 있다. 표시부는, 코드워드 구조의 길이, 유효 데이터의 길이, 유효 데이터의 길이와 검사부의 길이의 합, 페이로드의 길이 또는 페이로드의 길이와 검사부의 길이의 합을 표기하기 위해 사용된다. 표시부는, 표시부가 위치하는 코드워드 구조를 표시하거나, 다음 코드워드 구조 또는 다른 코드워드 구조를 표시할 수 있다. 동기화 헤더의 일부 비트가 표시를 위해 사용될 수 있다. 패딩부 또는 표시부는 타깃 네트워크 디바이스가 코드워드 구조의 길이를 학습하여, 정확한 파싱을 구현할 수 있도록 한다.
전술한 구현 세부 내용들은 결합될 수 있다는 점을 이해할 수 있다. 예를 들어, 코드워드 구조는 패딩부와 표시부를 모두 포함할 수 있고, 동기화 헤더로서 패딩부의 일부 또는 모든 비트가 사용된다. 대안적으로, 코드워드 구조는 패딩부와 동기화 헤더를 모두 포함할 수 있고, 동기화 헤더로서 패딩부의 일부 또는 모든 비트가 사용된다. 이 경우, 2 개의 동기화 헤더가 있다. 대안적으로, 패딩부의 일부 비트는 동기화 헤더로서 사용되며, 다른 비트는 코드워드 구조의 길이, 유효 데이터의 길이, 유효 데이터의 길이와 검사부의 길이의 합, 페이로드의 길이 또는 페이로드 길이와 검사부의 길이의 합을 표시하기 위해 사용된다. 이 경우, 전술한 추가적인 동기화 헤더는 포함되거나 포함되지 않을 수 있다.
제2 측면에 따르면, PON 시스템의 데이터 디코딩 방법이 제공되며, 여기서, 데이터 디코딩 방법은 PON 시스템의 네트워크 디바이스에 의해 수행될 수 있다. 예를 들어, ONU는, OLT가 ONU에 데이터를 송신하는 경우 디코딩을 수행할 수 있거나, OLT는, ONU가 데이터를 OLT에 송신하는 경우 디코딩을 수행할 수 있다. 디코딩 방법은 물리적 코딩 서브레이어에서 수행되며, 디코딩 방법은: 물리적 코딩 서브레이어에서 코드워드 구조를 수신하는 단계 - 여기서, 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되고, 유효 데이터는 N 개의 데이터 블록을 포함하고, N은 정수이고, 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정되고, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 -; 물리적 코딩 서브레이어에서, 동기화 헤더에 기초하여 수신된 코드워드 구조를 동기화하는 단계; 페이로드 및 검사부를 추출하는 단계 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는 페이로드 길이 값과 동일함 -; 및 FEC 코드 유형에 기초하여 페이로드에 대해 순방향 오류 정정 디코딩을 수행하는 단계를 포함한다. 유효 데이터, 검사부 및 동기화 헤더가 코드워드 구조로 독립적으로 분산되므로, 빠른 동기화가 구현될 수 있고, 대역폭 효율 및 오류 정정 기능이 향상될 수 있다.
제3 측면에 따르면, PON 시스템의 프리코딩 표시 방법이 제공된다. 프리코딩 표시 방법은, OLT의 물리적 코딩 서브레이어에 의해 수행될 수 있거나, ONU의 물리적 코딩 서브레이어에 의해 수행될 수 있다. 프리코딩 표시 방법은: 물리적 코딩 서브레이어에 의해, 동기화 헤더에, 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보를 추가하는 단계를 포함한다. 동기화 헤더에서 미리 설정된 위치의 비트가 표시 정보로서 사용될 수 있다. 특정 위치는 소스 네트워크 디바이스 및 타깃 네트워크 디바이스에 의해 합의될 수 있다. 예를 들어, 동기화 헤더의 마지막 비트가 "0"이면 코드워드 구조가 프리코딩됨을 표시하며; 동기화 헤더의 마지막 비트가 "1"이면 코드워드 구조가 프리코딩되지 않음을 표시한다. 프리코딩 표시 방법은: 물리적 코딩 서브레이어에 의해, 코드워드 구조를 생성하는 단계 - 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함함 -; 및 물리적 코딩 서브레이어에 의해, 코드워드 구조를 송신하는 단계를 더 포함한다. 이러한 방식으로, 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정할 수 있다.
제4 측면에 따르면, PON 시스템의 프리코딩 표시 방법이 제공된다. 프리코딩 표시 방법은, OLT의 물리적 코딩 서브레이어에 의해 수행될 수 있거나, ONU의 물리적 코딩 서브레이어에 의해 수행될 수 있다. 프리코딩 표시 방법은: 물리적 코딩 서브레이어에 의해, 코드워드 구조를 수신하는 단계 - 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함하고, 동기화 헤더는 코드워드 구조가 프리코딩된 것인지 여부를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 물리적 코딩 서브레이어에 의해, 동기화 헤더의 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정하는 단계를 포함한다.
타깃 네트워크 디바이스는, 블라인드 검출을 통해, 수신된 코드워드 구조가 프리코딩된 것인지 여부를 결정할 수 있다. 타깃 네트워크 디바이스는 제1 동기화 시퀀스 및 제2 동기화 시퀀스를 미리 저장할 수 있다. 제1 동기화 시퀀스는 프리코딩 이전의 코드워드 구조에 대한 원래의 동기화 시퀀스일 수 있고, 제2 동기화 시퀀스는 프리코딩 이후의 코드워드 구조에 대한 출력 동기화 시퀀스일 수 있다. 동기화 헤더가 제1 동기화 시퀀스와 일치하면, 코드워드 구조가 프리코딩되지 않은 것으로 결정된다. 이 경우, 타깃 네트워크 디바이스는 코드워드 구조로부터 유효 데이터 및 검사부를 직접 추출한다. 동기화 헤더가 제2 동기화 시퀀스와 일치하면, 코드워드 구조가 프리코딩된 것으로 결정된다. 타깃 네트워크 디바이스는 코드워드 구조를 디 프리코딩(de-precode)하고, 타깃 네트워크 디바이스는 디 프리코딩된 코드워드 구조로부터 유효 데이터 및 검사부를 추출한다. 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보가 동기화 헤더에 추가되어, 타깃 네트워크 디바이스는, 정보에 기초하여, 이전 블라인드 검출 결과가 정확한지 여부를 추가로 결정하여 이중 검사(double check)를 수행할 수 있다.
제5 측면에 따르면, PON 시스템의 프리코딩 표시 방법이 제공된다. 프리코딩 표시 방법은, OLT의 프로세서 또는 MAC 서브레이어에 의해 수행될 수 있거나, ONU 또는 ONU의 MAC 서브레이어에 의해 수행될 수 있다. 프리코딩 표시 방법은: 소스 네트워크 디바이스에 의해, 데이터 프레임을 생성하는 단계 - 여기서, 데이터 프레임은 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부를 표시하기 위해 사용되거나, 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되거나, 프리코딩 인에이블 비트를 인에이블 또는 디스에이블하기 위해 타깃 네트워크 디바이스를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 소스 네트워크 디바이스에 의해, 데이터 프레임을 타깃 네트워크 디바이스에 송신하는 단계를 포함한다. 이러한 방식으로, 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 프리코딩 및 디 프리코딩을 수행할지 여부를 결정할 수 있다.
소스 네트워크 디바이스는 ONU일 수 있고, 타깃 네트워크 디바이스는 OLT일 수 있다. 데이터 프레임은 등록 요청 메시지를 전달하고, 등록 요청 메시지는 ONU가 프리코딩 기능을 갖는지 여부를 표시하기 위해 사용되는 표시 정보를 포함한다. 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부를 표시하는 표시 정보는 데이터 프레임에 추가되어, 소스 네트워크 디바이스에 의해 송신된 데이터 프레임이 디 프리코딩될 필요가 있는지 여부, 그리고 소스 네트워크 디바이스에 송신될 데이터 프레임이 프리코딩될 필요가 있는지 여부를 타깃 네트워크 디바이스에 통지한다.
소스 네트워크 디바이스는 OLT일 수 있고, 타깃 네트워크 디바이스는 ONU일 수 있다. 데이터 프레임은 디스커버리 게이트 메시지를 전달하고, 디스커버리 게이트 메시지는, ONU가 프리코딩을 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함한다. 구체적으로, OLT는 다운스트림에서 ONU로 송신된 메시지가 프리코딩된 것인지 여부를 표시, 즉 ONU가 다운스트림에서 수신된 데이터를 디 프리코딩할 필요가 있는지 여부를 표시할 수 있고, ONU에 의해 OLT에 송신될 업스트림 데이터가 프리코딩될 필요가 있는지 여부를 추가로 표시할 수 있다. 데이터 프레임이 프리코딩된 것인지 여부를 표시하는 표시 정보가 데이터 프레임에 추가되어, 타깃 네트워크 디바이스는, 정보에 기초하여, 이전 블라인드 검출 결과가 정확한지 여부를 추가로 결정하여 이중 검사를 수행할 수 있다. 또한, 업스트림 또는 다운스트림에서 프리코딩이 필요한지 여부가 표시되어, 소스 네트워크 디바이스 및 타깃 네트워크 디바이스는, 표시에 기초하여 프리코딩 및 디 프리코딩을 수행할 수 있다. 이것은 오류를 피하고 효율성을 향상시킨다.
소스 네트워크 디바이스는 OLT일 수 있고, 타깃 네트워크 디바이스는 ONU일 수 있다. 데이터 프레임은 등록 메시지를 전달하고, 등록 메시지는, 프리코딩 인에이블 비트를 인에이블 또는 디스에이블하기 위해 ONU를 표시하기 위해 사용되는 표시 정보를 포함한다. 표시 정보를 수신한 후, ONU는 프리코딩 인에이블 비트를 인에이블 또는 디스에이블한다.
제6 측면에 따르면, PON 시스템의 프리코딩 표시 방법이 제공된다. 프리코딩 표시 방법은, OLT의 프로세서 또는 MAC 서브레이어에 의해 수행될 수 있거나, ONU 또는 ONU의 MAC 서브레이어에 의해 수행될 수 있다. 프리코딩 표시 방법은: 타깃 네트워크 디바이스에 의해, 소스 네트워크 디바이스에 의해 송신되는 데이터 프레임을 수신하는 단계 - 여기서, 데이터 프레임은, 데이터 프레임이 프리코딩된 것인지 여부, 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부 또는 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 타깃 네트워크 디바이스에 의해, 표시 정보에 기초하여, 데이터 프레임을 디 프리코딩할 지 여부 또는 소스 네트워크 디바이스와의 사이에서 주고 받는 데이터 프레임을 프리코딩 및 디 프리코딩할 지 여부를 결정하는 단계를 포함한다.
제7 측면에 따르면, PON 시스템의 데이터 인코딩 장치가 제공된다. 데이터 인코딩 장치는: N 개의 데이터 블록을 수집하고 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성하도록 구성되는 수집 모듈 - 여기서, N은 정수이고, 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정됨 -; 페이로드를 생성하도록 구성되는 생성 모듈 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는 페이로드 길이 값과 동일함 -; 및 FEC 코드 유형에 기초하여 페이로드에 대해 FEC 인코딩을 수행하여, 검사부를 생성하도록 구성되는 순방향 오류 정정 인코딩 모듈 - 여기서, 페이로드의 길이는 페이로드 길이 값과 동일하고, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 - 을 포함한다. 생성 모듈은, 코드워드 구조를 생성하도록 추가로 구성되며, 여기서, 코드워드 구조는, 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되어, 빠른 동기화를 구현하고 대역폭 효율성과 오류 정정 기능을 향상시킨다.
제8 측면에 따르면, PON 시스템의 데이터 디코딩 장치가 제공된다. 데이터 디코딩 장치는: 코드워드 구조를 수신하도록 구성되는 수신 모듈 - 여기서, 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되고, 사용된 순방향 오류 정정(FEC) 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정되고, 유효 데이터는 N 개의 데이터 블록을 포함하고, N은 정수이고, 데이터 블록의 길이에 대한 FEC 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정되고, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 -; 동기화 헤더에 기초하여, 수신된 코드워드 구조를 동기화하도록 구성되는 동기화 모듈; 페이로드 및 검사부를 추출하도록 구성되는 추출 모듈 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는 페이로드 길이 값과 동일함 -; 및 FEC 코드 유형에 기초하여 페이로드에 대해 순방향 오류 정정 디코딩을 수행하도록 구성되는 순방향 오류 정정 디코딩 모듈을 포함한다. 유효 데이터, 검사부 및 동기화 헤더가 코드워드 구조로 독립적으로 분산되므로, 빠른 동기화가 구현될 수 있고, 대역폭 효율 및 오류 정정 기능이 향상될 수 있다.
제9 측면에 따르면, PON 시스템의 프리코딩 표시 장치가 제공된다. 프리코딩 표시 장치는: 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보를 동기화 헤더에 추가하도록 구성되는 추가 모듈; 코드워드 구조를 생성하도록 구성되는 생성 모듈 - 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함함 -; 및 코드워드 구조를 송신하도록 구성되는 송신 모듈을 포함한다. 이러한 방식으로, 코드워드 구조를 수신하는 네트워크 디바이스는, 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정할 수 있다.
제10 측면에 따르면, PON 시스템의 프리코딩 표시 장치가 제공된다. 프리코딩 표시 장치는: 코드워드 구조를 수신하도록 구성되는 수신 모듈 - 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함하고, 동기화 헤더는, 코드워드 구조가 프리코딩된 것인지 여부를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 동기화 헤더의 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정하도록 구성되는 결정 모듈을 포함한다. 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보가 동기화 헤더에 추가되어, 타깃 네트워크 디바이스는, 정보에 기초하여, 이전 블라인드 검출 결과가 정확한지 여부를 추가로 결정하여 이중 검사를 수행할 수 있다.
제11 측면에 따르면, PON 시스템의 프리코딩 표시 장치가 제공된다. 프리코딩 표시 장치는: 데이터 프레임을 생성하도록 구성된 생성 모듈 - 여기서, 데이터 프레임은 데이터 프레임이 프리코딩된 것인지 여부, 장치가 프리코딩 기능을 갖는지 여부 또는 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 데이터 프레임을 타깃 네트워크 디바이스애 송신하도록 구성되는 송신 모듈을 포함한다. 이러한 방식으로, 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 프리코딩 및 디 프리코딩을 수행할지 여부를 결정할 수 있다.
제12 측면에 따르면, PON 시스템의 프리코딩 표시 장치가 제공된다. 프리코딩 표시 장치는: 소스 네트워크 디바이스에 의해 송신되는 데이터 프레임을 수신하도록 구성되는 수신 모듈 - 여기서, 데이터 프레임은 데이터 프레임이 프리코딩된 것인지 여부, 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부 또는 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함함 -; 및 표시 정보에 기초하여, 데이터 프레임을 디 프리코딩할 지 여부 또는 소스 네트워크 디바이스와의 사이에서 주고 받는 데이터 프레임을 프리코딩 및 디 프리코딩할 지 여부를 결정하도록 구성되는 결정 모듈을 포함한다.
제13 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 칩을 포함할 수 있고, 칩은 MAC 칩일 수 있다. 칩은: 물리적 코딩 서브레이어에서 N 개의 데이터 블록을 수집하고 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성하고 - 여기서, N은 정수이고, 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정됨 -; 물리적 코딩 서브레이어에서 페이로드를 생성하고 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는 페이로드 길이 값과 동일함 -; 및 FEC 코드 유형에 기초하여 물리적 코딩 서브레이어의 페이로드에 대해 FEC 인코딩을 수행하여, 검사부를 생성하고 - 여기서, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 -; 물리적 코딩 서브레이어에서 코드워드 구조를 생성하도록 - 여기서, 코드워드 구조는, 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되어, 빠른 동기화를 구현하고 대역폭 효율성과 오류 정정 기능을 향상시킴 - 구성된다.
제14 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 칩을 포함할 수 있고, 칩은 MAC 칩일 수 있다. 칩은: 물리적 코딩 서브레이어에서 코드워드 구조를 수신하고 - 여기서, 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되고, 유효 데이터는 N 개의 데이터 블록을 포함하고, N은 정수이고, 데이터 블록의 길이에 대한 FEC 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, FEC 코드 유형에 대해 FEC 코드워드 길이 값 및 페이로드 길이 값이 대응적으로 설정되고, 검사부의 길이는, FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일함 -; 물리적 코딩 서브레이어에서, 동기화 헤더에 기초하여, 수신된 코드워드 구조를 동기화하고; 페이로드 및 검사부를 추출하고 - 여기서, 페이로드는 유효 데이터를 포함하고, 페이로드의 길이는 페이로드 길이 값과 동일함 -; 및 FEC 코드 유형에 기초하여 페이로드에 대해 순방향 오류 정정 디코딩을 수행하도록 구성된다. 유효 데이터, 검사부 및 동기화 헤더가 코드워드 구조로 독립적으로 분산되므로, 빠른 동기화가 구현될 수 있고, 대역폭 효율 및 오류 정정 기능이 향상될 수 있다. 네트워크 디바이스는 칩을 포함할 수 있고, 칩은 MAC 칩일 수 있고, MAC 칩은 물리적 코딩 서브레이어를 포함한다.
제15 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 물리적 코딩 서브레이어을 포함한다. 물리적 코딩 서브레이어는, 동기화 헤더에, 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보를 추가한다. 동기화 헤더에서 미리 설정된 위치의 비트가 표시 정보로서 사용될 수 있다. 특정 위치는 소스 네트워크 디바이스 및 타깃 네트워크 디바이스에 의해 합의될 수 있다. 예를 들어, 동기화 헤더의 마지막 비트가 "0"이면 코드워드 구조가 프리코딩됨을 표시하며; 동기화 헤더의 마지막 비트가 "1"이면 코드워드 구조가 프리코딩되지 않음을 표시한다. 물리적 코딩 서브레이어는 코드워드 구조를 생성하며, 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함하고; 물리적 코딩 서브레이어는 코드워드 구조를 송신한다. 이러한 방식으로, 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정할 수 있다. 네트워크 디바이스는 칩을 포함할 수 있고, 칩은 MAC 칩일 수 있고, MAC 칩은 물리적 코딩 서브레이어를 포함한다.
제16 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 물리적 코딩 서브레이어을 포함한다. 물리적 코딩 서브레이어는 코드워드 구조를 수신하며, 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함하고, 동기화 헤더는 코드워드 구조가 프리코딩된 것인지 여부를 표시하기 위해 사용되는 표시 정보를 포함하고; 물리적 코딩 서브레이어는, 동기화 헤더의 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정한다. 네트워크 디바이스는 칩을 포함할 수 있고, 칩은 MAC 칩일 수 있고, MAC 칩은 물리적 코딩 서브레이어를 포함한다.
제17 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 MAC 서브레이어, 프로세서 및 트랜시버를 포함한다. MAC 서브레이어 또는 프로세서는 데이터 프레임을 생성하며, 여기서, 데이터 프레임은 네트워크 디바이스가 프리코딩 기능을 갖는지 여부를 나타내기 위해 사용되거나, 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되거나, 프리코딩 인에이블 비트를 인에이블 또는 디스에이블하기 위해 타깃 네트워크 디바이스를 표시하기 위해 사용된다. 트랜시버는 데이터 프레임을 타깃 네트워크 디바이스에 송신한다. 이러한 방식으로, 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 프리코딩 및 디 프리코딩을 수행할지 여부를 결정할 수 있다.
제18 측면에 따르면, 네트워크 디바이스가 제공된다. 네트워크 디바이스는 OLT 또는 ONU일 수 있다. 네트워크 디바이스는 MAC 서브레이어, 프로세서 및 트랜시버를 포함한다. 트랜시버는 소스 네트워크 디바이스에 의해 송신되는 데이터 프레임을 수신하며, 여기서, 데이터 프레임은 데이터 프레임이 프리코딩된 것인지 여부, 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부 또는 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함한다. MAC 서브레이어 또는 프로세서는, 표시 정보에 기초하여, 데이터 프레임을 디 프리코딩할 지 여부 또는 소스 네트워크 디바이스와의 사이에서 주고 받는 데이터 프레임을 프리코딩 및 디 프리코딩 할 지 여부를 결정한다.
상이한 실시 예가 상이한 특허 대상(subject matter)을 갖는 갖는 것으로 이해될 수 있지만, 특정 구현 세부 내용에 대한 상호 참조가 이루어질 수 있다. 구현 세부 내용이 없는 일부 특허 대상에 대해서는, 다른 특허 대상을 참조할 수 있다.
제19 측면에 따르면, 광 라인 단말이 제공된다. 광 라인 단말은 제7 측면 내지 제12 측면 중 어느 하나에 따른 장치, 또는 제13 측면 내지 제18 측면 중 어느 하나에 따른 네트워크 디바이스를 포함한다.
제20 측면에 따르면, 광 네트워크 유닛이 제공되며, 여기서, 광 네트워크 유닛은, 제7 측면 내지 제12 측면 중 어느 하나에 따른 장치, 또는 제13 측면 내지 제18 측면 중 어느 하나에 따른 네트워크 디바이스를 포함한다.
본 출원의 다른 측면에 따르면, 코드워드 구조가 제공된다. 코드워드 구조는 페이로드, 검사부 및 동기화 헤더를 포함한다. 검사부는, 페이로드에 대해 FEC 인코딩이 수행된 후 생성되며, 여기서, 페이로드는 유효 데이터를 포함한다. 유효 데이터는 N 개의 데이터 블록을 포함하고, FEC 코드워드 길이 값 및 페이로드 길이 값은 각각의 FEC 코드 유형에 대해 대응적으로 설정되며, N은 정수이고, 페이로드 길이 값을 데이터 블록의 길이로 나눈 몫보다 작거나 같다. 페이로드의 길이는 페이로드 길이 값과 동일하고, 검사부의 길이는 FEC 코드워드 길이 값과 페이로드 길이 값의 차이와 동일하다. 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산된다.
동기화 헤더, 데이터 블록, FEC 코드 유형, 코드워드 구조 등에 대한 구체적인 세부 내용에 대해서는 다른 측면을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 출원의 또 다른 측면에 따르면, MAC 칩이 제공된다. MAC 칩은 제7 측면 내지 제12 측면 중 어느 하나에 따른 장치를 포함한다.
본 출원의 또 다른 측면에 따르면, PON 시스템이 제공된다. PON 시스템은 제19 측면에 따른 광 라인 단말 및 제20 측면에 따른 광 네트워크 유닛을 포함한다.
본 출원의 또 다른 측면에 따르면, 컴퓨터로 판독 가능한 저장 매체가 제공된다. 컴퓨터로 판독 가능한 저장 매체는 제7 측면 내지 제12 측면 중 어느 하나에 따른 장치에 의해 사용되는 컴퓨터 소프트웨어 명령을 저장하거나, 제13 측면 내지 제18 측면 중 어느 하나에 따른 네트워크 디바이스에 의해 사용되는 컴퓨터 소프트웨어 명령을 저장한다. 컴퓨터 소프트웨어 명령이 컴퓨터에서 실행될 때, 컴퓨터는 전술한 측면들에 따른 방법을 수행할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 PON 시스템의 개략 아키텍처도이다.
도 2는 본 발명의 일 실시 예에 따른 데이터 인코딩 및 디코딩 방법의 예시적인 흐름도이다.
도 3a는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 개략도이다.
도 3b는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 다른 개략도이다.
도 3c는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 또 다른 개략도이다.
도 3d는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 또 다른 개략도이다.
도 3e는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 또 다른 개략도이다.
도 3f는 본 발명의 일 실시 예에 따른 데이터 블록 트랜스코딩의 추가적인 개략도이다.
도 4a는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 개략도이다.
도 4b는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4c는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4d는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4e는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4f는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4g는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4h는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4i는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4j는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4k는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4l은 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4m은 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4n은 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4o는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4p는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4q는 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 4r은 본 발명의 일 실시 예에 따른 FEC 코딩 및 라인 코딩의 조합의 다른 개략도이다.
도 5는 본 발명의 일 실시 예에 따른 프리코딩 지시 방법의 예시적인 흐름도이다.
도 6은 본 발명의 다른 실시 예에 따른 프리코딩 표시 방법의 예시적인 흐름도이다.
도 7은 본 발명의 일 실시 예에 따른 네트워크 디바이스의 하드웨어 구조의 개략도이다.
도 8은 본 발명의 일 실시 예에 따른 데이터 인코딩 장치의 예시적인 기능 모듈의 개략도이다.
도 9는 본 발명의 일 실시 예에 따른 데이터 디코딩 장치의 예시적인 기능 모듈의 다른 개략도이다.
본 발명의 목적, 특징 및 이점을 보다 명확하고 이해하기 쉽게 하기 위해, 이하에서는 본 발명의 실시 예들의 첨부 도면을 참조하여 본 발명의 실시 예들의 기술적 해결 방안들을 명확하고 완전하게 설명한다. 물론, 이하에서 설명되는 실시 예들은 본 발명의 모든 실시 예가 아니라 단지 일부일 뿐이다. 창조적 노력 없이 본 발명의 실시 예들에 기초하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 얻어지는 다른 모든 실시 예는 본 발명의 보호 범위 내에 속한다.
본 발명의 실시 예들의 기술적 해결 방안들은 다양한 이더넷 수동 광 네트워크(Ethernet Passive Optical Network, EPON) 및 기가비트 가능 수동 광 네트워크(gigabit-capable passive optical network, GPON), 예를 들어, 10G EPON, 단일 파장 25G EPON, 2 x 25G EPON, 단일 파장 50G EPON, 2 x 50G EPON 및 100G EPON 및 다양한 GPON에 적용될 수 있다.
도 1은 본 발명의 실시 예들에 적용 가능한 PON 시스템의 개략 아키텍처도이다. 도 1에 도시된 바와 같이, PON 시스템(100)은 적어도 하나의 OLT(110), 적어도 하나의 ODN(120) 및 복수의 ONU(130)를 포함한다. OLT(110)는 PON 시스템(100)을 위한 네트워크 측 인터페이스를 제공하고, ONU(130)는 PON 시스템(100)을 위한 사용자 측 인터페이스를 제공하며 ODN(120)에 연결된다. ONU(130)가 사용자 포트 기능을 직접 제공하는 경우, ONU(130)는 광 네트워크 단말(Optical Network Terminal, ONT)로 지칭된다. 설명의 편의를 위해, 아래에 언급된 ONU(130)는, 사용자 포트 기능을 직접 제공할 수 있는 ONT 및 사용자 측 인터페이스를 제공할 수 있는 ONU를 커버하는 포괄적인 용어로 사용된다. ODN(120)은 광 섬유 및 수동 광 스플리터를 포함하는 네트워크이고, ODN은 OLT(110) 디바이스와 ONU(130) 디바이스를 연결하도록 구성되며, OLT(110)와 ONU(130) 간에 데이터 신호를 분산 또는 다중화하도록 구성된다 .
PON 시스템(100)에서, OLT(110)로부터 ONU(130)로의 방향은 다운스트림 방향으로 정의되고, ONU(130)에서 OLT(110)로의 방향은 업스트림 방향으로 정의된다. 다운스트림 방향에서, OLT(110)는 시분할 다중화(Time Division Multiplexing, TDM) 모드에서 OLT(110)에 의해 관리되는 복수의 ONU(130)로 다운스트림 데이터를 브로드 캐스트하고, 각각의 ONU(130)는 ONU(130)의 식별자를 전달하는 데이터만을 수신한다. 업스트림 방향에서, 복수의 ONU(130)는 시분할 다중 액세스(Time Division Multiple Access, TDMA) 모드에서 OLT(110)와 통신하고, 각각의 ONU(130)는 OLT(110)에 의해 할당되는 시간 도메인 자원을 사용하여 업스트림 데이터를 ONU(130)에 송신한다. 전술한 메커니즘에 따르면, OLT(110)에 의해 송신되는 다운스트림 광 신호는 연속 광 신호이고, ONU(130)에 의해 송신되는 업스트림 광 신호는 버스트 광 신호(burst optical signal)이다.
OLT(110)는 일반적으로 CO(Central Office)에 위치하며, 적어도 하나의 ONU(130)를 무차별적으로(indiscriminately) 관리하고 ONU(130)와 상위 레이어 네트워크 사이에서 데이터를 전송할 수 있다. 구체적으로, OLT(110)는 ONU(130)와 상위 레이어 네트워크(예를 들어, 인터넷 또는 공중 전화 교환망(Public Switched Telephone Network, PSTN)) 간의 중개자 역할을 하여, 상위 레이어 네트워크로부터 수신된 데이터를 ONU(130)로 전달하고 ONU(130)로부터 수신된 데이터를 상위 레이어 네트워크로 전달한다. OLT(110)의 특정 구조 구성은 PON 시스템(100)의 특정 유형에 따라 달라질 수 있다. 예를 들어, 일 실시 예에서, OLT(110)는 전송기 및 수신기를 포함할 수 있다. 전송기는 연속 다운스트림 광 신호를 ONU(130)에 송신하도록 구성되고, 수신기는 ONU(130)로부터 버스트 업스트림 광 신호를 수신하도록 구성된다. 다운스트림 광 신호 및 업스트림 광 신호는 ODN(120)을 통해 전송될 수 있다. 그러나, 본 발명의 실시 예들은 본 예로 제한되지 않는다.
ONU(130)는 사용자 측 위치(예를 들어, 고객 댁내(customer premises))에 분산될 수 있다. ONU(130)는 OLT(110) 및 사용자와 통신하도록 구성되는 네트워크 디바이스일 수 있다. 구체적으로, ONU(130)는 OLT(110)와 사용자 사이의 중개자 역할을 할 수 있다. 예를 들어, ONU(130)는 OLT(110)로부터 수신되는 데이터를 사용자에게 전달하고, 사용자로부터 수신되는 데이터를 OLT(110)에 전달할 수 있다.
ODN(120)은 데이터 분산 네트워크일 수 있고, 광 섬유, 광 커플러, 광 스플리터 또는 다른 디바이스를 포함할 수 있다. 일 실시 예에서, 광 섬유, 광 커플러, 광 스플리터 또는 다른 디바이스는 수동 광학 구성 요소(passive optical component)일 수 있다. 구체적으로, 광 섬유, 광 커플러, 광 스플리터 또는 다른 디바이스는, OLT(110)와 ONU(130) 간에 데이터 신호를 분산하기 위해 전력을 공급할 필요가 없는 구성 요소일 수 있다. 구체적으로, 광 스플리터(Splitter)를 예로 사용한다. 광 스플리터는, 피더 섬유(feeder fiber)를 통해 OLT(110)에 연결되고, 복수의 분산 섬유(distribution fiber)를 통해 복수의 ONU(130)에 연결되어, OLT(110)와 ONU(130) 사이의 포인트 투 멀티 포인트 연결을 구현할 수 있다. 또한, 다른 실시 예에서, ODN(120)은 하나 이상의 프로세싱 디바이스, 예를 들어 광 증폭기 또는 릴레이 디바이스(Relay device)를 더 포함할 수 있다. 또한, ODN(120)은 구체적으로 OLT(110)로부터 복수의 ONU(130)까지 연장될 수 있거나, 임의의 다른 포인트 투 멀티 포인트 구조로 구성될 수 있다. 이것은 본 발명의 실시 예들에서 제한되지 않는다.
후술되는 본 발명의 실시 예의 기술적 해결 방안에서, OLT(110)는 코드워드 구조를 생성하기 위해 인코딩을 수행하고, ONU(130)에 코드워드 구조를 송신하여, ONU(130)가 코드워드 구조를 디코딩하도록 할 수 있다. 대안적으로, ONU(130)는 코드워드 구조를 인코딩하고, 코드워드 구조를 OLT(110)에 송신하여, OLT(110)가 코드워드 구조를 디코딩하도록 할 수 있다. 설명의 편의를 위해, OLT(110) 및 ONU(130) 중 전송기로 사용되는 하나를 소스 네트워크 디바이스라 하고, 수신기로 사용되는 다른 것을 타깃 네트워크 디바이스라 한다.
그러므로, 다음은 데이터 인코딩 및 디코딩 방법을 제공한다. 이하에서는 첨부된 도면을 참조하여 본 발명의 본 실시 예에서 제공되는 데이터 인코딩 및 디코딩 방법을 상세하게 설명한다. 도 2에 도시된 바와 같이, 방법은 단계 S200 내지 S209를 포함한다. 단계들에 대한 특정 구현은 다음과 같다.
S200. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 입력 64B/66B 또는 64B/65B 데이터 블록을 수신한다.
본 실시 예에서, 입력 데이터 블록은 전송될 필요가 있는 데이터 컨텐츠이다. 물리적 코딩 서브레이어는 PCS(Physical Coding Sublayer)라고도 한다.
64B/66B 데이터 블록의 총 길이는 66 비트이며, 이는 64 비트 데이터와, 데이터 블록의 64 비트 데이터가 데이터 정보인지 제어 정보인지를 표시하기 위해 사용되는 2 비트 표시 정보를 포함한다. 2 비트 표시 정보는 데이터 블록의 헤드 또는 테일에 위치할 수 있다.
마찬가지로, 64B/65B 데이터 블록의 총 길이는 65 비트이며, 이는 64 비트 데이터와, 데이터 블록의 64 비트 데이터가 데이터 정보인지 제어 정보인지를 표시하기 위해 사용되는 1 비트 표시 정보를 포함한다. 1 비트 표시 정보는 데이터 블록의 헤드 또는 테일에 위치할 수 있다.
마찬가지로, 다음의 실시 예들에서 설명되는 128B/129B 데이터 블록 및 256B/257B 데이터 블록은, 전술한 데이터 블록과 유사하며, 세부 내용은 여기에서 다시 설명되지 않는다.
S201. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 입력 64B/66B 또는 64B/65B 데이터 블록을 128B/129B 또는 256B/257B 데이터 블록으로 트랜스코딩한다. 단계 S201은 선택적 단계이다. 단계 S202에서 수집된 데이터 블록이 64B/66B 또는 64B/65B 데이터 블록인 경우, 단계 S201은 생략될 수 있다. 단계 S202에서 수집된 데이터 블록이 128B/129B 또는 256B/257B 데이터 블록인 경우, 단계 S201이 수행될 수 있다.
도 3a 내지 도 3d에, 64B/66B 데이터 블록을 128B/129B 데이터 블록으로 트랜스코딩하는 것이 도시되어 있다. 모든 2 개의 64B/66B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다.
64B/66B 데이터 블록은, 데이터 정보를 전달하는 데이터 블록과 제어 정보를 전달하는 데이터 블록의 2 가지 유형으로 분류된다. 도 3a 내지 도 3d를 일 예로서 사용하여, 데이터 블록의 2 비트 표시 정보가 "01"인 경우, 이는 데이터 블록의 64 비트 데이터가 데이터 정보임을 표시한다. 데이터 블록의 2 비트 표시 정보가 "10"인 경우, 이는 데이터 블록의 64 비트 데이터가 제어 정보임을 표시한다.
도 3a에 도시된 바와 같이, 데이터 정보를 전달하는 2 개의 64B/66B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다. 2 개의 64B/66B 데이터 블록 각각에서 2 비트 표시 정보가 제거될 수 있고, 1 비트 표시 정보가 추가되어, 트랜스코딩된 데이터 블록으로 전달되는 128 비트 데이터의 데이터 유형(2 가지 유형: 데이터 정보 및 제어 정보를 포함함)을 표시한다. 도 3a에 도시된 바와 같이, DB1(64) 및 DB2(64)는 2 개의 데이터 블록으로 64 비트 데이터 정보를 나타낸다.
도 3b에 도시된 바와 같이, 제어 정보를 전달하는 2 개의 64B/66B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다. 제어 정보를 전달하는 64B/66B 데이터 블록은 4 비트 S1(4)를 포함한다. 데이터 블록들 중 하나의 4 비트 S1(4)는 삭제될 수 있고, 2 비트 표시 정보는 2 개의 64B/66B 데이터 블록에 유지되고, 추가 1 비트가 추가된다. 트랜스코딩된 129 비트 데이터 블록에서의 정보의 배열 규칙은, 인터워킹(interworking)을 구현하기 위한 실제 요구 사항에 따라 설정될 수 있다. 도 3b를 일 예로서 사용하여, 추가 1 비트는 데이터 블록의 헤드에 배치되고, 이어서 2 개의 64B/66B 데이터 블록의 각각의 2 비트 표시 정보, 4 비트 S1(4)가 제거된 64B/66B 데이터 블록의 제어 정보, 그리고 4 비트 S1(4)가 제거되지 않은 64B/66B 데이터 블록의 제어 정보가 배치된다. 대안적으로 다른 배치가 사용될 수 있음을 이해할 수 있다.
도 3c에 도시된 바와 같이, 제어 정보를 전달하는 하나의 64B/66B 데이터 블록 및 데이터 정보를 전달하는 하나의 64B/66B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다. 제어 정보를 전달하는 64B/66B 데이터 블록은 4 비트 S1(4)를 포함한다. 데이터 블록에서 4 비트 S1(4)는 삭제될 수 있고, 2 비트 표시 정보는 2 개의 64B/66B 데이터 블록에서 유지되고, 추가 1 비트가 추가된다. 트랜스코딩된 129 비트 데이터 블록에서의 정보의 배열 규칙은, 인터워킹을 구현하기 위한 실제 요구 사항에 따라 설정될 수 있다. 도 3c를 일 예로서 사용하여, 추가 1 비트는 데이터 블록의 헤드에 배치되고, 이어서 제어 정보를 전달하는 64B/66B 데이터 블록 및 데이터 정보를 전달하는 64B/66B 데이터 블록의 각각의 2 비트 표시 정보, 4 비트 S1(4)가 제거된 64B/66B 데이터 블록의 제어 정보, 그리고 데이터 정보를 전달하는 64B/66B 데이터 블록의 데이터 정보가 배치된다. 대안적으로 다른 배치가 사용될 수 있음을 이해할 수 있다.
도 3d에 도시된 바와 같이, 데이터 정보를 전달하는 하나의 64B/66B 데이터 블록 및 제어 정보를 전달하는 하나의 64B/66B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다. 도 3c와 다르게, 추가 1 비트는 데이터 블록의 헤드에 배치되고, 이어서 데이터 정보를 전달하는 64B/66B 데이터 블록 및 제어 정보를 전달하는 64B/66B 데이터 블록의 각각의 2 비트 표시 정보, 데이터 정보를 전달하는 64B/66B 데이터 블록의 데이터 정보, 그리고 4 비트 S1(4)가 제거된 64B/66B 데이터 블록의 제어 정보가 배치된다. 대안적으로 다른 배치가 사용될 수 있음을 이해할 수 있다.
도 3e에 도시된 바와 같이, 데이터 정보를 전달하는 2 개의 64B/65B 데이터 블록은 하나의 128B/129B 데이터 블록으로 트랜스코딩된다. 2 개의 64B/65B 데이터 블록 각각에서 1 비트 표시 정보가 제거될 수 있고, 1 비트 표시 정보가 추가되어, 트랜스코딩된 데이터 블록으로 전달되는 128 비트 데이터의 데이터 유형(2 가지 유형: 데이터 정보 및 제어 정보를 포함함)을 표시한다. 도 3e에 도시된 바와 같이, DB1(64) 및 DB2(64)는 2 개의 데이터 블록으로 64 비트 데이터 정보를 나타낸다.
도 3f에 도시된 바와 같이, 데이터 정보를 전달하는 4 개의 64B/65B 데이터 블록은 하나의 256B/257B 데이터 블록으로 트랜스코딩된다. 4 개의 64B/65B 데이터 블록 각각에서 1 비트 표시 정보가 제거될 수 있고, 1 비트 표시 정보가 추가되어, 트랜스코딩된 데이터 블록으로 전달되는 256 비트 데이터의 데이터 유형(2 가지 유형: 데이터 정보 및 제어 정보를 포함함)을 표시한다. 도 3f에 도시된 바와 같이, DB1(64), DB2(64), DB3(64) 및 DB4(64)는 4 개의 데이터 블록으로 64 비트 데이터 정보를 나타낸다.
64B/66B 데이터 블록을 256B/257B 데이터 블록으로 트랜스코딩하는 경우, 4 개의 64B/66B 데이터 블록마다 하나의 256B/257B 데이터 블록으로 트랜스코딩된다. 구체적인 트랜스코딩 원리는 전술한 설명과 유사하다. 유효 데이터 정보 및 제어 정보가 유지될 수 있고, 표시 정보 또는 S1(4)가 제거될 수 있으며, 하나 이상의 추가 비트가 추가될 수 있다. 결론적으로, 트랜스코딩된 데이터 블록에서 유효 데이터는 손실되지 않으며, 총 비트 수는 256이다.
64B/65B 데이터 블록을 128B/129B 또는 256B/257B 데이터 블록으로 트랜스코딩하는 특정 구현 방안에 대해서는 64B/66B 데이터 블록에 대한 전술한 트랜스코딩 방안을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
트랜스코딩을 통해 대역폭 효율성을 효과적으로 향상시킬 수 있다.
일 실시 예에서, 데이터 블록은 트랜스코딩 후에 추가로 스크램블링될 수 있고, 단계 S202에서 수집된 데이터 블록은 스크램블링된 데이터 블록이다.
S202. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 N 개의 데이터 블록을 수집하고 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성한다.
소스 네트워크 디바이스에 의해 수집되는 N 개의 데이터 블록은 256B/257B 데이터 블록(즉, 라인 코드가 256B/257B), 128B/129B 데이터 블록(즉, 라인 코드가 128B/129B), 64B/66B 데이터 블록(즉, 라인 코드가 64B/66B) 또는 64B/65B 데이터 블록(즉, 라인 코드가 64B/65B)일 수 있다. 수집된 N 개의 데이터 블록의 길이는 동일하다. 다시 말해, N 개의 데이터 블록은 모든 256B/257B 데이터 블록, 모든 128B/129B 데이터 블록, 모든 64B/66B 데이터 블록 또는 모든 64B/65B 데이터 블록이다.
S203. 물리적 코딩 서브레이어는 페이로드를 생성하며, 여기서, 페이로드는 유효 데이터를 포함한다.
S204. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 페이로드에 대해 FEC 인코딩을 수행하여 검사부를 생성한다. FEC 코드워드 값 및 페이로드 값은 각각의 FEC 코드 유형에 대해 대응적으로 설정되며, 여기서, N은 정수이고, 페이로드 값을 수집된 데이터 블록의 길이로 나눈 몫보다 작거나 같다(다시 말해서, N은, 데이터 블록의 길이에 대한 페이로드 값의 비율보다 작거나 같다). 페이로드의 길이는 페이로드 값과 동일하고, 검사부의 길이는 FEC 코드워드 값과 페이로드 값의 차이와 동일하다.
S205. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 코드워드 구조를 생성하며, 여기서, 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함한다.
FEC 코드 유형은 저밀도 패리티 검사(Low Density Parity Check, LDPC) 코드 또는 리드 솔로몬(Reed-Solomon code, RS) 코드일 수 있으며, LDPC(18493, 15677), RS(2047, 1739), RS(1023, 847), RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839), RS(1019, 839) 등을 포함하지만 이에 제한되지 않는다.
FEC 코드워드 값 및 페이로드 값은 각각의 FEC 코드 유형에 대해 대응적으로 설정된다. 예를 들어, 입도(granularity)가 1 비트인 LDPC(18493, 15677)의 경우, FEC 코드워드 값은 18493 x 1 비트이고, 페이로드 값은 15677 x 1 비트이다. 다른 예를 들어, 입도가 10 비트인 RS(1023, 847)의 경우, FEC 코드워드 값은 1023 x 10 비트이고, 페이로드 값은 847 x 10 비트이다. 다른 FEC 코드 유형은 이와 유사하며, 여기서는 상세하게 설명하지 않는다. RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839) 및 RS(1019, 839)의 입도는 모두 10 비트이다. RS(2047, 1739)의 입도는 11 비트이며, FEC 코드워드 값은 2047 x 11 = 22517 비트이고, 페이로드 값은 1739 x 11 = 19129 비트임을 표시한다.
대안적으로 다른 표현 방식이 FEC 코드 유형에 대해 사용될 수 있으며, 예를 들어 FEC 코드워드 값 및 페이로드 값이 간접적으로 표시될 수 있음을 이해할 수 있다.
FEC 코드워드 값은 페이로드 값과 검사 길이 값의 합과 동일하다. 구체적으로, 페이로드 값에 해당하는 양을 갖는 유효 비트에 대해 FEC 인코딩이 수행된 후, 체크 길이 값에 해당하는 양을 갖는 체크 비트가 생성되고, 유효 비트의 길이와 체크 비트의 길이의 합은 FEC 코드워드 값과 동일하다. 예를 들어, LDPC(18493, 15677)는, 15677 비트 데이터에 대해 FEC 인코딩이 수행된 후 2816 비트 검사 데이터가 생성되고, FEC 인코딩된 데이터의 총 길이가 18493 비트임을 표시한다. 다른 예에서, RS(1023, 847)는, 8470 비트 데이터에 대해 FEC 인코딩이 수행된 후 1760 비트 검사 데이터가 생성되고, FEC 인코딩된 데이터의 총 길이가 10230 비트임을 표시한다.
유효 데이터의 길이는, 사용된 FEC 코드 유형의 페이로드 값보다 작거나 같다. N을 조정함으로써 유효 데이터의 길이를 조정할 수 있다. N은 정수이며, 페이로드 값을 수집된 데이터 블록의 길이로 나눈 몫과 동일할 수 있다. N은 또한, 페이로드 값을 수집된 데이터 블록의 길이로 나눈 몫보다 작을 수 있다. N은 1과 같을 수 있다. 이 경우 페이로드에는 하나의 데이터 블록이 포함된다. N은 또한 2 이상일 수 있다.
일 구현에서, 유효 데이터의 길이는, 사용된 FEC 코드 유형의 페이로드 값과 동일하다. 이 경우, 페이로드는 유효 데이터로 구성된다. 다시 말해, 페이로드 값을 수집된 데이터 블록의 길이로 나눈 몫은 정수, 즉 정수 N이다. 이 경우, 유효 데이터는 또한 페이로드로 지칭될 수 있다. LDPC(18493, 15677)가 일 예로서 사용된다. 수집된 데이터 블록이 256B/257B 데이터 블록인 경우, 156777/257 = 61, 즉 N은 61이고, 61개의 256B/257B 데이터 블록으로 구성된 유효 데이터의 길이는 15677이다. 이러한 방식으로, 모든 페이로드는 유효 데이터이므로, 인코딩 효율 및 대역폭 효율이 높다.
다른 구현에서, 유효 데이터의 길이는, 사용된 FEC 코드 유형의 페이로드 값보다 작다. 코드워드 구조는 패딩부를 더 포함한다. 이 경우, 페이로드는 유효 데이터와 패딩부로 구성되며, 유효 데이터의 길이와 패딩부의 길이의 합은 페이로드 값과 동일하다. 페이로드의 길이는, 사용된 FEC 코드 유형의 페이로드 값과 동일하다. 다시 말해서, 패딩부의 길이는 유효 데이터의 길이와 페이로드 값의 차이와 동일할 수 있다. 대안적으로, 패딩부의 길이는, 페이로드 값을 수집된 데이터 블록의 길이로 나눈 나머지와 동일할 수 있다. LDPC(18493, 15677)가 일 예로서 사용된다. 수집된 데이터 블록이 128B/129B 데이터 블록인 경우, 15677을 129로 나눈 몫은 121이고, 나머지는 68, 즉 N은 121이다. 121개의 128B/129B 데이터 블록으로 구성된 유효 데이터의 길이는 15609이고, 패딩부로서 68 비트가 추가로 패딩될 필요가 있으므로, 유효 데이터의 길이와 패딩부의 길이의 합은 페이로드 값 15677과 동일하다. 단계 S203은 구체적으로: 소스 네트워크 디바이스의 물리적 코딩 서브레이어가 페이로드에 대해 FEC 인코딩을 수행하여 검사부를 생성한다. 소스 네트워크 디바이스는 전체적으로 유효 데이터 및 패딩부로 구성된 15677 비트 필드에 대해 FEC 인코딩을 수행하여 검사부를 생성할 수 있다. 이러한 방식으로, 패딩 필드가 추가되어, 다양한 FEC 코드 유형과 라인 코드 사이에서 효과적인 호환성 및 적응성이 구현될 수 있다.
본 실시 예에서, 검사부 및 유효 데이터는 각각 동기화 헤더를 포함하지 않는다. 다시 말해, 동기화 헤더는 검사부 또는 유효 데이터에 포함되지 않는다. 본 실시 예에서, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산된다.
동기화 헤더는, 빠른 동기화를 추가로 구현하기 위해 코드워드 구조의 헤드 또는 테일에 위치할 수 있다.
대안적으로, 동기화 헤더는 유효 데이터와 검사부 사이에 위치할 수 있다.
입력 레이트 및 출력 레이트를 그대로 유지하기 위해, 동기화 헤더의 길이는 다음과 같은 방식으로 계산될 수 있다: 동기화 헤더의 길이가 S이면, 입력 데이터 블록의 길이는 X이고, FEC 코드워드 값을 X로 나눈 나머지는 Y이고, S = tX - Y이며, 여기서, t는 정수이고, Y ≠ 0 인 경우, t ≥ 1; Y = 0 인 경우 t ≥ 0이다.
실시 예 1
FEC 코드 유형은 LDPC(18493, 15677)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다.
도 4a에 도시된 바와 같이, 15677/257 = 61이다. 따라서, 코드워드 구조에 패딩부가 필요하지 않다. N은 61이고, 유효 데이터는 61개의 256B/257B 데이터 블록으로 구성된다. 유효 데이터의 길이는 15677 비트, 즉 페이로드의 길이는 15677 비트이며, FEC 요구 사항을 충족할 수 있다. 검사부의 길이는 2816 비트이다.
61개의 256B/257B 데이터 블록은 61 x 4 = 244개의 64B/66B 데이터 블록을 트랜스코딩함으로써 생성될 수 있다.
18493/66 = 280.197이므로, 입력 속도와 출력 속도를 그대로 유지하기 위해, 특정 양의 66 비트 플레이스홀더 블록(placeholder block)(즉, 각 플레이스홀더 블록의 크기는 66 비트임)이 추가로 생성될 필요가 있고, 이에 따라 플레이스홀더 블록의 양과 입력 데이터 블록의 양의 합은 적어도 281이다. 도 4a에 도시된 바와 같이, 281의 양(즉, t = 1)이 본 실시 예에서 일 예로서 사용된다. 따라서, 281 - 244 = 37개의 플레이스홀더 블록이 필요하다. 이 경우, 인코딩 효율이 최대화될 수 있고, 대역폭 효율이 향상될 수 있다.
281 x 66 = 18546이고, 18546 - 18493 = 53이다. 따라서, 동기화 헤더의 길이는 53 비트이다.
마찬가지로, 플레이스홀더 블록의 양이 38, 즉 t = 2 인 경우, 동기화 헤더의 길이는 119 비트이다. 나머지는 유추에 의해 추론될 수 있다.
실시 예 2
FEC 코드 유형은 LDPC(18493, 15677)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다.
도 4b에 도시된 바와 같이, 15677을 129로 나눈 몫은 121이고, 나머지는 68이다. 따라서, 코드워드 구조에 패딩부가 필요하고, 패딩부의 길이는 68 비트이다. N은 121이고, 유효 데이터는 121개의 128B/129B 데이터 블록으로 구성된다. 유효 데이터의 길이는 15609 비트이다. 유효 데이터의 길이와 패딩부의 길이의 합은 15677 비트, 즉 페이로드의 길이는 15677 비트이므로 FEC 요구 사항을 충족할 수 있다. 검사부의 길이는 2816 비트이다.
121개의 128B/129B 데이터 블록은 121 x 2 = 242개의 64B/66B 데이터 블록을 트랜스코딩함으로써 생성될 수 있다.
18493/66 = 280.197이므로, 입력 속도와 출력 속도를 그대로 유지하기 위해, 특정 양의 66 비트 플레이스홀더 블록(즉, 각 플레이스홀더 블록의 크기는 66 비트임)이 추가로 생성될 필요가 있고, 이에 따라 플레이스홀더 블록의 양과 입력 데이터 블록의 양의 합은 적어도 281이다. 도 4b에 도시된 바와 같이, 281의 양(즉, t = 1)이 본 실시 예에서 일 예로서 사용된다. 따라서, 281 - 242 = 39개의 플레이스홀더 블록이 필요하다.
281 x 66 = 18546이고, 18546 - 18493 = 53이다. 따라서, 동기화 헤더의 길이는 53 비트이다.
마찬가지로, 플레이스홀더 블록의 양이 40, 즉 t = 2 인 경우, 동기화 헤더의 길이는 119 비트이다. 나머지는 유추에 의해 추론될 수 있다.
실시 예 3
FEC 코드 유형은 LDPC(18493, 15677)이고, 수집된 데이터 블록은 64B/66B 데이터 블록이다. 계산 과정은 전술한 예와 동일하며, 여기서는 상세하게 설명하지 않는다. 도 4c에 도시된 바와 같이, 유효 데이터는 237개의 64B/66B 데이터 블록으로 구성되고, 유효 데이터의 길이는 15642 비트이고, 패딩부의 길이는 35 비트이고, 검사부의 길이는 2816 비트이며, t = 1 인 경우, 동기화 헤더의 길이는 53 비트이다.
실시 예 4
FEC 코드 유형은 RS(1023, 847)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다. FEC 코드워드 값은 10230이고, 페이로드 값은 8470이다.
도 4d에 도시된 바와 같이, 8470을 129로 나눈 몫은 65이며, 나머지는 85이다. 따라서, 코드워드 구조에 패딩부가 필요하고, 패딩부의 길이는 85 비트이다. N은 65이고, 유효 데이터는 65개의 128B/129B 데이터 블록으로 구성된다. 유효 데이터의 길이는 8385 비트이다. 유효 데이터의 길이와 패딩부의 길이의 합은 8470 비트, 즉 페이로드의 길이는 8470 비트이며, 이는 FEC 요구 사항을 충족시킬 수 있다. 검사부의 길이는 1760 비트이다.
65개의 128B/129B 데이터 블록은 65 x 2 = 130개의 64B/66B 데이터 블록을 트랜스코딩함으로써 생성될 수 있다.
10230/66 = 155이고, 나머지는 0, 즉 Y = 0이므로, 입력 속도와 출력 속도를 그대로 유지하기 위해, 특정 양의 66 비트 플레이스홀더 블록(즉, 각 플레이스홀더의 크기는 66 비트임)이 추가로 생성될 필요가 있고, 이에 따라 플레이스홀더 블록의 양과 입력 데이터 블록의 양의 합은 적어도 155이다. 155의 양이 일 예로서 사용된다(즉, t = 0). 따라서, 155 - 130 = 25개의 플레이스홀더 블록이 필요하다. 이 경우, 동기화 헤더로서 여분의 비트는 사용되지 않지만, 동기화 헤더로서 패딩부는 직접 사용될 수 있다. 전체 패딩부는 동기화 헤더로서 사용될 수 있으며, 예를 들어 85 비트 모두가 동기화에 사용된다. 대안적으로, 패딩부의 일부가 동기화 헤더로서 사용될 수 있다. 예를 들어, 패딩부의 50 비트가 동기화에 사용된다. 추가 비트는 필요하지 않지만, 대신 패딩부가 동기화 헤더로서 직접 사용된다. 이는 유효하지 않은 데이터의 비트를 효과적으로 줄이고, 대역폭 효율성과 인코딩 효율성을 향상시킨다.
대안적으로, 플레이스홀더 블록의 양은, 즉, t = 1일 수 있음을 이해할 수 있다. 이 경우, 동기화 헤더의 길이는 66 비트이다. 나머지는 유추에 의해 추론될 수 있다.
실시 예 5
FEC 코드 유형은 RS(1023, 847)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다. FEC 코드워드 값은 10230이고, 페이로드 값은 8470이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4e를 참조할 수 있다. 유효 데이터의 길이는 8224 비트이고, 패딩부의 길이는 246 비트이다.
실시 예 6
FEC 코드 유형은 RS(1023, 847)이고, 수집된 데이터 블록은 64B/66B 데이터 블록이다. FEC 코드워드 값은 10230이고, 페이로드 값은 8470이다. 구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4f를 참조할 수 있다. 유효 데이터의 길이는 8448 비트이고, 패딩부의 길이는 22 비트이다.
실시 예 7
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다. FEC 코드워드 값은 22517이고, 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4g를 참조할 수 있다. 유효 데이터의 길이는 19018 비트이고, 패딩부의 길이는 111 비트이고, 동기화 헤더의 길이는 55 비트이며, 검사부의 길이는 3388 비트이다.
실시 예 8
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/66B 데이터 블록이고, 64B/66B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다. FEC 코드워드 값은 22517이고, 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4h를 참조할 수 있다. 유효 데이터의 길이는 19092 비트이고, 패딩부의 길이는 37 비트이고, 동기화 헤더의 길이는 55 비트이며, 검사부의 길이는 3388 비트이다.
실시 예 9
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/66B 데이터 블록이며, 수집된 데이터 블록은 64B/66B 데이터 블록이다. FEC 코드워드 값은 22517이고 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4i를 참조할 수 있다. 유효 데이터의 길이는 19074 비트이고, 패딩부의 길이는 55 비트이고, 동기화 헤더의 길이는 55 비트이며, 검사부의 길이는 3388 비트이다.
실시 예 10
FEC 코드 유형은 LDPC(18493, 15677)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다. FEC 코드워드 값은 18493이고, 페이로드 값은 15677이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4j를 참조할 수 있다. 유효 데이터의 길이는 15677 비트이고, 패딩부는 존재하지 않고, 동기화 헤더의 길이는 32 비트이며, 검사부의 길이는 2816 비트이다.
실시 예 11
FEC 코드 유형은 LDPC(18493, 15677)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다. FEC 코드워드 값은 18493이고, 페이로드 값은 15677이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4k를 참조할 수 있다. 유효 데이터의 길이는 15609 비트이고, 패딩부의 길이는 68 비트이고, 동기화 헤더의 길이는 32 비트이며, 검사부의 길이는 2816 비트이다.
실시 예 12
FEC 코드 유형은 LDPC(18493, 15677)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 수집된 데이터 블록은 64B/65B 데이터 블록이다. FEC 코드워드 값은 18493이고, 페이로드 값은 15677이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4l을 참조할 수 있다. 유효 데이터의 길이는 15665 비트이고, 패딩부의 길이는 12 비트이고, 동기화 헤더의 길이는 32 비트이고, 검사부의 길이는 2816 비트이다.
실시 예 13
FEC 코드 유형은 RS(1023, 847)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다. FEC 코드워드 값은 10230이고, 페이로드 값은 8470이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4m을 참조할 수 있다. 유효 데이터의 길이는 8224 비트이고, 패딩부의 길이는 246 비트이고, 동기화 헤더의 길이는 40 비트이며, 검사부의 길이는 1760 비트이다.
실시 예 14
FEC 코드 유형은 RS(1023, 847)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다. FEC 코드워드 값은 10230이고, 페이로드 값은 8470이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4n을 참조할 수 있다. 유효 데이터의 길이는 8385 비트이고, 패딩부의 길이는 85 비트이고, 동기화 헤더의 길이는 40 비트이며, 검사부의 길이는 1760 비트이다.
실시 예 15
FEC 코드 유형은 RS(1023, 847)이고, 입력 데이터 블록은 64B/65B 데이터 블록이며, 수집된 데이터 블록은 64B/65B 데이터 블록이다. FEC 코드워드 값은 10230이고 페이로드 값은 8470이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4o를 참조할 수 있다. 4o. 유효 데이터의 길이는 8450 비트이고, 패딩부의 길이는 20 비트이고, 동기화 헤더의 길이는 40 비트이며, 검사부의 길이는 1760 비트이다.
실시 예 16
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 256B/257B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 256B/257B 데이터 블록이다. FEC 코드워드 값은 22517이고, 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4p를 참조할 수 있다. 유효 데이터의 길이는 19018 비트이고, 패딩부의 길이는 111 비트이고, 동기화 헤더의 길이는 38 비트이며, 검사부의 길이는 3388 비트이다.
실시 예 17
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/65B 데이터 블록이고, 64B/65B 데이터 블록은 128B/129B 데이터 블록으로 트랜스코딩되며, 수집된 데이터 블록은 128B/129B 데이터 블록이다. FEC 코드워드 값은 22517이고, 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4q를 참조할 수 있다. 유효 데이터의 길이는 19092 비트이고, 패딩부의 길이는 37 비트이고, 동기화 헤더의 길이는 38 비트이며, 검사부의 길이는 3388 비트이다.
실시 예 18
FEC 코드 유형은 RS(2047, 1739)이고, 입력 데이터 블록은 64B/65B 데이터 블록이며, 수집된 데이터 블록은 64B/65B 데이터 블록이다. FEC 코드워드 값은 22517이고, 페이로드 값은 19129이다.
구체적인 계산 과정은 전술한 것과 동일하며, 상세한 내용에 대해서는 여기에서 다시 설명하지 않는다. 구체적인 원리에 대해서는 도 4r을 참조할 수 있다. 유효 데이터의 길이는 19110 비트이고, 패딩부의 길이는 19 비트이고, 동기화 헤더의 길이는 38 비트이며, 검사부의 길이는 3388 비트이다.
RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839) 및 RS(1019, 839)와 같은 다른 FEC 코드 유형의 경우, 원칙은 위에서 설명한 원칙과 동일하며, 상세한 내용에 대해서는 설명하지 않는다.
다른 FEC 코드 유형이 사용될 수 있음을 이해할 수 있을 것이다. 예를 들어, RS 스킴의 FEC 코드워드 값은 10230, 20470, 10150, 10170, 10190 등으로 제한되지 않으며, 대안적으로 10210 또는 다른 값일 수 있다. RS 스킴의 페이로드 값은 8390, 8310, 8330, 8350, 17390 등으로 제한되지 않으며, 대안적으로 8370, 17310 또는 다른 값일 수 있다. 또한, 전술한 FEC 코드워드 값 및 페이로드 값은, 전술한 계산 원리가 충족될 수 있다면, RS 방식을 형성하기 위해 자유롭게 결합될 수 있다.
일 실시 예에서, 여분의 비트가 동기화 헤더로서 사용되는 경우(예를 들어, FEC 코드워드 값을 입력 정보 블록의 길이로 나눈 나머지가 0이 아닌 경우), 패딩부는 동시에 여전히 동기화 헤더로서 사용될 수 있다. 구체적으로, 전체 패딩부가 동기화 헤더로서 사용될 수 있거나, 패딩부의 일부가 동기화 헤더로서 사용될 수 있다. 예를 들어, 동기화 헤더의 길이가 비교적 짧고, 동기화 요구 사항을 충족시킬 수 없는 경우, 패딩부는 동시에 동기화 헤더로서 사용될 수 있다. 이 경우, 전체 패딩부가 동기화 헤더로서 사용될 수 있거나, 패딩부의 일부가 동기화 헤더로서 사용될 수 있다.
일 실시 예에서, 패딩부는, 코드워드 구조의 길이, 유효 데이터의 길이, 유효 데이터의 길이와 검사부의 길이의 합, 페이로드의 길이 또는 페이로드 길이와 검사부의 길이의 합을 표시하기 위해 추가로 사용된다. 패딩부의 일부 또는 모든 비트가 표시를 위해 사용될 수 있다.
다른 실시 예에서, 코드워드 구조는 표시부를 더 포함한다. 표시부는 코드워드 구조의 길이, 유효 데이터의 길이, 유효 데이터의 길이와 검사부의 길이의 합, 페이로드의 길이 또는 페이로드의 길이와 검사부의 길이의 합을 표시하기 위해 사용된다. 동기화 헤더의 일부 비트가 표시를 위해 사용될 수 있다.
예를 들어, 업스트림 방향에서, 버스트 테일 절단(burst tail truncation)이 발생하여, 유효 데이터의 길이가 FEC 인코딩의 페이로드 값보다 작거나, 유효 데이터의 길이와 패딩부의 길이의 합이 FEC 인코딩의 페이로드 값보다 작게 될 수 있다. 예를 들어, LDPC(18493, 15677)가 사용되는 경우, 업스트림으로 송신되는 마지막 코드워드 구조의 유효 데이터의 길이는 15677보다 작거나, 업스트림으로 송신되는 마지막 코드워드 구조의 유효 데이터의 길이와 패딩부의 길이의 합은 15677보다 작을 수 있다. 따라서, 패딩부 또는 표시부는 타깃 네트워크 디바이스가 코드워드 구조의 길이를 학습하여 정확한 파싱을 구현할 수 있도록 한다.
S206. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 코드워드 구조를 수신한다.
S207. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 동기화 헤더에 기초하여, 수신된 코드워드 구조를 동기화한다.
예를 들어, 타깃 네트워크 디바이스가 동기화 시퀀스를 미리 저장하고, 코드워드 구조의 동기화 헤더가 미리 저장된 동기화 시퀀스와 일치할 때까지, 수신된 코드워드 구조에서 미리 저장된 동기화 시퀀스를 순회한 다음, 동기화가 완료될 수 있다.
S208. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 페이로드 및 검사부를 추출한다.
S209. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 추출된 검사부를 사용하여 페이로드에 대해 순방향 오류 정정 디코딩을 수행한다.
여기에서의 FEC 디코딩은 전술한 FEC 인코딩에 대응하고, 동일한 스킴을 사용하여 FEC 코드 유형을 표현할 수 있음을 이해할 수 있다. 예를 들어, FEC 디코딩 스킴은 LDPC(18493, 15677), RS(1023, 847), RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(2047, 1739), RS(1015, 839), RS(1017, 839) 또는 RS(1019, 839)이다. LDPC(18493, 15677)가 일 예로서 사용된다. 타깃 네트워크 디바이스는, 2816 비트 검사 데이터 필드를 사용하여 15677 비트 유효 데이터에 대해 순방향 오류 정정 디코딩을 수행한다.
코드워드 구조가 패딩부를 포함하는 경우, S210은 구체적으로 다음과 같다는 것을 이해할 수 있다: 타깃 네트워크 디바이스는 검사부를 이용하여 유효 데이터 및 패딩부에 대해 순방향 오류 정정 디코딩을 수행한다.
구체적인 내용에 대해서는, 전술한 정방향 오류 정정 부호화에 대한 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예에서 제공되는 데이터 인코딩 및 디코딩 방법에 따르면, 생성된 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 유효 데이터, 검사부 및 동기화 헤더는 코드워드 구조로 독립적으로 분산되어, 빠른 동기화가 구현될 수 있고, 대역폭 효율 및 오류 정정 기능이 개선된다.
본 발명은 프리코딩 표시 방법을 추가로 제공한다. 본 발명의 본 실시 예에서의 소스 네트워크 디바이스 및 타깃 네트워크 디바이스의 구체적인 세부 내용에 대해서는 전술한 실시 예를 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다. 소스 네트워크 디바이스는 코드워드 구조를 타깃 네트워크 디바이스에 송신한다. 소스 네트워크 디바이스는 코드워드 구조를 프리코딩하고, 표시 정보를 사용하여, 코딩 코드 구조가 프리코딩된 것인지 여부를 표시할 수 있거나 하지 않을 수 있다. 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정하고, 코드워드 구조를 디 프리코딩할지 여부를 추가로 결정할 수 있다. 본 실시 예의 동기화 헤더에 대한 구체적인 세부 내용에 대해서는, 전술한 데이터 인코딩 및 디코딩 방법에 대한 실시 예를 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
도 5에 도시된 바와 같이, 프리코딩 표시 방법은 다음 단계들을 포함한다:
S301. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는, 동기화 헤더에, 코드워드 구조가 프리코딩된 것인지 여부를 표시하는 표시 정보를 추가한다.
예를 들어, 동기화 헤더에서 미리 설정된 위치의 비트가 표시 정보로서 사용될 수 있다. 구체적인 위치는 소스 네트워크 디바이스 및 타깃 네트워크 디바이스에 의해 합의될 수 있다. 예를 들어, 동기화 헤더의 마지막 비트가 "0"이면, 이것은 코드워드 구조가 프리코딩되었음을 표시하고; 동기화 헤더의 마지막 비트가 "1"이면, 이것은 코드워드 구조가 프리코딩되지 않았음을 표시한다.
구체적으로, 프리코딩은 배타적 OR 방식으로 수행될 수 있다.
일 실시 예에서, 배타적 OR 연산은, 원래의 코드워드 구조에서 미리 설정된 초기 비트 및 제1 비트에 대해 수행될 수 있고, 획득된 비트는 출력 코드워드 구조에서 제1 비트로서 사용된다. 배타적 OR 연산은, 원래 코드워드 구조의 제2 비트 및 출력 코드워드 구조의 제1 비트에 대해 수행되고, 획득된 비트는 출력 코드워드 구조의 제2 비트로서 사용된다. 배타적 OR 연산이, 원래 코드워드 구조의 마지막 비트 및 출력 코드워드 구조의 마지막으로부터 2 번째 대해 수행되고, 획득된 비트는 출력 코드워드 구조의 마지막 비트로서 사용될 때까지, 배타적 OR 연산은, 원래 코드워드 구조의 제3 비트 및 출력 코드워드 구조의 제2 비트에 대해 수행되고, 획득된 비트는 출력 코드워드 구조의 제3 비트로서 사용된다.
미리 설정된 초기 비트는 "0"또는 "1"일 수 있다.
예를 들어, 원래 코드워드 구조의 원래 시퀀스는 "0110101110"인 것으로 가정한다. 미리 설정된 초기 비트가 "0"인 경우 출력 시퀀스는 "0100110100"이거나; 미리 설정된 초기 비트가 "1"인 경우 출력 시퀀스는 "1011001011"이다.
다른 실시 예에서, 대안적으로, 배타적 OR 연산은 원래의 코드워드 구조에서 미리 설정된 초기 비트 및 각 비트에 대해 수행될 수 있다. 구체적으로, 배타적 OR 연산은 원래 코드워드 구조의 초기 비트 및 제1 비트에 대해 수행되어 출력 코드워드 구조의 제1 비트를 획득하고, 배타적 OR 연산은 원래 코드워드 구조의 초기 비트 및 제2 비트에 대해 수행되어 출력 코드워드 구조의 제2 비트를 획득한다.
S302. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 코드워드 구조를 생성하며, 여기서, 코드워드 구조는 페이로드, 검사 데이터 및 동기화 헤더를 포함한다. 코드워드 구조의 구체적인 세부 내용에 대해서는 전술한 실시 예를 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다. 코드워드 구조와 전술한 실시 예에서의 차이는, 코드워드 구조가 프리코딩되는지 여부를 표시하는 표시 정보가 동기화 헤더에 추가된다는 점에 있다.
S303. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 코드워드 구조를 송신한다.
물리적 코딩 서브레이어는 후속 처리를 위해, 코드워드 구조를 소스 네트워크 디바이스의 물리적 매체 첨부(Physical Medium Attachment, PMA) 서브레이어에 송신할 수 있다.
S304. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 코드워드 구조를 수신한다. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 타깃 네트워크 디바이스의 PMA 서브레이어에 의해 송신된 코드워드 구조를 수신할 수 있다.
S305. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 동기화 헤더에 기초하여, 수신된 코드워드 구조를 동기화한다.
일 실시 예에서, 소스 네트워크 디바이스 및 타깃 네트워크 디바이스는, 프리코딩을 수행할지 여부에 대해 사전 합의할 수 있거나, 프리코딩을 위한 초기 비트를 사전 합의할 수 있다. 이러한 방식으로, 코드워드 구조를 수신한 후, 타깃 네트워크 디바이스는, 이전 합의에 기초하여, 디 프리코딩을 수행할지 여부를 결정하고, 디 프리코딩에 사용되는 초기 비트를 결정할 수 있다. 구체적으로, 소스 네트워크 디바이스 및 타깃 네트워크 디바이스가 프리코딩이 수행되지 않는 것으로 사전 합의하면, 타깃 네트워크 디바이스는 미리 저장된 동기화 시퀀스에 기초하여 코드워드 구조를 직접 동기화할 수 있다. 소스 네트워크 디바이스 및 타깃 네트워크 디바이스가 프리코딩이 수행되는 것에 사전 합의하면, 타깃 네트워크 디바이스는 먼저 코드워드 구조에 대해 디 프리코딩을 수행한 다음, 미리 저장된 동기화 시퀀스에 기초하여 코드워드 구조를 동기화할 수 있다. 대안적으로, 디 프리코딩 전에 동기화가 수행될 수 있다.
다른 실시 예에서, 소스 네트워크 디바이스 및 타깃 네트워크 디바이스는 프리코딩을 수행할지 여부에 대해 사전 합의하지 않을 수 있다. 타깃 네트워크 디바이스는, 블라인드 검출을 통해, 수신된 코드워드 구조가 프리코딩된 것인지 여부를 결정할 수 있다.
구체적으로, 타깃 네트워크 디바이스는 제1 동기화 시퀀스 및 제2 동기화 시퀀스를 미리 저장할 수 있다. 제1 동기화 시퀀스는 프리코딩 전의 코드워드 구조에 대한 원래의 동기화 시퀀스일 수 있고, 제2 동기화 시퀀스는 프리코딩 후의 코드워드 구조에 대한 출력 동기화 시퀀스일 수 있다. 다음 2 가지 유형의 제2 동기화 시퀀스가 존재할 수 있음을 이해할 수 있다: 프리코딩 후 출력되는 동기화 시퀀스는 원래 비트 "0"을 사용하여 수행되고, 프리코딩 후 출력되는 동기화 시퀀스는 원래 비트 "1"을 사용하여 출력됨.
동기화 헤더가 제1 동기화 시퀀스와 일치하면, 코드워드 구조가 프리코딩되지 않은 것으로 결정된다. 이 경우, 타깃 네트워크 디바이스는 코드워드 구조로부터 유효 데이터 및 검사부를 직접 추출한다.
동기화 헤더가 제2 동기화 시퀀스와 일치하면, 코드워드 구조가 프리코딩된 것으로 결정된다. 타깃 네트워크 디바이스는 코드워드 구조를 디 프리코딩하고, 타깃 네트워크 디바이스는 디 프리코딩된 코드워드 구조로부터 유효 데이터 및 검사부를 추출한다.
S306. 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는, 동기화 헤더의 표시 정보에 기초하여, 코드워드 구조가 프리코딩된 것인지 여부를 결정한다.
본 실시 예에서, 코드워드 구조가 프리코딩된 것인지를 표시하는 표시 정보가 동기화 헤더에 추가되어, 타깃 네트워크 디바이스는, 정보에 기초하여, 이전 블라인드 검출 결과가 정확한지 여부를 추가로 결정하여 이중 검사를 수행할 수 있다. .
본 발명은 또한 프리코딩 표시 방법을 제공한다. 본 발명의 본 실시 예의 소스 네트워크 디바이스 및 타깃 네트워크 디바이스의 구체적인 세부 내용에 대해서는 전술한 실시 예를 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다. 소스 네트워크 디바이스는 데이터 프레임을 타깃 네트워크 디바이스에 송신한다. 소스 네트워크 디바이스는 데이터 프레임을 프리코딩하고, 표시 정보를 사용하여, 데이터 프레임이 프리코딩된 것인지 여부를 표시할 수 있거나 하지 않을 수 있다. 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 데이터 프레임이 프리코딩된 것인지 여부를 결정하고, 데이터 프레임을 디 프리코딩할지 여부를 추가로 결정할 수 있다. 프리코딩 표시 방법은 MAC 제어 서브레이어에 의해 수행될 수 있거나, 프로세서에 의해 수행될 수 있다. 도 3에 도시된 바와 같이. 프리코딩 표시 방법은 다음 단계를 포함한다:
S401. 소스 네트워크 디바이스는 데이터 프레임을 생성하며, 여기서, 데이터 프레임은, 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부를 표시하기 위해 사용되거나, 타깃 네트워크 디바이스가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되거나, 프리코딩 인에이블 비트를 인에이블 또는 디스에이블하기 위해 타깃 네트워크 디바이스를 표시하기 위해 사용되는 표시 정보를 포함한다.
S402. 소스 네트워크 디바이스는 데이터 프레임을 타깃 네트워크 디바이스에 송신한다.
S403. 타깃 네트워크 디바이스는 소스 네트워크 디바이스에 의해 송신된 데이터 프레임을 수신한다.
S404. 타깃 네트워크 디바이스는, 표시 정보에 기초하여, 데이터 프레임을 디 프리코딩할 지 여부를 결정하거나, 소스 네트워크 디바이스와의 사이에서 주고 받는 데이터 프레임을 프리코딩 및 디 프리코딩 할 지 여부를 결정한다.
타깃 네트워크 디바이스는 또한 데이터 프레임을 동기화해야할 필요가 있음을 이해할 수 있다. 구체적인 동기화 방법에 대한 상세한 내용에 대해서는 전술한 실시 예를 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
일 실시 예에서, 소스 네트워크 디바이스는 ONU이고, 타깃 네트워크 디바이스는 OLT이다. 데이터 프레임은 등록 요청 메시지(REGISTER_REQ)를 전달하고, 등록 요청 메시지는, ONU가 프리코딩 기능을 갖는지 여부를 표시하기 위해 사용되는 표시 정보를 포함한다. 다시 말해, ONU는, ONU에 프리코딩 기능이 있는지 여부를, OLT에 보고한다. OLT는, 표시 정보에 기초하여, ONU에 송신될 데이터를 프리코딩할 지 여부를 결정할 수 있다. 소스 네트워크 디바이스가 프리코딩 기능을 갖는지 여부를 표시하는 표시 정보는 데이터 프레임에 추가되어, 소스 네트워크 디바이스에 의해 송신된 데이터 프레임이 디 프리코딩될 필요가 있는지 여부, 그리고 소스 네트워크 디바이스에 송신될 데이터 프레임이 프리코딩될 필요가 있는지 여부를 타깃 네트워크 디바이스에 통지한다.
다른 실시 예에서, 소스 네트워크 디바이스는 OLT이고, 타깃 네트워크 디바이스는 ONU이다. 데이터 프레임은 디스커버리 게이트(Discovery Gate) 메시지를 전달하고, 디스커버리 게이트 메시지는, ONU가 프리코딩 또는 디 프리코딩을 수행할 필요가 있는지 여부를 표시하기 위해 사용되는 표시 정보를 포함한다. 구체적으로, OLT는 다운스트림에서 ONU로 송신된 메시지가 프리코딩된 것인지 여부를 표시, 즉 ONU가 다운스트림에서 수신된 데이터를 디 프리코딩할 필요가 있는지 여부를 표시할 수 있고, ONU에 의해 OLT에 송신될 업스트림 데이터가 프리코딩될 필요가 있는지 여부를 추가로 표시할 수 있다. 데이터 프레임은 업스트림 표시부 및 다운스트림 표시부를 포함할 수 있다. 업스트림 표시부는 업스트림 송신 동안 프리코딩이 수행되는지 여부를 표시하기 위해 사용되고, 다운스트림 표시부는 다운스트림 송신 동안 프리코딩이 수행되는지 여부를 표시하기 위해 사용된다. 업스트림 표시부 및 다운스트림 표시부는 미리 설정된 위치에 위치할 수 있고, OLT 및 ONU에 의해 미리 합의된다. 대안적으로, 표시부가 업스트림 표시부인지 다운스트림 표시부인지를 표시하기 위해 업스트림 식별자 및 다운스트림 식별자가 추가될 수 있다. 본 실시 예에서, 데이터 프레임이 프리코딩된 것인지 여부를 표시하는 표시 정보가 데이터 프레임에 추가되어, 타깃 네트워크 디바이스는, 정보에 기초하여, 이전 블라인드 검출 결과가 정확한지 여부를 추가로 결정하여 이중 검사를 수행할 수 있다. 또한, 업스트림 또는 다운스트림에서 프리코딩이 필요한지 여부가 표시되어, 소스 네트워크 디바이스 및 타깃 네트워크 디바이스는, 표시에 기초하여 프리코딩 및 디 프리코딩을 수행할 수 있다. 이것은 오류를 피하고 효율성을 향상시킨다.
다른 실시 예에서, 소스 네트워크 디바이스는 OLT이고, 타깃 네트워크 디바이스는 ONU이다. 데이터 프레임은 등록(Register) 메시지를 전달하고, 메시지는, 프리코딩 인에이블 비트를 인에이블 또는 디스에이블하기 위해 ONU를 표시하기 위해 사용되는 표시 정보를 포함한다. 표시 정보를 수신 한 후, ONU는 프리코딩 인에이블 비트를 인에이블 또는 디스에이블한다. 예를 들어, 프리코딩 인에이블 비트가 인에이블되면 ONU는 프리코딩 또는 디 프리코딩을 수행한다. 프리코딩 인에이블 비트가 디스에이블되면, ONU는 프리코딩 또는 디 프리코딩을 수행하지 않는다. 대안적으로, 프리코딩 인에이블 비트가 인에이블되면, ONU는 프리코딩 또는 디 프리코딩을 수행하지 않고; 프리코딩 인에이블 비트가 디스에이블되면, ONU는 프리코딩 또는 디 프리코딩을 수행한다. 프리코딩 인에이블 비트는 미리 설정된 위치에서의 비트일 수 있고, 예를 들어, 1 비트 또는 2 비트일 수 있거나, 또는 다른 양의 비트일 수 있다. 1 비트를 일 예로서 사용하면, 비트가 "0"인 경우 프리코딩 인에이블 비트가 디스에이블됨을 표시하고; 비트가 "1"인 경우 프리코딩 인에이블 비트가 인에이블됨을 표시한다. ONU는, ONU가 프리코딩 인에이블 비트를 인에이블하는지 여부를 OLT에 통지하기 위해, 인에이블 응답 표시 정보를 등록 응답 메시지(Register_ACK)에 추가함으로써 OLT에 인에이블 응답 표시 정보를 피드백할 수 있다.
본 발명은 또한 네트워크 디바이스를 제공한다. 네트워크 디바이스는 OLT(110)일 수 있거나, ONU(130)일 수 있다.
도 7에 도시된 바와 같이, 네트워크 디바이스는 프로세서(510), 메모리(520), 미디어 액세스 제어(medium access control, MAC) 칩(530), 트랜시버(540) 및 파장 분할 멀티플렉서(550)를 포함한다.
프로세서(510)는 범용 중앙 처리 장치(Central Processing Unit, CPU), 마이크로 프로세서, ASIC(application-specific integrated circuit) 또는 적어도 하나의 집적 회로를 이용하여 관련 프로그램을 실행하여, 본 발명의 본 실시 예에서 제공되는 기술적 해결 방안들을 구현할 수 있다.
메모리(520)는 ROM(Read Only Memory, ROM), 정적 저장 디바이스, 동적 저장 디바이스 또는 RAM(Random Access Memory, RAM)일 수 있다. 메모리(520)는 운영 체제 및 다른 응용 프로그램을 저장할 수 있다. 본 발명의 본 실시 예에서 제공되는 기술적 해결 방안들이 소프트웨어 또는 펌웨어를 사용하여 구현되는 경우, 본 발명의 본 실시 예에서 제공되는 기술적 해결 방안을 구현하기 위한 프로그램 코드는 메모리(520)에 저장되고, 프로세서(510)에 의해 실행된다.
일 실시 예에서, 프로세서(510)는 메모리(520)를 포함할 수 있다. 다른 실시 예에서, 프로세서(510) 및 메모리(520)는 2 개의 독립적인 구조들이다.
일 실시 예에서, 프로세서(510) 및 MAC 칩(530)은 2 개의 독립적인 구조들일 수 있다. 다른 실시 예에서, 프로세서(510)는 MAC 칩(530)을 포함할 수 있다. MAC 칩(530)은 물리적 코딩 서브레이어 및 MAC 제어 서브레이어을 포함할 수 있다.
트랜시버(540)는 광 전송기 및/또는 광 수신기를 포함할 수 있다. 광 전송기는 광 신호를 송신하도록 구성될 수 있고, 광 수신기는 광 신호를 수신하도록 구성될 수 있다. 광 전송기는, 예를 들어, 가스 레이저, 고체 레이저, 액체 레이저, 반도체 레이저 또는 직접 변조 레이저와 같은 발광 디바이스를 사용하여 구현될 수 있다. 광 수신기는 광 검출기, 예를 들어 포토디텍터(photodetector) 또는 포토다이오드(photodiode)(예를 들어, 애벌랜치 다이오드(avalanche diode))를 사용하여 구현될 수 있다. 트랜시버(540)는 디지털 아날로그 변환기 및 아날로그 디지털 변환기를 더 포함할 수 있다.
파장 분할 멀티플렉서(550)는 트랜시버(540)에 연결된다. 네트워크 디바이스가 광 신호를 송신하는 경우, 파장 분할 멀티플렉서는 멀티플렉서로서 기능한다. 네트워크 디바이스가 광 신호를 수신하는 경우, 파장 분할 멀티플렉서는 디멀티플렉서로서 기능한다. 파장 분할 멀티플렉서는 또한 광 커플러로 지칭될 수 있다.
네트워크 디바이스가 전술한 소스 네트워크 디바이스로서 사용될 때, 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 단계 S200, S201, S202, S203, S204 및 S205를 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다. 소스 네트워크 디바이스의 물리적 코딩 서브레이어는 단계 S301, S302 및 S303을 수행하도록 구성된다. 소스 네트워크 디바이스의 MAC 제어 서브레이어 또는 프로세서는 단계 S401을 수행하도록 구성되고, 트랜시버는 단계 S402를 수행하도록 구성된다.
네트워크 디바이스가 전술한 타깃 네트워크 디바이스로서 사용될 때, 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 단계 S206, S207, S208 및 S209를 수행하도록 구성되고, 타깃 네트워크 디바이스의 물리적 코딩 서브레이어는 단계 S304, S305 및 S306을 수행하도록 추가로 구성됨을 전술한 실시 예로부터 알 수 있다. 타깃 네트워크 디바이스의 MAC 제어 서브레이어 또는 프로세서(510)는 단계 S404를 수행하도록 구성되고, 트랜시버(540)는 단계 S403을 수행하도록 구성된다.
프로세서(510), 트랜시버(540), MAC 제어 서브레이어 및 물리적 코딩 서브레이어에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예들에서 설명된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 데이터 인코딩 장치를 제공한다. 전술한 실시 예에서, 장치는 소스 네트워크 디바이스에 통합될 수 있으며, 예를 들어 소스 네트워크 디바이스의 MAC 칩에 통합될 수 있다. 도 8에 도시된 바와 같이, 장치는 수집 모듈(610), 순방향 오류 정정 인코딩 모듈(620) 및 생성 모듈(630)을 포함한다.
수집 모듈(610)은 단계 S200 및 S202를 수행하도록 구성되고, 순방향 오류 정정 인코딩 모듈(620)은 단계 S204를 수행하도록 구성되고, 생성 모듈(630)은 단계 S203 및 S205를 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치는 트랜스코딩 모듈(640)을 더 포함하고, 트랜스코딩 모듈은 단계 S201을 수행하도록 구성된다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예들에서 설명된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 데이터 디코딩 장치를 제공한다. 전술한 실시 예에서, 장치는 타깃 네트워크 디바이스에 통합될 수 있으며, 예를 들어 타깃 네트워크 디바이스의 MAC 칩에 통합될 수 있다. 도 9에 도시된 바와 같이, 장치는 수신 모듈(710), 동기화 모듈(720), 추출 모듈(730) 및 순방향 오류 정정 디코딩 모듈(740)을 포함한다.
수신 모듈(710)은 단계 S206을 수행하도록 구성되고, 동기화 모듈(720)은 단계 S207을 수행하도록 구성되고, 추출 모듈(730)은 단계 S208을 수행하도록 구성되고, 순방향 오류 정정 디코딩 모듈(740)은 단계 S209를 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예들에서 설명된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 프리코딩 표시 장치를 제공한다. 전술한 실시 예에서, 장치는 소스 네트워크 디바이스에 통합될 수 있으며, 예를 들어 소스 네트워크 디바이스의 MAC 칩에 통합될 수 있다. 장치는 추가 모듈, 생성 모듈 및 송신 모듈을 포함한다.
추가 모듈은 단계 S301을 수행하도록 구성되고, 생성 모듈은 단계 S302를 수행하도록 구성되고, 송신 모듈은 단계 S303을 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예들에서 설명된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 프리코딩 표시 장치를 제공한다. 전술한 실시 예에서, 장치는 타깃 네트워크 디바이스에 통합될 수 있으며, 예를 들어 타깃 네트워크 디바이스의 MAC 칩에 통합될 수 있다. 장치는 수신 모듈, 동기화 모듈 및 결정 모듈을 포함한다.
수신 모듈은 단계 S304를 수행하도록 구성되고, 동기화 모듈은 단계 S305를 수행하도록 구성되고, 결정 모듈은 단계 S306을 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예들에서 설명된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 프리코딩 표시 장치를 제공한다. 전술한 실시 예에서, 장치는 소스 네트워크 디바이스에 통합될 수 있으며, 예를 들어 소스 네트워크 디바이스의 MAC 칩 또는 프로세서에 통합될 수 있다. 장치는 생성 모듈 및 송신 모듈을 포함한다.
생성 모듈은 단계 S401을 수행하도록 구성되고, 송신 모듈은 단계 S402를 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예에서 설명 된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 PON 시스템의 프리코딩 표시 장치를 제공한다. 전술한 실시 예에서, 장치는 타깃 네트워크 디바이스에 통합될 수 있으며, 예를 들어 타깃 네트워크 디바이스의 MAC 칩 또는 프로세서에 통합될 수 있다. 장치는 수신 모듈 및 결정 모듈을 포함한다.
수신 모듈은 단계 S403을 수행하도록 구성되고, 결정 모듈은 단계 S404를 수행하도록 구성됨을 전술한 실시 예로부터 알 수 있다.
장치의 모듈에 의해 전술한 단계들을 수행하는 것에 대한 더 상세한 내용에 대해서는, 전술한 방법 실시 예 및 첨부된 도면에 대한 관련 설명을 참조할 수 있다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명의 본 실시 예는 또한 전술한 방법 실시 예에서 설명 된 다양한 유익한 효과를 갖는다. 세부 내용에 대해서는 여기에서 다시 설명하지 않는다.
본 발명은 또한 광 라인 단말을 제공한다. 광 라인 단말은 전술한 실시 예들 중 어느 하나에 따른 데이터 인코딩 장치를 포함하거나, 광 라인 단말은 전술한 실시 예들 중 어느 하나에 따른 데이터 디코딩 장치를 포함하거나, 광 라인 단말은 전술한 실시 예들 중 어느 하나에 따른 프리코딩 표시 장치를 포함한다.
본 발명은 또한 광 네트워크 유닛을 제공한다. 광 네트워크 유닛은 전술한 실시 예들 중 어느 하나에 따른 데이터 인코딩 장치를 포함하거나, 광 라인 단말은 전술한 실시 예들 중 어느 하나에 따른 데이터 디코딩 장치를 포함하거나, 광 라인 단말은 전술한 실시 예들 중 어느 하나에 따른 프리코딩 표시 장치를 포함한다.
본 발명은 또한 PON 시스템을 제공하며, 여기서, 시스템은 전술한 광 라인 단말 및 전술한 광 네트워크 유닛을 포함한다.
전술한 실시 예들의 전부 또는 일부는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 임의의 조합을 사용하여 구현될 수 있다. 실시 예들을 구현하기 위해 소프트웨어가 사용될 때, 실시 예들은 컴퓨터 프로그램 제품의 형태로 완전히 또는 부분적으로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 컴퓨터 명령을 포함한다. 컴퓨터 프로그램 명령이 컴퓨터에 로딩되어 실행될 때, 본 발명의 실시 예들에 따른 절차 또는 기능이 전부 또는 부분적으로 생성된다. 컴퓨터는 범용 컴퓨터, 전용 컴퓨터, 컴퓨터 네트워크 또는 다른 프로그램 가능한 장치일 수 있다. 컴퓨터 명령은 컴퓨터로 판독 가능한 저장 매체에 저장될 수 있거나 컴퓨터로 판독 가능한 저장 매체로부터 다른 컴퓨터로 판독 가능한 저장 매체로 전송될 수 있다. 예를 들어, 컴퓨터 명령은, 유선(예를 들어, 동축 케이블, 광 섬유 또는 DSL(digital subscriber line)) 또는 무선(예를 들어, 적외선, 라디오 또는 마이크로웨이브) 방식으로, 웹 사이트, 컴퓨터, 서버 또는 데이터 센터에서 다른 웹 사이트, 컴퓨터, 서버 또는 데이터 센터로 전송될 수 있다. 컴퓨터로 판독 가능한 저장 매체는, 컴퓨터에 의해 액세스 가능한 임의의 사용 가능한 매체, 또는 하나 이상의 사용 가능한 매체를 통합하는, 서버 또는 데이터 센터와 같은 데이터 저장 디바이스일 수 있다. 사용 가능한 매체는 자기 매체(예를 들어, 플로피 디스크, 하드 디스크 또는 자기 테이프), 광학 매체(예를 들어, DVD), 반도체 매체(예를 들어, 솔리드 스테이트 드라이브(solid-state drive, SSD) 등일 수 있다.
요약하면, 전술한 설명은 단지 본 발명의 실시 예들일뿐, 본 발명의 보호 범위를 제한하려는 것은 아니다. 본 발명의 사상 및 원리를 벗어나지 않고 이루어지는 임의의 수정, 균등 교체, 개선 등은 본 발명의 보호 범위 내에 속한다.

Claims (21)

  1. PON 시스템의 데이터 인코딩 방법으로서,
    물리적 코딩 서브레이어에서 64B/66B 또는 64B/65B의 입력 데이터 블록을 128B/129B 또는 256B/257B의 데이터 블록으로 트랜스코딩하는 단계;
    물리적 코딩 서브레이어에서 128B/129B 또는 256B/257B의 N 개의 데이터 블록을 수집하고 128B/129B 또는 256B/257B의 상기 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성하는 단계 - 여기서, N은 정수이고, 상기 데이터 블록의 길이에 대한 순방향 오류 정정(forward error correction, FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같음 -;
    상기 물리적 코딩 서브레이어에서 페이로드를 생성하는 단계 - 여기서, 상기 페이로드는 상기 유효 데이터를 포함하고, 상기 페이로드의 길이는 상기 페이로드 길이 값과 동일함 -;
    상기 물리적 코딩 서브레이어에서, 상기 FEC 코드 유형에 기초하여 상기 페이로드에 대해 FEC 인코딩을 수행하여, 검사부(check part)를 생성하는 단계 - 여기서, 상기 검사부의 길이는, FEC 코드 유형에 대응하는 FEC 코드워드 길이 값과 상기 페이로드 길이 값의 차이와 동일함-; 및
    상기 물리적 코딩 서브레이어에서 코드워드 구조를 생성하는 단계 - 여기서, 상기 코드워드 구조는, 상기 유효 데이터, 상기 검사부 및 동기화 헤더를 포함함 - 를 포함하고,
    상기 동기화 헤더는, 상기 코드워드 구조의 헤드에 위치하거나, 상기 코드워드 구조의 테일에 위치하거나, 상기 유효 데이터와 상기 검사부 사이에 위치하는, 데이터 인코딩 방법.
  2. 제1항에 있어서,
    상기 FEC 코드 유형은 LDPC(18493, 15677), RS(2047, 1739), RS(1023, 847), RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839) 또는 RS(1019, 839)인, 데이터 인코딩 방법.
  3. 제1항에 있어서,
    상기 유효 데이터의 길이가 상기 페이로드 길이 값과 동일한 경우, 상기 페이로드는 상기 유효 데이터로 구성되는, 데이터 인코딩 방법.
  4. 제1항에 있어서,
    상기 유효 데이터의 길이가 상기 페이로드 길이 값보다 작은 경우, 상기 코드워드 구조는 패딩부(padding part)를 더 포함하고, 상기 페이로드는 상기 유효 데이터 및 상기 패딩부로 구성되고, 상기 유효 데이터의 상기 길이와 상기 패딩부의 길이의 합은 상기 페이로드 길이 값과 동일한, 데이터 인코딩 방법.
  5. 제4항에 있어서,
    상기 패딩부는, 상기 코드워드 구조의 길이, 상기 유효 데이터의 상기 길이, 상기 유효 데이터의 상기 길이와 상기 검사부의 상기 길이의 합, 상기 페이로드의 길이 또는 상기 페이로드의 상기 길이와 상기 검사부의 상기 길이의 합을 표시하기 위해 사용되는, 데이터 인코딩 방법.
  6. 제1항에 있어서,
    상기 동기화 헤더의 길이가 S인 경우, 상기 입력 데이터 블록의 길이는 X이고, 상기 FEC 코드워드 길이 값을 X로 나눈 나머지는 Y이고, S = tX - Y이고, 여기서, t는 정수이고, Y ≠ 0 인 경우, t ≥ 1이고, 또는 Y = 0 인 경우 t ≥ 0 인, 데이터 인코딩 방법.
  7. PON 시스템의 데이터 디코딩 방법으로서,
    물리적 코딩 서브레이어에서 코드워드 구조를 수신하는 단계 - 여기서, 상기 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 상기 동기화 헤더는, 상기 코드워드 구조의 헤드에 위치하거나, 상기 코드워드 구조의 테일에 위치하거나, 상기 유효 데이터와 상기 검사부 사이에 위치하고, 상기 유효 데이터는 N 개의 데이터 블록을 포함하고, 상기 데이터 블록은 128B/129B 또는 256B/257B의 데이터 블록이고, N은 정수이고, 상기 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, 상기 검사부의 길이는, FEC 코드 유형에 대응하는 FEC 코드워드 길이 값과 상기 페이로드 길이 값의 차이와 동일함 -;
    상기 물리적 코딩 서브레이어에서, 상기 동기화 헤더에 기초하여 상기 수신된 코드워드 구조를 동기화하는 단계;
    상기 물리적 코딩 서브레이어에서 페이로드 및 상기 검사부를 추출하는 단계 - 여기서, 상기 페이로드는 상기 유효 데이터를 포함하고, 상기 페이로드의 길이는 상기 페이로드 길이 값과 동일함 -; 및
    상기 물리적 코딩 서브레이어에서, 상기 FEC 코드 유형에 기초하여 상기 페이로드에 대해 순방향 오류 정정 디코딩을 수행하는 단계를 포함하는
    데이터 디코딩 방법.
  8. 제7항에 있어서,
    상기 사용된 순방향 오류 정정 디코딩 스킴은 LDPC(18493, 15677), RS(2047, 1739), RS(1023, 847), RS(1023, 845), RS(1023, 843), RS(1023, 841), RS(1015, 839), RS(1017, 839) 또는 RS(1019, 839)인, 데이터 디코딩 방법.
  9. 제7항에 있어서,
    상기 유효 데이터의 길이가 상기 페이로드 길이 값과 동일한 경우, 상기 페이로드는 상기 유효 데이터로 구성되는, 데이터 디코딩 방법.
  10. 제7항에 있어서,
    상기 유효 데이터의 길이가 상기 페이로드 길이 값보다 작은 경우, 상기 코드워드 구조는 패딩부를 더 포함하고, 상기 페이로드는 상기 유효 데이터 및 상기 패딩부로 구성되는, 데이터 디코딩 방법.
  11. 제7항에 있어서,
    상기 동기화 헤더의 길이가 S인 경우,
    상기 유효 데이터에 포함된 상기 데이터 블록은 입력 데이터 블록 또는 상기 입력 데이터 블록으로부터 트랜스코딩된 데이터 블록이며, 상기 입력 데이터 블록은 64B/66B 또는 64B/65B 데이터 블록이고, 상기 입력 데이터 블록의 길이는 X이고, 상기 FEC 코드워드 길이 값을 X로 나눈 나머지는 Y이고, S = tX - Y이고, 여기서, t는 정수이고, Y ≠ 0 인 경우, t ≥ 1이고, 또는 Y = 0 인 경우 t ≥ 0 인, 데이터 디코딩 방법.
  12. PON 시스템의 데이터 인코딩 장치로서,
    64B/66B 또는 64B/65B의 입력 데이터 블록을 128B/129B 또는 256B/257B의 데이터 블록으로 트랜스코딩하도록 구성되는 트랜스코더;
    128B/129B 또는 256B/257B의 N 개의 데이터 블록을 수집하고, 128B/129B 또는 256B/257B의 상기 N 개의 데이터 블록을 결합함으로써 유효 데이터를 생성하도록 구성되는 수집 모듈 - 여기서, N은 정수이고, 상기 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같음 -;
    페이로드를 생성하도록 구성되는 생성 모듈 - 여기서, 상기 페이로드는 상기 유효 데이터를 포함하고, 상기 페이로드의 길이는 상기 페이로드 길이 값과 동일함 -; 및
    상기 FEC 코드 유형에 기초하여 상기 페이로드에 대해 FEC 인코딩을 수행하여, 검사부를 생성하도록 구성되는 순방향 오류 정정 인코딩 모듈 - 여기서, 상기 페이로드의 길이는 상기 페이로드 길이 값과 동일하고, 상기 검사부의 길이는, FEC 코드 유형에 대응하는 FEC 코드워드 길이 값과 상기 페이로드 길이 값의 차이와 동일함 - 을 포함하고,
    상기 생성 모듈은, 코드워드 구조를 생성하도록 추가로 구성되는 - 여기서, 상기 코드워드 구조는, 상기 유효 데이터, 상기 검사부 및 동기화 헤더를 포함하고, 상기 동기화 헤더는, 상기 코드워드 구조의 헤드에 위치하거나, 상기 코드워드 구조의 테일에 위치하거나, 상기 유효 데이터와 상기 검사부 사이에 위치함 -,
    데이터 인코딩 장치.
  13. 제12항에 있어서,
    상기 동기화 헤더의 길이가 S인 경우, 상기 입력 데이터 블록의 길이는 X이고, 상기 FEC 코드워드 길이 값을 X로 나눈 나머지는 Y이고, S = tX - Y이고, 여기서, t는 정수이고, Y ≠ 0 인 경우, t ≥ 1이고, 또는 Y = 0 인 경우 t ≥ 0 인, 데이터 인코딩 장치.
  14. PON 시스템의 데이터 디코딩 장치로서,
    코드워드 구조를 수신하도록 구성되는 수신 모듈 - 여기서, 상기 코드워드 구조는 유효 데이터, 검사부 및 동기화 헤더를 포함하고, 상기 동기화 헤더는, 상기 코드워드 구조의 헤드에 위치하거나, 상기 코드워드 구조의 테일에 위치하거나, 상기 유효 데이터와 상기 검사부 사이에 위치하고, 상기 유효 데이터는 N 개의 데이터 블록을 포함하고, 상기 데이터 블록은 128B/129B 또는 256B/257B의 데이터 블록이고, N은 정수이고, 상기 데이터 블록의 길이에 대한 순방향 오류 정정(FEC) 코드 유형에 대응하는 페이로드 길이 값의 비율보다 작거나 같고, 상기 검사부의 길이는, 상기 FEC 코드워드 길이 값과 상기 페이로드 길이 값의 차이와 동일함 -;
    상기 동기화 헤더에 기초하여 상기 수신된 코드워드 구조를 동기화하도록 구성되는 동기화 모듈;
    페이로드 및 상기 검사부를 추출하도록 구성되는 추출 모듈 - 여기서, 상기 페이로드는 상기 유효 데이터를 포함하고, 상기 페이로드의 길이는 상기 페이로드 길이 값과 동일함-; 및
    상기 FEC 코드 유형에 기초하여 상기 페이로드에 대해 순방향 오류 정정 디코딩을 수행하도록 구성되는 순방향 오류 정정 디코딩 모듈을 포함하는
    데이터 디코딩 장치.
  15. 광 라인 단말로서,
    상기 광 라인 단말은 제12항에 따른 장치를 포함하는
    광 라인 단말.
  16. 광 라인 단말로서,
    상기 광 라인 단말은 제14항에 따른 장치를 포함하는
    광 라인 단말.
  17. 광 네트워크 유닛으로서,
    상기 광 네트워크 유닛은 제12항에 따른 장치를 포함하는
    광 네트워크 유닛.
  18. 광 네트워크 유닛으로서,
    상기 광 네트워크 유닛은 제14항에 따른 장치를 포함하는
    광 네트워크 유닛.
  19. PON 시스템으로서,
    상기 PON 시스템은 제15항에 따른 상기 광 라인 단말 및 제18항에 따른 상기 광 네트워크 유닛을 포함하는
    PON 시스템.
  20. PON 시스템으로서,
    상기 PON 시스템은 제16항에 따른 상기 광 라인 단말 및 제17항에 따른 상기 광 네트워크 유닛을 포함하는
    PON 시스템.
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