KR102361021B1 - 전치 증폭장치 - Google Patents

Abstract

본 발명은 전치 증폭장치에 관한 것으로서, 상기 전치 증폭장치는 입력단과 출력단 사이에 연결되어 있는 증폭부, 상기 출력단에 입력 단자가 연결되어 있고 상기 증폭부의 입력 단자에 출력단자가 연결되어 있고, 설정 크기 이상의 신호가 입력되면 정전기 방전 기능을 수행하고, 상기 증폭부의 입력 단자로 바이어스 전압을 인가하는 입력 바이어스부 및 상기 출력단과 상기 입력단에 연결되어 상기 증폭부의 게인을 설정하는 피드백 게인부를 포함한다.

Description

전치 증폭장치{PRE-AMPLIFIER}

본 발명은 전치 증폭장치에 관한 것으로서, 더욱 구체적으로서는, 마이크폰용 전치 증폭 장치에 관련된 것이다.

마이크로폰(Microphone)의 중요한 성능인 신호대 잡음비(Signal to Noise Ratio: SNR)를 향상시키기 위해, 작은 포워드 게인(Low Forward Gain)을 갖는 오디오 앰프(Audio Amp)와 폐쇄피드백 게인(Closed Feedback Gain)이 요구된다.

오디오 앰프의 포워드 게인이 높으면, 입력되는 오디오 신호뿐만 아니라 오디오 신호 속에 섞여 있는 원치 않는 노이즈 신호(Noise Signal)도 함께 동일한 게인의 비유로 증폭되기 때문에 신호대 잡음비가 증폭되는 노이즈 신호의 크기에 비례하여 나빠지기 때문에 포워드 게인의 크기는 크지 않은 것이 좋다.

또한, 오디오 신호를 크게 증폭하면 고조파 왜율(Harmonic Distortion Ratio)이 나빠지며, 정해진 최대 한도의 감도 정의(Definition)에 따른 진폭 한도 때문에 한없이 증폭할 수 없다.

도 1에는 종래의 전치 증폭 장치가 도시된다.

도 1에 도시한 것처럼, 종래의 전치 증폭 장치는 입력단(IN)에 게이트 단자가 연결되어 있는 제1 트랜지스터(M1), 전원과 접지 사이에 드레인 단자와 소스 단자가 연결되어 있고 바이어스 전압(Vb)에 게이트 단자가 연결되어 있는 제2 트랜지스터(M2), 그리고 입력단(IN)과 제1 트랜지스터(M1)의 게이트 단자 사이에 서로 역병렬로 연결되어 있는 한 쌍의 역병렬 다이오드(Anti-Parallel Diode)(10)를 구비한다.

이때, 역병렬 다이오드(10)는 입력단(IN)을 통해 입력되는 신호의 크기가 설정 크기 이상으로 매우 큰 경우, 제1 트랜지스터(M1)의 게이트 단자로 입력되는 게이트 전압의 크기를 정해진 크기(예, -0.6V ~ +0.6V)로 고정하여(Clamping) 정전기 방전(ESD, Electro Static Discharge) 기능을 하여, 큰 크기의 입력 신호로 인한 전치 증폭 장치의 손상이나 파손을 방지하는 기능을 수행한다.

하지만, 입력단(IN)으로 정상 크기의 입력 신호가 입력되어 역병렬 다이오드(10)에 의한 정전기 방전 기능이 행해지지 않는 정상 상태의 경우, 제1 트랜지스터(M1)의 게이트 단자로 인가되는 게이트 전압은 일정 크기의 바이어스 전압으로 유지하기가 어려워 제1 트랜지스터(M1)의 정상적인 동작에 악영향을 미치게 된다. 또한, 게이트 전압이 일정 바이어스 전압 상태를 유지하도록 별도의 바이어스 회로가 필요하다.

본 발명이 해결하려는 과제는 포워드 게인(Forward Gain)을 최소화하여 신호대 잡음비를 향상시키기 위한 것이다.

본 발명이 해결하려는 다른 과제는 포워드 게인을 최소화하면서 피드백 게인을 증가시켜 신호 감도와 잡음 레벨을 최적화하기 위한 것이다.

상기 과제를 해결하기 위한 본 발명의 한 특징에 따른 전치 증폭장치는 입력단과 출력단 사이에 연결되어 있는 증폭부, 상기 출력단에 입력 단자가 연결되어 있고 상기 증폭부의 입력 단자에 출력단자가 연결되어 있고, 설정 크기 이상의 신호가 입력되면 정전기 방전 기능을 수행하고, 상기 증폭부의 입력 단자로 바이어스 전압을 인가하는 입력 바이어스부 및 상기 출력단과 상기 입력단에 연결되어 상기 증폭부의 게인을 설정하는 피드백 게인부를 포함한다.

상기 입력 바이어스부는 출력단에 일측이 연결되어 있는 피드백 커패시터, 상기 피드백 커패시터의 타측과 상기 증폭부의 입력 단자에 사이에 역병렬로 연결되어 있는 제1 및 제2 다이오드 및 상기 피드백 커패시터의 타측과 접지 사이에 역병렬로 연결되어 있고 상기 정전기 방전 기능을 수행하는 제3 및 제4 다이오드를 포함한다.

상기 제1 내지 제4 다이오드는 PMOS 트랜지스터로 이루어질 수 있다.

상기 제1 내지 제4 다이오드는 NPN BJT(Bipolar Junction Transistor)로 이루어질 수 있다.

상기 피드백 게인부는 출력단과 접지 사이에 직렬로 연결되어 있는 제1 및 제2 커패시터, 제1 및 제2 커패시터의 공통단에 일측이 연결되어 있는 저항, 저항(R31)의 타측과 접지 사이에 연결되어 있는 제3 커패시터 및 상기 제3 커패시터의 타측과 입력단 사이에 연결되어 있는 제4 커패시터를 포함할 수 있다.

상기 제4 커패시터는 상기 피드백 게인부에 연결되어 있는 마이크로폰에 의해 형성되는 커패시터일 수 있다.

상기 제3 커패시터는 상기 마이크로폰과 상기 피드백 게인부를 연결하는 연결 패드의 부유 커패시터일 수 있다.

상기 특징에 따른 전치 증폭장치는 상기 입력단과 상기 증폭부의 입력 단자 사이에 위치하는 저항을 더 포함할 수 있고, 상기 입력 바이어스부의 출력 단자는 상기 저항과 상기 증폭부의 입력 단자 사이에 연결될 수 있다.

상기 증폭부는 소스 팔로워일 수 있다.

상기 증폭부는 상기 입력 바이어스부의 출력 단자에 제어 단자가 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단자와 접지 사이에는 저항이 연결되어 있고, 상기 제1 트랜지스터의 입력 단자와 출력단에 출력단자가 연결되어 있는 제2 트랜지스터를 포함할 수 있다.

상기 증폭부는 상기 입력 바이어스부의 출력 단자에 제어 단자가 연결되어 있는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단자와 접지 사이에 연결되어 있는 제1 저항, 상기 제1 트랜지스터의 입력 단자와 출력단에 출력단자가 연결되어 있는 제2 트랜지스터, 상기 제2 트랜지스터의 게이트 단자에 일측이 연결되어 있는 제2 저항, 상기 제2 저항(Rf)의 타측에 일측이 연결되어 있는 커패시터 및 상기 커패시터의 타측에 입력단자가 연결되어 있고 제2 트랜지스터의 제어 단자에 출력 단자가 연결되어 있는 증폭기를 포함할 수 있다.

이러한 본 발명의 특징에 따르면, 입력 바이어스부를 이용하여 증폭부의 입력 단자로 인가되는 포워드 게인을 최소화하고, 그 대신 피드백 게인부를 이용하여 피드백 게인을 높임으로써 신호감도와 잡음 레벨을 최적화한다.

또한, 입력 바이어스부로 증폭부의 출력신호를 피드백시켜 정전기 방전 기능 및 입력 바이어스부를 동작시키므로, 입력 바이어스부의 동작은 증폭부의 출력 신호의 동기화된다.

도 1은 종래의 전치 증폭장치를 도시한 개략적인 회로도이다.
도 2는 본 발명의 실시예에 따른 전치 증폭장치의 회로도이다.
도 3 및 도 4는 각각 도 2에 도시한 입력 바이어스부에 대한 구현 예를 도시한 도면이다.
도 5는 컷오프 주파수와 A-가중필터(A-Weighting Filter)의 가중치 크기에 따른 저역 통과 잡음의 관계를 도시한 그래프이다.
도 6는 본 발명의 일 실시예에 따른 전치 증폭회로에서 증폭부의 다른 예를 도시한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명하는데 있어서, 해당 분야에 이미 공지된 기술 또는 구성에 대한 구체적인 설명을 부가하는 것이 본 발명의 요지를 불분명하게 할 수 있다고 판단되는 경우에는 상세한 설명에서 이를 일부 생략하도록 한다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 실시예들을 적절히 표현하기 위해 사용된 용어들로서, 이는 해당 분야의 관련된 사람 또는 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

여기서 사용되는 전문용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 '포함하는'의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특정 특성, 영역, 정수, 단계, 동작, 요소, 성분 및/또는 군의 존재나 부가를 제외시키는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 한 실시예에 따른 전치 증폭장치에 대해서 설명하도록 한다.

도 2는 본 발명의 일 실시예에 따른 전치 증폭장치의 회로도이고, 도 3 및 도 4는 각각 도 2에 도시한 입력 바이어스부에 대한 구현 예를 도시한 도면이다. 또한, 도 5는 컷오프 주파수와 가중필터의 가중치 크기에 따른 저역 통과 잡음의 관계를 도시한 그래프이다.

도 2에 도시한 것처럼, 본 예의 전치 증폭장치는 입력단(IN)에 일측이 연결되어 있는 저항(Rin), 저항(Rin)의 타측과 출력단(OUT)에 연결되어 있는 증폭부(101), 출력단(OUT)과 저항(Rin)의 타측, 즉 증폭부의 입력 단자 사이에 연결되어 있는 입력 바이어스부(201), 그리고 출력단(OUT)과 저항(Rin)의 일측, 즉 입력단(IN)에 연결되어 있는 피드백 게인부(301)를 구비한다.

저항(Rin)은 입력단(IN)과 증폭부(101)의 입력 단자에 연결되어 증폭부(101)를 보호하는 역할을 수행한다.

증폭부(101)는 저항(Rin)을 거쳐 입력단(IN)을 통해 입력되는 신호(예, 음성 신호)를 정해진 게인(Gain)의 크기에 따라 증폭하여 출력단(OUT)으로 출력한다.

이때, 증폭부(101)의 게인은 입력 증폭부(101)와 피드백 게인부(301)에 의해 정해진다.

이러한 증폭부(101)는 저항(Rin)의 타측에 게이트 단자가 연결되어 있는 제1 트랜지스터(M11), 전원에 소스 단자가 있고 바이어스 전압(Vb)에 게이트 단자(즉, 제어 단자)가 연결되어 있으며 제1 트랜지스터(M11)의 소스 단자가 드레인 단자(즉, 출력 단자)와 연결되어 있는 제2 트랜지스터(M12), 그리고 제1 트랜지스터(M11)의 드레인 단자와 접지 사이에 연결되어 있는 저항(R11)을 구비한다.

이러한 구조를 갖는 증폭부(101)는 소스 팔로워(Source Follower) 또는 공통 드레인 증폭기(Common Drain Amplifier)로서 위상 반전이 이루어지지 않는 비반전 증폭기이다.

이때, 저항(R11)에 의해 제1 트랜지스터(M11)의 드레인 단자는 접지 되어 있지 않으므로, 제1 트랜지스터(M11)의 드레인 단자에서 출력되는 신호는 입력단(IN)으로 입력되는 입력 신호와 위상이 반전되는 출력 신호로 이용될 수 있다.

입력 바이어스부(201)는 증폭부(101)의 입력단자, 즉 제1 트랜지스터(M11)의 게이트 단자에 일정 크기의 전압을 공급하기 위한 바이어스 회로이며, 또한, 설정 크기 이상의 신호가 발생하여 입력 단자로 입력될 때, 정전기 방전(ESD) 기능도 수행하여 입력단을 보호한다.

또한, 입력 바이어스부(201)는 증폭부(101)에 대한 폐쇄피드백 게인을 가능하면 낮은 값으로 유지한다.

이때, 이러한 입력 바이어스부(201)로 인해 감소한 증폭부(101)의 게인은 피드백 게인부(301)의 동작에 의해 보상된다.

따라서, 증폭부(101)의 신호 증폭 성능은 피드백 게인을 제공하는 피드백 게인부(301)에 의해 안정적으로 유지되며, 입력 바이어스부(201)에 의해 가능하면 낮게 제공되는 폐쇄피드백 게인으로 인해 원치 않은 잡음 신호의 증폭은 크게 감소한다. 이로 인해, 증폭된 신호의 감도와 잡음 레벨이 최적의 상태로 유지되는 효과가 발생한다.

이러한 본 예의 입력 바이어스부(201)는 출력단(OUT)에 일측이 연결되어 있는 커패시터(C21), 커패시터(C21)의 타측과 증폭부(101)의 제1 트랜지스터(M11)의 게이트 단자 사이에 역병렬로 연결되어 있는 제1 및 제2 다이오드(D21, D22), 그리고 커패시터(C21)의 타측과 접지 사이에 역병렬로 연결되어 있는 제3 및 제4 다이오드(D23, D24)를 구비한다.

이때, 커패시터(C21)는 증폭부(101)의 출력단(OUT)과 연결되어 있어 증폭부(101)의 출력 신호를 이용하여 전하의 충방전 동작이 이루어지는 피드백 커패시터(Feedback Capacitor)이다.

이러한 피드백 커패시터(C21)는 전치 증폭장치의 동작을 위한 구동 전원이 인가되는 시점에 출력단(OUT)에서 순간적으로 발생하는 전류에 의한 충전 동작으로 인하여 순간적인 고전압으로 인한 증폭부(101)의 오동작이나 손상을 방지한다.

한 쌍의 역병렬 다이오드인 제1 및 제2 다이오드(D21, D22)는 증폭부(101)의 제1 트랜지스터(M11)의 게이트 단자로 인가되는 큰 전압에 따라 제1 다이오드(D21) 또는 제2 다이오드(D22) 가 턴온(Turn-On) 됨으로써, 게이트 전압을 일정한 전압으로 고정(Clamp) 시켜주는 역할을 하여 정전기 보호부를 구성하여 증폭부(101)의 제1 트랜지스터(M11)의 입력 게이트를 보호해준다.

또한 다른 한 쌍의 역병렬 다이오드인 제3 및 제4 다이오드(D23, D24)는 증폭부(101)의 제1 트랜지스터(M11)의 게이트 단자로 인가되는 큰 전압에 따라 제3 다이오드(D23) 또는 제4 다이오드(D24) 가 턴온(Turn-On) 되고, 제1 다이오드(D21)와 제2 다이오드(D22)와 조합으로 턴온(Turn-On)되어, 노드(a)와 게이트 전압을 일정한 전압으로 고정(Clamp) 시켜주는 역할을 하여 정전기 보호부를 구성하여 증폭부(101)의 제1 트랜지스터(M11)의 입력 게이트를 보호해준다.

따라서, 본 예의 전치 증폭 장치의 동작을 위해 전원이 초기 공급될 때 증폭부(101)의 출력 단자와 연결된 출력단(OUT)의 전압 상태는 갑자기 공급되는 전원에 의해 순간적으로 미세한 과도 전압(Transient Voltage)이 된다.

하지만, 이 과도 전압은 입력 바이어스부(201)의 커패시터(C21)를 순간작으로 충전시켜, 노드(a)의 전하량이 조금 증가하게 된다. 이때의 전압은 아주 낮은 전압을 유지하므로 역병렬 다이오드 D23과 D24의 다른 쪽 단자의 Ground 전위와 전압차가 아주 작다. 이와 같은 상태의 양단전압이 작은 역병렬 다이오드의 D23과 D24의 임피던스가 수 테라(Tera)정도로 매우 높아 전류가 흐르지 않으므로 노드(a)는 접지(Ground)를 유지한다. 이와 같은 원리로 역병렬 다이오드 D21 과 D22는 같은 상태가 되므로 제1 트랜지스터(M11)의 게이트 전압과는 큰 전압 차이가 발생하지 않고, 역병렬 다이오드의 양단의 임피던스는 수 테라(Tera) 오옴(Ohm) 정도가 되어 제1 트랜지스터(M11)의 게이트는 노드(a) 와 같은 거의 0V를 유지하기 되어 바이어스 전압을 제공해 준다.

그러나 앞에서 설명했듯이 입력단(IN)에 (+)의 큰 전압이 들어오면 다이오드(D21 과 D24)가 턴온(Turn-on) 된다. 이때 노드(a)는 다이오드의 문턱전압(Vth~0.6V) 만큼 전압이 걸린다. 동시에 D21 턴온 되므로 제1 트랜지스터(M11)의 게이트는 2×문턱전압 (2Vth~1.2V) 정도로 전압이 걸려서 1.2V로 고정(Clamp) 된다. 반대로 입력단(IN)에 (-)의 큰 전압이 들어오면 디이오드(D22과 D23)가 턴온(Turn-on) 된다. 이때 노드(a)는 다이오드의 문턱전압(Vth~0.6V) 만큼 전압이 걸린다. 제1 트랜지스터(M11)의 게이트는 2×문턱전압 (-2Vth ~ -1.2V) 정도로 전압이 걸려서 -1.2V로 고정(Clamp) 된다

또한, 교류 전원의 초기 공급 후 안정적인 제어 유닛(예, 구동 칩)(미도시)의 동작으로 인해 전치 증폭장치의 전원 공급이 안정적으로 이루어지는 정상 상태에서 미소하게 교류 신호가 발생하다.

이러한 경우일때는 정전기 방지 동작을 하여 증폭부(101)의 입력단인 제1 트랜지스터(M11)의 게이트를 일정한 전압으로 고정(Clamp) 하고, 정상적인 동작이 이루어질 때에는 증폭부(101)의 제1 트랜지스(M11)의 게이트 단자에 인가되는 전압은 거의 0V을 유지하여 입력 임피던스를 1 테라 오옴(Tera Ohm) 내지 10 테라 오옴(Tera Ohm)을 유지하여 안정적으로 바이어스 된다.

입력 바이어스부(201)을 구성하는 바이어스 전압 제어부(21)와 정전기 보호부(22)는 도 3에 도시한 것처럼 NPN BJT(Bipolar Junction Transistor)를 이용하여 구현되거나, 도 4에 도시한 것처럼 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터를 이용하여 구현될 수 있다.

다시 도 2로 넘어가, 피드백 게인부(301)에 대하여 설명한다.

피드백 게인부(301)는 입력 바이어스부(201) 증폭부(101)의 동작으로 감소한 포워드 게인을 피드백 게인으로 보상하여 증폭부(101)의 증폭 동작이 원활이 이루어질 수 있도록 한다.

이러한 피드백 게인부(301)는 출력단(OUT)으로 출력되는 출력신호를 이용하는 피드백 회로로서, 입력 바이어스부(201)와 달리 출력 단자가 저항(Rin)의 일측, 즉 입력단(IN)에 연결되어 있다.

도 1에 도시한 것처럼, 본 예의 피드백 게인부(301)는 출력단(OUT)과 접지 사이에 직렬로 연결되어 있는 제1 및 제2 커패시터(C31, C32), 제1 및 제2 커패시터(C31, C32)의 공통단에 일측이 연결되어 있는 저항(R31), 저항(R31)의 타측에 연결되어 있는 연결 패드(31), 연결 패드패드(Pad)(31)와 접지 사이에 연결되어 있는 제3 커패시터(Cpad), 그리고 연결 패드(31)와 저항(Rin)의 일측 사이에 연결되어 있는 제4 커패시터(Cmic)를 구비한다.

제1 및 제2 커패시터(C31, C32)는 피드백 전달 함수를 위한 것이다.

제3 커패시터(Cpad)는 입력 연결 패드(31)의 부유 커패시터(Stray Capacitor)이다.

제4 커패시터(Cmic)는 본 예의 전치 증폭 장치와 연결되는 마이크로폰에 의해 형성되는 커패시터이므로, 마이크로폰 자체일 수 있다. 이때, 마이크로폰은 멤스(MEMS: Micro Electro Mechanical System)마이크로폰, 더욱 상세하게는 멤스 마이크로폰 또는 다른 형태의 마이크로폰(Piezo 방식 또는 ECM: Electret Condenser Microphone) 일 수 있다.

따라서, 연결 패드(31)는 마이크로폰(Cmic)의 해당 단자와 저항(R31)을 전기적 및 물리적으로 연결하기 위한 패드이고, 이로 인해, 제4 커패시터(Cmic)의 일측은 저항(R31)의 타측과 연결되어 있다고 할 수 있다.

이로 인해, 제1 및 제2 커패시터(C31, C32)와 제4 커패시터(Cmic)는 전달 함수로 기능하여, 이러한 전달 함수에 의해 증폭부(101)의 피드백 게인이 정해진다.

이때, 별도의 커패시터를 추가하는 대신 멤스 마이크로폰(Cmic) 자체를 커패시터(Cmic)로 이용하므로, 전달 함수를 위한 피드백 게인이 획득될 수 있도록 한다. 이로 인해, 전달 함수의 게인을 위한 별도의 커패시터를 형성할 필요가 없으므로 전치 증폭장치의 설계 면적이 줄어든다.

또한, 본 예의 전치 증폭기 장치와 연결되는 마이크로폰(Cmic) 자체를 증폭부(101)의 게인을 위한 수동 소자로 이용하므로, 출력단(OUT)과 입력단(IN) 사이에 연결되어 피드백 게인부(301)의 피드백 경로의 형성을 용이하게 하고 피드백 경로를 간소화시켜 배선 저항 등의 악영향을 감소시킬 수 있다.

저항(R31)과 제3 커패시터(Cpad)는 저역 통과 필터(Low Pass Filter)를 구성하여, 마이크로폰으로 유입될 수 있는 RF 잡음을 제거한다. 이와 같이, 연결 패드(31)에 의해 생성되는 부유 커패시터인 제3 커패시터(Cpad)를 이용하여 잡음 제거 필터를 형성하므로, 전치 증폭기 장치의 구조를 간소화하며 설계 면적 또한 더욱 더 감소한다.

이러한 본 예의 전치 증폭 장치가 정전용량형 마이크로폰(Capacitive Microphone)과 함께 사용될 경우, 증폭부(101)에는 다음 세 개의 잡음이 발생한다.

즉, 첫 번째 잡음은 제1 트랜지스터(M11)에서 발생하는 플리커 잡음(Flicker Noise)이고, 두 번째 잡음은 넓은 음폭을 갖는 백색 잡음(White Noise)이며, 세 번째 잡음은 저역 통과 잡음(Low Pass Filtered Noise)이다.

플리커 잡음과 백색 잡음은 제1 트랜지스터(M11)의 게이트 크기를 증가시켜 제1 트랜지스터(M11)를 양극성 접합 트랜지스터(BJT: Bipolar Junction Transistor)와 같이 동작시킴으로써 감소시킬 수 있다.

저역 통과 잡음은 제1 트랜지스터(M11)의 게이트 단자에 일정 크기의 바이어스 전압을 인가하기 위해 사용되는 입력 바이어스 저항(Rb)으로 인해 발생하는 잡음이다. 이때, 입력 바이어스 저항(Rb)은 바이어스 전압의 인가를 위해 증폭부(101)의 입력단자에 인가되는 등가 저항이다.

도 5에 도시한 것처럼, 컷오프 주파수(Cut-Off Frequency)(fc)와 A-가중 필터(A-Weighting Filter)의 가중치 범위(Wc)가 서로 중첩하는 부분이 저역 통과 잡음으로 작용한다.

이때, 컷오프 각주파수(ωc)는 1/(Rb×Cmic)이므로, (Rb×Cmic)의 크기에 반비례한다. 본 예에서, 제4 커패시터(Cmic)는, 이미 기술한 것처럼, 피드백 게인부(301)에 연결되는 마이크로폰에 의해 생성되는 커패시터이고, 또한 마이크로폰의 크기가 작아지므로 Cmic는 값이 작아지는 추세이다.

따라서, 제4 커패시터(Cmic)의 크기를 증가시키는 대신 입력 바이어스 저항(Rb)의 크기를 증가시켜 컷오프 주파수(fc)의 감소시킴으로써, 저역통과 잡음의 크기를 감소시킬 수 있다.

본 예의 경우, 입력 바이어스 저항(Rb)을 증가시키는 방법은 바이어스 전압 제어부(21)와 정전기 보호부(22), 그리고 커패시터(C21)를 구비한 입력 바이어스부(201)를 출력단(OUT)과 증폭부(101)의 입력단자, 즉, 제1 트랜지스터(M11)의 게이트 단자 사이에 위치시키는 것이다.

이때, 바이어스 전압 제어부(21)와 정전기 보호부(22)의 역병렬 다이오드(D21 및 D22, D23 및 D24)는, 이미 기술한 것처럼, 1 Tera Ohm 내지 10 Tera Ohm 정도로 매우 높은 임피던스를 갖게 되어 입력 바이어스 저항(Rb)의 크기를 증가시키므로, 본 예의 전치 증폭 장치는 저역통과 잡음의 크기를 줄일 수 있게 된다.

다음, 도 6을 참고로 하여 증폭부(101)의 제2 트랜지스터(M12)의 게이트 전압인 바이어스 전압(Vb)을 형성해주는 예(101a)를 설명한다.

도 6는 본 발명의 일 실시예에 따른 전치 증폭회로에서 증폭부의 다른 예를 도시한 도면이다.

도 6에 도시한 증폭부(101a)를 도 1에 도시한 증폭부(101)와 비교할 때, 제2 트랜지스터(M12)의 게이트 단자로 게이트 전압을 인가하는 게이트 전압 발생부(11)를 더 구비하고 있는 것을 제외하면 도 1에 도시한 증폭부(101)와 동일한 구조를 갖고 있다.

게이트 전압 발생부(11)는 제2 트랜지스터(M12)의 게이트 단자에 일측이 연결되어 있는 저항(예, 제2 저항)(Rf), 저항(Rf)의 타측에 일측이 연결되어 있는 커패시터(Cf), 커패시터(Cf)의 타측에 입력단자가 연결되어 있고 제2 트랜지스터(M12)의 게이트 단자(즉, 제어 단자)에 출력 단자가 연결되어 있는 증폭기(AMP11)를 구비한다.

이때, 증폭기(AMP11)는 정해진 크기의 게인(Af)를 갖는 2단 증폭기로 이루어져 있고, 이러한 증폭기(AMP11)를 사용하여 전체 증폭기의 발진을 방지하기 위해 이루어진다.

따라서, 저항(Rf)와 커패시터(Cf)는 증폭기(AMP11)에서 발생하는 발진을 방지한 주파수를 보상하기 위해 동작한다.

이러한 구조의 증폭부(101a)로 인해, 제2 트랜지스터(M12)의 게이트 단자로 안정적인 게이트 전압이 인가되며, 폐루프(Closed Loop) 형태로 이루어져 있는 피드백 게인부(301)에 의해 발생되는 문제가 감소한다.

이러한 본 발명의 전치 증폭장치가 적용되는 마이크로폰은 스마트폰, 스마트 와치(Smart Watch), 인공지능(AI) 스피커, 노트북 컴퓨터 및 태블릿 컴퓨터, 디지털 카메라, 네비게이션 등의 휴대기기에 탑재되어 사람의 음성 신호를 전기적인 신호로 변환하여 통신을 할 수 있도록 해주는 반도체 부품일 수 있다.

이상, 본 발명의 전치 증폭장치의 실시예들에 대해 설명하였다. 본 발명은 상술한 실시예 및 첨부한 도면에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자의 관점에서 다양한 수정 및 변형이 가능할 것이다. 따라서 본 발명의 범위는 본 명세서의 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.

101, 101a: 증폭부 201: 입력 바이어스부
301: 피드백 게인부 M11: 제1 트랜지스터
M12: 제2 트랜지스터 C21, C31, C32, Cpad, Cmic: 커패시터,
Rin, R11, R31: 저항 D21-D24: 다이오드

Claims (11)

1. 입력단과 출력단 사이에 연결되어 있는 증폭부;
   상기 출력단에 입력 단자가 연결되어 있고 상기 증폭부의 입력 단자에 출력단자가 연결되어 있고, 설정 크기 이상의 신호가 입력되면 정전기 방전 기능을 수행하고, 상기 증폭부의 입력 단자로 바이어스 전압을 인가하는 입력 바이어스부; 및
   상기 출력단과 상기 입력단에 연결되어 상기 증폭부의 게인을 설정하는 피드백 게인부
   를 포함하고,
   상기 입력 바이어스부는,
   출력단에 일측이 연결되어 있는 피드백(Feedback) 커패시터;
   상기 피드백 커패시터의 타측과 상기 증폭부의 입력 단자에 사이에 역병렬로 연결되어 있는 제1 및 제2 다이오드; 및
   상기 피드백 커패시터의 타측과 접지 사이에 역병렬로 연결되어 있고 상기 정전기 방전 기능을 수행하는 제3 및 제4 다이오드를 포함하는 전치 증폭장치.
2. 삭제
3. 제1 항에 있어서,
   상기 제1 내지 제4 다이오드는 PMOS 트랜지스터로 이루어져 있는 전치 증폭장치.
4. 제1 항에 있어서,
   상기 제1 내지 제4 다이오드는 NPN BJT(Bipolar Junction Transistor)로 이루어져 있는 전치 증폭장치.
5. 입력단과 출력단 사이에 연결되어 있는 증폭부;
   상기 출력단에 입력 단자가 연결되어 있고 상기 증폭부의 입력 단자에 출력단자가 연결되어 있고, 설정 크기 이상의 신호가 입력되면 정전기 방전 기능을 수행하고, 상기 증폭부의 입력 단자로 바이어스 전압을 인가하는 입력 바이어스부; 및
   상기 출력단과 상기 입력단에 연결되어 상기 증폭부의 게인을 설정하는 피드백 게인부
   를 포함하고,
   상기 피드백 게인부는,
   출력단과 접지 사이에 직렬로 연결되어 있는 제1 및 제2 커패시터;
   제1 및 제2 커패시터의 공통단에 일측이 연결되어 있는 저항;
   저항의 타측과 접지 사이에 연결되어 있는 제3 커패시터; 및
   상기 제3 커패시터의 타측과 입력단 사이에 연결되어 있는 제4 커패시터
   를 포함하는 전치 증폭장치.
6. 제5 항에 있어서,
   상기 제4 커패시터는 상기 피드백 게인부에 연결되어 있는 마이크로폰에 의해 형성되는 커패시터인 전치 증폭장치.
7. 제6 항에 있어서,
   상기 제3 커패시터는 상기 마이크로폰과 상기 피드백 게인부를 연결하는 연결 패드의 부유 커패시터인 전치 증폭장치.
8. 제1 항 또는 제5 항에 있어서,
   상기 입력단과 상기 증폭부의 입력 단자 사이에 위치하는 저항
   을 더 포함하고,
   상기 입력 바이어스부의 출력 단자는 상기 저항과 상기 증폭부의 입력 단자 사이에 연결되는 전치 증폭장치.
9. 제1 항 또는 제5 항에 있어서,
   상기 증폭부는 소스 팔로워(Source Follower)인 전치 증폭장치.
10. 제9 항에 있어서,
    상기 증폭부는,
    상기 입력 바이어스부의 출력 단자에 제어 단자가 연결되어 있는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력단자와 접지 사이에 연결되어 있는 저항; 및
    전원에 소스(Source)단자가 연결되어 있고, 상기 제1 트랜지스터의 입력 단자와 출력단에 출력단자가 연결되어 있는 제2 트랜지스터
    를 포함하는 전치 증폭장치.
11. 제9 항에 있어서,
    상기 증폭부는,
    상기 입력 바이어스부의 출력 단자에 제어 단자가 연결되어 있는 제1 트랜지스터;
    상기 제1 트랜지스터의 출력단자와 접지 사이에 연결되어 있는 제1 저항;
    전원에 소스(Source) 단자가 연결되어 있고, 상기 제1 트랜지스터의 입력 단자와 출력단에 출력단자가 연결되어 있는 제2 트랜지스터;
    상기 제2 트랜지스터의 게이트 단자에 일측이 연결되어 있는 제2 저항;
    상기 제2 저항의 타측에 일측이 연결되어 있는 커패시터; 및
    상기 커패시터의 타측에 입력단자가 연결되어 있고 제2 트랜지스터의 제어 단자에 출력 단자가 연결되어 있는 증폭기
    를 포함하는 전치 증폭장치.

Images