KR102356952B1 - 실리콘 질화물 스페이서 에칭 동안 에칭 선택도를 향상시키기 위한 방법 - Google Patents

실리콘 질화물 스페이서 에칭 동안 에칭 선택도를 향상시키기 위한 방법 Download PDF

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Abstract

본 명세서의 기법들은 재료들 사이에서 에칭 선택도를 증가시키기 위한 방법들을 포함한다. 본 명세서의 기법들은 실리콘 질화물(SiN) 스페이서 및 실리콘(예컨대, 다결정질 실리콘)의 에칭 및 산화의 주기적 프로세스를 포함한다. 이 기법은 실리콘 질화물이 측벽들로부터 에칭되는 동안, 실리콘이 에칭되거나 손상될 확률이 적도록, 실리콘에 대한 선택도를 증가시킬 수 있다. 본 명세서에 개시된 바와 같은 기법들 및 케미스트리들은 실리콘 질화물에 비해 실리콘 산화물 및 실리코에 대해 더 선택적일 수 있다. 산화 단계는 질화물 표면들 상에 형성된 임의의 산화물 막에 비해 더 두꺼운 산화물 보호 막을 실리콘 표면들 상에 생성한다. 이로써, 본 명세서의 기법들은 실리콘 질화물 및 실리콘 질화물 스페이서 재료들의 더 우수한 제어를 가능하게 한다.

Description

실리콘 질화물 스페이서 에칭 동안 에칭 선택도를 향상시키기 위한 방법{METHOD TO IMPROVE ETCH SELECTIVITY DURING SILICON NITRIDE SPACER ETCH}
이 개시물은 에칭 및 성막 프로세스들을 통한 제조를 포함하는, 반도체 디바이스 내의 피쳐들의 제조에 관련된다.
반도체 디바이스들의 제조는 반도체 기판 또는 다른 기판 상의 피쳐들을 형성하는 복수 단계 프로세스이다. 단계들은 재료 성장, 패터닝, 도핑, 성막, 에칭, 금속화, 평탄화 등을 포함할 수 있다. 기판 상에 형성된 피쳐들은 다양한 트랜지스터들을 포함할 수 있다. 트랜지스터들은 평면형 또는 비평면형일 수 있으며, 또한 단일 게이트 또는 복수 게이트를 가질 수 있다. 비평면형 트랜지스터들(종종 3D 트랜지스터들로서 지칭됨)은 특히 FinFET(fin field effect transistor)을 포함한다. 그러한 비평면형 트랜지스터들은 통상적으로 소스와 드레인 사이의 채널로서 기능하는 수직으로 지향된 또는 상승된(raised) 핀을 포함한다. 게이트는 또한 수직으로 배향되거나, 핀 위에(핀의 상단 상에 그리고 핀 측벽들 주위에) 위치된다. 그러한 비평면형 트랜지스터들은 복수의 핀들 및/또는 복수의 게이트들을 가질 수 있다. 비평면형 피쳐들의 상대적 높이들이 대개 평면형 트랜지스터들의 상대적 높이들보다 더 크기는 하지만, 평면형 트랜지스터들은 또한 연관된 높이들을 갖는다.
반도체 디바이스들의 제조는 비평면형 트랜지스터들 상의 피쳐들을 포함하는, 주어진 피쳐 설계를 구성하는 것을 돕기 위한 스페이서 및/또는 더미 재료들의 성막을 흔히 포함한다. 측벽 스페이서들은 흔히 향상된 게이트 기능성을 위해 비평면형 트랜지스터들 상에 지정된다. 트랜지스터 게이트의 치수들이 계속해서 수축함에 따라, 소스/드레인(S/D)의 게이트와 패싯(facet) 사이 뿐 아니라 게이트와 콘택 사이의 프린지 캐패시턴스(fringe capacitance)는 증가하였다. 프린지 캐패시턴스의 이러한 증가에 대응하기 위하여, 로우-k(low-k) 유전체 재료들은 스페이서 재료로서 구현되었다. 스페이서의 성공은 스페이서 에칭 프로세스에 의해 영향을 받는데, 이는 스페이서 커버리지 뿐 아니라 스페이서의 유전 상수에도 영향을 줄 수 있다.
트랜지스터 게이트의 제조 동안에, 스페이서 재료는 트랜지스터 게이트 및 다른 구조물들에 (예컨대, 원자층 증착에 의해) 컨포멀하게 도포되고, 그 후 트랜지스터 게이트의 측벽 상에 측벽 스페이서를 형성하기 위하여 부분적으로 제거된다. 이러한 부분적인 제거 단계는 게이트 상에 또는 게이트 측벽들 상에 스페이서 재료를 남겨두면서 다른 구조물들로부터 스페이서 재료를 제거하는 것을 명시한다. 그러한 부분적인 제거는 통상적으로 하나 이상의 에칭 프로세스들을 사용하여 실행되나, 스페이서 재료의 두께들 뿐 아니라 동시에 에칭되는 피쳐들의 상이한 높이들로 인하여 도전과제일 수 있다.
상이한 높이들의 피쳐들을 갖는 것은, 몇몇 위치들에 있는 몇몇 스페이서 재료가 다른 위치들에 있는 스페이서 재료보다 더 빠르게 아래 놓인 재료까지 에칭 쓰루될 것임을 의미한다. 또한, 주어진 기판에 부딪치는 에천트들의 통상적으로 이방성의 방향으로 인해, 수직 표면들 상의 스페이서 재료가 실질적으로 더 긴 에칭 프로세싱 시간을 요구하면서, 스페이서 재료는 수평 표면들로부터 더욱 빠르게 에칭(클리어)된다. 아래놓인 수평 표면들이 비교적 긴 기간 동안 노출되고, 수직으로 배향된 스페이서 재료가 제거되면, 주어진 에칭 프로세스는 아래 놓인 재료를 손상시키거나 에칭하지 않도록 고도로 선택적이어야 한다. 하나의 공통적 예시에서, 스페이서 재료는 핀들 자체를 손상시키거나 에칭하지 않고 핀들 주위로부터 선택적으로 제거될 필요가 있다. 핀들 주위로부터 컨포멀한 막을 제거하는 것은 그들의 영역들 내에 실리콘 탄화물 및 실리콘 게르마늄을 성장시키기 위한 준비일 수 있다. 컨포멀한 막 전부가 핀들 주위로부터 제거되지 않으면, 원하는 전기적 성능이 달성되지 않을 수 있다.
비평면형 제조 방식에서, 선택도 요건들은 매우 도전적인데, 이는 핀-측벽들로부터 스페이서 재료를 클리어하는데 필요한 오버 에칭량 또는 지속기간들이 평면형 방식들의 에치에 비해 매우 길기 때문이다. 이러한 오버 에칭량은 평면형 트랜지스터들을 이용한 대략 20-30%의 오버 에칭 시간들에 비해 150% 내지 200%의 오버 에칭 시간일 수 있다. 컨포멀한 막은 핀을 에칭(또는 실질적으로 막을 에칭)하지 않고 제거될 필요가 있다. 그러나 그러한 긴 오버 에칭 시간들이 통상적으로 필요한 경우, 핀을 손상시키거나 에칭하는 것을 방지하는 것은 어렵다.
본 명세서의 기법들은 재료들 사이에서 에칭 선택도를 증가시키기 위한 방법들을 포함한다. 본 명세서의 기법들은 실리콘 질화물(SiN) 스페이서 및 실리콘(예컨대, 다결정질 실리콘)의 산화 및 에칭의 주기적 프로세스를 포함한다. 이 기법은 실리콘 질화물이 측벽들로부터 에칭되는 동안 실리콘이 에칭되거나 손상될 확률이 적도록, 실리콘에 대한 선택도를 증가시킬 수 있다. 본 명세서에 개시된 바와 같은 기법들 및 케미스트리들은 실리콘 질화물에 비해 실리콘 산화물 및 실리콘에 대해 더 선택적일 수 있다. 산화 단계는 질화물 표면들 상에 형성되는 임의의 산화물 막에 비해 더 두꺼운 산화물 보호 막을 실리콘 표면들 상에 생성한다. 이로써, 본 명세서의 기법들은 실리콘 질화물 및 실리콘 질화물 스페이서 재료들의 더 우수한 제거를 가능하게 한다.
일 실시예는 기판 상의 피쳐들의 에칭 방법을 포함한다. 이 방법은 플라즈마 프로세싱 챔버의 기판 홀더 상에 기판을 위치시키는 단계를 포함한다. 기판은 기판 상의 구조물들을 커버하는 실리콘 질화물 막을 갖는다. 제1 프로세스 가스 혼합물은 플라즈마 프로세싱 시스템 내로 유동된다. 제1 프로세스 가스 혼합물은 할로겐-함유 가스를 포함한다. 제2 프로세스 가스 혼합물은 플라즈마 프로세싱 시스템 내로 유동된다. 제2 프로세스 가스 혼합물은 산소-함유 가스를 포함한다. 제1 프로세스 가스 혼합물 및 제2 프로세스 가스 혼합물을 사용하여 플라즈마가 생성되고 유지된다. 할로겐-함유 가스 대 산소-함유 가스의 가스 유량비가 제1 가스 비와 제2 가스 비 사이에서 변동하도록, 제1 프로세스 가스 혼합물의 유량 및/또는 제2 프로세스 가스 혼합물의 유량이 변경된다. 플라즈마의 생성물들은 기판을 향해 이방성으로 지향된다. 따라서, SiN(실리콘 질화물)과 실리콘 사이의 선택도는 향상된다.
물론, 본 명세서에 설명된 것과 같은 상이한 단계들에 대한 논의의 순서는 명료성을 목적으로 제시되었다. 일반적으로, 이들 단계들은 임의의 적절한 순서로 수행될 수 있다. 부가적으로, 본 명세서의 상이한 피쳐들, 기법들, 구성들 등 각각은 이 개시물의 상이한 위치들에서 논의될 수 있으나, 개념들 각각은 서로 독립적으로 또는 서로 결합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 여러 상이한 방식들로 구현되고 보여질 수 있다.
이 요약 섹션이 본 개시물 또는 청구되는 발명의 모든 실시예 및/또는 점증적으로 신규한 양상을 나타내는 것은 아님을 유념한다. 그 대신에, 이 요약은 단지 상이한 실시예들 및 종래 기법들에 대한 신규성의 대응 포인트들에 대한 1차적 논의를 제공한다. 발명 및 실시예들의 부가적인 세부사항들 및/또는 가능한 관점들을 위해, 독자는 하기에서 추가로 논의되는 바와 같은 본 개시물의 상세한 설명 섹션 및 대응 도면들에 주의를 기울일 것이다.
발명 및 발명의 수반되는 장점들 중 다수의 것의 다양한 실시예들에 대한 더욱 완전한 이해는 첨부 도면과 함께 고려되는 하기의 상세한 설명을 참고로 하여 쉽게 명백해질 것이다. 도면들은 반드시 축적에 따라 도시되지는 않으며, 대신에 피쳐들, 원리들 및 개념들을 예시하는 데 역점을 두었다.
도 1은 다양한 기판들 상의 보호 층 성장의 개략적 단면도이다.
도 2는 본 명세서에 개시된 실시예들에 따른 에칭 기법을 예시하는 그래프이다.
도 3은 본 명세서에 설명된 바와 같은 예시적인 방법의 흐름도이다.
도 4는 상대 산소량에 기반한 다양한 재료들의 에칭 선택도들을 예시하는 그래프이다.
도 5는 본 명세서에 개시된 바와 같은 방법들을 구현하기 위한 플라즈마 프로세싱 시스템의 개략적 도면이다.
도 6은 컨포멀한 막을 갖는 비평면형 트랜지스터의 투시도이다.
도 7은 부분적으로 에칭된 컨포멀한 막을 갖는 비평면형 트랜지스터의 투시도이다.
본 명세서의 기법들은 재료들 사이에서 에칭 선택도를 증가시키기 위한 방법들을 포함한다. 본 명세서의 기법들은 실리콘 질화물(SiN) 스페이서 및 실리콘(예컨대, 다결정질 실리콘)의 에칭 및 산화의 주기적 프로세스를 포함한다. 이 기법은 실리콘 질화물이 측벽들 및 다른 표면들로부터 에칭되는 동안 실리콘이 에칭되거나 손상될 확률이 낮도록, 실리콘에 대한 선택도를 증가시킬 수 있다. 본 명세서에 개시된 바와 같은 기법들 및 케미스트리들은 실리콘 질화물에 비해 실리콘 산화물 및 실리콘에 대해 더 선택적일 수 있다. 산화 단계는 질화물 표면들 상에 형성되는 임의의 산화물 막에 비해 더 두꺼운 산화물 보호 막을 실리콘 표면들 상에 생성한다. 이로써, 본 명세서의 기법들은 실리콘 질화물 및 실리콘 질화물 스페이서 재료들의 더 우수한 제거를 가능하게 한다.
실리콘 질화물의 향상된 제거는 실리콘 재료(결정질 실리콘)가 실리콘 질화물의 산화에 비해 더 빠르고 및/또는 더 두꺼운 레이트로 산화된다는 본 명세서의 발견들에 적어도 부분적으로 기반하여 가능해진다. 따라서, 본 명세서의 방법들은 스페이서 재료의 일부의 에칭 프로세스에 후속하는 비교적 짧은 산화 단계, 그 후 스페이서 재료의 후속 부분의 에칭으로 되돌아가는 단계를 포함한다. 이러한 에칭-산화 사이클은 주어진 구조물 주변으로부터 컨포멀한 스페이서 재료를 제거하는 것과 같은 설계 사양을 충족시킬 때까지 반복될 수 있다. 다시 말해, 에칭 활동 기간들에 이은 보호 기간들이 순환된다. 본 명세서의 그러한 방법들 및 발견들의 결과는, 종래의 프로세스들에 비해 더 많은 핀 재료가 남아있는 커버되지 않은 핀 구조물들 뿐 아니라 더 우수한 에칭 선택도를 포함할 수 있다.
도 1은 보호 층을 수용하는 재료들의 단면의 개략적 예이다. 예를 들어, 재료(110)는 폴리실리콘 또는 실리콘으로 흔히 지칭되는 다결정질 실리콘을 포함할 수 있다. 재료(115)는 다양한 마이크로제조 기법들로 스페이서 재료로서 흔히 사용되는 실리콘 질화물을 포함할 수 있다. 주어진 플라즈마 프로세싱 시스템의 유사한 또는 동일한 조건들 하에서, 보호 층(121)은 2개 재료들 모두 상에 형성된다. 그러나 보호 층(121)은 실리콘 질화물 재료 상의 형성에 비해 더 빠른 레이트로 또는 더 두꺼운 두께로 실리콘 재료 상에 형성된다. 보호 층은 통상적으로 불화 실리콘 산화물(SiOF)인 산화물 층일 수 있다. 보호 층(121)의 이러한 상이한 두께는 주어진 에칭 기간 또는 단계 동안에, 실리콘 재료를 커버하는 보호 층이 더 느린 레이트로 제거(에칭 제거)되어 더 긴 지속기간 동안 실리콘 재료를 보호하면서, 질화물 재료를 커버하는 보호 층은 빠르게 제거될 것임을 의미한다.
실리콘 질화물과 실리콘 사이의 향상된 에칭 선택도는 할로겐-함유 케미스트리 또는 산소 함유 케미스트리 중 어느 하나의 가스 펄싱(gas pulsing)을 사용하여 달성될 수 있어, 대응 플라즈마의 상대적 산소량이 비교적 더 적은 산소량과 비교적 더 많은 산소량 사이에서 변동할 수 있다. 플라즈마를 생성하고 공급하는데 사용하기 위한 하나의 예시적 케미스트리는 CH3F, 산소 및 하나 이상의 캐리어 가스들을 포함할 수 있다. 에칭 기법들은 기판 처리 프로세스의 에칭 기간 또는 위상과 기판 처리 프로세스의 산화 기간 또는 위상 사이에서의 스위칭을 포함할 수 있다. 산화로 라벨붙여진 위상 동안에, SiOF 층 또는 막은 노출된 질화물 재료 표면들 상의 임의의 형성에 비하여, 노출된 실리콘 재료 상에 더욱 쉽게 형성된다. 따라서, 질화물 표면들에 비해 실리콘 표면들 상에 더 두꺼운 SiOF 옥시-플루오로카본(oxy-fluorocarbon) 층/막이 형성된다. 통상적으로 (에칭 위상에 비해) 더 짧은 산화 위상 이후, 질화물을 커버하는 불소-함유 산화물 막을 에칭 쓰루하고, 그 후 질화물 재료 자체를 더 계속해서 에칭하는 에칭 단계가 계속될 수 있다. 그러한 불소-함유 산화물 막은 그 후 본 명세서에 개시된 바와 같은 주기적 에칭 프로세스의 에칭 위상들 동안에 실리콘 표면들을 더 잘 보호할 수 있다. 예를 들어, 불소-함유 산화물 막은 주어진 에칭 레이트의 적어도 일부 동안에 실리콘을 보호하기에 충분히 두꺼운 채로 남아있을 수 있다. 몇몇 실시예들에서, 산화물 막은 산화물 막의 적어도 일부가 주어진 에칭 위상의 지속기간 전반에 걸쳐 실리콘 표면들 상에 남아있을 정도로 충분히 두꺼울 수 있다. 다른 실시예들에서, 산화물 막은 에칭 위상의 일부 동안 실리콘 표면들을 보호하고, 그 후 실리콘 재료는 에칭 위상의 나머지 지속기간에 노출된다. 주어진 에칭 케미스트리는 통상적으로 실리콘 질화물 및 실리콘 산화물 뿐 아니라 실리콘 질화물과 실리콘 사이에 에칭 선택도를 선천적으로 제공하도록 선택되나, 이러한 에칭 선택도는 통상적으로 완벽하지 않다. 산화물 막 보호가 - 주어진 에칭 위상의 적어도 일부 동안 - 이용가능하게 함으로써, 전체 에칭 선택도는 향상될 수 있다.
주어진 플라즈마 프로세싱 시스템의 능력들 및/또는 주어진 마이크로제조 프로세스의 설계 사양들은 실제 유량들, 유동 시간들 및 다른 에칭 파라미터들에 영향을 줄 수 있다. 비제한적 예로서, 주어진 에칭 프로세스는 40 mT의 압력, 1200 MW의 전력, 70 W의 바이어스 전력으로 플라즈마 프로세싱 시스템에서, 그리고 프로세싱 시스템을 약 섭씨 80도에서 유지하여 실행될 수 있다. 이제 도 2를 참고하여, 예시적인 케미스트리는 110 sccm(standard cubic centimeters)의 아르곤, 55 sccm의 CH3F를 포함할 수 있으며, 33 sccm과 55 sccm 사이에서 변동하는 O2를 가질 수 있다. 따라서, 방법들은 주어진 기판 위에 플라즈마 프로세싱 공간 내로 공급되는 산소량을 변동시키는 단계를 포함할 수 있다. 이들 유량들은 단지 예시적인 것이며, 플라즈마 프로세싱 시스템의 사이즈 및/또는 프로세싱되는 주어진 기판의 사이즈에 기반하여 변화할 수 있음을 유념한다. 상대적 산소량에 영향을 미치는 것인 산소의 유량의 증가 및 감소에 의하여 달성될 수 있다. 대안적으로, 상대적인 산소량(산소의 비율)은 대응 플라즈마 프로세싱 시스템 내에 다른 에칭 케미스트리들의 증가 및 감소에 의하여 영향을 받을 수 있다.
도 4는 실리콘 질화물 대 다결정질 실리콘의 에칭 선택도 비율, 및 55 sccm의 예시적 CH3F 유량을 갖는 실리콘 질화물 대 실리콘 산화물의 에칭 비율을 예시하는 그래프이다. 그래프의 중앙 부분 주변에서, O2는 33 sccm 쯤으로 유동하고, 종래의 에칭 선택도는 그것의 최대 포인트에 있다는 것을 유념한다. 산소의 비율이 증가(그리고 더 높은 유량으로 유지됨)에 따라, 산화 체제 섹션에서 볼 수 있는 바와 같이, 에칭 선택도는 극적으로 떨어지고, 에칭 진행은 저지된다. 그래프의 다른 측에서, 산소 유량이 이러한 특정 CH3F 유량에 대해 30 sccm 아래로 떨어지는 경우, 에칭 선택도를 저하시키고 또한 에칭 진행을 늦추는 더욱 탄소-기반의 폴리머 성막이 발생한다. 산소가 30 중반 sccm 으로 유동하는 경우, 실리콘 질화물은 실리콘 에칭 레이트보다 10배 더 빠른 레이트로 에칭되므로, 10.2:1의 에칭 선택도가 달성될 수 있다. 명세서의 기법들로, 주기적으로 산소 유동을 증가시키고 그 후 기준선 유량으로 산소 유동을 리턴시킴으로써, 에칭 선택도들은 12.2로 향상될 수 있다. 유사하게, 질화물 대 산화물 선택도는 약 7.4:1의 비율로부터 약 9.7:1의 비율로 향상될 수 있다. 비제한적 예로서, 33 sccm의 O2가 대략 5초 동안 유동될 수 있고, 후속하여 대략 2초 동안 O2 유동을 55 sccm으로 증가시키며, 그 후 33 sccm으로 O2 유동을 리턴시킬 수 있다. 다른 실시예들에서, 증가된 산소 유동은 매 3초의 에칭 시간 당 1초, 매 10초 에칭 시간 당 1초 등일 수 있다. 증가된 증가된 O2 유량은 처리되는 특정 웨이퍼에 기반할 수 있다. 이러한 특정 예시에 대해, O2 유동은 45 sccm과 65 sccm 사이의 값을 갖도록 또는 다른 방식으로 선택될 수 있다. 따라서, 유량들은 다양한 스텝 포인트(step point)들을 사용할 수 있으며, 사이클 시간들 및 펄스 지속기간들은 변경가능할 수 있다. 유량들은 플라즈마 프로세싱 시스템의 주어진 사이즈에 기반할 수 있음에 유념한다. 몇몇 실시예들에서, 유량들은 사이즈에 독립적일 수 있다. 따라서, 예시적인 유량들은 에칭 위상 동안 약 1.5:1의 할로겐-함유 가스 대 산소 가스 비율 및 뒤이어 산화 위상 동안 약 1:1의 가스 비율을 포함할 수 있다. 펄싱 방식들은 그래디언트형(gradient) 변화 또는 급작스런 변화(사인파 또는 구형파)로서 구현될 수 있다. 이러한 현저한 에칭 선택도 향상은 예를 들어, 오버 에칭 프로세스들 동안의 더 우수한 에칭 선택도를 의미한다.
예컨대 비평면형 트랜지스터 구조물들을 위한 주어진 마이크로제조 기법에서, 다른 재료들의 표면들은 노출될 수 있다. 예를 들어, 핀 구조물들 아래에 놓이는 실리콘 산화물(매립형 산화물)을 갖는 것이 일반적이다. 이것은 실리콘 질화물을 에칭하는데 사용되는 주어진 케미스트리가 실리콘 및 실리콘 산화물 모두에 대해 선택적일 필요가 있음을 의미한다. 도 4에 도시된 바와 같이, 실리콘 질화물과 실리콘 산화물 사이에 현존하는 에칭 선택도가 있다. 따라서, 본 명세서에 설명된 에칭 선택도 향상은 실리콘으로 제한되지 않으나, 실리콘 산화물 재료들에 이롭다. 핀 구조물들 아래에 놓이는 산화물 재료들의 무결성을 유지시키는 것은 핀들 주위의 실리콘 탄화물 또는 실리콘 게르마늄의 성장과 같은 후속 프로세스들에 대해 이로울 수 있다. 몇몇 실시예들에서, 실리콘 산화물 상에 형성되는 불소-포함 산화물 막은 실리콘 재료 상에 형성되는 것만큼 두껍지 않을 수 있다.
이제 도 3을 참고하여, 본 명세서의 실시예들은 기판 상에 피쳐들을 에칭하는 방법들을 포함할 수 있다. 단계(310)에서, 기판은 플라즈마 프로세싱 챔버 내의 기판 홀더 상에 위치된다. 예를 들어, 반도체 웨이퍼는 플라즈마 프로세싱 챔버 내에 위치될 수 있다. 플라즈마 프로세싱 챔버들의 다양한 타입들이 공지되며, 본 명세서의 방법들과 함께 사용될 수 있다. 기판은 실리콘 질화물 막 또는 기판 상의 구조물들을 커버하는 다른 막을 포함한다. 실리콘 질화물은 핀 및 게이트 구조물들과 같은 상이한 높이들의 구조물들을 포함하는 기판 상의 구조물들을 컨포멀하게 커버할 수 있다. 실리콘 질화물 스페이서 재료는 원자 층 증착 프로세스들 또는 다른 성막 기법들을 사용하여 성막될 수 있다.
단계(320)에서, 제1 프로세스 가스 혼합물이 플라즈마 프로세싱 시스템 내로 유동된다. 제1 프로세스 가스 혼합물은 할로겐-함유 가스를 포함한다. 이 할로겐-함유 가스는 하이드로플루오로카본을 포함할 수 있다. 몇몇 실시예들에서, 하이드로플루오로카본 가스는 CxHyFz로서 표현될 수 있으며, 여기서 X, Y 및 Z는 0이 아니다. 다른 실시예들에서, 하이드로플루오로카본 가스는 CH3F일 수 있다. 이 가스 혼합물은 중앙 및/또는 에지 유동과 같은 다양한 유동 방식들, 또는 샤워헤드 분배를 통해 플라즈마 프로세싱 시스템 내로 유동될 수 있다.
단계(330)에서, 제2 프로세스 가스 혼합물은 플라즈마 프로세싱 시스템 내로 유동된다. 제2 프로세스 가스 혼합물은 산소-함유 가스를 포함한다. 예를 들어, 산소-함유 가스는 O2를 포함할 수 있다. 실시예들은 아르곤 또는 헬륨과 같은 하나 이상의 캐리어 가스들을 또한 포함할 수 있다.
단계(340)에서, 플라즈마가 생성되는 재료들로서 제1 프로세스 가스 혼합물 및 제2 프로세스 가스 혼합물을 사용하여 플라즈마가 점화되고 유지된다. 플라즈마는 예를 들어, 프로세스 가스들에 에너지를 공급하기 위하여 플라즈마 프로세싱 시스템에 무선주파수 전력을 결합함으로써 유지될 수 있다.
단계(350)에서, 할로겐-함유 가스 대 산소-함유 가스의 가스 유량비가 제1 가스 비와 제2 가스 비 사이에서 변동하도록 제1 프로세스 가스 혼합물의 유량 또는 제2 프로세스 가스 혼합물의 유량이 변경된다. 다시 말해, 프로세스 가스 혼합물들 중 어느 하나가 펄싱될 수 있으며, 그 후 프로세스 가스 혼합물의 유량은 더 적은 유량과 더 큰 유량 사이에서 변화한다. 특정 예로서, 산소-함유 가스의 유량은 주어진 에칭 프로세스의 지속기간 동안 주기적으로 증가되고 감소될 수 있다. 프로세스 가스 혼합물들 중 하나의 유량의 증가 및 감소는 할로겐-함유 가스 대 산소-함유 가스의 유량비에 영향을 미친다. 따라서, 질화물 대 실리콘의 결과적인 에칭 선택도가 11:1보다 크고, 심지어 12:1보다도 클 수 있도록, 유량은 변화될 수 있다. 몇몇 예시적인 실시예들에서, 주어진 가스 유량비 값은 대략 1.5:1의 비 값과 1:1의 비 값 사이에서 변동할 수 있다.
다른 실시예에서, 가스 유량비를 변경하는 것은, 할로겐-함유 가스 유동의 sccm (standard cubic centimeters per minute) 값이 산소-함유 가스 유동의 sccm 값보다 더 큰 에칭 기간, 및 그 후 후속되는 할로겐-함유 가스 유동의 sccm 값이 산소-함유 가스 유동의 sccm 값과 대략 동일한 산화 기간을 갖는 것을 포함한다. 산화 기간 동안의 산소-함유 가스 유동의 sccm 값은 불소-함유 실리콘 산화물의 층이 노출된 실리콘 표면들 상에 형성되게 하기에 충분한 유량의 증가를 가질 수 있다. 다른 실시예에서, 산화 기간은 에칭 기간 동안 실리콘 표면들을 보호하기에 충분한 두께를 갖는 SiOF 층을 노출된 실리콘 표면들 상에 형성하기에 충분한 지속기간을 가지며, 여기서 산화 기간은 에칭 기간 동안 질화물 표면들을 보호하기에 충분한 두께를 갖는 SiOF 층을 노출된 실리콘 질화물 표면들 상에 형성하는 특정 지속기간 미만이다. 다시 말해, 산화 기간은 산화물 막이 실리콘 표면들 상에 형성되는 것을 가능하게 하나, 산화물 막이 후속 에칭을 방지하거나 중지시킬 두께로 실리콘 질화물 표면들 상에 형성되도록 허용하지 않기 위하여 미리 결정된 지속기간으로 설정될 수 있다. SiOF는 실리콘 질화물 표면들에 비해 실리콘 표면들 상에서 훨씬 더 큰 레이트로 형성될 수 있다. 산화 기간의 지속기간은 구조물 사이즈, 임계 치수들 및 플라즈마 프로세싱 파라미터들에 좌우될 수 있다. 몇몇 예시적 에칭 시퀀스들에서, 산화 기간은 각각의 대응 에칭 위상의 지속기간의 1/3, 1/5, 1/10일 수 있다.
단계(360)에서, 이온 종과 같은 플라즈마의 생성물들은 기판을 향해 이방성으로 지향된다. 이것은 플라즈마 프로세싱 시스템의 기판 홀더의 하부 전극에 바이어스 전력을 결합함으로써 달성될 수 있다. 그러한 에칭 기법은 FinFET 디바이스의 게이트 측벽 구조물들의 적어도 일부 상에 실리콘 질화물을 남기고, 핀 구조물들과 같은 다양한 기판 구조물들의 실리콘 질화물 측벽들을 제거할 때까지, 계속될 수 있다.
이제 도 6을 참고하여, 종래의 FinFET(Fin Field Effect Transistor) 디바이스(100)의 세그먼트의 투시도가 보여진다. 이러한 특정 FinFET 디바이스들은 아래 놓인 기판(105) 상의 게이트(150) 및 핀들(160)을 보여준다. 트랜지스터 게이트를 제조할 때, 스페이서 재료가 트랜지스터 게이트에 컨포멀하게 도포되고, 그 후 트랜지스터 게이트의 측벽 상에 측벽 스페이서를 형성하도록 부분적으로 제거되나, 핀들 주변으로부터는 완전히 제거된다. 통상적으로, 실리콘 질화물이 핀 구조물들 주위를 에칭하는 실리콘 질화물과 동일한 레이트로 수직으로 에칭됨에 따라, 게이트 스페이서 재료의 풀 다운(pull down)이 존재할 것이다. 게이트 스페이서의 충분한 높이가 유지될 수 있는데, 이는 게이트 구조물들과 핀 구조물들 사이의 높이 차로 인한 것일 뿐 아니라, 게이트들의 높이를 연장시키고, 제조 동안 게이트 구조물들 자체에 보호를 제공하고, 및/또는 스페이서 풀 다운이 용인되는 희생 세그먼트를 제공하는데 사용된 하나 이상의 캡 재료들 또는 마스크들 때문이다. 따라서, 예시적인 에칭 프로세스들은 게이트들 상에 수직 스페이서 재료의 일부를 남기면서, 핀들로부터 모든 수직 스페이서 재료를 클리어시키는 것을 목표로 한다.
명백한 바와 같이, 제거하려는 컨포멀한 재료의 양은 주어진 FinFET 디바이스의 상대 높이들에 좌우될 수 있다. 하나의 비제한적 예시에서, 오버 에칭 단계는 제거될 필요가 있는 주어진 트랜지스터의 핀들 상의 수직으로 배향된 컨포멀한 막의 대략 25-40 나노미터를 제거할 필요가 있을 수 있다. 핀들 사이의 표면들 뿐 아니라 핀들의 상단들을 포함하는 수평 표면들로부터 컨포멀한 막을 제거하는 것은 비교적 빠를 수 있는데, 이는 컨포멀한 막(이방성 에칭 방향에 비해)이 단지 수 나노미터 두께일 수 있기 때문이다. 따라서, 수평 표면들은 매우 빠르게 클리어되고, 그 후 핀들의 측벽들로부터 컨포멀한 막 재료를 클리어시키는데 사용되는 메인 에칭 및/또는 오버 에칭 프로세스의 지속기간 동안 에천트들에 노출된다. 도 7은 본 명세서에 개시된 바와 같이 주기적 펄스형 에칭-산화 시퀀스를 완료한 이후에 FinFET 디바이스(100)를 묘사하는 예시적 결과를 보여준다. 게이트(150)의 수직 표면들 상에 컨포멀한 측벽 스페이서를 남기면서, 핀들(160) 주변으로부터 컨포멀한 스페이서 재료가 제거되었음에 유념한다.
종래의 플라즈마 프로세싱 시스템들의 하나 이상의 타입들은 본 명세서에 개시된 방법들을 실행하기 위하여 사용될 수 있다. 도 5는 본 명세서에 개시된 방법들과 함께 사용될 수 있는 예시적인 플라즈마 프로세싱 시스템의 개략도를 보여준다. 플라즈마 프로세싱 시스템(500)은 상기 식별된 프로세스 컨디션을 수행하도록 구성되며, 플라즈마 프로세싱 챔버(510), 프로세싱될 기판(525)이 부착되는 기판 홀더(520), 및 진공 펌핑 시스템(550)을 포함한다. 기판(525)은 반도체 기판, 웨이퍼, 평판 디스플레이, 또는 액정 디스플레이일 수 있다. 플라즈마 프로세싱 챔버(510)는 기판(525)의 표면 인근에 플라즈마 프로세싱 영역(545) 내의 플라즈마의 생성을 용이하게 하도록 구성될 수 있다. 이온화 가스 또는 프로세스 가스들의 혼합물이 가스 분배 시스템(540)을 통해 도입된다. 주어진 프로세스 가스의 유동을 위해, 프로세스 압력은 진공 펌핑 시스템(550)을 사용하여 조정된다. 미리 결정된 재료들의 프로세스에 특정된 재료들을 생성하고, 및/또는 기판(525)의 노출된 표면들로부터의 재료의 제거를 돕는데 플라즈마가 이용될 수 있다. 플라즈마 프로세싱 시스템(500)은 200 mm 기판, 300 mm 기판들, 450 mm 또는 그보다 큰 기판들과 같은 임의의 원하는 사이즈의 기판을 프로세싱하도록 구성될 수 있다.
기판(525)은 기계적 클램핑 시스템 또는 전기적 클램핑 시스템(예를 들어, 전자기 클램핑 시스템)과 같은 클램핑 시스템(528)을 통해 기판 홀더(520)에 부착될 수 있다. 뿐만 아니라, 기판 홀더(520)는 기판 홀더(520) 및 기판(525)의 온도를 조정 및/또는 제어하도록 구성되는 가열 시스템(미도시) 또는 냉각 시스템(미도시)을 포함할 수 있다.
부가적으로, 기판(525)과 기판 홀더(520) 사이의 가스-갭 열 전도를 향상시키기 위하여, 후면 가스 분배 시스템(526)을 통해 기판(525)의 후면에 열 전달 가스가 전달될 수 있다. 그러한 시스템은 상승된 또는 감소된 온도로 기판의 온도 제어가 요구되는 경우 이용될 수 있다. 예를 들어, 후면 가스 공급 시스템은 2개-구역 가스 분배 시스템을 포함할 수 있으며, 여기서 헬륨 가스-갭 압력은 기판(525)의 중앙과 에지 사이에서 독립적으로 변경될 수 있다.
기판 홀더(520)는 전극(522)을 포함할 수 있으며, 이를 통해 RF 전력이 플라즈마 프로세싱 영역(545) 내의 프로세싱 플라즈마에 결합된다. 예를 들어, 기판 홀더(520)는 RF 생성기(530)로부터 옵션적 임피던스 정합 네트워크(532)를 통한 기판 홀더(520)으로의 RF 전력의 송신을 통하여 RF 전압에서 전기적으로 바이어싱될 수 있다. RF 전기적 바이어스는 플라즈마를 형성하여 유지시키기 위해 전자들을 가열하는 역할을 할 수 있다. 이러한 구성에서, 시스템은 반응성 이온 에칭(RIE, reactive ion etch) 반응기로서 작동할 수 있으며, 여기서 챔버 및 상부 가스 주입 전극은 지표면들로서의 역할을 한다. RF 바이어스에 대한 통상적인 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 플라즈마 프로세싱을 위한 RF 시스템들은 본 기술분야의 당업자들에게 공지된다.
뿐만 아니라, RF 전압에서의 전극(522)의 전기적 바이어스는 펄스형 바이어스 신호 제어기(531)를 사용하여 펄싱될 수 있다. 예를 들어, RF 생성기(530)로부터 출력된 RF 전력은 오프-상태와 온-상태 사이에서 펄싱될 수 있다. 대안적으로, RF 전력은 복수의 주파수들에서 기판 홀더 전극에 인가된다. 뿐만 아니라, 임피던스 정합 네트워크(532)는 반사 전력(reflected power)을 감소시킴으로써, 플라즈마 프로세싱 챔버(510) 내의 플라즈마로의 RF 전력의 전달을 향상시킬 수 있다.
가스 분배 시스템(540)은 혼합 가스들로부터의 중앙-에지 분배를 포함할 수 있다. 대안적으로, 가스 분배 시스템(540)은 프로세스 가스들의 혼합물을 도입하기 위한 샤워헤드 설계를 포함할 수 있다. 대안적으로, 가스 분배 시스템(540)은 프로세스 가스들의 혼합물을 도입하고 기판(525) 위에 프로세스 가스들의 혼합물의 분배를 조정하기 위한 다중-구역 샤워헤드 설계를 포함할 수 있다. 예를 들어, 다중-구역 샤워헤드 설계는 기판(525)의 실질적으로 중앙 영역에 대한 프로세스 가스 유동 또는 조성의 양에 관하여, 기판(525) 위의 실질적으로 주변 영역에 대한 프로세스 가스 유동 또는 조성을 조정하도록 구성될 수 있다.
제어기(555)는 플라즈마 프로세싱 시스템(500)으로부터의 출력들을 모니터링할 뿐 아니라, 플라즈마 프로세싱 시스템(500)으로의 입력들을 전달하고 활성화시키기에 충분한 제어 전압들을 생성할 수 있는 마이크로프로세서, 메모리 및 디지털 I/O 포트를 포함한다. 또한, 제어기(555)는 기판 가열/냉각 시스템(미도시), 후면 가스 분배 시스템(526), 및/또는 전자기 클램핑 시스템(528) 뿐 아니라, RF 생성기(530), 펄스형 바이어스 신호 제어기(531), 임피던스 정합 네트워크(532), 가스 분배 시스템(540), 진공 펌핑 시스템(550)에 결합되고, 그와 정보를 교환할 수 있다. 예를 들어, 메모리에 저장된 프로그램은 기판 상에 플라즈마 에칭 프로세스와 같은 플라즈마 지원 프로세스를 수행하기 위하여, 프로세스 레시피에 따라 플라즈마 프로세싱 시스템(500)의 전술한 컴포넌트들로의 입력들을 활성화시키는데 이용될 수 있다.
플라즈마 프로세싱 시스템(500)은 잠재적으로 플라즈마 밀도를 증가시키고 및/또는 플라즈마 프로세싱 균일성을 향상시키기 위하여 정적으로, 또는 기계적으로 또는 전기적으로 회전하는 자계 시스템을 더 포함할 수 있다. 또한, 제어기(555)는 회전 속도 및 필드 강도를 레귤레이팅하기 위하여 자계 시스템에 결합될 수 있다. 회전 자계의 설계 및 규현은 본 기술분야의 당업자들에게 잘 공지되어 있다.
플라즈마 프로세싱 시스템(500)은 상부 전극(570)을 더 포함할 수 있으며, RF 전력이 RF 생성기(572)로부터 옵션적 임피던스 정합 네트워크(574)를 통해 상부 전극(570)에 결합될 수 있다. 상부 전극으로의 RF 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 200 MHz의 범위일 수 있다. 부가적으로, 하부 전극으로의 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz의 범위일 수 있다. 또한, 제어기(555)는 상부 전극(570)으로의 RF 전력의 인가를 제어하기 위하여 RF 생성기(572) 및 임피던스 정합 네트워크(574)에 결합된다.
플라즈마 프로세싱 시스템(500)은 기판(525)에 대향하는 상부 전극(570)에 결합된 직류(DC) 전력 공급부(590)를 더 포함할 수 있다. 상부 전극(570)은 전극 플레이트를 포함할 수 있다. 전극 플레이트는 실리콘-함유 전극 플레이트를 포함할 수 있다. 또한, 전극 플레이트는 도핑된 실리콘 전극 플레이트를 포함할 수 있다. DC 전력 공급부(590)는 가변 DC 전력 공급부를 포함할 수 있다. 부가적으로, DC 전력 공급부(590)는 양극형 DC 전력 공급부를 포함할 수 있다.
공지된 플라즈마 프로세싱 시스템의 다른 타입들이 또한 본 명세서에 개시된 기법들을 실행하는데 사용될 수 있다. 예를 들어, 대안적 플라즈마 프로세싱 시스템들(미도시)은 RF 생성기를 통해 옵션적 임피던스 정합 네트워크를 경유하여 RF 전력이 결합되는 유도 코일을 더 포함한다. RF 전력은 유도 코일로부터 유전체 윈도우를 통하여 플라즈마 프로세싱 영역으로 유도성으로 결합된다. 유도 코일로의 RF 전력의 인가를 위한 주파수는 약 10 MHz 내지 약 100 MHz 범위일 수 있다. 유사하게, 척 전극으로의 전력의 인가를 위한 주파수는 약 0.1 MHz 내지 약 100 MHz 범위일 수 있다. 또한, 슬롯형 패러데이 쉴드(slotted Faraday shield)는 플라즈마 프로세싱 영역의 플라즈마와 유도 코일 사이의 용량성 결합을 감소시키는데 이용될 수 있다. 또한, 제어기는 유도 코일로의 전력의 인가를 제어하기 위하여 임피던스 정합 네트워크 및 RF 생성기에 결합될 수 있다.
대안적 실시예에서, 플라즈마 프로세싱 시스템은 트랜스 결합 플라즈마(TCP, transformer-coupled plasma) 반응기에서와 같이 위로부터 플라즈마 프로세싱 영역과 연통하는 "나선" 코일 또는 "팬케익(pancake)" 코일인 유도 코일을 포함할 수 있다. 유도 결합 플라즈마(ICP, inductively coupled plasma) 소스 또는 트랜스 결합 플라즈마(TCP) 소스의 설계 및 구현은 본 기술분야의 당업자들에게 잘 알려져 있다. 대안적으로, 전자 사이클론 공진(ECR, electron cyclotron resonance)을 사용하여 플라즈마가 형성될 수 있다. 또 다른 실시예에서, 헬리콘파(Helicon wave)의 론칭으로부터 플라즈마가 형성된다. 또 다른 실시예에서, 전파 표면파로부터 플라즈마가 형성된다. 다른 플라즈마 프로세싱 시스템들은 도 5의 실시예와 유사할 수 있으며, 표면파 플라즈마(SWP, surface wave plasma) 소스를 더 포함할 수 있다. SWP 소스는 방사상 라인 슬롯 안테나와 같은 슬롯 안테나를 포함할 수 있으며, 마이크로파 전력이 전력 결합 시스템을 통해 슬롯 안테나에 결합된다. 상기 설명된 각각의 플라즈마 소스는 본 기술분야의 당업자들에게 잘 공지된다.
앞선 설명에서, 거기 사용된 다양한 컴포넌트들 및 프로세스들에 대한 설명들 및 프로세싱 시스템의 특정 기하학적 구조와 같은 특정 세부사항들이 진술되었다. 그러나 본 명세서의 기법들은 이들 특정 세부사항들로부터 벗어난 다른 실시예들에서 실행될 수 있으며, 그러한 세부사항들이 제한이 아니라 설명을 목적으로 한다는 것이 이해되어야 한다. 본 명세서에 개시된 실시예들은 첨부 도면들을 참고하여 설명되었다. 유사하게, 설명을 목적으로, 특정 수, 재료들 및 구성들은 전반적인 이해를 제공하기 위하여 진술되었다. 그렇기는 하나, 실시예들은 그러한 특정 세부사항들 없이도 실행될 수 있다. 실질적으로 동일한 기능적 구성들을 갖는 컴포넌트들은 유사한 참조 문자들에 의해 표시되며, 따라서 임의의 중복된 설명들이 생략될 수 있다.
다양한 실시예들의 이해를 돕기 위해, 다양한 기법들이 복수의 별개의 동작들로서 설명되었다. 설명의 순서가 이들 동작들이 필수적으로 순서 의존성임을 의미하는 것으로 해석되어서는 안된다. 게다가, 이들 동작들은 제시의 순서대로 수행될 필요는 없다. 설명된 동작들은 설명된 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가적인 동작들이 수행될 수 있고 및/또는 설명된 동작들은 부가적인 실시예들에서 생략될 수 있다.
본 명세서에 설명된 바와 같은 "기판" 또는 "타겟 기판"은 일반적으로 발명에 따라 프로세싱되는 대상을 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있으며, 예를 들어, q반도체 웨이퍼와 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상의 또는 아래 놓이는 층일 수 있다. 따라서, 기판은 층 아래 놓인 또는 층 위에 놓인, 패터닝된 또는 패터닝되지 않은 임의의 특정 베이스 구조물로 제한되지 않고, 그보다는 차라리 임의의 그러한 층 또는 베이스 구조물과 층들 및/또는 베이스 구조물들의 임의의 조합물을 포함하는 것으로 고려된다. 설명은 특정 타입들의 기판들을 참고할 수 있으나, 이것은 단지 예시를 목적으로 한다.
본 기술분야의 당업자들은 발명의 동일한 목적들을 여전히 달성하면서 상기 설명된 기법들의 동작들에 대한 복수의 변형들이 이루어질 수 있음을 또한 이해할 것이다. 그러한 변형들은 이 개시물의 범위에 의해 커버되는 것으로 의도된다. 이로써, 발명의 실시예들에 대한 전술한 설명들은 제한하는 것으로 의도되지 않는다. 그보다는 차라리, 발명의 실시예들에 대한 임의의 제한들은 하기의 청구항들에서 제시된다.

Claims (21)

  1. 기판 상의 피쳐들을 에칭하는 방법에 있어서,
    플라즈마 프로세싱 시스템 내의 기판 홀더 상에 기판을 위치시키는 단계 ― 상기 기판은 상기 기판 상의 구조물들을 커버하는 실리콘 질화물 막을 가짐 ― ;
    상기 플라즈마 프로세싱 시스템 내로 제1 프로세스 가스 혼합물을 유동시키는 단계 ― 상기 제1 프로세스 가스 혼합물은 할로겐-함유 가스를 포함함 ― ;
    상기 플라즈마 프로세싱 시스템 내로 제2 프로세스 가스 혼합물을 유동시키는 단계 ― 상기 제2 프로세스 가스 혼합물은 산소-함유 가스를 포함함 ― ;
    상기 제1 프로세스 가스 혼합물 및 상기 제2 프로세스 가스 혼합물을 사용하여 플라즈마를 유지시키는 단계;
    상기 할로겐-함유 가스 대 상기 산소-함유 가스의 가스 유량비(gas flow ratio)가 제1 가스 비와 제2 가스 비 사이에서 반복적으로 변동하도록, 상기 제1 프로세스 가스 혼합물의 유량을 반복적으로 변경하거나 또는 상기 제2 프로세스 가스 혼합물의 유량을 반복적으로 변경하는 단계; 및
    상기 플라즈마의 생성물들을 상기 기판을 향해 이방성으로 지향시키는 단계
    를 포함하는, 기판 상의 피쳐들을 에칭하는 방법.
  2. 제1항에 있어서,
    상기 할로겐-함유 가스는 하이드로플루오로카본(hydrofluorocarbon) 가스를 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  3. 제2항에 있어서,
    상기 하이드로플루오로카본 가스는 CxHyFz로 표현되며, 여기서 x, y 및 z는 0이 아닌 것인, 기판 상의 피쳐들을 에칭하는 방법.
  4. 제3항에 있어서,
    상기 하이드로플루오로카본 가스는 CH3F인 것인, 기판 상의 피쳐들을 에칭하는 방법.
  5. 제1항에 있어서,
    상기 산소-함유 가스는 O2를 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  6. 제1항에 있어서,
    상기 플라즈마 프로세싱 시스템 내로 캐리어 가스를 유동시키는 단계를 더 포함하는, 기판 상의 피쳐들을 에칭하는 방법.
  7. 제6항에 있어서,
    상기 캐리어 가스는 아르곤 또는 헬륨인 것인, 기판 상의 피쳐들을 에칭하는 방법.
  8. 제1항에 있어서,
    상기 제1 프로세스 가스 혼합물의 유량을 반복적으로 변경하거나 또는 상기 제2 프로세스 가스 혼합물의 유량을 반복적으로 변경하는 단계는, 할로겐-함유 가스 유동의 sccm(standard cubic centimeters per minute) 값이 산소-함유 가스 유동의 sccm 값보다 더 큰 에칭 기간과 상기 할로겐-함유 가스 유동의 sccm 값이 상기 산소-함유 가스 유동의 sccm 값과 동일한 산화 기간 사이에서 반복적으로 변동하는 단계를 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  9. 제8항에 있어서,
    상기 산화 기간 동안 상기 산소-함유 가스 유동의 sccm 값은 노출된 실리콘 표면들 상에 SiOF의 층이 형성되게 하기에 충분한 것인, 기판 상의 피쳐들을 에칭하는 방법.
  10. 제8항에 있어서,
    상기 산화 기간은 상기 에칭 기간 동안에 실리콘 표면들을 보호하기에 충분한 두께를 갖는 SiOF 층을 노출된 실리콘 표면들 상에 형성하기에 충분한 지속기간이며, 상기 산화 기간은 상기 에칭 기간 동안에 질화물 표면들을 보호하기에 충분한 두께를 갖는 SiOF 층을 노출된 실리콘 질화물 표면들 상에 형성하는 특정 지속기간 미만인 것인, 기판 상의 피쳐들을 에칭하는 방법.
  11. 제8항에 있어서,
    상기 에칭 기간은 상기 산화 기간보다 적어도 3배 더 긴 것인, 기판 상의 피쳐들을 에칭하는 방법.
  12. 제1항에 있어서,
    질화물의 결과적인 에칭 선택도 대 실리콘의 결과적인 에칭 선택도가 11:1보다 더 크도록 상기 유량이 변경되는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  13. 제1항에 있어서,
    상기 제1 프로세스 가스 혼합물의 유량을 반복적으로 변경하거나 또는 상기 제2 프로세스 가스 혼합물의 유량을 반복적으로 변경하는 단계는, 1.5:1 과 1:1 사이에서 변동하는 비 값을 갖는 것을 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  14. 제1항에 있어서,
    상기 구조물들은 서로에 관해 상이한 높이의 구조물들을 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  15. 제14항에 있어서,
    상기 구조물들은 FinFET 구조물의 핀 구조물들 및 게이트 구조물들을 포함하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  16. 제15항에 있어서,
    실리콘 질화물이 게이트 구조물들 및 핀 구조물들을 컨포멀하게 커버하는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  17. 제15항에 있어서,
    상기 플라즈마의 생성물들을 상기 기판을 향해 이방성으로 지향시키는 단계는, 게이트 측벽 구조물들의 적어도 일부 상에 실리콘 질화물을 남기면서, 핀 구조물들의 측벽들로부터 실리콘 질화물을 제거할 때까지 계속되는 것인, 기판 상의 피쳐들을 에칭하는 방법.
  18. 기판 상의 피쳐들을 에칭하는 방법에 있어서,
    플라즈마 프로세싱 시스템 내의 기판 홀더 상에 기판을 위치시키는 단계 ― 상기 기판은 상기 기판 상의 구조물들을 컨포멀하게 커버하는 실리콘 질화물 막을 갖고, 상기 구조물들은 FinFET 구조물의 게이트 구조물들 및 핀 구조물들을 포함함 ― ;
    상기 플라즈마 프로세싱 시스템 내로 제1 프로세스 가스 혼합물을 유동시키는 단계 ― 상기 제1 프로세스 가스 혼합물은 하이드로플루오로카본 가스를 포함함 ― ;
    상기 플라즈마 프로세싱 시스템 내로 제2 프로세스 가스 혼합물을 유동시키는 단계 ― 상기 제2 프로세스 가스 혼합물은 산소-함유 가스를 포함함 ― ;
    상기 제1 프로세스 가스 혼합물 및 상기 제2 프로세스 가스 혼합물로부터 플라즈마를 형성하는 단계;
    산화 기간 동안 노출된 실리콘 표면들 상에 SiOF의 보호 층이 형성되고 에칭 기간 동안 실리콘 질화물의 에칭이 발생하게끔, 상기 하이드로플루오로카본 가스 대 상기 산소-함유 가스의 가스 유량비가 에칭 기간을 정의하는 제1 가스 비와 상기 산화 기간을 정의하고 상기 에칭 기간에 비해 산소-함유 가스의 더 큰 비율을 갖는 제2 가스 비 사이에서 반복적으로 변동하도록, 상기 제1 프로세스 가스 혼합물의 유량을 반복적으로 변경하거나 또는 상기 제2 프로세스 가스 혼합물의 유량을 반복적으로 변경하는 단계 ― 상기 에칭 기간은 상기 산화 기간의 지속기간보다 적어도 3배 더 큰 지속기간을 가짐 ― ; 및
    적어도 실리콘 질화물이 핀 구조물들로부터 제거될 때까지 상기 플라즈마의 생성물들을 상기 기판을 향해 이방성으로 지향시키는 단계
    를 포함하는, 기판 상의 피쳐들을 에칭하는 방법.
  19. 기판 상의 피쳐들을 에칭하는 방법에 있어서,
    플라즈마 프로세싱 시스템에 기판을 위치시키는 단계 ― 상기 기판은 상기 기판 상의 구조물들을 컨포멀하게 커버하는 실리콘 질화물 막을 갖고, 상기 구조물들은 FinFET 구조물의 게이트 구조물들 및 핀 구조물들을 포함함 ― ;
    하이드로플루오로카본 가스 및 산소-함유 가스의 가스 혼합물로부터 상기 플라즈마 프로세싱 시스템 내에 플라즈마를 설정하는(establish) 단계; 및
    측벽 스페이서들을 형성하기 위하여 상기 게이트 구조물들의 측벽들의 적어도 일부 상에 실리콘 질화물 막을 남기면서, 상기 핀 구조물들로부터 그리고 상기 게이트 구조물들의 일부로부터 상기 실리콘 질화물 막의 목표 레벨의 제거를 달성하도록 상기 플라즈마를 사용하여 사이클릭(cyclic) 이방성 에칭을 수행하는 단계 ― 상기 사이클릭 이방성 에칭은 에칭 단계 a)가 목표 레벨의 제거를 달성할 때까지 에칭 단계 a)와 산화 단계 b) 사이에서 반복적으로 순환하는 단계를 포함하고, 상기 에칭 단계 a)와 상기 산화 단계 b)는 각각:
    a) 제1 지속기간 동안, 1:1보다 크고, 실리콘보다 실리콘 질화물에 대해서 에칭 선택도가 더 높은, 상기 실리콘 질화물을 에칭하기에 충분한 상기 하이드로플루오로카본 가스 대 상기 산소-함유 가스의 제1 가스 유량비를 제공하기 위하여 각각의 제1 유량으로 상기 하이드로플루오로카본 가스 및 상기 산소-함유 가스를 상기 플라즈마 프로세싱 시스템 내로 유동시키는 단계; 및
    b) 상기 제1 지속기간보다 짧은 제2 지속기간 동안, 에칭 단계 a)의 다음 사이클 동안에 에칭으로부터 노출된 실리콘 표면들을 보호하도록 실리콘 질화물 상에 형성되는 SiOF의 두께보다 두꺼운 두께로 상기 노출된 실리콘 표면들 상에 SiOF의 보호 층을 형성하기 위하여, 상기 제1 가스 유량비보다 작은 상기 하이드로플루오로카본 가스 대 상기 산소-함유 가스의 제2 가스 유량비를 제공하도록 각각의 제2 유량으로 상기 하이드로플루오로카본 가스 및 상기 산소-함유 가스를 상기 플라즈마 프로세싱 시스템 내에 유동시키는 단계
    를 포함함 ―
    를 포함하는, 기판 상의 피쳐들을 에칭하는 방법.
  20. 제19항에 있어서,
    상기 제2 지속기간은 상기 제1 지속기간의 1/3 내지 1/10인 것인, 기판 상의 피쳐들을 에칭하는 방법.
  21. 제20항에 있어서,
    상기 제1 가스 유량비는 1.5:1이고, 상기 제2 가스 유량비는 1:1인 것인, 기판 상의 피쳐들을 에칭하는 방법.
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