KR102338269B1 - 레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치 및 딜레이 보상 장치 - Google Patents

레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치 및 딜레이 보상 장치 Download PDF

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Abstract

본 발명에서는 여자 신호 정현파 출력을 입력받고 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응하는 구형파를 출력하는 제1 비교기를 포함하는 제1 회로 부분, CPU 구형파 출력 및 CPU 구형파 출력의 피크 구간의 40% 내지 60% 지연 신호를 입력받아 XOR 연산하여 출력하는 제2 회로 부분, 제1 회로 부분의 출력 신호와 CPU 구형파 신호를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하기 위한 제3 회로 부분 및 제2 회로 부분과 제3 회로 부분의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 제4 회로 부분을 포함하는 레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치가 개시된다.

Description

레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치 및 딜레이 보상 장치{DELAY CALCULATION CIRCUIT FOR COMPENSATING RESOLVER EXCITATION SIGNAL OUTPUT DELAY AND DELAY COMPENSATION DEVICE}
본 발명은 레졸버 관리 장치에 관한 것이다. 구체적으로 레졸버 관리 장치에서 레졸버 여자 신호 출력을 제어하는 장치 및 회로에 관한 것이다.
교류 전동기 제어 시스템은 하이브리드 전기 차량(hybrid electric vehicle) 또는 전기 차량(electric vehicle) 등에도 적용되어 차량을 동작시키기 위해 교류 전동기를 제어하는 바, 이러한 교류 전동기 제어 시스템은 교류 전동기에 장착된 회전자의 위치정보를 이용하여 교류 전동기를 제어하고 있으며, 회전자의 위치 정보를 얻기 위해 레졸버(resolver)를 주로 사용하고 있다. 레졸버는 모터나 엔진 등 회전 장치의 회전 정도를 계측하는 장치로서, 일반적으로 전동기 구동 시스템의 레졸버는 빈번한 가변속이나 정밀한 위치 제어가 요구되는 구동 시스템에서 회전자의 위치를 감지하기 위해 사용된다.
특히, 친환경 자동차에서 모터의 효율은 중요한 이슈이다. 그래서 최대 효율을 얻기 위해 여러가지 시스템 변수들(모터 속도, 모터 가속/감속, 시스템 온도, 공급 전압 등)을 모두 고려한 시스템 성능 매핑 기법을 적용한다.
그러나 해당 매핑 변수 중 모터 속도, 모터 가속/감속을 센싱하는 레졸버의 여자 신호 출력 부분에서 수동 소자의 공차(tolerance)에 의해 제품별 딜레이가 발생하며, 이로 인해 매핑한 데이터와 실제 제품 데이터의 레졸버 센싱 기준값이 달라지면서 모터 효율에 치명적인 손실이 발생하는 문제점이 있다.
등록특허: 10-1338707, 등록일: 2013년 12월 02일, 제목: 여자 신호 발생 장치 및 레졸버 검출 장치
본 발명은 상술한 문제점을 모두 해결하는 것을 목적으로 한다.
본 발명은 레졸버의 여자 신호 출력 부분에서 수동 소자의 공차에 의해 여자 신호 출력의 딜레이 편차를 정확히 계산하기 위한 것을 목적으로 한다.
본 발명은 레졸버의 여자 신호 출력 부분에서 수동 소자의 공차에 의해 딜레이된 여자 신호 출력을 보상할 수 있는 회로제공하는 것을 목적으로 한다.
본 발명은 레졸버 여자 신호 출력의 딜레이를 보상하여 모터 정밀 제어를 통한 연비 효율을 상승시키는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한, 본 발명의 특징적인 구성은 하기와 같다.
본 발명의 일 실시예에 따르면, 레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치는, 여자 신호 정현파 출력을 입력받고 상기 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응하는 구형파를 출력하는 제1 비교기를 포함하는 제1 회로 부분; CPU 구형파 출력 및 상기 CPU 구형파 출력의 피크 구간의 40% 내지 60% 지연 신호를 입력받아 XOR 연산하여 출력하는 제2 회로 부분; 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 신호를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하기 위한 제3 회로 부분; 및 상기 제2 회로 부분과 상기 제3 회로 부분의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 제4 회로 부분;을 포함한다.
바람직하게는, 상기 제1 회로 부분은 상기 여자 신호 정현파 출력을 제1 기준 전압을 오프셋 전압으로 재구성하고, 상기 여자 신호 정현파 출력의 진폭 및 크기를 상기 제1 비교기의 입력에 맞는 진폭 및 크기로 재구성하기 위한 제1-A 회로; 및 상기 제1-A 회로의 출력 중 제2 기준 전압 이상의 신호만을 선택하기 위해 상기 제1-A 회로의 출력과 상기 제2 기준 전압을 비교하여 출력하는 상기 제1 비교기를 포함하는 제1-B 회로;를 포함한다.
바람직하게는, 상기 제2 회로 부분은, 상기 CPU 구형파 출력에 상기 제1 회로 부분의 상기 제1 비교기에서 발생하는 미세 딜레이 만큼을 상쇄시키기 위한 제2 비교기를 포함하는 제2-A 회로; 상기 CPU 구형파 출력의 위상을 40% 내지 60% 지연시키기 위한 제2-B 회로; 및 상기 제2-A 회로 및 상기 제2-B 회로의 출력을 XOR 연산하기 위한 XOR 게이트 회로;를 포함한다. 이때, 상기 제2-B 회로는 상기 CPU 구형파 출력의 위상을 소정 수동 소자를 통해 40% 내지 60% 지연한 신호와 소정 기준 전압을 비교하여 상기 CPU 구형파 출력의 위상과 비교하여 40% 내지 60% 지연된 구형파를 발생시키되 상기 제1 회로 부분의 상기 제1 비교기에서 발생하는 미세 딜레이 만큼을 상쇄시키기 위한 제3 비교기를 포함할 수 있다. 제1 비교기 내지 제3 비교기는 동일한 비교기일 수 있다.
바람직하게는, 상기 제3 회로 부분은 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 신호를 XOR 연산 기능을 수행하는 비교기를 포함하고, 상기 비교기는 입력 신호의 전압이 상이한 영역을 선택하여 출력한다.
바람직하게는, 상기 제4 회로 부분은 AND 게이트를 통해 두 입력 신호를 AND 연산하여 출력한다.
바람직하게는, 상기 제4 회로 부분의 출력 신호는 상기 레졸버 여자 신호 출력의 딜레이를 나타내는 PWM 신호이다.
본 발명의 다른 실시예에서는, 레졸버 여자 신호 출력의 딜레이를 보상 장치가, 1) 여자 신호 정현파 출력을 입력받고 상기 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응하는 구형파를 출력하는 제1 비교기를 포함하는 제1 회로 부분; 2) CPU 구형파 출력 및 상기 CPU 구형파 출력의 피크 구간의 40% 내지 60% 지연 신호를 입력받아 XOR 연산하여 출력하는 제2 회로 부분; 3) 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 신호를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하기 위한 제3 회로 부분; 및 4) 상기 제2 회로 부분과 상기 제3 회로 부분의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 제4 회로 부분; 을 포함하는 딜레이 계산부; 및 상기 딜레이 계산부의 출력을 통해 상기 여자 신호 정현파 출력의 딜레이를 보상하기 위한 MCU;를 포함한다.
본 발명에 따른 레졸버 여자 신호 출력 딜레이 계산 장치 및 이를 포함하는 딜레이 보상 장치는 레졸버의 여자 신호 출력 부분에서 수동 소자의 공차에 의해 여자 신호 출력의 딜레이 편차를 정확히 계산할 수 있다.
또한, 본 발명에서 제시한 회로를 통해 센싱된 신호의 듀티(DUTY) 값으로 매핑한 데이터의 기준 시간 대비 제품별 딜레이된 시간을 정확히 확인하고 해당 시간 차를 통해 여자 신호 출력의 편차를 보상할 수 있다.
또한, 본 발명은 레졸버 여자 신호 출력의 딜레이를 보상하여 모터 정밀 제어를 통한 연비 효율을 상승시키는 효과가 있다.
보여주는 도면이다.
도 2는 본 발명에 따른 레졸버 여자 신호 출력의 딜레이 계산 장치를 예시적으로 나타낸 회로도이다.
도 3은 딜레이 계산 장치에 입력되는 구형파로부터 변환된 정현파를 예시적으로 나타낸다.
도 4a 내지 도 4c는 도 2의 회로도의 각 지점에서의 신호를 개략적으로 나타낸다.
도 5는 도 4b의 일부 신호를 확대하여 소자 딜레이를 나타낸다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 레졸버 시스템을 예시적으로 보여주는 도면이다.
도 1을 참조하면, 본 발명에 따른 본 발명의 일 실시예에 따른 레졸버 시스템(10)은 레졸버 센서(100), 딜레이 계산 장치 (200), 레졸버-디지털 변환기(RDC; 300) 및 마이크로컨트롤러 유닛(MCU; 400)을 포함한다.
레졸버 센서(100)는 전자유도현상을 이용해 모터의 기계적인 각도 변위를 전기신호로 변환하는 아날로그 각도 검출 센서이다. 레졸버 센서(100)는 여자 신호(excitation signal)를 수신하고, 고정자 코일에 의해 여자 신호를 변조함으로써, 여자 신호 출력(사인파 신호 및/또는 코사인파 신호)을 발생하도록 구현될 수 있다.
딜레이 계산 장치(200)는 레졸버 센서(100)에서 출력된 정현파 신호와 구형파 여자 신호를 이용하여 그 딜레이 편차를 계산한다. 본 발명에 따른 딜레이 계산 장치(200)는 도 2 이하를 참조하여 자세히 설명한다.
레졸버-디지털 변환기(300)는 위치정보를 디지털화하여 출력한다.
MCU (400)는 레졸버-디지털 변환기(300)에서 출력된 위치 정보를 이용하여, 모터의 속도를 측정하거나, 파라미터를 추정하고, 위치 오차를 보상하는 등의 기능을 한다. 또한, MCU(400)는 여자 신호 발생기를 포함할 수 있다. 또한, 여자 신호 발생기는 MCU 와 별개의 구성으로 구성될 수도 있다. 여자 신호 발생기(미도시)는 MCU(400)로부터 구형파(square wave)의 제어 신호를 수신하고, 여자 신호(excitation signal)을 발생하도록 구현될 수 있다. 여기서 여자 신호는 일정 주파수를 갖는 정현파(sign wave) 신호일 수 있다.
아울러 본 발명에 따른 일 실시예에서 MCU(400) 는 딜레이 계산 장치(200)에서 얻은 딜레이 편차를 통해 레졸버 여자 신호 출력의 딜레이를 보상할 수 있다.
도 2는 본 발명에 따른 레졸버 여자 신호 출력의 딜레이 계산 장치를 예시적으로 나타낸 회로도이다.
도 2를 참조하면, 본 발명에 따른 레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치(200)는 제1 회로 부분(210), 제2 회로 부분(220), 제3 회로 부분(230) 및 제4 회로 부분(240)을 포함한다.
제1 회로 부분(210)은 여자 신호 정현파 출력을 입력받고 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응되는 구형파를 출력하기 위한 제1 비교기(211)를 포함한다.
한편, 제1 회로 부분(210)은, 상기 여자 신호 정현파 출력을 제1 기준 전압을 오프셋 전압으로 재구성하고, 상기 여자 신호 정현파 출력의 진폭 및 크기를 상기 제1 비교기의 입력에 맞는 진폭 및 크기로 재구성하기 위한 제1-A 회로(210_A) 및 상기 제1-A 회로(210_A)의 출력 중 제2 기준 전압 이상의 신호만을 선택하기 위해 상기 제1-A 회로(210_A)의 출력과 상기 제2 기준 전압을 비교하여 출력하는 상기 제1 비교기(211)를 포함하는 제1-B 회로(210_B)를 포함할 수 있다.
도 2를 참조하면, 제1 회로 부분(210)에 입력되는 정현파 신호는 레졸버에서 출력된 정현파 여자 신호 출력이며, 제2 회로 부분(220) 및 제3 회로 부분(230)에 입력되는 구형파 신호는 레졸버로 입력되는 구형파 신호이다.
한편, 모터 레졸버 여자 신호 출력을 능동 및/또는 수동 소자를 활용한 로직 회로로 구성할 경우, 기존의 여자신호 출력 회로에서 구형파를 정현파로 변환해주는 밴드패스 필터 로직 회로에서의 수동 소자(커패시터 및/또는 저항)의 공차(Tolerance) 편차로 인해, 레졸버로 입력되는 구형파 신호 및 레졸버에서 출력된 정현파 신호는, 도 3에 도시된 바와 같이 제품별 딜레이의 편차가 발생하게 된다.
즉, 도 3에서는 구형파를 정현파로 변환한 경우, 제품에 따라 정현파A와 같은 출력이 나타나거나 정현파B와 같이 출력이 나타나는 등, 구형파를 기준으로 변환되는 정현파의 딜레이 차이가 각 제품마다 달라지는 편차가 발생할 수 있다
도 2의 제1_A 회로(210_A)에 입력되는 정현파 신호(A)는 도 4a에 도시된 바와 같이 정현파 신호를 갖는다. 입력 정현파 신호(A)는 도 2에 도시된 바와 같이 제1_A 회로(210_A)에 의해 여자 신호 정현파 출력을 소정의 제1 기준 전압을 오프셋 전압으로 재구성하고, 여자 신호 정현파 출력의 진폭 및 크기를 재구성하면 도 4a의 B 신호로 변경된다. 이 신호는 도 2의 B 지점에서 감지되는 신호가 되며, 제1 비교기(211)의 입력에 맞는 진폭 및 크기로 재구성된 신호이다. 도 2에 도시된 제1_A회로(210_A)의 구성은 예시적인 것이며, 다양한 방법으로 구성될 수 있을 것이다.
상술한 바와 같이, 제1-B 회로(210_B)는 제1-A 회로(210_A)의 출력 중 제2 기준 전압 이상의 신호만을 선택하기 위해 상기 제1-A 회로(210_A)의 출력과 상기 제2 기준 전압(C 지점의 전압)을 비교하여 출력하는 제1 비교기(211)를 포함하도록 구성될 수 있다. 도 4a를 참조하면, 제1 비교기(211)로 입력되는 B 지점의 신호(제1_A회로의 출력)과 C 지점의 신호(제2 기준 전압)을 비교하여 B 신호가 C 전압 보다 높은 경우 그 구간에서만 소정 전압을 갖는 신호를 출력하여, 도 4a의 D와 같은 신호를 출력한다. 이에 따라 도 4a에 도시된 바와같이, B 신호가 C 신호가 높은 부분에서만 1의 값을 갖고 나머지는 0의 값을 갖는 구형파 신호가(D) 출력된다. 도 2에 도시된 제1_B회로(210_B)의 구성은 예시적인 것이며, 다양한 방법으로 구성될 수 있을 것이다.
제2 회로 부분(220)은 CPU 구형파 출력 및 상기 CPU 구형파 출력의 그 피크 구간의 약 50% (또는 40% 내지 60%) 지연 신호를 입력받아 XOR 연산하여 이를 출력하는 기능을 한다.
도 2 및 도 4b를 참조하면, 제2 회로 부분(220)에 입력되는 구형파 신호(G)는 이 피크 구간의 약 50% (또는 40% 내지 60%) 지연 신호(K)와 함께 XOR 연산을 통해 L 지점의 신호(도4b의 L)가 된다.
구체적으로 제2 회로 부분(220)은 CPU 구형파 출력에 상기 제1 회로 부분의 상기 제1 비교기에서 발생하는 미세 딜레이 만큼을 상쇄시키기 위한 제2 비교기(221)를 포함하는 제2-A 회로(220_A), 상기 CPU 구형파 출력의 위상을 대략 25% (즉, 피크 구간에서 약 50%) 지연시키기 위한 제2-B 회로(220)B) 및 상기 제2-A 회로 및 상기 제2-B 회로의 출력을 XOR 연산하기 위한 XOR 게이트 회로(220_C)를 포함한다.
도 2 및 도 4b를 다시 참조하면, 제2-A 회로(220_A)로 입력되는 구형파 신호(G) 는 제2 비교기(221)를 통해 도 4b의 신호(H)가 된다. 도 4b에서 G 지점의 신호와 H 지점의 신호는 동일한 것으로 보이지만, 제2 비교기(221)에 의한 약간의 소자 딜레이가 발생한다.
도 5는 도 4b의 일부 신호를 확대하여 소자 딜레이를 나타낸다.
도 5를 참조하면, 제2-A 회로(220_A)로 입력되는 구형파 신호(G) 는 제2 비교기(221)를 지나면서 도 5에 도시된 신호(H)가 되는데, 이는 제2 비교기(221)에 의한 소자 편차에 해당한다. 이와 같이 제2-A 회로(220_A)에서 입력 구형파 신호(G)를 제2 비교기(221)를 통해 일부러 소자 지연시켜 H 신호를 생성하는 이유는 도 2의 제1 회로 부분(210)의 제1 비교기(211)에 의해 A 지점의 신호가 D 지점으로 출력될 때, 소자 지연이 생기는 것을 사전에 상쇄시키기 위함이다. 즉, 제1 비교기(211)에 의해 발생하는 소자 편차를 동일한 소자 편차가 발생하도록 다른 회로 부분에서도 동일 또는 유사한 비교기를 추가하여 동일한 만큼의 소자 편차가 발생하도록 하는 것이다. 이에 따라 도 2의 제4 회로 부분(240)에 입력되는 신호들 사이에는 소자 편차가 상쇄될 수 있다.
한편, 제2-B 회로(220_B)는 상기 CPU 구형파 출력의 위상을 피크 구간에서 대략 50% 지연시키기 위해 커패시터 소자 및 저항을 통해 도 2의 I 지점의 신호(도 4b의 I 신호)와 같이 변경되고 이는 소정 기준 전압(도 4b의 J 신호)와 비교되어 I 입력 신호가 J 기준 전압보다 높은 부분에서만 일정 전압이 출력되도록 하여 도 4b의 K와 같은 구형파가 생성된다. 구체적으로 제2-B 회로(220_B)는 제3 비교기(222)를 통해 상기 CPU 구형파 출력의 위상을 소정 수동 소자(도 2의 예에서는 커패시터 소자)를 통해 그 피크 구간에서 대략 50% 지연한 신호(I)와 소정 기준 전압(J)을 비교하여 상기 CPU 구형파 출력의 위상과 비교하여 그 피크 구간에서 대략 50% 지연된 구형파(K)를 발생시킨다 아울러 상기 제3 비교기(222)는 상기 제1 회로 부분(210)의 제1 비교기(211)에서 발생하는 미세 딜레이 만큼을 상쇄시키는 기능도 수행한다. 이때, 제1 비교기(211), 제2 비교기(221) 및 제3 비교기(222)는 동일한 비교기로 구성될 수도 있다.
제2-C 회로(220_C)는 일 실시예에서 XOR 게이트로 구성될 수 있고, 제2-A 회로(220_A) 및 상기 제2-B 회로(220_B)의 출력을 XOR 연산하여 출력한다.
도 4b를 참조하면, 제2-A 회로(220_A)의 출력 신호는 H 로 표시되며, 제2-B 회로(220_B)의 출력 신호는 K 로 표시되고, 제2-C 회로(220_C)는 H 신호와 K 신호를 XOR 연산을 통해 L 신호를 출력함을 확인할 수 있다.
도 2의 제2-A 회로(220_A), 제2-B 회로(220_B) 및 제2-C 회로(220_C)의 구성은 예시적인 것이며, 다양한 방법으로 구성될 수 있을 것이다.
도 2를 참조하면 제3 회로 부분(230)은 상기 제1 회로 부분(210)의 출력 신호(D)와 상기 CPU 구형파 신호(E)를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하는 구성을 수행한다.
도 2의 실시예에서, 제3 회로 부분(230)은 제1 회로 부분의 출력 신호(D)와 상기 CPU 구형파 신호(E)를 XOR 연산 기능을 수행하는 비교기(231)를 포함하고, 상기 비교기(231)는 입력 신호의 전압이 상이한 영역을 선택하여 출력할 수 있다. 도 4a를 참조하면, 비교기(231)에 입력되는 제1 회로 부분의 출력(도 2의 D 지점의 신호, 도 4a의 D 신호)와 CPU 구형파 신호(도 2의 E 지점의 신호, 도 4a의 E 신호) 중 서로의 전압이 상이한 지점에서 1 값을 출력하고 나머지는 0 값을 출력한 신호(도 4a의 F)를 출력한다. 제3 회로 부분(230)의 비교기(231)은 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 신호를 XOR 연산 기능을 수행하는 XOR 연산기가 될 수도 있을 것이다.
한편, 도 4a를 참조하면, 제3 회로 부분(230)에서 출력된 신호(F)에는 구형파 신호와 레졸버 여자 신호 출력(정현파 신호)의 딜레이를 나타내는 구간뿐만 아니라 이와는 무관한 구간(F_a)이 존재하기 때문이 이 부분(F_a)은 불필요한 부분으로 제거할 필요가 있다. 이는 도 2의 제4 회로 부분(240)에서 수행한다.
도 2를 다시 참조하면, 제4 회로 부분(240)은 제2 회로 부분(220)과 제3 회로 부분(230)의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 기능을 수행한다. 도 2의 실시예에서 제4 회로 부분(240)은 AND 게이트(241)를 통해 두 입력 신호를 AND 연산하여 출력한다. 제4 회로 부분(240)의 출력 신호는 상기 레졸버 여자 신호 출력의 딜레이를 나타내는 PWM 신호가 된다.
도 4c는 제4 회로 부분(240)에 입력되는 제2 회로 부분(220)의 출력 신호(L 신호)과 제3 회로 부분(230)의 출력 신호(F 신호)의 AND 연산 결과(M 신호)를 차례로 나타낸다. 이를 통해 제3 회로 부분(230)의 출력 신호(F) 중 레졸버 출력의 딜레이와 무관한 구간(F_a)이 제거될 수 있다.
도 2의 제3 회로 부분 및 제4 회로 부분의 구성도 예시적인 것이며, 다양한 방법으로 구성될 수 있을 것이다.
이렇게 생성된 출력 신호(M)는 MCU(400)로 입력되어 레졸버 출력의 딜레이를 보상할 수 있다.
한편, MCU(400)는 딜레이 계산 장치(200)에서 얻은 딜레이 편차를 통해 레졸버 여자 신호 출력의 딜레이를 보상할 수 있다. 이때 MCU(400)는 여자 신호 딜레이 편차를 확인하고 이를 계산한 결과를 획득한 후, 매핑 기준 제어기의 딜레이 센싱 시간에 딜레이 편차 시간을 더하여 이를 현 제어기의 여자 신호 피크 센싱 딜레이 시간으로 판단한다. 그리고 반영된 여자 신호 피크 센싱 딜레이 시간으로 여자 신호 입력(sign 및 cosign 신호)을 센싱하여 딜레이를 보상할 수 있다.
이에 따라, 본 발명에 따른 레졸버 여자 신호 출력 딜레이 계산 장치 및 이를 포함하는 딜레이 보상 장치는 레졸버의 여자 신호 출력 부분에서 수동 소자의 공차에 의해 여자 신호 출력의 딜레이 편차를 정확히 계산할 수 있고, 센싱된 신호의 DUTY 값으로 매핑한 데이터의 기준 시간 대비 제품별 딜레이된 시간을 정확히 확인하고 해당 시간 차를 통해 여자 신호 출력의 편차를 보상할 수 있다. 또한, 본 발명은 레졸버 여자 신호 출력의 딜레이를 보상하여 모터 정밀 제어를 통한 연비 효율을 상승시키는 효과가 있다.
이상 설명된 본 발명에 따른 실시예들은 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10 : 레졸버 시스템
100 : 레졸버 센서
200 : 딜레이 계산 장치
300 : 레졸버-디지털 변환기(RDC)
400 : 마이크로컨트롤러 유닛(MCU)

Claims (10)

  1. 레졸버 여자 신호 출력의 딜레이를 보상하기 위한 딜레이 계산 장치에 있어서,
    여자 신호 정현파 출력을 입력받고 상기 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응하는 구형파를 출력하는 제1 비교기를 포함하는 제1 회로 부분;
    CPU 구형파 출력 및 상기 CPU 구형파 출력의 피크 구간의 40% 내지 60% 지연 신호를 입력받아 XOR 연산하여 출력하는 제2 회로 부분;
    상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 출력의 신호를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하기 위한 제3 회로 부분; 및
    상기 제2 회로 부분과 상기 제3 회로 부분의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 제4 회로 부분;
    을 포함하고,
    상기 제4 회로 부분의 출력 신호는 상기 레졸버 여자 신호 출력의 딜레이를 나타내는 PWM 신호인 것을 특징으로 하는 딜레이 계산 장치.
  2. 제 1 항에 있어서,
    상기 제1 회로 부분은, 상기 여자 신호 정현파 출력을 제1 기준 전압을 오프셋 전압으로 재구성하고, 상기 여자 신호 정현파 출력의 진폭 및 크기를 상기 제1 비교기의 입력에 맞는 진폭 및 크기로 재구성하기 위한 제1-A 회로; 및
    상기 제1-A 회로의 출력 중 제2 기준 전압 이상의 신호만을 선택하기 위해 상기 제1-A 회로의 출력과 상기 제2 기준 전압을 비교하여 출력하는 상기 제1 비교기를 포함하는 제1-B 회로;
    를 포함하는 것을 특징으로 하는 딜레이 계산 장치.
  3. 제 1 항에 있어서,
    상기 제2 회로 부분은,
    상기 CPU 구형파 출력에 상기 제1 회로 부분의 상기 제1 비교기에서 발생하는 미세 딜레이 만큼을 상쇄시키기 위한 제2 비교기를 포함하는 제2-A 회로;
    상기 CPU 구형파 출력의 위상을 40% 내지 60% 지연시키기 위한 제2-B 회로; 및
    상기 제2-A 회로 및 상기 제2-B 회로의 출력을 XOR 연산하기 위한 XOR 게이트 회로;
    를 포함하는 것을 특징으로 하는 딜레이 계산 장치.
  4. 제 3 항에 있어서,
    상기 제2-B 회로는 상기 CPU 구형파 출력의 위상을 소정 수동 소자를 통해 40% 내지 60% 지연한 신호와 소정 기준 전압을 비교하여 상기 CPU 구형파 출력의 위상과 비교하여 40% 내지 60% 지연된 구형파를 발생시키되 상기 제1 회로 부분의 상기 제1 비교기에서 발생하는 미세 딜레이 만큼을 상쇄시키기 위한 제3 비교기를 포함하는 것을 특징으로 하는 딜레이 계산 장치.
  5. 제 4 항에 있어서,
    제1 비교기 내지 제3 비교기는 동일한 비교기인 것을 특징으로 하는 딜레이 계산 장치.
  6. 제 1 항에 있어서,
    상기 제3 회로 부분은 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 출력의 신호를 XOR 연산 기능을 수행하는 비교기를 포함하고, 상기 비교기는 입력 신호의 전압이 상이한 영역을 선택하여 출력하는 것을 특징으로 하는 딜레이 계산 장치.
  7. 제 1 항에 있어서,
    상기 제4 회로 부분은 AND 게이트를 통해 두 입력 신호를 AND 연산하여 출력하는 것을 특징으로 하는 딜레이 계산 장치.
  8. 삭제
  9. 레졸버 여자 신호 출력의 딜레이를 보상 장치에 있어서,
    1) 여자 신호 정현파 출력을 입력받고 상기 정현파 출력의 소정 전압 이상 부분을 선택하여 선택된 폭에 대응하는 구형파를 출력하는 제1 비교기를 포함하는 제1 회로 부분; 2) CPU 구형파 출력 및 상기 CPU 구형파 출력의 피크 구간의 40% 내지 60% 지연 신호를 입력받아 XOR 연산하여 출력하는 제2 회로 부분; 3) 상기 제1 회로 부분의 출력 신호와 상기 CPU 구형파 출력의 신호를 비교하여 상호 전압이 상이한 영역을 선택하여 출력하기 위한 제3 회로 부분; 및 4) 상기 제2 회로 부분과 상기 제3 회로 부분의 각 구형파 신호들의 AND 연산 결과를 레졸버 여자 신호 출력의 딜레이로서 출력하는 제4 회로 부분; 을 포함하는 딜레이 계산부; 및
    상기 딜레이 계산부의 출력을 통해 상기 여자 신호 정현파 출력의 딜레이를 보상하기 위한 MCU;
    를 포함하고,
    상기 제4 회로 부분의 출력 신호는 상기 레졸버 여자 신호 출력의 딜레이를 나타내는 PWM 신호인 것을 특징으로 하는 딜레이 보상 장치.
  10. 제 9 항에 있어서,
    상기 MCU는 상기 레졸버 여자 신호 출력의 딜레이 계산 결과를 획득한 후, 매핑 기준 제어기의 딜레이 센싱 시간에 계산된 딜레이 시간을 더하여 이를 현 제어기의 여자 신호 피크 센싱 딜레이 시간으로 판단하고, 반영된 여자 신호 피크 센싱 딜레이 시간으로 여자 신호 입력을 센싱하여 딜레이를 보상하는 것을 특징으로 하는 딜레이 보상 장치.
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