KR102329021B1 - 자기 터널 접합 메모리 셀에서의 금속 에칭 정지 층 - Google Patents

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치엔-충 후앙
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치흐-유안 팅
쥬-호릉 시에
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Abstract

집적 회로를 형성하는 방법은, 자기 터널 접합(MTJ; Magnetic Tunnel Junction) 스택 층을 형성하는 단계, MTJ 스택 층 위에 전도성 에칭 정지 층을 퇴적하는 단계, 전도성 에칭 정지 층 위에 전도성 하드 마스크를 퇴적하는 단계, 및 에칭 마스크를 형성하도록 전도성 하드 마스크를 패터닝하는 단계를 포함한다. 패터닝은 전도성 에칭 정지 층에 의해 정지된다. 방법은, 패턴을 정의하도록 에칭 마스크를 사용하여 전도성 에칭 정지 층을 에칭하는 단계, 및 MTJ 스택을 형성하도록 MTJ 스택 층을 에칭하는 단계를 더 포함한다.

Description

자기 터널 접합 메모리 셀에서의 금속 에칭 정지 층{METAL ETCHING STOP LAYER IN MAGNETIC TUNNEL JUNCTION MEMORY CELLS}
우선권 주장 및 상호참조
본 출원은, 2018년 9월 28일 출원되어 발명의 명칭이 “Metal Etching Stop Layer in Magnetic Tunnel Junction Memory Cells”인 미국 가특허 출원 번호 제62/738,529호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 메모리는 예로서 라디오, 텔레비전, 휴대 전화, 및 개인용 컴퓨팅 디바이스를 포함한 전자 응용기기를 위한 집적 회로에 사용된다. 반도체 메모리 디바이스의 하나의 유형으로는, 반도체 기술과 자기 재료 및 디바이스를 결합한 스핀 전자공학을 수반하는 자기 저항 랜덤 액세스 메모리(MRAM; Magneto-Resistive Random Access Memory)가 있다. 전자의 스핀이, 전자의 전하가 아니라 그의 자기 모멘트를 통해, 비트 값을 저장하는데 사용된다.
통상의 MRAM 셀은, 피닝(pinning) 층, 피닝 층 위의 피닝된(pinned) 층, 피닝된 층 위의 터널 층, 및 터널 층 위의 자유 층을 포함하는 자기 터널 접합(MTJ; Magnetic Tunnel Junction) 스택을 포함할 수 있다. MRAM 셀의 형성 동안, 먼저 복수의 전면(blacnket) 층이 퇴적된다. 그 다음, 전면 층은 MTJ 스택을 형성하도록 포토 에칭 프로세스를 통해 패터닝된다. 그 다음, 유전체 캐핑 층이 유전체 캐핑 층을 보호하도록 형성된다. 유전체 캐핑 층은 MTJ 스택의 측벽 상의 일부 부분 그리고 어쩌면 MTJ 스택의 상부 표면 위의 추가 부분을 포함한다.
집적 회로를 형성하는 방법은, 자기 터널 접합(MTJ; Magnetic Tunnel Junction) 스택 층을 형성하는 단계, MTJ 스택 층 위에 전도성 에칭 정지 층을 퇴적하는 단계, 전도성 에칭 정지 층 위에 전도성 하드 마스크를 퇴적하는 단계, 및 에칭 마스크를 형성하도록 전도성 하드 마스크를 패터닝하는 단계를 포함한다. 패터닝은 전도성 에칭 정지 층에 의해 정지된다. 방법은, 패턴을 정의하도록 에칭 마스크를 사용하여 전도성 에칭 정지 층을 에칭하는 단계, 및 MTJ 스택을 형성하도록 MTJ 스택 층을 에칭하는 단계를 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 10은 일부 실시예에 따라 일부 자기 저항 랜덤 액세스 메모리(MRAM) 셀의 형성에 있어서의 중간 단계의 단면도들이다.
도 10a 및 도 10b는 일부 실시예에 따른 일부 MRAM 셀을 예시한다.
도 11 내지 도 18은 일부 실시예에 따라 금속간 유전체 층에서 MRAM 셀의 형성에 있어서의 중간 단계의 단면도들이다.
도 19은 일부 실시예에 따라 MRAM 셀을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 이의 형성 방법이 일부 실시예에 따라 제공된다. MRAM 셀을 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 본 개시의 일부 실시예에 따르면, 높은 에칭 선택도 값을 갖는 전도성 재료가 에칭 정지 층 및 하드 마스크로서 사용되며, 그리하여 더 작은 리세스가 에칭 정지 층에 형성되고 아래의 유전체 층에 전사되며, 제조 비용이 낮아진다.
도 1 내지 도 10은 본 개시의 일부 실시예에 따라 MRAM 셀의 형성에 있어서의 중간 단계의 단면도들을 예시한다. 도 1 내지 도 10에 도시된 프로세스들은 또한, 도 19에 도시된 프로세스 흐름(200)에도 개략적으로 반영된다.
도 1을 참조하면, 웨이퍼(10)가 형성된다. 웨이퍼(10)는 기판(도시되지 않음)을 포함할 수 있으며, 이는 반도체 기판일 수 있다. 기판은 실리콘, 실리콘 게르마늄, III-V 화합물 반도체 등으로 형성될 수 있다. 본 개시의 일부 실시예에 따르면, 기판은 벌크 실리콘 기판이다. 트랜지스터 및 다이오드와 같은 능동 소자(도시되지 않음) 및 커패시터, 인덕터, 및 저항기와 같은 수동 소자(도시되지 않음)가 웨이퍼(10)에 형성될 수 있다. 유전체 층(12)이 기판 위에 형성된다. 본 개시의 일부 실시예에 따르면, 유전체 층(12)은 예를 들어 약 3.0보다 더 낮은 유전 상수(k 값)를 갖는 로우 k(low-k) 유전체 층이다. 유전체 층(12)은 또한 실리콘 산화물, 실리콘 질화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 또다른 유전체 재료로 형성될 수 있다. 전도성 특징부(confuctive feature)(14)가 유전체 층(12)에 형성된다. 본 개시의 일부 실시예에 따르면, 전도성 특징부(14)는 금속 라인(예컨대, 워드 라인 또는 비트 라인), 금속 비아, 컨택 플러그, 도핑된 반도체 스트립 등이다. 금속 특징부(14)는 구리, 알루미늄, 텅스텐, 코발트 등과 같은 금속, 또는 이들의 금속 합금으로 형성될 수 있다.
전도성 특징부(14) 위에는 에칭 정지 층(16), 유전체 층(18) 및 전도성 특징부(24)가 있을 수 있다. 본 개시의 일부 실시예에 따르면, 에칭 정지 층(16)은 위의 유전체 층(18)과는 상이한 유전체 층으로 형성된다. 예를 들어, 에칭 정지 층(16)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등으로 형성될 수 있다. 에칭 정지 층(16)은 또한 복수의 유전체 층을 포함한 복합 층일 수 있다. 예를 들어, 에칭 정지 층(16)은, SiC 또는 SiCN 층(16A), 금속 산화물 층(16A) 위의 금속 질화물 층 또는 금속 산화물 층(예컨대, AlN 또는 AlOx 층)(16B)을 포함할 수 있고, 금속 질화물 층(16B) 위에 금속 산질화물 층(16C) 또는 금속 탄질화물 층(16C)을 포함하거나 포함하지 않을 수 있다.
유전체 층(18)은 예컨대, 전구체로서 TEOS(Tetra Ethyl Ortho Silicate)를 이용한 화학적 기상 증착(CVD; Chemical Vapor Deposition) 방법을 사용하여 퇴적된 실리콘 산화물로 형성될 수 있다. 다른 실시예에 따르면, 유전체 층(18)은 또한 PSG, BSG, BPSG, USG(Undoped Silicate Glass), FSG(Fluorosilicate Glass), SiOCH, 유동가능 산화물, 다공성 산화물 등, 또는 이들의 조합을 사용하여 형성될 수 있다. 유전체 층(18)은 또한, 예를 들어 약 3.0보다 낮은 k 값을 갖는 로우 k 유전체 재료로 형성될 수 있다.
전도성 특징부(24)는 유전체 층(18)에 형성되며 에칭 정지 층(16)을 관통한다. 전도성 특징부(24)는 금속 라인, 비아, 콘택 플러그 등일 수 있다. 본 개시의 일부 실시예에 따르면, 전도성 특징부는 전도성 배리어 층(20) 및 전도성 배리어 층(20)의 하부 부분 위의 전도성 영역(22)을 포함한다. 전도성 배리어 층(20)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 코발트 등으로 형성될 수 있다. 전도성 영역(22)은 구리, 알루미늄, 텅스텐, 코발트 등과 같은 금속, 또는 금속의 합금으로 형성될 수 있다. 전도성 특징부(24)의 형성은, 비아 개구를 형성하도록 유전체 층(18) 및 에칭 정지 층(16)을 에칭하고, 비아 개구 안으로 연장하는 전면 전도성 배리어 층을 형성하고, 전면 전도성 배리어 층 위에 금속성 재료를 퇴적하고, 전면 전도성 배리어 층 및 금속성 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수 있다.
다음으로, 하부 전극 층, MTJ 층, 에칭 정지 층, 전도성 하드 마스크 층, 및 에칭 마스크 층이 연속으로 형성된다. 해당 프로세스들은 도 19에 도시된 프로세스 흐름에서 프로세스 202로서 예시되어 있다. 도 1을 더 참조하면, 하부 전극 층(26)이 퇴적된다. 본 개시의 일부 실시예에 따르면, 하부 전극 층(26)은 전면 층으로서 형성되고, CVD, 물리적 기상 증착(PVD; Physical Vapor Deposition), ECP(Electro-Chemical Plating), 무전해 도금 등을 사용하여 형성될 수 있다. 하부 전극 층(26)의 재료는, Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, Co, CoxFeyBzWw, TiN, TaN, 이들의 조합, 및/또는 이들의 다층을 포함할 수 있다. 예를 들어, 하부 전극 층(26)은 티타늄 질화물 층(26A) 및 층(26A) 위의 TiN 층(26B)을 포함할 수 있다.
하부 전극 층(26) 위에, MTJ 층(34)이 형성된다. 본 개시의 일부 실시예에 따르면, MTJ 층(34)은 하부 자기 층(28), 하부 자기 층(28) 위의 터널 배리어 층(30), 및 터널 배리어 층(30) 위의 상부 자기 층(32)을 포함한다. 하부 자기 층(28)은 피닝 층(28A) 및 피닝 층(28A) 위의, 피닝 층(28A)과 접촉하는 피닝된 층(28B)을 포함할 수 있다. 상부 자기 층(32)은 자유 층을 포함할 수 있다. 층(28, 30, 및 32)에서의 이웃하는 층들은 또한 서로 물리적으로도 접촉해 있을 수 있다. 하부 자기 층(28), 터널 배리어 층(30), 및 상부 자기 층(32)은 CVD, PVD, ALD 등과 같은 하나 이상의 퇴적 방법을 사용하여 퇴적될 수 있다.
피닝 층(28A)은, 망간(Mn)과, 플래티늄(Pt), 이리듐(Ir), 로듐(Rh), 니켈(Ni), 팔라듐(Pd), 철(Fe), 오스뮴(Os) 등과 같은 또다른 금속(들)을 포함하는 금속 합금으로 형성될 수 있다. 따라서, 피닝 층(28A)은 PtMn, IrMn, RhMn, NiMn, PdPtMn, FeMn, Os, Mn 등으로 형성될 수 있다. 피닝된 층(28B)은 상부 자기 층(32)보다 더 큰 보자력을 갖는 강자성 재료로 형성될 수 있고, CoFe, CoFeB 등과 같은 재료로 형성될 수 있다. 일부 실시예에 따르면, 피닝된 층(28B)은, 자기 층들 사이의 커플링이 강자성 커플링인 합성 강자성(SFM; Synthetic ferromagnetic) 구조를 갖는다. 자기 층(28)은 또한, 복수의 비자기 스페이서 층에 의해 분리된 복수의 자기 금속 층들을 포함하는 합성 반강자성(SAF; Synthetic Antiferromagnetic) 구조를 채택할 수도 있다. 자기 금속 층은 Co, Fe, Ni 등으로 형성될 수 있다. 비자기 스페이서 층은 Cu, Ru, Ir, Pt, W, Ta, Mg 등으로 형성될 수 있다. 예를 들어, 자기 층(28)은 Co 층 및 Co 층 위의 반복되는 (Pt/Co)x 층을 가질 수 있으며, x는 반복 개수를 나타내고, 1 이상의 임의의 정수일 수 있다.
터널 배리어 층(30)은 MgO, AlO, AlN 등으로 형성될 수 있다. 터널 배리어 층(30)은 약 0.5 nm와 약 3 nm 사이 범위 내의 두께를 가질 수 있다.
상부 자기 층(32)은 CoFe, NiFe, CoFeB, CoFeBW 등과 같은 강자성 재료로 형성될 수 있다. 상부 자기 층(32)은 또한, SAF 구조와 유사한 합성 강자성 구조를 채택할 수 있으며, 분리된 자기 금속들 사이의 강자성 커플링을 달성하도록 스페이서 층의 두께가 조정되고, 즉 자기 모멘트를 동일 방향으로 커플링시킨다. 상부 자기 층(32)의 자기 모멘트는 프로그램가능하고, 결과적인 MTJ 셀의 저항은 그에 따라 높은 저항과 낮은 저항 간에 변경된다. MTJ 층(34)의 재료 및 구조는 많은 변형을 가질 수 있으며, 이 또한 본 개시의 범위 내에 속한다는 것을 알아야 한다. 예를 들어, 층(28A, 28B, 30, 및 32)은 도 1에 도시되어 있는 바와 반대 순서로 형성될 수 있다. 따라서, 자유 층이 MTJ 층(34)의 하부 층일 수 있으며 피닝 층(28A)이 상부 층일 수 있다.
전도성 에칭 정지 층(ESL; Etch Stop Layer)(36)이 MTJ 층(34) 위에 이와 접촉하며 형성된다. 본 개시의 일부 실시예에 따르면, 전도성 ESL(36)은 전면 층으로서 형성되고, CVD, PVD, ECP, 무전해 도금 등을 사용하여 형성될 수 있다. 전도성 ESL(36)의 재료는 텅스텐, 루테늄, 텅스텐 층과 텅스텐 층 위의 또는 아래의 루테늄을 포함한 복합 층, 및/또는 텅스텐과 루테늄의 합금을 포함할 수 있다. 예를 들어, 전도성 ESL(36)이 텅스텐 층을 포함할 때, 대응하는 퇴적 프로세스는 프로세스 가스 중의 하나로서 WF6을 사용하는 CVD 프로세스를 포함할 수 있다. 전도성 ESL(36)의 두께(T1)는 약 10 nm보다 더 작을 수 있고, 약 5 nm와 약 50 nm 사이 범위 내에 있을 수 있다. 텅스텐 또는 루테늄으로 형성될 때, ESL 층(36)에서의 텅스텐 또는 루테늄의 원자 비율은 예를 들어 약 80 퍼센트보다 더 높을 수 있다.
하드 마스크 층(38)이 전도성 ESL(36) 위에 퇴적되고, 전도성 재료를 사용하여 형성된다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(38)은 전면 층으로서 형성되고, CVD, PVD, ECP, 무전해 도금 등을 사용하여 형성될 수 있다. 하드 마스크 층(38)의 재료는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 텅스텐 탄화물, 이들의 조합, 또는 이들의 다층을 포함할 수 있다. 하드 마스크 층(38)은 또한, 전도성 ESL 층(36)과 상이한 에칭 특성을 갖는 다른 전도성 재료로 형성될 수 있으며, 그리하여 전도성 ESL 층(36)은 하드 마스크 층(38)의 에칭을 효과적으로 정지할 수 있다. ESL이 루테늄으로 형성될 때, 하드 마스크 층(38)은 또한 텅스텐 또는 텅스텐 탄화물로 형성될 수 있다. 하드 마스크 층(38)은 MTJ 층의 후속 패터닝에서 에칭 마스크로서 사용될 수 있다. 대안으로 서술하자면, 하드 마스크 층(38)의 재료는 2개의 그룹으로 분류될 수 있는데, 즉 텅스텐을 포함하는 것, 예컨대 Ta, TaN, Ti, TiN 중의 하나 이상과 텅스텐의 합금, 또는 텅스텐이나 텅스텐 합금을 포함하는 적어도 하나의 층과의 다층, 그리고 텅스텐이 없는 것, 예컨대, Ta, TaN, Ti, TiN, 이들의 조합, 또는 이들의 다층으로 분류될 수 있다. 텅스텐이 하드 마스크 층(38)에 이용될 때, 루테늄이 에칭 정지 층으로서 이용될 수 있고, 텅스텐이 하드 마스크 층(38)에 이용되지 않을 때, 텅스텐, 루테늄, 또는 이들의 조합/다층이 에칭 정지 층으로서 이용될 수 있다.
하드 마스크 층(38)의 두께(T2)는 약 30 nm와 약 150 nm 사이 범위 내일 수 있다. 또한, 전도성 ESL(36)이 하드 마스크 층(38)의 에칭을 정지하기 위해 사용되므로, 하드 마스크 층(38)의 두께(T2)는 전도성 ESL(36)의 두께(T1)보다 상당히 더 크다. 예를 들어, 비(ratio) T2/T1는 약 3보다 더 클 수 있고, 약 3과 약 30 사이 범위 내에 있을 수 있다.
본 개시의 일부 실시예에 따르면, 하드 마스크 층(38)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 텅스텐 탄화물, 텅스텐 붕소 탄화물, 또는 이들의 조합과 같은 균질한(homogenous) 전도성 재료로 형성된다. 본 개시의 대안의 실시예에 따르면, 하드 마스크 층(38)은 전도성 하드 마스크 (서브)층(38A), 및 전도성 하드 마스크 (서브)층(38A) 위의 전도성 하드 마스크 (서브)층(38B)을 포함한다. 전도성 하드 마스크 층(38A 및 38B)은 상이한 재료로 형성되고 상이한 에칭 특성을 가지며, 전도성 하드 마스크 층(38A 및 38B)의 각각은 균질한 재료로 형성될 수 있다. 예를 들어, 전도성 하드 마스크 층(38A)은 텅스텐으로 형성될 수 있으며, 전도성 하드 마스크 층(38B)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등으로 형성될 수 있다.
에칭 마스크 층(40)이 전도성 하드 마스크 층(38) 위에 형성된다. 일부 실시예에 따르면, 에칭 마스크 층(40)은 실리콘 산화물, 실리콘 질화물, 비정질 탄소 등, 또는 이들의 다층과 같은 유전체 재료로 형성된다. 예를 들어, 도 1은, 에칭 마스크 층(40)이 에칭 마스크(서브층)(40A) 및 에칭 마스크 층(40A) 위의 에칭 마스크(서브층)(40B)를 포함하는 예를 예시한다. 본 개시의 일부 실시예에 따르면, 에칭 마스크 층(40A)은, 테트라에틸 오소실리케이트(TEOS)를 사용하여 형성될 수 있는 실리콘 산화물로 형성되고, 에칭 마스크 층(40B)은 비정질 탄소로 형성된다.
에칭 마스크 층(40) 위에, 삼층(tri-layer)이 형성되며, 이는 하부 층(42)(가끔 언더 층으로 지칭됨), 하부 층(42) 위의 중간 층(44), 및 중간 층(44) 위의 상부 층(46)을 포함한다. 본 개시의 일부 실시예에 따르면, 하부 층(42)은 SiON 또는 비정질 탄소(가끔 ARD(Ash Removable Dielectric)로도 지칭됨)와 같은 또다른 유형의 재료 또는 포토레지스트로 형성될 수 있다. 또한, 하부 층(42)은 포토레지스트로 형성될 때 가교결합될 수 있고, 따라서 노광에 사용되는 통상의 포토 레지스트와는 상이하다. 하부 층(42)은 상부 층(46)이 노광될 때 하부 반사 방지 코팅(BARC; Bottom Anti-Reflective Coating)으로서 기능할 수 있다.
중간 층(44)은 실리콘 및 산소를 포함하는 재료로 형성될 수 있으며, 이는 예를 들어 SiON일 수 있고, 다른 유사한 재료가 사용될 수 있다. 상부 층(46)은 포토 레지스트로 형성될 수 있다. 상부 층(46)은 전면 층으로서 코팅되고, 그 다음 불투명 부분과 투명 부분을 포함하는 포토 리소그래피 마스크(도시되지 않음)를 사용하여 포토 리소그래피 프로세스에서 패터닝된다. 웨이퍼(10)의 평면도에서, 상부 층(46)의 남은 부분이 어레이로서 할당될 수 있다.
일부 실시예에 따르면, 에칭 마스크 층(40)이 생략되고, 하부 층(42), 중간 층(44) 및 상부 층(46)을 포함하는 삼층이 하드 마스크 층(38) 바로 위에 형성된다.
후속 단계에서, 패터닝된 상부 층(46)은 아래의 중간 층(44) 및 하부 층(42), 그리고 에칭 마스크 층(40)(형성된다면)을 에칭 및 패터닝할 에칭 마스크로서 사용된다. 에칭 마스크 층(40)의 패터닝은 도 19에 도시된 프로세스 흐름에서 프로세스 204로서 예시되어 있다. 패터닝된 상부 층(46)은 에칭 프로세스에서 소비될 수 있다. 에칭 마스크 층(40)의 패터닝 후에, 도 2에 도시된 바와 같이, 에칭 마스크 층(40)의 남은 부분(40')(이하, 에칭 마스크(40')로 지칭됨)이 남겨진다. 그 다음, 삼층(도 1)의 남은 부분이 제거된다. 에칭 마스크 층(40)이 형성되지 않는 실시예에서, 삼층은 추후의 MTJ 셀의 패턴을 정의하는, 하부 층(42)의 적어도 일부 남은 부분을 포함할 것이다.
후속 단계에서, 에칭 마스크(40')는 아래의 전도성 하드 마스크 층(38)을 에칭하기 위한 에칭 마스크로서 사용되며, 도 3에 도시된 바와 같이, 하드 마스크(38')를 형성한다(서브 하드 마스크(38A' 및 38B')를 포함함). 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 206으로서 예시되어 있다. 에칭은 ESL 층(36) 상에서 정지한다. 결과적인 하드 마스크(38')가 도 3에 예시되어 있다. 에칭 방법은 반응성 이온 빔 에칭(IBE; Ion Beam Etching)을 포함할 수 있는 플라즈마 에칭 방법을 포함할 수 있다. 에칭은 GDP(Glow Discharge Plasma), CCP(Capacitive Coupled Plasma), ICP(Inductively Coupled Plasma) 등을 사용하여 구현될 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(38)의 에칭에 IBE가 아니라 반응성 이온 에칭(RIE; Reactive Ion Etching)이 사용될 수 있다. 에칭 마스크 층(40)(그리고 그에 따른 하드 마스크(40'))이 스킵되는 대안의 실시예에 따르면, 에칭 마스크로서 삼층(42/44/46)의 남은 부분을 사용하여 에칭이 수행된다.
본 개시의 일부 실시예에 따르면, 하드 마스크 층(38)의 에칭은 Cl2, N2, CH4, He, CHxFy, SF6, NF3, BCl3, O2, Ar, CxFy, Hbr, 또는 이들의 조합으로부터 선택된 프로세스 가스를 사용하여 수행된다. 캐리어 가스로서 N2, Ar 및/또는 He가 사용될 수 있다. 예를 들어, 하드 마스크 층(38)에서 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 에칭하기 위해, 캐리어 가스와 같은 다른 가스와 함께, Cl2가 사용될 수 있다. 하드 마스크 층(38)에서 텅스텐(채택된 경우)을 에칭하기 위해, 캐리어 가스와 같은 다른 가스와 함께, CHxFy가 사용될 수 있다. 본 개시의 일부 실시예에 따르면, N2 및 CH4의 유량에 대한 Cl2의 유량 비는 약 10보다 더 크고, 약 10과 약 50 사이의 범위 내에 있을 수 있거나 더 높을 수 있다. 유량비가 약 10보다 더 크면, ESL 층(36)의 에칭 속도에 대한 하드 마스크 층(38)의 에칭 속도의 비인 에칭 선택도가 약 10보다 더 높다. 이는, 매우 작은 리세스(37로서 개략적으로 예시되어 있음)가 ESL 층(36) 안으로 연장하도록 형성되며 에칭이 ESL 층(36) 상에서 정지됨을 보장한다. 예를 들어, 유량비가 약 10보다 더 높을 때, ESL 층(36)에서의 리세스(37)의 깊이(D1)는 약 7 nm보다 더 작을 수 있다. 일부 실시예에 따르면, 하드 마스크 층(38)의 에칭 동안, 소스 전력은 약 30 볼트와 약 1,000 볼트 사이 범위 내이고, 바이어스 전압은 약 0 볼트와 약 1,000 볼트 사이 범위 내일 수 있다.
하드 마스크 층(38)이 하드 마스크 층(38A 및 38B)을 포함하며 하드 마스크 층(38B)이 티타늄, 티타늄 질화물, 탄탈, 또는 탄탈 질화물로 형성되고 하드 마스크 층(38A)이 텅스텐으로 형성되는 일부 실시예에 따르면, 제1 에칭 가스(예컨대, Cl2)가 하드 마스크 층(38B)을 에칭하는데 사용되고, 그 다음 제1 에칭 가스와 상이한 제2 에칭 가스(예컨대, CHxFy)가 텅스텐을 에칭하는데 사용된다. 따라서, 하드 마스크 층(38B)의 에칭에 있어서, 하드 마스크 층(38A)은 적어도 하향 에칭을 늦추며, 하드 마스크 층(38B)이 에칭될 때 에칭 정지 층으로서 작용할 수 있다. 그 결과, 복합 하드 마스크 층(38)을 사용함으로써 하드 마스크 층(38)의 하향 에칭은 웨이퍼(10) 전반에 걸쳐 보다 균일하다.
하드 마스크(38')가 형성된 후에, 에칭 마스크(40')가 제거될 수 있고, 결과적인 구조물이 도 4에 도시되어 있다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 208으로서 예시되어 있다. 다음으로, 하드 마스크 층(38)을 에칭하기 위한 에칭 가스와는 상이한 에칭 가스가 전도성 ESL(36)을 관통 에칭(etch-through)하는데 사용된다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 210으로서 예시되어 있다. 결과적인 구조물이 도 5에 도시되어 있으며, 전도성 ESL(36)의 남은 부분은 전도성 ESL(36')로서 표시되어 있다. 전도성 ESL(36)이 루테늄으로 형성되는 본 개시의 일부 실시예에 따르면, 에칭 가스는 O2를 포함할 수 있고, Ar, Cl2, 및 CF4, 등과 같은 다른 가스가 사용될 수 있다. 전도성 ESL(36)이 텅스텐으로 형성되는 본 개시의 다른 실시예에 따르면, 에칭 가스는 CHxFy를 포함할 수 있으며, x와 y는 정수이다. 전도성 ESL(36)의 에칭은 IBE, RIE 등을 사용하여 수행될 수 있다.
후속 프로세스 단계에서, MTJ 층(34)을 에칭하기 위한 에칭 마스크로서 하드 마스크(38')를 사용하여 복수의 에칭 프로세스가 수행되며, 도 6에 도시된 바와 같은 MTJ 스택(34')을 형성한다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 212으로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, MTJ 층(34)의 층들의 에칭은 진공 처리되도록 구성된 진공 챔버인 동일한 에칭 챔버에서 인시추로(in-situ) 수행된다. 이들 프로세스 사이에 진공 브레이크가 있거나 없을 수 있다. 대안으로 서술하자면, MTJ 층(34)의 에칭 시작에서부터 종료까지 진공 브레이크가 없을 수 있다. 그보다는, 하나의 프로세스로부터 또다른 프로세스로의 변경이, 프로세스 가스를 변경하고(그리고/또는 이의 유량을 조정하고) 전력/전압을 조정하는 것과 같이 프로세스 조건을 조정함으로써 달성된다. 조정된 전력/전압은 IBE가 사용될 때 소스 전력(가끔은 코일 전력으로 지칭됨)을 포함할 수 있다. 조정된 전력/전압은 또한, IBE가 에칭에 사용되는 경우 빔 가속도계 전압(그리드 전압), 또는 RIE가 에칭에 사용되는 경우 바이어스 전압을 포함할 수 있다. 다른 실시예에 따르면, 이들 프로세스 사이에 진공 브레이크가 있을 수 있고, 이들 프로세스는 상이한 프로세스 챔버에서 수행될 수 있다.
MTJ 층(34)의 에칭은 GDP, ICP, CCP 등을 수반할 수 있는 반응성 이온 빔 에칭을 사용하여 수행될 수 있다. 에칭 프로세스의 결과로서, 자기 층(32)이 관통 에칭되며, 자기 층(32')을 형성한다. 자기 층(32)의 에칭 후에, 터널 배리어 층(30)이 에칭되어 터널 배리어(30')를 형성한다. 본 개시의 일부 실시예에 따르면, 터널 배리어 층(30)은 자기 층(32)을 에칭하는 동일 프로세스에서 에칭되고, 자기 층(32)을 에칭하는 동일 에칭 가스를 사용하여 에칭된다. 대안의 실시예에 따르면, 터널 배리어 층(30)은 자기 층(32)을 에칭하는 것과 다른 에칭 가스를 사용하여 에칭될 수 있다.
본 개시의 일부 실시예에 따르면, 에칭 프로세스 가스는 Ar, Kr, Ne, O2, Xe, He, 메탄올, CO, NH3, CH4, 적합한 알콜, 또는 이들의 조합을 포함한다. 본 개시의 일부 실시예에 따르면, 에칭은, IBE가 사용되는 경우 약 200 와트와 약 1,500 와트 사이 범위의 소스 전력, 또는 RIE가 사용되는 경우 약 900 와트와 약 2,000 와트 사이 범위의 소스 전력으로 수행된다. 바이어스 전압은, RIE가 사용되는 경우 약 0 와트(바이어스 전력이 턴오프됨을 의미함) 볼트와 약 1,500 볼트 사이 범위 내에 있을 수 있다. IBE가 사용되는 경우, 그리드 전압은 또한 약 50 볼트와 약 1,500 볼트 사이 범위일 수 있다.
터널 배리어 층(30)의 에칭 후에, 자기 층(28)이 에칭되고, 자기 층(28')이 형성된다. 따라서, MTJ 스택(34')이 형성되며, MTJ 스택(34')의 각각은 하부 자기 층(28') 및 대응하는 위의 터널 배리어(30') 및 상부 자기 층(32')을 포함한다. 따라서, 하부 전극 층(28)이 노출된다. 자기 층(26)의 에칭은 이온 빔 에칭 프로세스(예컨대, 반응성 이온 에칭 프로세스)를 사용하여 수행될 수 있다. 본 개시의 일부 실시예에 따르면, 에칭 프로세스 가스는 Ar, Kr, Ne, O2, Xe, He, 메탄올, CO, NH3, CH4, 다른 적합한 알콜, 또는 이들의 조합을 포함한다. 본 개시의 일부 실시예에 따르면, 에칭은 약 200 와트와 약 1,500 와트 사이 범위의 주전력으로(플라즈마를 생성하기 위해) 수행된다. 바이어스 에너지는 약 50 eV와 약 1,500 eV 사이 범위 내에 있을 수 있다.
후속 프로세스에서, 하부 전극 층(26)은 하부 전극(26')을 형성하도록 에칭된다. 결과적인 구조물이 도 7에 도시되어 있다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 214로서 예시되어 있다. 에칭은 이온 빔 에칭 프로세스(예컨대, 반응성 이온 에칭 프로세스)를 사용하여 수행될 수 있다. 본 개시의 일부 실시예에 따르면, 에칭 프로세스 가스는 Ar, Kr, Ne, O2, Xe, He, 메탄올, CO, NH3, CH4, 다른 적합한 알콜, 또는 이들의 조합을 포함한다. 본 개시의 일부 실시예에 따르면, 에칭은 약 200 와트와 약 1,500 와트 사이 범위의 주전력으로(플라즈마를 생성하기 위해) 수행된다. 바이어스 에너지는 약 50 eV와 약 1,500 eV 사이 범위 내에 있을 수 있다.
도 7에 도시된 바와 같이, 하부 전극 층(26)을 에칭할 때, 오버에칭으로 인해 리세스(49)가 유전체 층(18) 안으로 연장하며 형성되게 할 수 있다. 이러한 리세스는 부분적으로, 위의 층(예컨대, 38)의 에칭의 결과로서 ESL(36)의 리세싱으로 인한 것이다. 또한, ESL(36)의 리세싱 깊이(D1)(도 3)가 확대될 수 있고(두 배로 늘어날 수 있음), 그 결과 유전체 층(18)에서의 더 큰 깊이(D2)가 될 수 있다. 본 개시의 실시예에 따르면, 높은 에칭 선택도를 갖도록 전도성 ESL(36) 및 위의 하드 마스크 층(38)을 형성하기 위한 적합한 재료를 선택함으로써, ESL(36)에서의 리세싱 깊이(D1)(도 3)가 감소되고, 따라서 유전체 층(18)에서의 리세싱 깊이(D2)(도 7)가 감소된다. 본 개시의 일부 실시예에 따르면, 리세스(49)의 깊이(D2)는 약 40 nm보다 더 작거나, 약 10 nm보다 더 작다.
도 8은 일부 실시예에 따라 유전체 캐핑 층(50)의 형성을 예시한다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 216으로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 유전체 캐핑 층(50)은 실리콘 질화물, 실리콘 산질화물 등으로 형성된다. 형성 프로세스는 CVD 프로세스, ALD 프로세스, 플라즈마 강화(PECVD; Plasma Enhance CVD) 프로세스 등일 수 있다. 유전체 캐핑 층(50)은 컨포멀(conformal) 층으로서 형성될 수 있다.
도 9는 유전체 재료(52)가 MTJ 스택(34') 사이의 갭 안으로 충전되는 갭 충전 프로세스를 예시한다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 218로서 예시되어 있다. 유전체 재료(52)는 TEOS 산화물, PSG, BSG, BPSG, USG, FSG, SiOCH, 유동가능 산화물, 다공성 산화물, 또는 이들의 조합일 수 있다. 유전체 재료(52)는 또한 로우 k 유전체 재료로 형성될 수 있다. 형성 방법은 CVD, PECVD, ALD, FCVD, 스핀온 코팅 등을 포함할 수 있다. 갭 충전 프로세스 후에, CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 CMP 정지 층으로서 유전체 캐핑 층(50) 또는 상부 전극(38')을 사용하여 수행될 수 있다. 따라서, 유전체 재료(52)의 상부 표면은 유전체 캐핑 층(50)의 상부 표면 또는 상부 전극(38')의 상부 표면과 같은 높이일 수 있다. 그에 따라, MRAM 셀(54)이 형성된다.
도 10은 비아, 전도성 라인(워드라인 또는 비트라인일 수 있음) 등일 수 있는 전도성 특징부(60)의 형성 후의 구조물을 예시한다. 해당 프로세스는 도 19에 도시된 프로세스 흐름에서 프로세스 220으로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 전도성 특징부(60)는 배리어 층(56) 및 배리어 층(56) 위의 전도성 영역(58)을 포함한다. 전도성 배리어 층(56)은 티타늄, 티타늄 질화물, 탄탈, 탄탈럼 질화, 코발트 등으로 형성될 수 있다. 전도성 영역(58)은 구리, 알루미늄, 텅스텐, 코발트 등과 같은 금속, 또는 이들 금속의 합금으로 형성될 수 있다. 전도성 특징부(60)는 에칭 정지 층(62) 및 유전체 층(64)에 형성된다. 전도성 특징부(60)는 전도성 하드 마스크(38')에 전기적으로 연결된다. 도 10에 도시된 구조물에서, 전도성 ESL(36')과 전도성 하드 마스크(38')는 결합하여, 결과적인 MRAM 셀(54)의 상부 전극(66)으로서 작용한다.
일부 실시예에 따르면, 도 8에 도시된 바와 같은 유전체 캐핑 층(50)의 형성 후에, 상부 전극(38')이 노출되도록 스페이서 에칭 프로세스가 수행된다. 리세스(49)(도 7) 근처의 재료(50)의 일부 부분이 제거되거나 부분적으로 제거될 수 있다. 그 다음, 갭 충전 재료(52)가 아이솔레이션을 위해 형성될 수 있고, CMP 프로세스가 이어질 수 있다. CMP 프로세스 후에, 상부 전극(38')이 노출되며, 에칭된 유전체 캐핑 층(50)의 남은 부분인 스페이서에 의해 둘러싸인다. 도 10a는 결과적인 구조물을 예시한다. 도 10b는 유전체 캐핑 층(50)이 스킵되는 대안의 구조물을 예시한다. 도 10, 도 10a, 및 도 10b에 도시된 바와 같이, ESL(36')은 최종 구조물의 일부로서 남으며, ESL'(36)의 존재는 SIMS(Secondary ion mass spectrometry), EDX(energy dispersive X-ray spectroscopy), AES(Auger electron) 등과 같은 재료 분석 방법을 사용하여 검출될 수 있다.
도 1 내지 도 10에 도시된 바와 같은 프로세스는 로직 다이의 형성과 통합될 수 있다. 예를 들어, 도 11 내지 도 18은, 도 1 내지 도 10에 도시된 MRAM 셀(54)의 형성의, 금속 층 및 대응하는 유전체 층의 형성과의 통합을 예시한다. 달리 지정되지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 프로세스는 도 1 내지 도 10에 도시된 실시예에서 비슷한 참조 번호로 표시되어 있는 비슷한 컴포넌트와 본질적으로 동일하다.
도 11을 참조하면, 유전체 층(12), 전도성 특징부(14 및 14'), ESL(16) 및 유전체 층(18)이 형성된다. 이들 특징부의 세부사항은 도 1을 참조하여 설명되었으며, 따라서 여기에서 반복되지 않는다. 다음으로, 도 12에 도시된 바와 같이, 전도성 비아일 수 있는 전도성 특징부(24)가 유전체 층(18)에 형성되며, 전도성 특징부(14)에 전기적으로 연결하도록 ESL(16)을 관통한다. 일부 실시예에 따르면, 웨이퍼(10)는 MRAM 영역(70M) 및 상호접속 영역(70I)을 포함한다. 상호접속 영역(70I)은 상호접속 구조물을 형성하기 위해 사용된다. 전도성 특징부(24)는 MRAM 영역(70M)에 형성된다. 전도성 특징부(14')는 상호접속 영역(70I)에 형성된다.
다음으로, 도 2 내지 도 8에 도시된 바와 같은 프로세스들이 수행되고, 그에 따라 도 13에 도시된 구조물을 형성하며, 이는 상호접속 영역(70I)이 또한 도 13에 도시된 것을 제외하고는, 도 8에 도시된 구조물과 유사하다. 그 다음, 에칭 마스크(72)가 형성되어 패터닝된다. 본 개시의 일부 실시예에 따르면, 에칭 마스크(72)는 포토 레지스트이다. 상호접속 영역(70I) 내의 에칭 마스크(72)의 일부가 제거된다. 그 다음, 유전체 캐핑 층(50) 및 유전체 층(18)의 일부가 에칭을 통해 상호접속 영역(70I)으로부터 제거되며, 에칭 마스크(72)가 에칭 마스크로서 사용된다. 또한, 에칭 정지 층(16)이 유전체 층(28)의 에칭을 정지하기 위해 사용될 수 있다. 결과적인 구조물이 도 14에 도시되어 있다. 그 결과, ESL(16)이 노출된다.
도 15는 유전체 층(52)의 형성을 예시한다. 동일 단계가 또한 도 9에 도시되어 있다. 일부 실시예에 따르면, 유전체 층(52)은 로우 k 유전체 층으로 형성된다. 또한, 유전체 층(52)은 유전체 층(18)과 동일한 유전체 재료, 또는 상이한 유전체 재료로 형성될 수 있다. 유전체 층(52)은 유전체 층(18) 및 유전체 캐핑 층(50)의 에지와 접촉할 수 있다. 후속 프로세스에서, 도 16에 도시된 바와 같이, 예를 들어 듀얼 다마신 프로세스를 통해, 금속 라인(74) 및 하부 비아(76)가 형성된다. 일부 실시예에 따르면, 금속 라인(74) 및 하부 비아(76)의 형성은, 비아 개구 및 트렌치를 형성하도록 유전체 층(52)을 에칭한 다음, 비아 개구 및 트렌치를 전도성 재료로 충전하는 것을 포함한다. 예를 들어, 전도성 배리어 층 및 충전 금속이 비아 개구 및 트렌치 안으로 충전될 수 있다. 전도성 배리어 층은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등으로 형성될 수 있다. 충전 금속은 구리 또는 구리 합금을 포함할 수 있다. 전도성 재료가 형성된 후에, CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 유전체 캐핑 층(50) 또는 상부 전극(66)은 평탄화 프로세스에서 CMP 정지 층으로서 작용할 수 있다.
도 17은 ESL(62) 및 유전체 층(64)의 형성을 예시하며, 대응 프로세스가 또한 도 10에 도시되어 있다. 다음으로, 도 18에 도시된 바와 같이, 전도성 특징부(60 및 60')가 형성되며, 이는 다마신 프로세스로 형성될 수 있다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. MTJ 층을 패터닝하기 위해 사용되는 하드 마스크 및 ESL이 전도성 재료로 형성되며, MRAM 셀의 상부 전극을 형성하기 위해 사용된다. 따라서 제조 비용이 절약된다. 또한, 텅스텐 및 루테늄은 전도성 하드 마스크가 사용될 때 에칭을 정지하기 위한 양호한 ESL 재료이며, 높은 에칭 선택도를 달성할 수 있다. 따라서, 텅스텐 및/또는 루테늄을 사용하여 ESL을 형성함으로써, 전도성 하드 마스크와 ESL 간의 에칭 선택도가 증가된다. 그 결과, 더 얕은 리세스가 ESL 층에 생성되게 된다. ESL 층의 리세스가 아래의 유전체 층으로 전사될 것이고 리세스 깊이가 아래의 유전체 층에서 증가될 수 있으므로(두 배가 됨), 개시된 바와 같은 ESL 재료를 채택함으로써, 유전체 층에서의 리세스 깊이가 감소된다. 이는 아래의 유전체 층의 펀칭 쓰루(punching-through)와 같은 잠재적인 문제점 및 다른 문제점을 해결한다.
본 개시의 일부 실시예에 따르면, 집적 회로를 형성하는 방법은, MTJ 스택 층을 형성하는 단계; 상기 MTJ 스택 층 위에 전도성 에칭 정지 층을 퇴적하는 단계; 상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 퇴적하는 단계; 에칭 마스크를 형성하도록 상기 전도성 하드 마스크를 패터닝하는 단계로서, 상기 패터닝은 상기 전도성 에칭 정지 층에 의해 정지되는 것인, 상기 패터닝하는 단계; 패턴을 정의하도록 상기 에칭 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계; 및 MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계를 포함한다. 실시예에서, 상기 MTJ 스택 층은 에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 에칭된다. 실시예에서, 상기 전도성 에칭 정지 층은, 본질적으로 텅스텐, 루테늄, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함한다. 실시예에서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 텅스텐 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 전도성 하드 마스크는 티타늄, 티타늄 질화물, 탄탈, 및 탄탈 질화물로 구성된 그룹으로부터 선택된 재료로 형성된다. 실시예에서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 루테늄 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 전도성 하드 마스크를 퇴적하는 단계는, 티타늄, 티타늄 질화물, 탄탈, 및 탄탈 질화물로 구성된 그룹으로부터 선택된 금속 함유 재료를 퇴적하는 단계를 포함한다. 실시예에서, 상기 전도성 하드 마스크를 퇴적하는 단계는 텅스텐 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 에칭 마스크 위에, 상기 에칭 마스크에 전기적으로 접속하는 전도성 특징부를 형성하는 단계를 더 포함하고, 상기 에칭 마스크는 상부 전극으로서 작용한다.
본 개시의 일부 실시예에 따르면, 집적 회로를 형성하는 방법은, 하부 전극 층을 형성하는 단계; 상기 하부 전극 층 위에, 상기 하부 전극 층에 전기적으로 접속되는 MTJ 스택 층을 형성하는 단계; 상기 MTJ 스택 층 위에, 텅스텐 및 루테늄으로 구성된 그룹으로부터 선택된 재료로 형성되는 전도성 에칭 정지 층을 형성하는 단계; 상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 형성하는 단계; 에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계; MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계로서, 상기 MTJ 스택 층을 에칭하는데 있어서 상기 전도성 하드 마스크가 에칭 마스크로서 사용되는 것인, 상기 MTJ 스택 층을 에칭하는 단계; 및 상기 전도성 하드 마스크 위에, 상기 전도성 하드 마스크에 접속되는 전도성 특징부를 형성하는 단계를 포함한다. 실시예에서, 상기 방법은, 전도성 하드 마스크 층을 형성하는 단계; 상기 전도성 하드 마스크를 형성하도록 상기 전도성 하드 마스크 층을 에칭하는 단계로서, 패터닝된 에칭 마스크가 상기 전도성 하드 마스크를 위한 패턴을 정의하는데 사용되는 것인, 상기 전도성 하드 마스크 층을 에칭하는 단계; 및 상기 전도성 하드 마스크의 상부 표면을 노출시키도록 상기 패터닝된 에칭 마스크를 제거하는 단계를 더 포함하고, 상기 MTJ 스택 층을 에칭하는 단계는 상기 전도성 하드 마스크의 상부 표면이 노출될 때 수행된다. 실시예에서, 상기 전도성 에칭 정지 층을 형성하는 단계는 텅스텐 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 전도성 에칭 정지 층을 형성하는 단계는 루테늄 층을 퇴적하는 단계를 포함한다. 실시예에서, 상기 전도성 하드 마스크를 형성하는 단계는 텅스텐 층을 형성하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 전도성 하드 마스크의 상부 표면 상에 유전체 캐핑 층을 퇴적하는 단계를 더 포함하고, 상기 유전체 캐핑 층은, 상기 MTJ 스택 및 상기 전도성 하드 마스크의 측벽과 더 접촉하며, 상기 전도성 특징부는 상기 유전체 캐핑 층을 관통한다.
본 개시의 일부 실시예에 따르면, 집적 회로는, MTJ 스택으로서, 하부 전극; 상기 하부 전극 위의 하부 자기 층; 상기 하부 자기 층 위의 터널 배리어; 및 상기 터널 배리어 위의 상부 자기 층을 포함하는, 상기 MTJ 스택; 및 상기 MTJ 스택 위에, 상기 MTJ 스택에 전기적으로 연결되는 상부 전극을 포함한다. 상기 상부 전극은, 상기 상부 자기 층 위의 제1 전도성 층으로서, 텅스텐, 루테늄, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는, 상기 제1 전도성 층; 및 상기 제1 전도성 층 위에, 상기 제1 전도성 층에 접촉하는 제2 전도성 층으로서, 상기 제1 전도성 층과는 상이한 재료로 형성되는, 상기 제2 전도성 층을 포함한다. 실시예에서, 상기 제1 전도성 층은 루테늄을 포함한다. 실시예에서, 상기 제2 전도성 층은 텅스텐을 포함한다. 실시예에서, 상기 제1 전도성 층은 텅스텐을 포함한다. 실시예에서, 상기 집적 회로는, 상기 상부 전극의 상부 표면 상의 유전체 캐핑 층으로서, 상기 상부 전극 및 상기 MTJ 스택의 측벽에 더 접촉하는, 상기 유전체 캐핑 층; 및 상기 상부 전극에 전기적으로 연결하도록 상기 유전체 캐핑 층을 관통하는 전도성 특징부를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 회로를 형성하는 방법에 있어서,
자기 터널 접합(MTJ; Magnetic Tunnel Junction) 스택 층을 형성하는 단계;
상기 MTJ 스택 층 위에 전도성 에칭 정지 층을 퇴적하는 단계;
상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 퇴적하는 단계;
에칭 마스크를 형성하도록 상기 전도성 하드 마스크를 패터닝하는 단계로서, 상기 패터닝은 상기 전도성 에칭 정지 층에 의해 정지되는 것인, 상기 패터닝하는 단계;
패턴을 정의하도록 상기 에칭 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계; 및
MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계
를 포함하는 집적 회로 형성 방법.
실시예 2. 실시예 1에 있어서, 상기 MTJ 스택 층은 에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 에칭되는 것인 집적 회로 형성 방법.
실시예 3. 실시예 1에 있어서, 상기 전도성 에칭 정지 층은, 본질적으로 텅스텐, 루테늄, 텅스텐 탄화물, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는 것인 집적 회로 형성 방법.
실시예 4. 실시예 3에 있어서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 텅스텐 층 또는 텅스텐 탄화물 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 5. 실시예 4에 있어서, 상기 전도성 하드 마스크는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 및 텅스텐 탄화물로 구성된 그룹으로부터 선택된 재료로 형성되는 것인 집적 회로 형성 방법.
실시예 6. 실시예 3에 있어서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 루테늄 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 7. 실시예 6에 있어서, 상기 전도성 하드 마스크를 퇴적하는 단계는, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 및 텅스텐 탄화물로 구성된 그룹으로부터 선택된 금속 함유 재료를 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 8. 실시예 6에 있어서, 상기 전도성 하드 마스크를 퇴적하는 단계는 텅스텐 층 또는 텅스텐 탄화물 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 에칭 마스크 위에, 상기 에칭 마스크에 전기적으로 접속하는 전도성 특징부를 형성하는 단계를 더 포함하고,
상기 에칭 마스크는 상부 전극으로서 작용하는 것인, 집적 회로 형성 방법.
실시예10. 집적 회로를 형성하는 방법에 있어서,
하부 전극 층을 형성하는 단계;
상기 하부 전극 층 위에, 상기 하부 전극 층에 전기적으로 접속되는 자기 터널 접합(MTJ) 스택 층을 형성하는 단계;
상기 MTJ 스택 층 위에, 텅스텐 및 루테늄으로 구성된 그룹으로부터 선택된 재료로 형성되는 전도성 에칭 정지 층을 형성하는 단계;
상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 형성하는 단계;
에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계;
MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계로서, 상기 MTJ 스택 층을 에칭하는데 있어서 상기 전도성 하드 마스크가 에칭 마스크로서 사용되는 것인, 상기 MTJ 스택 층을 에칭하는 단계; 및
상기 전도성 하드 마스크 위에, 상기 전도성 하드 마스크에 접속되는 전도성 특징부를 형성하는 단계
를 포함하는 집적 회로 형성 방법.
실시예 11. 실시예 10에 있어서,
전도성 하드 마스크 층을 형성하는 단계;
상기 전도성 하드 마스크를 형성하도록 상기 전도성 하드 마스크 층을 에칭하는 단계로서, 패터닝된 에칭 마스크가 상기 전도성 하드 마스크를 위한 패턴을 정의하는데 사용되는 것인, 상기 전도성 하드 마스크 층을 에칭하는 단계; 및
상기 전도성 하드 마스크의 상부 표면을 노출시키도록 상기 패터닝된 에칭 마스크를 제거하는 단계를 더 포함하고,
상기 MTJ 스택 층을 에칭하는 단계는 상기 전도성 하드 마스크의 상부 표면이 노출될 때 수행되는 것인 집적 회로 형성 방법.
실시예 12. 실시예 10에 있어서, 상기 전도성 에칭 정지 층을 형성하는 단계는 텅스텐 층 또는 텅스텐 탄화물 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 13. 실시예 10에 있어서, 상기 전도성 에칭 정지 층을 형성하는 단계는 루테늄 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 14. 실시예 13에 있어서, 상기 전도성 하드 마스크를 형성하는 단계는 텅스텐 층 또는 텅스텐 탄화물 층을 형성하는 단계를 포함하는 것인 집적 회로 형성 방법.
실시예 15. 실시예 10에 있어서,
상기 전도성 하드 마스크의 상부 표면 상에 유전체 캐핑 층을 퇴적하는 단계를 더 포함하고, 상기 유전체 캐핑 층은, 상기 MTJ 스택 및 상기 전도성 하드 마스크의 측벽과 더 접촉하며, 상기 전도성 특징부는 상기 유전체 캐핑 층을 관통하는 것인 집적 회로 형성 방법.
실시예 16. 집적 회로에 있어서,
자기 터널 접합(MTJ) 스택으로서,
하부 자기 층;
상기 하부 자기 층 위의 터널 배리어; 및
상기 터널 배리어 위의 상부 자기 층
을 포함하는, 상기 MTJ 스택; 및
상기 MTJ 스택 위에, 상기 MTJ 스택에 전기적으로 연결되는 상부 전극을 포함하고,
상기 상부 전극은,
상기 상부 자기 층 위의 제1 전도성 층으로서, 텅스텐, 루테늄, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는, 상기 제1 전도성 층; 및
상기 제1 전도성 층 위에, 상기 제1 전도성 층에 접촉하는 제2 전도성 층으로서, 상기 제1 전도성 층과는 상이한 재료로 형성되는, 상기 제2 전도성 층
을 포함하는 것인 집적 회로.
실시예 17. 실시예 16에 있어서, 상기 제1 전도성 층은 루테늄을 포함하는 것인 집적 회로.
실시예 18. 실시예 17에 있어서, 상기 제2 전도성 층은 텅스텐을 포함하는 것인 집적 회로.
실시예 19. 실시예 16에 있어서, 상기 제1 전도성 층은 텅스텐을 포함하는 것인 집적 회로.
실시예 20. 실시예 16에 있어서,
상기 상부 전극의 상부 표면 상의 유전체 캐핑 층으로서, 상기 상부 전극 및 상기 MTJ 스택의 측벽에 더 접촉하는, 상기 유전체 캐핑 층; 및
상기 상부 전극에 전기적으로 연결하도록 상기 유전체 캐핑 층을 관통하는 전도성 특징부
를 더 포함하는 집적 회로.

Claims (10)

  1. 집적 회로를 형성하는 방법에 있어서,
    자기 터널 접합(MTJ; Magnetic Tunnel Junction) 스택 층을 형성하는 단계;
    상기 MTJ 스택 층 위에 전도성 에칭 정지 층을 퇴적하는 단계 - 상기 전도성 에칭 정지 층은 균질한 재료로 형성되고, 상기 균질한 재료는 상기 MTJ 스택 층의 상부 표면과 물리적으로 접촉함 -;
    상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 퇴적하는 단계;
    에칭 마스크를 형성하도록 상기 전도성 하드 마스크를 패터닝하는 단계로서, 상기 패터닝은 상기 전도성 에칭 정지 층에 의해 정지되는 것인, 상기 패터닝하는 단계;
    패턴을 정의하도록 상기 에칭 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계; 및
    MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계
    를 포함하는 집적 회로 형성 방법.
  2. 청구항 1에 있어서, 상기 MTJ 스택 층은 에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 에칭되는 것인 집적 회로 형성 방법.
  3. 청구항 1에 있어서, 상기 전도성 에칭 정지 층은, 텅스텐, 루테늄, 텅스텐 탄화물, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는 것인 집적 회로 형성 방법.
  4. 청구항 3에 있어서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 텅스텐 층 또는 텅스텐 탄화물 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
  5. 청구항 3에 있어서, 상기 전도성 에칭 정지 층을 퇴적하는 단계는 루테늄 층을 퇴적하는 단계를 포함하는 것인 집적 회로 형성 방법.
  6. 청구항 1에 있어서,
    상기 에칭 마스크 위에, 상기 에칭 마스크에 전기적으로 접속하는 전도성 특징부를 형성하는 단계를 더 포함하고,
    상기 에칭 마스크는 상부 전극으로서 작용하는 것인, 집적 회로 형성 방법.
  7. 집적 회로를 형성하는 방법에 있어서,
    하부 전극 층을 형성하는 단계;
    상기 하부 전극 층 위에, 상기 하부 전극 층에 전기적으로 접속되는 자기 터널 접합(MTJ) 스택 층을 형성하는 단계;
    상기 MTJ 스택 층 위에, 텅스텐 및 루테늄으로 구성된 그룹으로부터 선택된 균질한 재료로 형성되는 전도성 에칭 정지 층을 형성하는 단계 - 상기 균질한 재료는 상기 MTJ 스택 층의 상부 표면과 물리적으로 접촉함 -;
    상기 전도성 에칭 정지 층 위에 전도성 하드 마스크를 형성하는 단계;
    에칭 마스크로서 상기 전도성 하드 마스크를 사용하여 상기 전도성 에칭 정지 층을 에칭하는 단계;
    MTJ 스택을 형성하도록 상기 MTJ 스택 층을 에칭하는 단계로서, 상기 MTJ 스택 층을 에칭하는데 있어서 상기 전도성 하드 마스크가 에칭 마스크로서 사용되는 것인, 상기 MTJ 스택 층을 에칭하는 단계; 및
    상기 전도성 하드 마스크 위에, 상기 전도성 하드 마스크에 접속되는 전도성 특징부를 형성하는 단계
    를 포함하는 집적 회로 형성 방법.
  8. 청구항 7에 있어서,
    전도성 하드 마스크 층을 형성하는 단계;
    상기 전도성 하드 마스크를 형성하도록 상기 전도성 하드 마스크 층을 에칭하는 단계로서, 패터닝된 에칭 마스크가 상기 전도성 하드 마스크를 위한 패턴을 정의하는데 사용되는 것인, 상기 전도성 하드 마스크 층을 에칭하는 단계; 및
    상기 전도성 하드 마스크의 상부 표면을 노출시키도록 상기 패터닝된 에칭 마스크를 제거하는 단계를 더 포함하고,
    상기 MTJ 스택 층을 에칭하는 단계는 상기 전도성 하드 마스크의 상부 표면이 노출될 때 수행되는 것인 집적 회로 형성 방법.
  9. 청구항 7에 있어서,
    상기 전도성 하드 마스크의 상부 표면 상에 유전체 캐핑 층을 퇴적하는 단계를 더 포함하고, 상기 유전체 캐핑 층은, 상기 MTJ 스택 및 상기 전도성 하드 마스크의 측벽과 더 접촉하며, 상기 전도성 특징부는 상기 유전체 캐핑 층을 관통하는 것인 집적 회로 형성 방법.
  10. 집적 회로에 있어서,
    자기 터널 접합(MTJ) 스택으로서,
    하부 자기 층;
    상기 하부 자기 층 위의 터널 배리어; 및
    상기 터널 배리어 위의 상부 자기 층;
    을 포함하는, 상기 MTJ 스택;
    상기 MTJ 스택 위의 전도성 에칭 정지 층 - 상기 전도성 에칭 정지 층은 균질한 재료로 형성되고, 상기 균질한 재료는 상기 MTJ 스택의 상부 표면과 물리적으로 접촉함 -; 및
    상기 전도성 에칭 정지 층 위에 있고, 상기 MTJ 스택에 전기적으로 연결되는 상부 전극을 포함하고,
    상기 상부 전극은,
    상기 전도성 에칭 정지 층 위의 제1 전도성 층으로서, 텅스텐, 루테늄, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는, 상기 제1 전도성 층; 및
    상기 제1 전도성 층 위에, 상기 제1 전도성 층에 접촉하는 제2 전도성 층으로서, 상기 제1 전도성 층과는 상이한 재료로 형성되는, 상기 제2 전도성 층
    을 포함하는 것인 집적 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
CN111969104B (zh) * 2019-05-20 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
US11063212B2 (en) * 2019-09-12 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and formation method thereof
US11985906B2 (en) * 2020-05-29 2024-05-14 Taiwan Semiconductor Manufacturing Company Limited Low-resistance contact to top electrodes for memory cells and methods for forming the same
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11723284B2 (en) 2020-06-16 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Top-interconnection metal lines for a memory array device and methods for forming the same
US20220044717A1 (en) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method for MRAM Devices with a Slot Via
US11698423B2 (en) 2020-08-12 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method
US11756884B2 (en) * 2021-05-06 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of forming the same
US11937512B2 (en) * 2021-06-02 2024-03-19 International Business Machines Corporation Magnetic tunnel junction device with air gap
TWI799913B (zh) * 2021-07-09 2023-04-21 華邦電子股份有限公司 半導體結構及其形成方法
US20230016126A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company Limited Tungsten via for a magnetic tunnel junction interconnect

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018519659A (ja) * 2015-05-30 2018-07-19 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 磁気トンネル接合をパターニングするためのハードマスク

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7183130B2 (en) 2003-07-29 2007-02-27 International Business Machines Corporation Magnetic random access memory and method of fabricating thereof
US6984529B2 (en) * 2003-09-10 2006-01-10 Infineon Technologies Ag Fabrication process for a magnetic tunnel junction device
US20050090111A1 (en) 2003-10-24 2005-04-28 Heon Lee Magnetic tunnel junction device with etch stop layer and dielectric spacer
US7112861B2 (en) 2004-05-14 2006-09-26 International Business Machines Corporation Magnetic tunnel junction cap structure and method for forming the same
US7423282B2 (en) 2006-07-06 2008-09-09 Infineon Technologies Ag Memory structure and method of manufacture
US8722543B2 (en) * 2010-07-30 2014-05-13 Headway Technologies, Inc. Composite hard mask with upper sacrificial dielectric layer for the patterning and etching of nanometer size MRAM devices
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US9269893B2 (en) 2014-04-02 2016-02-23 Qualcomm Incorporated Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
US9425094B2 (en) * 2014-12-26 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Mechanisms for forming semiconductor device structure with feature opening
US20170084819A1 (en) 2015-09-19 2017-03-23 Qualcomm Incorporated Magnetresistive random-access memory and fabrication method thereof
US9601686B1 (en) * 2015-12-14 2017-03-21 International Business Machines Corporation Magnetoresistive structures with stressed layer
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018519659A (ja) * 2015-05-30 2018-07-19 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 磁気トンネル接合をパターニングするためのハードマスク

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