TW202016993A - 積體電路及其形成方法 - Google Patents
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Abstract
一種積體電路之形成方法，包含：形成磁性穿隧接合面堆疊層、沉積導電蝕刻停止層於磁性穿隧接合面堆疊層之上、沉積導電硬遮罩於導電蝕刻停止層之上、以及圖案化導電硬遮罩以形成複數個蝕刻遮罩。藉由導電蝕刻停止層停止圖案化導電硬遮罩的步驟。此形成方法更包含使用蝕刻遮罩蝕刻導電蝕刻停止層以定義複數個圖案，以及蝕刻磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊。
Description
本發明實施例是關於半導體技術，特別是關於一種具有磁性穿隧接合面之半導體結構。
半導體記憶體使用於電子應用的積體電路中，包含例如無線電、電視、行動電話、以及個人運算裝置（personal computing devices）。一種類型的半導體記憶體裝置是磁阻式隨機存取記憶體（magneto-resistive random access memory，MRAM），其包含結合半導體技術和磁性材料及裝置的自旋電子學（spin electronics）。電子的自旋藉由其磁矩（magnetic moment）來儲存位元值（bit value），而非藉由電子的電荷。
典型的磁阻式隨機存取記憶體單元可包含磁性穿隧接合面（magnetic tunnel junction，MTJ）堆疊，其包含釘扎層（pinning layer）、釘扎層上方的固定層（pinned layer）、固定層上方的穿隧層（tunnel layer）、以及在穿隧層之上的自由層。在形成磁阻式隨機存取記憶體單元的期間，首先沉積複數個毯覆層。接著藉由光蝕刻製程圖案化這些毯覆層以形成磁性穿隧接合面堆疊。然後形成介電蓋層以保護介電蓋層。介電覆蓋層包含磁性穿隧接合面堆疊之側壁上的一些部分，以及可能在頂面之上的附加部分。
本發明實施例提供一種積體電路之形成方法，包含：形成磁性穿隧接合面堆疊層；沉積導電蝕刻停止層於此磁性穿隧接合面堆疊層之上；沉積導電硬遮罩於此導電蝕刻停止層之上；圖案化此導電硬遮罩以形成複數個蝕刻遮罩，其中藉由此導電蝕刻停止層停止圖案化此導電硬遮罩的步驟；使用此些蝕刻遮罩蝕刻此導電蝕刻停止層以定義複數個圖案；以及蝕刻此磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊。
本發明實施例提供一種積體電路之形成方法，包含：形成底電極層；形成磁性穿隧接合面堆疊層於此底電極層之上並電性連接至此底電極層；形成導電蝕刻停止層於此磁性穿隧接合面堆疊層之上，其中此導電蝕刻停止層是由選自由鎢及釕所組成之群組中之材料所形成；形成複數個導電硬遮罩於此導電蝕刻停止層之上；使用此些導電硬遮罩作為蝕刻遮罩來蝕刻此導電蝕刻停止層；蝕刻此磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊，其中此些導電硬遮罩在蝕刻此磁性穿隧接合面堆疊層的步驟中作為蝕刻遮罩；以及形成複數個導電部件於此導電硬遮罩之上並連接至導電硬遮罩。
本發明實施例提供一種積體電路，包含：磁性穿隧接合面堆疊以及頂電極。此磁性穿隧接合面堆疊包含：底磁性層、位於底磁性層之上的穿隧阻障物、以及位於穿隧阻障物之上頂磁性層。此頂電極位於此性穿隧接合面堆疊之上並電性耦接至磁性穿隧接合面堆疊。此頂電極包含：位於頂磁性層之上的第一導電層以及位於第一導電層之上並接觸第一導電層的第二導電層。此第一導電層包含選自由鎢、釕、及前述之組合所組成之群組的金屬。此第二導電層是由不同於第一導電層之材料所形成。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或配置之間的關係。
此外，其中可能用到與空間相對用詞，例如「在……下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個（些）元件或特徵與另一個（些）元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
根據一些實施例提供磁阻式隨機存取記憶體（Magneto-Resistive Random Access Memory，MRAM）單元及其形成方法。根據一些實施例繪示出形成一些磁阻式隨機存取記憶體單元之過程中的各個中間階段。此處討論了一些實施例的一些變化。在各種視圖和說明性實施例中，相似的元件標號用於表示相似的元件。根據一些本發明實施例，使用具有高蝕刻選擇性數值的導電材料作為蝕刻停止層與硬遮罩，使得形成了較小的凹陷於蝕刻停止層中並轉移至下方的介電層，並且降低製造成本。
第1圖至第10圖根據一些本發明實施例繪示出形成磁阻式隨機存取記憶體單元的過程中各個中間階段的剖面示意圖。第1圖至第10圖所示之製程也示意性地反映在第19圖所示之製程流程200中。
參照第1圖，形成晶圓10。晶圓10可包含基板（未繪示），其可為半導體基板。基板可由矽、矽鍺、三五族化合物半導體、或類似的材料所形成。根據一些本發明實施例，基板為塊體（bulk）矽基板。可將例如電晶體及二極體之主動元件（未繪示）以及例如電容、電感、及電阻之被動元件（未繪示）形成在晶圓10中。將介電層12形成於基板上。根據一些本發明實施例，介電層12為具有介電常數（k值（k-value））低於3.0之低介電常數介電材料。介電層12也可由其他介電材料所形成，例如氧化矽、氮化矽、磷矽玻璃（phospho-silicate glass，PSG）、硼矽玻璃（boron-silicate glass，BSG）、硼磷矽玻璃（boron-doped phospho-silicate glass，BPSG）、或類似材料。將導電部件14形成於介電層12中。根據一些本發明實施例，導電部件14為金屬線（例如字元線（word line）或位元線（bit line））、金屬導孔、接觸插塞、摻雜半導體條帶（doped semiconductor strips）、或類似部件。金屬導電部件14可由金屬所形成，例如銅、鋁、鎢、鈷、類似的金屬、或前述之金屬合金。
導電部件14之上可為蝕刻停止層16、介電層18、及導電部件24。根據一些本發明實施例，蝕刻停止層16是由不同於在上方的介電層18之介電層所形成。舉例而言，蝕刻停止層16可由氮化鋁、氧化鋁、氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、或類似材料所組成。蝕刻停止層16也可為包含複數層介電層的複合膜層。舉例而言，蝕刻停止層16可包含SiC或SiCN膜層16A、位於金屬氧化物膜層16A之上的金屬氮化物膜層或金屬氧化物膜層（例如AlN或AlOx
）16B、以及可包含或不包含位於金屬氮化物膜層16B之上的金屬氮氧化物膜層或金屬碳氮化物（carbo-nitride）膜層16C。
介電層18可為使用例如以四乙氧基矽烷（tetraethyl orthosilicate，TEOS）作為前驅物之化學氣相沉積（chemical vapor deposition，CVD）方法所沉積之氧化矽所形成。根據其他實施例，介電層18也可為使用磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、無摻雜的矽玻璃（undoped silicate glass，USG）、氟矽玻璃（fluorosilicate glass，FSG）、SiOCH、可流動氧化物（flowable oxide）、多孔性氧化物（porous oxide）、或類似材料、或前述之組合來形成。舉例來說，介電層18也可由具有k值低於約3.0之低介電常數介電材料所形成。
將導電部件24形成於介電層18中並貫穿蝕刻停止層16。導電部件24可為金屬線、導孔、接觸插塞、或類似的部件。根據一些本發明實施例，導電部件包含導電阻障層20與位於導電阻障層20之底部之上的導電區 22。導電阻障層20可由鈦、氮化鈦、鉭、氮化鉭、鈷、或類似材料所形成。導電區 22可由金屬所形成，例如銅、鋁、鎢、鈷、類似金屬、或前述金屬之合金。導電部件24之形成可包含蝕刻介電層18與蝕刻停止層16來形成導孔洞、形成毯覆導電阻障層延伸至導孔洞中、沉積金屬材料於毯覆導電阻障層之上、以及執行例如化學機械研磨（chemical mechanical polish，CMP）製程或機械研磨（mechanical grinding）製程之平坦化製程來移除毯覆導電阻障層與金屬材料之多餘的部分。
接著，連續形成底電極層、磁性穿隧接合面層、蝕刻停止層、導電硬遮罩層、以及蝕刻遮罩層。此個別的製程繪示為第19圖中之製程流程中的製程202。再參照第1圖，沉積底電極層26。根據一些本發明實施例，底電極層26是形成為毯覆層，並且可藉由化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、電化學電鍍（electro-chemical plating，ECP）、無電電鍍（electroless plating）、或類似方法來形成。底電極層26的材料可包含Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、Co、Cox
Fey
Bz
Ww
、TiN、TaN、前述之組合、及/或前述材料之多層結構。舉例而言，底電極層26可包含氮化鈦層26A與位於氮化鈦層26A之上的氮化鈦層26B。
將磁性穿隧接合面層34形成於底電極層26之上。根據一些本發明實施例，磁性穿隧接合面層34包含底磁性層28、位於底磁性層28之上的穿隧阻障層30、以及位於穿隧阻障層30之上的頂磁性層32。底磁性層28可包含釘扎層 （pinning layer）28A與位於釘扎層28A之上且與其接觸的固定層（pinned layer）28B。頂磁性層32可包含自由層（free layer）。底磁性層28、穿隧阻障層30、及頂磁性層32中相鄰的膜層也可彼此間物理接觸。底磁性層28、穿隧阻障層30、及頂磁性層32可藉由一或多種沉積方法來沉積，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（atomic layer deposition，ALD）、或類似的方法。
釘扎層28A可由包含錳（Mn）及其他金屬（例如鉑（Pt）、銥（Ir）、銠（Rh）、鎳（Ni）、鈀（Pd）、鐵（Fe）、鋨（Os）、或類似的金屬）的金屬合金所形成。據此，釘扎層28A可由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、OsMn、或類似的材料所形成。固定層28B可由具有比頂磁性層32更大的矯頑磁場（coercivity field）的鐵磁性材料所形成，並且可以由例如鈷鐵（CoFe）、鈷鐵硼（CoFeB）、或類似的材料所形成。根據一些本發明實施例，固定層28B具有合成鐵磁（synthetic ferromagnetic，SFM）結構，其中磁性膜層之間的耦合是鐵磁性耦合。底磁性層28也可採用合成反鐵磁（synthetic antiferromagnetic，SAF）結構，其包含由多個非磁性間隔層隔開的複數個磁性金屬層。 磁性金屬層可以由Co、Fe、Ni、或類似的材料所形成。非磁性間隔層可以由Cu、Ru、Ir、Pt、W、Ta、Mg或類似的材料所形成。舉例而言，底磁性層28可具有鈷層和在鈷層之上的重複（鉑/鈷）x
層，其中x表示重複次數，並且可以是等於或大於1的任何整數。
穿隧阻障層30可由MgO、AlO、AlN、或類似的材料所形成。穿隧阻障層30可具有厚度在約0.5奈米（nanometers，nm）至約0.3奈米（nm）的範圍。
頂磁性層32可由例如CoFe、NiFe、CoFeB、CoFeBW、或其他類似的鐵磁性材料形成。頂磁性層32也可採用類似於合成鐵磁（SFM）結構之合成的鐵磁性結構，並調整間隔層的厚度以實現在分離的磁性材料之間的鐵磁性耦合，即為使磁矩（magnetic moment）在相同方向耦合。頂磁性層32的磁矩是可編程的，因此所形成之磁性穿隧接合面（Magnetic Tunnel Junction，MTJ）單元的電阻是在高電阻和低電阻之間變化。可理解的是，磁性穿隧接合面層34的材料和結構可具有許多變化，並且這些變化也在本發明實施例的範圍內。舉例而言，釘扎層28A、固定層28B、穿隧阻障層30、以及頂磁性層32可以與第1圖中所示的順序相反來形成。據此，自由層可為磁性穿隧接合面層34的底層，而釘扎層28A可為頂層。
導電蝕刻停止層（etch stop layer，ESL）36形成於磁性穿隧接合面層34之上並與磁性穿隧接合面層34接觸。根據一些本發明實施例，導電蝕刻停止層36是形成為毯覆層，並且可使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、電化學電鍍（ECP）、無電電鍍、或類似方法來形成。導電蝕刻停止層36之材料可包含鎢、釕、包含鎢層及位於鎢層下方或上方之釕層的複合膜層、及/或鎢及釕的合金。舉例而言，當導電蝕刻停止層36包含鎢層，則對應的沉積製程可包含使用WF6
作為製程氣體之一的化學氣相沉積（CVD）製程。導電蝕刻停止層36的厚度T1可小於約10奈米（nm），並且可在約5奈米（nm）至約50奈米（nm）的範圍。當導電蝕刻停止層36是由鎢或釕所形成，導電蝕刻停止層36中之鎢或釕的原子百分比（atomic percentage）例如可高於約百分之八十。
將硬遮罩層（或稱為導電硬遮罩層）38沉積於導電蝕刻停止層36之上，並且硬遮罩層38是使用導電材料來形成。根據一些本發明實施例，硬遮罩層38是形成為毯覆層，並且可使用化學氣相沉積（CVD）、物理氣相沉積（PVD）、電化學電鍍（ECP）、無電電鍍、或類似方法來形成。硬遮罩層38的材料可包含鈦、氮化鈦、鉭、氮化鉭、鎢、碳化鎢、前述之組合、或前述材料之多層結構。硬遮罩層38也可由具有不同於導電蝕刻停止層36之蝕刻特性的其他導電材料所形成，因此導電蝕刻停止層36可有效地停止硬遮罩層38的蝕刻。當蝕刻停止層由釕所形成，則硬遮罩層38也可由鎢或碳化鎢所形成。硬遮罩層38可在磁性穿隧接合面層之後續的圖案化步驟中作為蝕刻遮罩。換句話說，硬遮罩層38的材料可分為兩組：一組為包含鎢，例如鎢與鉭、氮化鉭、鈦、氮化鈦之其中一或多者的合金、具有至少一層包含鎢的多層結構、或鎢合金；一組為不含鎢，例如鉭、氮化鉭、鈦、氮化鈦、前述之組合、或前述之多層結構。當將鎢應用在硬遮罩層38中，釕可作為蝕刻停止層，以及當不將鎢應用在硬遮罩層38中，則鎢、釕、前述之組合、或前述之多層結構可作為蝕刻停止層。
硬遮罩層38的厚度T2可在約30奈米（nm）至約150奈米（nm）的範圍。再者，由於導電蝕刻停止層36是用來停止硬遮罩層38的蝕刻，硬遮罩層38的厚度T2明顯大於導電蝕刻停止層36的厚度T1。舉例而言，厚度T2與厚度T1的比值（T2/ T1）可約大於3，並且可在約3至約30的範圍。
根據一些本發明實施例，硬遮罩層38可由均質（homogenous）的導電材料所形成，例如鈦、氮化鈦、鉭、氮化鉭、鎢、碳化鎢、碳化鎢硼、或前述之組合。根據其他本發明實施例，硬遮罩層38包含導電硬遮罩子層38A以及在導電硬遮罩子層38A之上的導電硬遮罩子層38B。導電硬遮罩子層38A及導電硬遮罩子層38B是由不同的材料所形成且具有不同的蝕刻性質，並且導電硬遮罩子層38A及導電硬遮罩子層38B各自可由均質材料所形成。舉例來說，導電硬遮罩子層38A可由鎢所形成，而導電硬遮罩子層38B可由鈦、氮化鈦、鉭、氮化鉭、或類似的材料所形成。
將蝕刻遮罩層40形成於導電硬遮罩層38之上。根據一些本發明實施例，蝕刻遮罩層40是由介電材料所形成，例如氧化矽、氮化矽、非晶碳（amorphous carbon）、類似的材料、或前述之多層結構。舉例來說，在第1圖所繪示的範例中，蝕刻遮罩層40包含蝕刻遮罩子層40A以及在蝕刻遮罩子層40A之上的蝕刻遮罩子層40B。根據一些本發明實施例，蝕刻遮罩子層40A是由氧化矽所形成，其可使用四乙氧基矽烷（tetraethyl orthosilicate，TEOS）來形成，而蝕刻遮罩子層40B是由非晶碳所形成。
在蝕刻遮罩層40之上形成三層（tri-layer）結構，其包含底層42（有時稱為下層）、在底層42之上的中層44、以及在中層44之上的頂層46。根據一些本發明實施例，底層42可由光阻劑或其他類型的材料（例如SiON或非晶碳（有時也稱為灰化可移除介電質（ash removable dielectric，ARD）））所形成。再者，當底層42是由光阻劑所形成，其可為交聯的，因而不同於用於曝光的典型光阻劑。當頂層46曝光時，底層42可作為底部抗反射塗層（bottom anti-reflection coating，BARC）的功能。
中層44可由包含矽及氧的材料所形成，例如可為SiON，也可使用其他相似的材料。頂層46可由光阻劑所形成。將頂層46塗佈為毯覆層，然後使用包含不透明部分及透明部分的光微影遮罩（未繪示）在光微影製程中將頂層46圖案化。在晶圓10的上視圖中，頂層46之複數個剩餘部分可配置成陣列。
根據一些本發明實施例，省略了蝕刻遮罩層40，並且將包含底層42、中層44、以及頂層46的三層結構直接形成於硬遮罩層38之上。
在後續的步驟中，圖案化頂層46是作為蝕刻遮罩來蝕刻並圖案化在下方的中層44、底層42、以及蝕刻遮罩層40（若有形成）。蝕刻遮罩層40的圖案化在第19圖所示之製程流程中繪示為製程204。圖案化頂層46可在蝕刻製程中消耗。在蝕刻遮罩層40的圖案化之後，蝕刻遮罩層40的剩餘部分40’（下文稱為蝕刻遮罩層40’）保留下來，如第2圖所示。三層結構之剩餘部分（第1圖）接著被移除。在未形成蝕刻遮罩層40的實施例中，三層結構將包含至少一些定義將在之後形成之磁性穿隧接合單元之圖案的底層42的剩餘部分。
在後續的步驟中，蝕刻遮罩層40’ 是作為蝕刻遮罩來蝕刻在下方的導電硬遮罩層38而形成硬遮罩層38’（其包含硬遮罩子層38A’及硬遮罩子層38B’），如第3圖所示。此個別的步驟在第19圖所示之製程流程中繪示為製程206。上述蝕刻停止在導電蝕刻停止層36上。所形成的硬遮罩層38’繪示於第3圖中。蝕刻方法可包含電漿蝕刻方法，其可包含反應式離子束蝕刻（ion beam etching，IBE）。上述蝕刻可使用輝光放電電漿（glow discharge plasma，GDP）、電容耦合電漿（capacitive coupled plasma，CCP）、感應耦合電漿（inductively coupled plasma，ICP）、或類似的電漿來執行。根據一些本發明實施例，可使用反應式離子蝕刻（reactive ion etching，RIE）而不是使用離子束蝕刻（IBE）來蝕刻硬遮罩層38。根據其他省略蝕刻遮罩層40（並成為蝕刻遮罩層40’）的本發明實施例，使用三層結構（底層42、中層44、以及頂層46）之剩餘部分作為蝕刻遮罩來執行蝕刻步驟。
根據一些本發明實施例，硬遮罩層38的蝕刻可使用選自Cl2
、N2
、CH4
、He、CHx
Fy
、SF6
、NF3
、BCl3
、O2
、Ar、Cx
Fy
、HBr、或前述之組合的製程氣體來執行。N2
、Ar、及/或He可作為載體氣體。舉例來說，可使用Cl2
並搭配例如載體氣體的其他氣體來蝕刻硬遮罩層38中的鈦、氮化鈦、鉭、氮化鉭、或類似的材料。可使用CHx
Fy
並搭配例如載體氣體的其他氣體來蝕刻硬遮罩層38中的鎢（若有採用）。根據一些本發明實施例，Cl2
與N2
和CH4
之流速的流速比值約大於10，並且可以在約10至約50或更高的範圍內。在流速比值高於約10的情況下，蝕刻選擇性（即硬遮罩層38的蝕刻速率與導電蝕刻停止層36的蝕刻速率的比值）高於約10。這確保了蝕刻停止在導電蝕刻停止層36上而形成延伸至導電蝕刻停止層36中之非常小的凹陷（示意性地繪示為37）。舉例而言，當流速比高於約10，導電蝕刻停止層36中之凹陷37的深度D1可以小於約7奈米（nm）。根據一些實施例，在蝕刻硬遮罩層38的期間，電源功率（source power）在約30伏特至約1000伏特的範圍，並且偏壓（bias voltage）可以在約0伏特至約1000伏特的範圍。
根據一些實施例，其中硬遮罩層38包含硬遮罩子層38A及硬遮罩子層38B，當硬遮罩子層38B是由鈦、氮化鈦、鉭、或氮化鉭所形成，而硬遮罩子層38A是由鎢所形成，使用第一蝕刻氣體（例如Cl2
）來蝕刻硬遮罩子層38B，並接著使用不同於第一蝕刻氣體的第二蝕刻氣體（例如CHx
Fy
）來蝕刻鎢。據此，在硬遮罩層38的蝕刻中，至少硬遮罩子層38A減緩了向下蝕刻，並且當在蝕刻硬遮罩子層38B時可作為蝕刻停止層。因此，藉由使用複合的硬遮罩層38，遍佈晶圓10之硬遮罩層38的向下蝕刻可更加均勻。
在硬遮罩層38’形成之後，可移除蝕刻遮罩層40’，並且所形成的結構繪示於第4圖中。此個別的步驟在第19圖所示之製程流程中繪示為製程208。接著，使用不同於用於蝕刻硬遮罩層38的蝕刻氣體蝕刻貫穿導電蝕刻停止層36。此個別的步驟在第19圖所示之製程流程中繪示為製程210。所形成的結構繪示於第5圖中，導電蝕刻停止層36之剩餘部分標示為導電蝕刻停止層36’。根據一些本發明實施例，其中導電蝕刻停止層36是由釕（ruthenium）所形成，其蝕刻氣體可包含O2
，並且也可使用其他氣體，例如Ar、Cl2
、CF4
、或類似的氣體。根據其他本發明實施例，其中導電蝕刻停止層36是由鎢所形成，其蝕刻氣體可包含CHx
Fy
（x及y為整數）。導電蝕刻停止層36的蝕刻可使用離子束蝕刻（IBE）、反應式離子蝕刻（RIE）、或類似方法來執行。
在後續的製程步驟中，複數個蝕刻製程是使用硬遮罩層38’作為蝕刻遮罩來蝕刻磁性穿隧接合面層34，以形成如第6圖所示之磁性穿隧接合面堆疊34’。 此個別的步驟在第19圖所示之製程流程中繪示為製程212。根據一些本發明實施例，磁性穿隧接合面層34的蝕刻是在相同的蝕刻腔室（chamber）中原位（in-situ）執行，此蝕刻腔室是配置成真空的真空腔室。在製程步驟之間可或可不破除真空。換句話說，在磁性穿隧接合面層34之蝕刻的開始到結束，可不破除真空。相反地，一個製程到另一個製程之間的改變是藉由調整製程條件來實現，例如改變製程氣體（及/或調整製程氣體的流速）以及調整功率/電壓。當使用離子束蝕刻（IBE）時，調整的功率/電壓可包含電源功率（有時稱為線圈功率（coil power））。若將離子束蝕刻（IBE）用於蝕刻，則調整的功率/電壓也可包含射束加速器電壓（beam accelerator voltage）（柵極電壓（grid voltage）），或者若將反應式離子蝕刻（RIE）用於蝕刻，則可以包含偏壓（bias voltage）。根據其他實施例，在這些製程之間可破除真空，並且這些製程可在不同的製程腔室中執行。
磁性穿隧接合面層34之蝕刻可使用反應式離子束蝕刻來執行，其可包含輝光放電電漿（GDP）、電容耦合電漿（CCP）、感應耦合電漿（ICP）、或類似的電漿來執行。蝕刻製程的結果為，蝕刻貫穿頂磁性層32以形成頂磁性層32’。在頂磁性層32之蝕刻之後，蝕刻穿隧阻障層30以形成穿隧阻障物30’。根據一些本發明實施例，是在與頂磁性層32之蝕刻相同的製程中蝕刻穿隧阻障層30，並且是使用與頂磁性層32之蝕刻相同的蝕刻氣體來蝕刻。根據其他實施例，可使用不同於用於蝕刻頂磁性層32的蝕刻氣體來蝕刻穿隧阻障層30。
根據一些本發明實施例，蝕刻製程氣體可包含Ar、Kr、Ne、O2
、Xe、He、甲醇、CO、NH3
、CH4
、適合的醇、或前述之組合。根據一些本發明實施例，若使用離子束蝕刻（IBE），則在電源功率在約200瓦特（Watts）至約1500瓦特的範圍執行蝕刻，或者若使用反應式離子蝕刻（RIE），則在約900瓦特至約2000瓦特的範圍執行。若使用反應式離子蝕刻（RIE），則偏壓可在約0瓦特（其代表關閉偏壓）伏特（volts）至約1500伏特的範圍。若使用離子束蝕刻（IBE），則柵極電壓也可在約50伏特至約1500伏特的範圍。
在穿隧阻障層30的蝕刻之後，蝕刻底磁性層28並形成底磁性層28’。據此，形成了複數個磁性穿隧接合面堆疊34’，這些磁性穿隧接合面堆疊34’中的每一個包含底磁性層28’、對應之在上方的穿隧阻障物30’、以及頂磁性層32’。底磁性層28因而露出。底磁性層28的蝕刻可使用離子束蝕刻製程（例如反應式離子蝕刻製程）來執行。根據一些本發明實施例，蝕刻製程氣體可包含Ar、Kr、Ne、O2
、Xe、He、甲醇、CO、NH3
、CH4
、適合的醇、或前述之組合。根據一些本發明實施例，在主要電源（用於產生電漿）在約200瓦特至約1500瓦特的範圍執行蝕刻。偏壓能量可在約50電子伏特（eV）至約1500電子伏特（eV）的範圍。
在後續的製程中，蝕刻底電極層26以形成底電極層26’。所形成的結構繪示於第7圖中。此個別的步驟在第19圖所示之製程流程中繪示為製程214。可使用離子束蝕刻製程（例如反應式離子蝕刻製程）來執行蝕刻。根據一些本發明實施例，蝕刻製程氣體可包含Ar、Kr、Ne、O2
、Xe、He、甲醇、CO、NH3
、CH4
、適合的醇、或前述之組合。根據一些本發明實施例，在主要電源（用於產生電漿）在約200瓦特至約1500瓦特的範圍執行蝕刻。偏壓能量可在約50電子伏特（eV）至約1500電子伏特（eV）的範圍。
如第7圖所示，當蝕刻底電極層26，過蝕刻（over-etch）可造成延伸至介電層18內的複數個凹陷49。這些凹陷49可部分歸因於蝕刻上方膜層（例如硬遮罩層38）所造成之導電蝕刻停止層36的凹蝕。再者，可放大（且可為放大兩倍）導電蝕刻停止層36的凹蝕深度D1（第3圖）以形成較大的深度D2於介電層18中。根據一些本發明實施例，藉由選擇適合的材料來形成導電蝕刻停止層36及上方的硬遮罩層38以具有高蝕刻選擇性，減少了導電蝕刻停止層36的凹蝕深度D1（第3圖），並且因而減少於介電層18中之凹蝕深度D2（第7圖）。根據一些本發明實施例，凹陷49之深度D2小於約40奈米或小於約10奈米。
第8圖是根據一些實施例繪示出介電蓋層50的形成。此個別的步驟在第19圖所示之製程流程中繪示為製程216。根據一些本發明實施例，介電蓋層50是由氮化矽、氮氧化矽、或類似的材料所形成。此形成製程可為化學氣相沉積（CVD）製程、原子層沉積（ALD）製程、電漿增強化學氣相沉積（plasmaenhanced CVD，PECVD）製程、或類似的製程。介電蓋層50可形成為順形（conformal）層。
第9圖繪示出間隙填充（gap-filling）製程，其中將介電材料（或稱為介電層）52填入複數個磁性穿隧接合面堆疊34’之間。此個別的步驟在第19圖所示之製程流程中繪示為製程218。介電材料52可為四乙氧基矽烷（TEOS）氧化物、磷矽玻璃（PSG）、硼矽玻璃（BSG）、硼磷矽玻璃（BPSG）、無摻雜的矽玻璃（undoped silicate glass，USG）、摻氟矽玻璃（fluoride-doped silicate glass，FSG）、SiOCH、可流動氧化物（flowable oxide）、多孔氧化物（porous oxide）、類似的材料、或前述之組合。介電材料52也可由低介電常數（low-k）介電材料所形成。形成方法可包含化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、原子層沉積（ALD）製程、流動式化學氣相沉積（FCVD）、旋轉塗佈（spin-on coating）、或類似的方法。在間隙填充製程之後，可執行例如化學機械研磨（CMP）製程或機械研磨製程的平坦化製程。此平坦化製程可使用介電蓋層50或硬遮罩層38’作為化學機械研磨（CMP）停止層。據此，介電材料52的頂面可與介電蓋層50之頂面或硬遮罩層38’之頂面齊平。因而形成磁阻式隨機存取記憶體單元54。
第10圖繪示出在導電部件60之形成之後的結構，其中導電部件60可為導孔、導線（其可為字元線或位元線）、或類似的導電部件。此個別的步驟在第19圖所示之製程流程中繪示為製程220。根據一些本發明實施例，導電部件60包含阻障層56及在阻障層56之上的導電區域58。導電的阻障層56可由鈦、氮化鈦、鉭、氮化鉭、鈷、或類似的材料所形成。導電區域58可由金屬所形成，例如銅、鋁、鎢、鈷、類似的材料、或這些金屬之合金。導電部件60是形成於蝕刻停止層62及介電層64之中。導電部件60可電性耦接至導電的硬遮罩層38’。在第10圖所示之結構中，導電蝕刻停止層36’及導電的硬遮罩層38’合併作為所形成之磁阻式隨機存取記憶體單元54的頂電極66。
根據一些實施例，在第8圖所示之介電蓋層50的形成之後，執行間隔物蝕刻製程，而使得露出硬遮罩層38’。可移除或部分移除靠近凹陷49（第7圖）之介電蓋層50的一些部分。可接著形成用於隔離之間隙填充介電材料52，並接著執行化學機械研磨（CMP）製程。在化學機械研磨（CMP）製程之後，露出被間隔物圍繞的硬遮罩層38’，其中此間隔物為被蝕刻之介電蓋層50的剩餘部分。第10Ａ圖繪示出所形成的結構。第10B圖繪示出其他結構，其中省略介電蓋層50。如第10、10Ａ、及10B圖所示，導電蝕刻停止層36’保留為最終結構的一部分，並且導電蝕刻停止層36’的存在可使用材料分析方法來偵測，例如二次離子質譜分析法（Secondary ion mass spectrometry，SIMS）、能量色散X射線譜（energy dispersive X-ray spectroscopy，EDX）、歐傑電子能譜儀 (Auger electron spectroscopy，AES)、或類似的方法。
第1圖至第10圖所示的製程可與邏輯晶粒（logic die）的形成整合。舉例而言，第11圖至第18圖繪示出如第1圖至第10圖所示的磁阻式隨機存取記憶體單元54的形成與金屬層和對應的介電層之形成的整合。除非另外定義，在這些實施例中之組件的材料及形成製程基本上與第1圖至第10圖所示之實施例中之標號相同的類似元件相同。
參照第11圖，形成介電層12、導電部件14及導電部件14’、蝕刻停止層16、以及介電層18。這些部件之細節已參照第1圖作討論，故此處不再贅述。接著，如第12圖所示，將可為導孔的導電部件24形成於介電層18中並貫穿蝕刻停止層16以電性耦接至導電部件14。根據一些實施例，晶圓10包含磁阻式隨機存取記憶體區70Ｍ與互連區70I。互連區70I是用來形成互連結構。導電部件24是形成於磁阻式隨機存取記憶體區70Ｍ中。導電部件14’是形成於互連區70I中。
接著，執行如第2圖至第8圖所示的製程，因而形成在第13圖中所示的結構。除了第13圖中所示的互連區70I，第13圖中所示的結構也相似於第8圖中所示的結構。接著形成並圖案化蝕刻遮罩72。根據一些本發明實施例，蝕刻遮罩72為光阻劑。移除蝕刻遮罩72在互連區70I的部分。接著藉由使用蝕刻遮罩72作為蝕刻遮罩的蝕刻將介電蓋層50與介電層18的一部分從互連區70I移除。再者，蝕刻停止層16可用來停止介電層18的蝕刻。所形成的結構繪示於第14圖中。因此，露出蝕刻停止層16。
第15圖繪示出介電層52的形成。此相同的步驟也繪示於第9圖中。根據一些實施例，介電層52是由低介電常數介電材料所形成。再者，介電層52可由與介電層18之材料相同或不同的材料所形成。介電層52可與介電層18及介電蓋層50的邊緣接觸。在後續的製程中，如第16圖所示，形成金屬線74及在下方的導孔76，舉例而言，藉由雙鑲嵌製程（dual damascene process）來形成。根據一些實施例，金屬線74及在下方的導孔76的形成包含蝕刻介電層52以形成導孔洞及溝槽，並接著以導電材料填充導孔洞及溝槽。舉例而言，可將導電阻障層及填充金屬填入導孔洞及溝槽內。導電阻障層可由鈦、氮化鈦、鉭、氮化鉭、或類似的材料所形成。填充金屬可包含銅或銅合金。在形成導電材料之後，可執行例如化學機械研磨（CMP）製程或機械研磨製程之平坦化製程。介電蓋層50或頂電極66可在平坦化製程中作為化學機械研磨停止層。
第17圖繪示出蝕刻停止層62與介電層64的形成，並且對應的製程也繪示於第10圖中。接著，如第18圖所示，可在鑲嵌製程中形成導電部件60與導電部件60’。
本發明實施例具有一些有利特徵。用於圖案化磁性穿隧接合面層的硬遮罩和蝕刻停止層是由導電材料形成，並且用於形成磁阻式隨機存取記憶體單元的頂電極。從而節省製造成本。而且，在使用導電硬遮罩時，鎢和釕是用於停止蝕刻的良好蝕刻停止材料，並且可以實現高蝕刻選擇性。因此，藉由使用鎢及/或釕形成蝕刻停止層，增加了導電硬遮罩和蝕刻停止層之間的蝕刻選擇性。這導致在蝕刻停止層中產生較淺的凹陷。由於蝕刻停止層中的凹陷將被轉移到下方的介電層中，並且凹陷的深度可在下方的介電層中增加（加倍），藉由採用所揭露的蝕刻停止層材料，減小了介電層中的凹陷深度。這解決了潛在的問題，例如下方介電層的擊穿（punching-through）及其他問題。
根據一些本發明實施例，一種積體電路之形成方法，包含：形成磁性穿隧接合面堆疊層；沉積導電蝕刻停止層於此磁性穿隧接合面堆疊層之上；沉積導電硬遮罩於此導電蝕刻停止層之上；圖案化此導電硬遮罩以形成複數個蝕刻遮罩，其中藉由此導電蝕刻停止層停止圖案化此導電硬遮罩的步驟；使用此些蝕刻遮罩蝕刻此導電蝕刻停止層以定義複數個圖案；以及蝕刻此磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊。在一實施例中，使用導電硬遮罩作為蝕刻遮罩來蝕刻磁性穿隧接合面堆疊層。在一實施例中，導電蝕刻停止層包含選自主要由鎢、釕、碳化鎢、及前述之組合所組成之群組中之金屬。在一實施例中，沉積導電蝕刻停止層的步驟包含沉積鎢層或碳化鎢層。在一實施例中，導電硬遮罩是由選自由鈦、氮化鈦、鉭、氮化鉭、及碳化鎢所組成之群組中之材料所形成。在一實施例中，沉積導電蝕刻停止層的步驟包含沉積釕層。在一實施例中，沉積導電硬遮罩的步驟包含沉積含金屬材料，此含金屬材料是選自由鈦、氮化鈦、鉭、氮化鉭、及碳化鎢所組成之群組。在一實施例中，沉積導電硬遮罩的步驟包含沉積鎢層或碳化鎢層。在一實施例中，此形成方法更包含：形成複數個導電部件於蝕刻遮罩之上並電性連接至蝕刻遮罩，其中這些蝕刻遮罩作為複數個頂電極。
根據一些本發明實施例，一種積體電路之形成方法，包含：形成底電極層；形成磁性穿隧接合面堆疊層於底電極層之上並電性連接至底電極層；形成導電蝕刻停止層於磁性穿隧接合面堆疊層之上，其中導電蝕刻停止層是由選自由鎢及釕所組成之群組中之材料所形成；形成複數個導電硬遮罩於此導電蝕刻停止層之上；使用此些導電硬遮罩作為蝕刻遮罩來蝕刻此導電蝕刻停止層；蝕刻此磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊，其中此些導電硬遮罩在蝕刻此磁性穿隧接合面堆疊層的步驟中作為蝕刻遮罩；以及形成複數個導電部件於此導電硬遮罩之上並連接至導電硬遮罩。在一實施例中，此形成方法更包含：形成導電硬遮罩層；蝕刻導電硬遮罩層以形成複數個導電硬遮罩，其中一圖案化蝕刻遮罩用於定義此些導電硬遮罩之複數個圖案；以及移除此圖案化蝕刻遮罩以露出此些導電硬遮罩之複數個頂面，其中蝕刻此磁性穿隧接合面堆疊層的步驟是在此些導電硬遮罩之頂面露出的情況下執行。在一實施例中，形成導電蝕刻停止層的步驟包含沉積鎢層或碳化鎢層。在一實施例中，形成導電蝕刻停止層的步驟包含沉積釕層。在一實施例中，形成導電硬遮罩的步驟包含形成鎢層或碳化鎢層。在一實施例中，此形成方法更包含：沉積介電蓋層於此些導電硬遮罩之頂面上，其中介電蓋層更接觸此些導電硬遮罩及此些磁性穿隧接合面堆疊之複數個側壁，其中此些導電部件貫穿此介電蓋層。
根據一些本發明實施例，一種積體電路，包含磁性穿隧接合面堆疊以及頂電極。此磁性穿隧接合面堆疊包含：底電極、位於底電極之上的底磁性層、位於底磁性層之上的穿隧阻障物、以及位於穿隧阻障物之上頂磁性層。此頂電極位於此性穿隧接合面堆疊之上並電性耦接至磁性穿隧接合面堆疊。此頂電極包含：位於頂磁性層之上的第一導電層，其中此第一導電層包含選自由鎢、釕、及前述之組合所組成之群組的金屬，以及位於第一導電層之上並接觸第一導電層的第二導電層，其中此第二導電層是由不同於第一導電層之材料所形成。在一實施例中，第一導電層包含釕。在一實施例中，第二導電層包含鎢。在一實施例中，第一導電層包含鎢。在一實施例中，此積體電路更包含：位於此頂電極之頂面上的介電蓋層，其中此介電蓋層更接觸此頂電極及此磁性穿隧接合面堆疊之側壁；以及貫穿此介電蓋層以電性耦接至此頂電極的導電部件。
以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:晶圓
12、18:介電層
14、24:導電部件
16:蝕刻停止層
16A:膜層
16B:金屬氮化物層
16C:膜層
20:導電阻障層
22:導電區
24:導電部件
26、26’:底電極層
26A、26B、26A’、26B’:氮化鈦層
28、28’:底磁性層
28A:釘扎層
28B:固定層
30:穿隧阻障層
30’:穿隧阻障物
32、32’:頂磁性層
34:磁性穿隧接合面層
34’:磁性穿隧接合面堆疊
36、36’:導電蝕刻停止層
37:凹陷
38、38’:硬遮罩層
38A、38A’、38B、38B’:硬遮罩子層
40、40’:蝕刻遮罩層
40A、40B:蝕刻遮罩子層
42:底層
44:中層
46:頂層
50:介電蓋層
52:介電材料
54:磁阻式隨機存取記憶體單元
56:阻障層
58:導電區域
60、60’:導電部件
62:蝕刻停止層
64:介電層
66:頂電極
70Ｍ:磁阻式隨機存取記憶體區
70I:互連區
72:蝕刻遮罩
74:金屬線
76:導孔
200:製程流程
204、206、208、210、212、216、218、220:製程
D1:深度
T1、T2:厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1至10圖是根據一些實施例，繪示出在形成一些磁阻式隨機存取記憶體單元的過程中各個中間階段之剖面示意圖。
第10A及10B圖是根據一些實施例，繪示出一些磁阻式隨機存取記憶體單元。
第11至18圖是根據一些實施例，繪示出在形成一些磁阻式隨機存取記憶體單元的過程中各個中間階段之剖面示意圖。
第19圖是根據一些實施例，繪示出形成磁阻式隨機存取記憶體單元之形成方法的流程圖。
10:晶圓
12、18:介電層
14、24:導電部件
16:蝕刻停止層
16A:膜層
16B:金屬氮化物層
16C:膜層
24:導電部件
26’:底電極層
26A’、26B’:氮化鈦層
28’:底磁性層
30’:穿隧阻障物
32’:頂磁性層
34’:磁性穿隧接合面堆疊
36’:導電蝕刻停止層
38’:硬遮罩層
38A’、38B’:硬遮罩子層
54:磁阻式隨機存取記憶體單元
56:阻障層
58:導電區域
60:導電部件
62:蝕刻停止層
64:介電層
66:頂電極
Claims (20)
- 一種積體電路之形成方法，包括： 形成一磁性穿隧接合面堆疊層； 沉積一導電蝕刻停止層於該磁性穿隧接合面堆疊層之上； 沉積一導電硬遮罩於該導電蝕刻停止層之上； 圖案化該導電硬遮罩以形成複數個蝕刻遮罩，其中藉由該導電蝕刻停止層停止圖案化該導電硬遮罩的步驟； 使用該些蝕刻遮罩蝕刻該導電蝕刻停止層以定義複數個圖案；以及 蝕刻該磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊。
- 如申請專利範圍第1項所述之積體電路之形成方法，其中使用該導電硬遮罩作為一蝕刻遮罩來蝕刻該磁性穿隧接合面堆疊層。
- 如申請專利範圍第1項所述之積體電路之形成方法，其中該導電蝕刻停止層包括選自主要由鎢、釕、碳化鎢、及前述之組合所組成之群組中之一金屬。
- 如申請專利範圍第3項所述之積體電路之形成方法，其中沉積該導電蝕刻停止層的步驟包括沉積一鎢層或一碳化鎢層。
- 如申請專利範圍第4項所述之積體電路之形成方法，其中該導電硬遮罩是由選自由鈦、氮化鈦、鉭、氮化鉭、及碳化鎢所組成之群組中之一材料所形成。
- 如申請專利範圍第3項所述之積體電路之形成方法，其中沉積該導電蝕刻停止層的步驟包括沉積一釕層。
- 如申請專利範圍第6項所述之積體電路之形成方法，其中沉積該導電硬遮罩的步驟包括沉積一含金屬材料，該含金屬材料是選自由鈦、氮化鈦、鉭、氮化鉭、及碳化鎢所組成之群組。
- 如申請專利範圍第6項所述之積體電路之形成方法，其中沉積該導電硬遮罩的步驟包括沉積一鎢層或一碳化鎢層。
- 如申請專利範圍第1項所述之積體電路之形成方法，更包括： 形成複數個導電部件於該些蝕刻遮罩之上並電性連接至該些蝕刻遮罩，其中該些蝕刻遮罩作為複數個頂電極。
- 一種積體電路之形成方法，包括： 形成一底電極層； 形成一磁性穿隧接合面堆疊層於該底電極層之上並電性連接至該底電極層； 形成一導電蝕刻停止層於該磁性穿隧接合面堆疊層之上，其中該導電蝕刻停止層是由選自由鎢及釕所組成之群組中之一材料所形成； 形成複數個導電硬遮罩於該導電蝕刻停止層之上； 使用該些導電硬遮罩作為一蝕刻遮罩來蝕刻該導電蝕刻停止層； 蝕刻該磁性穿隧接合面堆疊層以形成複數個磁性穿隧接合面堆疊，其中該些導電硬遮罩在蝕刻該磁性穿隧接合面堆疊層的步驟中作為一蝕刻遮罩；以及 形成複數個導電部件於該些導電硬遮罩之上並連接至該些導電硬遮罩。
- 如申請專利範圍第10項所述之積體電路之形成方法，更包括： 形成一導電硬遮罩層； 蝕刻該導電硬遮罩層以形成該些導電硬遮罩，其中一圖案化蝕刻遮罩用於定義該些導電硬遮罩之複數個圖案；以及 移除該圖案化蝕刻遮罩以露出該些導電硬遮罩之複數個頂面，其中蝕刻該磁性穿隧接合面堆疊層的步驟是在該些導電硬遮罩之該些頂面露出的情況下執行。
- 如申請專利範圍第10項所述之積體電路之形成方法，其中形成該導電蝕刻停止層的步驟包括沉積一鎢層或一碳化鎢層。
- 如申請專利範圍第10項所述之積體電路之形成方法，其中形成該導電蝕刻停止層的步驟包括沉積一釕層。
- 如申請專利範圍第13項所述之積體電路之形成方法，其中形成該些導電硬遮罩的步驟包括形成一鎢層或一碳化鎢層。
- 如申請專利範圍第10項所述之積體電路之形成方法，更包括： 沉積一介電蓋層於該些導電硬遮罩之頂面上，其中該介電蓋層更接觸該些導電硬遮罩之側壁及該些磁性穿隧接合面堆疊之側壁，其中該些導電部件貫穿該介電蓋層。
- 一種積體電路，包括： 一磁性穿隧接合面堆疊，包括： 一底磁性層； 一穿隧阻障物，位於該底磁性層之上；以及 一頂磁性層，位於該穿隧阻障物之上； 一頂電極，位於該磁性穿隧接合面堆疊之上並電性耦接至該磁性穿隧接合面堆疊，該頂電極包括： 一第一導電層，位於該頂磁性層之上，其中該第一導電層包括選自由鎢、釕、及前述之組合所組成之群組的一金屬；以及 一第二導電層，位於該第一導電層之上並接觸該第一導電層，其中該第二導電層是由不同於該第一導電層之一材料所形成。
- 如申請專利範圍第16項所述之積體電路，其中該第一導電層包括釕。
- 如申請專利範圍第17項所述之積體電路，其中該第二導電層包括鎢。
- 如申請專利範圍第16項所述之積體電路，其中該第一導電層包括鎢。
- 如申請專利範圍第16項所述之積體電路，更包括： 一介電蓋層，位於該頂電極之一頂面上，其中該介電蓋層更接觸該頂電極及該磁性穿隧接合面堆疊之側壁；以及 一導電部件貫穿該介電蓋層以電性耦接至該頂電極。
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