KR102322240B1 - 표시 기판 및 표시 기판의 리페어 방법 - Google Patents

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Abstract

표시 기판은 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.

Description

표시 기판 및 표시 기판의 리페어 방법 {DISPLAY SUBSTRATE, REPAIR METHOD OF DISPLAY SUBSTRATE}
본 발명은 표시 기판 및 표시 기판의 리페어 방법에 관한 것으로, 보다 상세하게는 리페어가 가능한 표시 기판 및 표시 기판의 리페어 방법에 관한 것이다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 장치는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판의 게이트 라인 및 데이터 라인은 단선 및 단락과 같은 전기적인 연결 불량이 발생될 수 있다. 이러한 연결 불량이 발생되면 상기 액정 표시 장치의 표시품질이 저하되므로, 상기 전기적인 연결 불량을 보상하기 위해 상기 게이트 라인 또는 데이터 라인을 리페어할 필요가 있다.
화소 불량이 발생할 경우, 레이저를 이용해 불량이 발생한 화소를 강제적으로 오프시키는 리페어 공정을 수행한다. 상기 리페어 공정은 스토리지 라인을 연장하고, 화소전극, 드레인 전극 및 스토리지 라인을 쇼트시켜 상기 화소전극에 스토리지 공통전압이 인가되게 한다. 상기 리페어 공정을 이용하는 경우 오프 리페어가 가능하다.
그러나, 컨택홀 미형성으로 인한 불량의 경우 리페어가 불가능한 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 선택적인 리페어가 가능한 표시 기판을 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 상기 표시 기판의 선택적인 리페어 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함한다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 화소 전극과 동일한 층으로 형성되며, 상기 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 리페어 방법은 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향으로 연장되는 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판의 리페어 방법에서, 상기 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 스토리지 라인과 상기 리페어 전극을 강제적으로 쇼트시키는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 화소 전극과 동일한 층으로 형성되며, 상기 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행할 수있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 리페어 방법은 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향으로 연장되는 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판의 리페어 방법에서, 상기 표시 기판의 불량이 상기 드레인 전극과 상기 화소 전극을 연결하기 위한 컨택홀 미형성으로 인한 불량일 때, 상기 드레인 전극과 상기 화소 전극을 강제적으로 쇼트시키는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 리페어 전극은 상기 화소 전극과 동일한 층으로 형성되며, 상기 화소 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행할 수 있다.
본 발명의 실시예들에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 리페어 전극과 상기 리페어 전극과 중첩하는 스토리지 라인을 강제 쇼트시키고, 표시 기판의 불량이 드레인 전극과 화소 전극을 연결하기 위한 컨택홀의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 드레인 전극과 상기 화소 전극을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 2는 도 1의 A 부분을 확대한 평면도이다.
도 3은 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 4 내지 도 7은 도 3의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 9는 도 8의 I-I'라인을 따라 절단한단면도이다.
도 10은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 11은 도 10의 I-I'라인을 따라 절단한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 13은 도 12의 B 부분을 확대한 평면도이다.
도 14는 도 12의 II-II'라인을 따라 절단한 단면도이다.
도 15 내지 도 18은 도 14의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 19는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 20은 도 19의 II-II'라인을 따라 절단한 단면도이다.
도 21은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 22는 도 21의 II-II'라인을 따라 절단한 단면도이다.
도 23은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 24는 도 23의 C 부분을 확대한 평면도이다.
도 25는 도 23의 III-III'라인을 따라 절단한 단면도이다.
도 26 내지 도 29는 도 25의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 30은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 31은 도 30의 III-III'라인을 따라 절단한 단면도이다.
도 32는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 33은 도 32의 III-III'라인을 따라 절단한 단면도이다.
도 34는 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다.
도 35는 도 34의 D 부분을 확대한 평면도이다.
도 36은 도 34의 IV-IV'라인을 따라 절단한 단면도이다.
도 37 내지 도 40은 도 36의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 41은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 42는 도 41의 IV-IV'라인을 따라 절단한 단면도이다.
도 43은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다.
도 44는 도 43의 IV-IV'라인을 따라 절단한 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 2는 도 1의 A 부분을 확대한 평면도이다. 도 3은 도 1의 I-I'라인을 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 데이터 라인(DL), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 차폐 전극(SC), 리페어 전극(DP), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 라인(GL) 및 상기 제1 스토리지 라인(Cst1) 상에는 제1 절연층(120)이 형성된다. 상기 제1 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제1 절연층(120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(120) 상에 상기 데이터 라인(DL)이 형성된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 데이터 라인(DL)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 데이터 라인(DL) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(130)이 형성된다. 상기 제2 절연층(130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(130) 상에는 상기 유기막(CF)이 형성된다. 상기 유기막(CF)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(CF)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(CF)은 컬러 필터층 일 수 있다.
상기 유기막(CF) 상에는 상기 차폐 전극(SC)이 형성된다. 상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 패널은 표시 기판, 상기 표시 기판과 대향하는 대향기판 및 상기 표시 기판 및 상기 대향기판 사이에 개재된 액정층을 포함할 수 있다. 상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함할 수 있고, 상기 차폐 전극(SC)은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것이 바람직하다. 상기 차폐 전극(SC)에 공통 전압이 인가되므로 상기 차폐 전극(SC) 상의 액정은 항상 수직방향으로 동작하게 된다. 따라서, 편광판의 방향과 일치하게 되어 항상 Black이 된다. 즉, 별도의 블랙 매트릭스가 없어도 광을 차단할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 데이터 라인(DL)들 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 데이터 라인(DL)들 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(CNT2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
본 실시예에 따른 표시 기판은 리페어 전극(DP)을 포함한다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 동일한 층으로 형성된다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 리페어 전극(DP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(DP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다. 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 돌출되며, 상기 리페어 전극(DP)과 중첩하는 돌출부(CP)를 포함한다. 상기 리페어 전극(DP)은 평면도 상에서 상기 돌출부(CP) 내부에 배치된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 실시예에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시키고, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
도 4 내지 도 7은 도 3의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 4를 참조하면, 베이스 기판(110) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(110)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(110)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 금속 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 금속 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 돌출되며, 상기 리페어 전극(DP)과 중첩하는 돌출부(CP)를 포함한다.
상기 게이트 금속 패턴이 형성된 상기 베이스 기판(110) 상에 제1 절연층(120)이 형성된다. 상기 제1 절연층(120)은 상기 게이트 금속 패턴 상에 배치된다. 상기 제1 절연층(120)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 5를 참조하면, 상기 제1 절연층(120) 상에 반도체 층 및 데이터 금속층을 형성한다. 이후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 데이터 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1)를 포함하는 채널층, 데이터 금속 패턴 및 리페어 전극(DP)을 형성한다.
상기 채널층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 채널층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium:Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 동일한 층으로 형성된다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 리페어 전극(DP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(DP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다.
상기 데이터 금속 패턴 및 상기 채널층이 형성된 베이스 기판(110) 상에 제2 절연층(130)을 형성한다.
상기 제2 절연층(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(130)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(130)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 데이터 라인(DL)을커버하여 절연한다.
도 6을 참조하면, 상기 제2 절연층(130)이 형성된 상기 베이스 기판(110) 상에 유기막(CF)이 형성된다. 상기 유기막(CF)은 컬러필터층 일 수 있다. 상기 제2 절연층(130) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다. 이후 상기 유기막을 패터닝하여, 제1 컨택홀(CNT1)을 형성한다.
상기 유기막(CF)은 상기 제2 절연층(130) 상에 배치된다. 상기 유기막(CF)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 청색 컬러 필터(blue)층 및 백색 컬러 필터(white)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 7을 참조하면, 상기 유기막(CF)이 형성된 상기 베이스 기판(110)상에 투명 전극층(150)이 형성된다.
상기 투명 전극층(150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 차폐 전극층(SCL)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극층(SCL)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 3을 참조하면, 상기 투명 전극층(150)을 패터닝하여 차폐 전극(SC) 및 화소 전극을 형성한다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 9는 도 8의 I-I'라인을 따라 절단한 단면도이다.
도 8 및 도 9를 참조하면, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 이에 따라, 제1 컨택홀(CNT1)의 미형성으로 인한 불량이 리페어 될 수 있다.
도 10은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 11은 도 10의 I-I'라인을 따라 절단한 단면도이다.
도 10 및 도 11을 참조하면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 리페어 전극(DP)과 상기 제1 스토리지 라인(Cst1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 리페어 전극(DP)과 상기 제1 스토리지 라인(Cst1)은 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 또한, 상기 제1 드레인 전극(DE1)은 상기 리페어 전극(DP)과 전기적으로 연결된다. 따라서, 상기 제1 드레인 전극(DE1)과 상기 제1 스토리지 라인(Cst1)이 쇼트된다. 이에 따라, 상기 하이 화소 전극(PE1)이 암점화될 수 있다.
도 12는 본 발명의일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 13은 도 12의 B 부분을 확대한 평면도이다. 도 14는 도 12의 II-II'라인을 따라 절단한 단면도이다.
도 12 내지 도 14를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 데이터 라인(DL), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 차폐 전극(SC), 리페어 전극(DP), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 라인(GL) 및 상기 제1 스토리지 라인(Cst1) 상에는 제1 절연층(1120)이 형성된다. 상기 제1 절연층(120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(1120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제1 절연층(1120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(1120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(1120) 상에 상기 데이터 라인(DL)이 형성된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 데이터 라인(DL)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 데이터 라인(DL) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(1130)이 형성된다. 상기 제2 절연층(1130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(1130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(1130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(1130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(1130) 상에는 상기 유기막(CF)이 형성된다. 상기 유기막(CF)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(CF)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(CF)은 컬러 필터층 일 수 있다.
상기 유기막(CF) 상에는 상기 차폐 전극(SC)이 형성된다. 상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 패널은 표시 기판, 상기 표시 기판과 대향하는 대향기판 및 상기 표시 기판 및 상기 대향기판 사이에 개재된 액정층을 포함할 수 있다. 상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함할 수 있고, 상기 차폐 전극(SC)은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것이 바람직하다. 상기 차폐 전극(SC)에 공통 전압이 인가되므로 상기 차폐 전극(SC) 상의 액정은 항상 수직방향으로 동작하게 된다. 따라서, 편광판의 방향과 일치하게 되어 항상 Black이 된다. 즉, 별도의 블랙 매트릭스가 없어도 광을 차단할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 데이터 라인(DL)들 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 데이터 라인(DL)들 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(CNT2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
본 실시예에 따른 표시 기판은 리페어 전극(DP)을 포함한다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 동일한 층으로 형성된다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 리페어 전극(DP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(DP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다. 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 실시예에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시키고, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
도 15 내지 도 18은 도 14의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 15를 참조하면, 베이스 기판(1110) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(1110)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(1110)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 금속 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 금속 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 게이트 금속 패턴이 형성된 상기 베이스 기판(1110) 상에 제1 절연층(1120)이 형성된다. 상기 제1 절연층(1120)은 상기 게이트 금속 패턴 상에 배치된다. 상기 제1 절연층(1120)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 16을 참조하면, 상기 제1 절연층(1120) 상에 반도체 층 및 데이터 금속층을 형성한다. 이후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 데이터 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1)를 포함하는 채널층 및 데이터 금속 패턴 및 리페어 전극(DP)을 형성한다.
상기 채널층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 채널층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 동일한 층으로 형성된다. 상기 리페어 전극(DP)은 상기 제1 드레인 전극(DE1)과 전기적으로 연결된다. 상기 리페어 전극(DP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(DP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다.
상기 데이터 금속 패턴 및 상기 채널층이 형성된 베이스 기판(1110) 상에 제2 절연층(1130)을 형성한다.
상기 제2 절연층(1130)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(1130)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(1130)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 데이터 라인(DL)을 커버하여 절연한다.
도 17을 참조하면, 상기 제2 절연층(1130)이 형성된 상기 베이스 기판(1110) 상에 유기막(CF)이 형성된다. 상기 유기막(CF)은 컬러필터층 일 수 있다. 상기 제2 절연층(1130) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다. 이후 상기 유기막을 패터닝하여, 제1 컨택홀(CNT1)을 형성한다.
상기 유기막(CF)은 상기 제2 절연층(1130) 상에 배치된다. 상기 유기막(CF)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 청색 컬러 필터(blue)층 및 백색 컬러 필터(white)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 18을 참조하면, 상기 유기막(CF)이 형성된 상기 베이스 기판(1110)상에 투명 전극층(1150)이 형성된다.
상기 투명 전극층(1150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 차폐 전극층(SCL)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극층(SCL)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 14를 참조하면, 상기 투명 전극층(150)을 패터닝하여 차폐 전극(SC) 및 화소 전극을 형성한다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 19는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 20은 도 19의 II-II'라인을 따라 절단한 단면도이다.
도 19 및 도 20을 참조하면, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 이에 따라, 제1 컨택홀(CNT1)의 미형성으로 인한 불량이 리페어 될 수 있다.
도 21은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 22은 도 21의 II-II'라인을 따라 절단한 단면도이다.
도 21 및 도 22를 참조하면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 리페어 전극(DP)과 상기 제1 스토리지 라인(Cst1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 리페어 전극(DP)과 상기 제1 스토리지 라인(Cst1)은 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 또한, 상기 제1 드레인 전극(DE1)은 상기 리페어 전극(DP)과 전기적으로 연결된다. 따라서, 상기 제1 드레인 전극(DE1)과 상기 제1 스토리지 라인(Cst1)이 쇼트된다. 이에 따라, 상기 하이 화소 전극(PE1)이 암점화될 수 있다.
도 23은 본 발명의일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 24는 도 23의 C 부분을 확대한 평면도이다. 도 25는 도 23의 III-III'라인을 따라 절단한단면도이다.
도 23 내지 도 25를 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 데이터 라인(DL), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 차폐 전극(SC), 리페어 전극(DP), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 라인(GL) 및 상기 제1 스토리지 라인(Cst1) 상에는 제1 절연층(2120)이 형성된다. 상기 제1 절연층(2120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(2120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제1 절연층(2120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(2120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(2120) 상에 상기 데이터 라인(DL)이 형성된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 데이터 라인(DL)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 데이터 라인(DL) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(2130)이 형성된다. 상기 제2 절연층(2130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(2130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(2130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(2130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(2130) 상에는 상기 유기막(CF)이 형성된다. 상기 유기막(CF)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(CF)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(CF)은 컬러 필터층 일 수 있다.
상기 유기막(CF) 상에는 상기 차폐 전극(SC)이 형성된다. 상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 패널은 표시 기판, 상기 표시 기판과 대향하는 대향기판 및 상기 표시 기판 및 상기 대향기판 사이에 개재된 액정층을 포함할 수 있다. 상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함할 수 있고, 상기 차폐 전극(SC)은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것이 바람직하다. 상기 차폐 전극(SC)에 공통 전압이 인가되므로 상기 차폐 전극(SC) 상의 액정은 항상 수직방향으로 동작하게 된다. 따라서, 편광판의 방향과 일치하게 되어 항상 Black이 된다. 즉, 별도의 블랙 매트릭스가 없어도 광을 차단할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 데이터 라인(DL)들 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 데이터 라인(DL)들 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(CNT2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
본 실시예에 따른 표시 기판은 리페어 전극(PP)을 포함한다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 동일한 층으로 형성된다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 전기적으로 연결된다. 상기 리페어 전극(PP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(PP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다. 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 돌출되며, 상기 리페어 전극(PP)과 중첩하는 돌출부(CP)를 포함한다. 상기 리페어 전극(PP)은 평면도 상에서 상기 돌출부(CP) 내부에 배치된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 실시예에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시키고, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
도 26 내지 도 29는 도 25의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 26을 참조하면, 베이스 기판(2110) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(2110)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(2110)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 금속 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 금속 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제2 방향(D2)으로 돌출되며, 상기 리페어 전극(DP)과 중첩하는 돌출부(CP)를 포함한다.
상기 게이트 금속 패턴이 형성된 상기 베이스 기판(2110) 상에 제1 절연층(2120)이 형성된다. 상기 제1 절연층(2120)은 상기 게이트 금속 패턴 상에 배치된다. 상기 제1 절연층(2120)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 27을 참조하면, 상기 제1 절연층(2120) 상에 반도체 층 및 데이터 금속층을 형성한다. 이후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 데이터 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1)를 포함하는 채널층 및 데이터 금속 패턴을 형성한다.
상기 채널층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 채널층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium:Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 및 상기 채널층이 형성된 베이스 기판(2110) 상에 제2 절연층(2130)을 형성한다.
상기 제2 절연층(2130)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(2130)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(2130)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 데이터 라인(DL)을 커버하여 절연한다.
도 28을 참조하면, 상기 제2 절연층(2130)이 형성된 상기 베이스 기판(2110) 상에 유기막(CF)이 형성된다. 상기 유기막(CF)은 컬러필터층 일 수 있다. 상기 제2 절연층(2130) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다. 이후 상기 유기막을 패터닝하여, 제1 컨택홀(CNT1)을 형성한다.
상기 유기막(CF)은 상기 제2 절연층(2130) 상에 배치된다. 상기 유기막(CF)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 청색 컬러 필터(blue)층 및 백색 컬러 필터(white)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 29를 참조하면, 상기 유기막(CF)이 형성된 상기 베이스 기판(2110)상에 투명 전극층(2150)이 형성된다.
상기 투명 전극층(2150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 차폐 전극층(SCL)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극층(SCL)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 25를 참조하면, 상기 투명 전극층(2150)을 패터닝하여 차폐 전극(SC), 화소 전극 및 리페어 전극(PP)을 형성한다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 동일한 층으로 형성된다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 전기적으로 연결된다. 상기 리페어 전극(PP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(PP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다.
도 30은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 31은 도 30의 III-III'라인을 따라 절단한 단면도이다.
도 30 및 도 31을 참조하면, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 이에 따라, 제1 컨택홀(CNT1)의 미형성으로 인한 불량이 리페어 될 수 있다.
도 32는 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 33은 도 32의 III-III'라인을 따라 절단한 단면도이다.
도 32 및 도 33을 참조하면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(PP)과 상기 리페어 전극(PP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 리페어 전극(PP)과 상기 제1 스토리지 라인(Cst1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 리페어 전극(PP)과 상기 제1 스토리지 라인(Cst1)은 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 또한, 상기 하이 화소 전극(PE1)은 상기 리페어 전극(PP)과 전기적으로 연결된다. 따라서, 상기 하이 화소전극(PE1)과 상기 제1 스토리지 라인(Cst1)이 쇼트된다. 이에 따라, 상기 하이 화소 전극(PE1)이 암점화될 수 있다.
도 34는 본 발명의 일 실시예에 따른 표시 기판을 나타낸 평면도이다. 도 35는 도 34의 D 부분을 확대한 평면도이다. 도 36은 도 34의 IV-IV'라인을 따라 절단한단면도이다.
도 34 내지 도 36을 참조하면, 본 발명의 일 실시예에 따른 표시 기판은 게이트 라인(GL), 데이터 라인(DL), 제1 스토리지 라인(Cst1), 제2 스토리지 라인(Cst2), 차폐 전극(SC), 리페어 전극(DP), 제1 스위칭 소자(SW1), 제2 스위칭 소자(SW2), 제3 스위칭 소자(SW3), 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함한다.
상기 게이트 라인(GL)은 제1 방향(D1)으로 연장된다. 상기 게이트 라인(GL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 게이트 라인(GL)은 상기 제1 스위칭 소자(SW1)의 제1 게이트 전극(GE1), 상기 제2 스위칭 소자(SW2)의 제2 게이트 전극(GE2) 및 상기 제3 스위칭 소자(SW3)의 상기 제3 게이트 전극(GE3)과 전기적으로 연결된다. 또는 상기 게이트 라인(GL)의 일부가 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 형성할 수 있다.
상기 제1 스토리지 라인(Cst1)은 상기 제1 방향(D1)으로 연장된다. 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층으로 형성된다. 따라서, 상기 제1 스토리지 라인(Cst1)은 상기 게이트 라인(GL)과 동일한 층에 배치될 수 있다. 상기 제1 스토리지 라인(Cst1)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 게이트 라인(GL) 및 상기 제1 스토리지 라인(Cst1) 상에는 제1 절연층(3120)이 형성된다. 상기 제1 절연층(3120)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제1 절연층(3120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제1 절연층(3120)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제1 절연층(3120)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제1 절연층(3120) 상에 상기 데이터 라인(DL)이 형성된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 실질적으로 수직한 제2 방향(D2)으로 연장되고, 상기 게이트 라인(GL)과 교차한다. 상기 데이터 라인(DL)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 데이터 라인(DL)은 상기 제1 스위칭 소자(SW1)의 제1 소스 전극(SE1) 및 상기 제2 스위칭 소자(SW2)의 제2 소스 전극(SE2)과 전기적으로 연결된다.
상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층으로 형성된다. 따라서, 상기 제2 스토리지 라인(Cst2)은 상기 데이터 라인(DL)과 동일한 층에 배치될 수 있다. 상기 제2 스토리지 라인(Cst2)은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 상기 제2 스토리지 라인(Cst2)은 상기 제3 스위칭 소자(SW3)의 제3 소스 전극(SE3)과 전기적으로 연결된다.
상기 데이터 라인(DL) 및 상기 제2 스토리지 라인(Cst2) 상에는 제2 절연층(3130)이 형성된다. 상기 제2 절연층(3130)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 상기 제2 절연층(3130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 예를 들면, 상기 제2 절연층(3130)은 실리콘 산화물(SiOx)을 포함하고, 500Å의 두께를 가질 수 있다. 또한, 상기 제2 절연층(3130)은 서로 다른 물질을 포함하는 다층 구조를 가질 수 있다.
상기 제2 절연층(3130) 상에는 상기 유기막(CF)이 형성된다. 상기 유기막(CF)은 상기 표시 기판의 상면을 실질적으로 평탄화함으로써, 단차로 인해 발생하는 문제, 예를 들어, 신호 배선의 단선 등을 방지할 수 있다. 상기 유기막(CF)은 유기 물질을 포함하는 절연층일 수 있다. 예를 들어 상기 유기막(CF)은 컬러 필터층 일 수 있다.
상기 유기막(CF) 상에는 상기 차폐 전극(SC)이 형성된다. 상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 일 실시예에 따른 표시 패널은 표시 기판, 상기 표시 기판과 대향하는 대향기판 및 상기 표시 기판 및 상기 대향기판 사이에 개재된 액정층을 포함할 수 있다. 상기 대향기판은 기판 전면에 형성되어 공통전압이 인가되고, 투명한 도전성 물질로 이루어진 공통전극을 포함할 수 있고, 상기 차폐 전극(SC)은 상기 공통전극과 동일하게 상기 공통전압이 인가되는 것이 바람직하다. 상기 차폐 전극(SC)에 공통 전압이 인가되므로 상기 차폐 전극(SC) 상의 액정은 항상 수직방향으로 동작하게 된다. 따라서, 편광판의 방향과 일치하게 되어 항상 Black이 된다. 즉, 별도의 블랙 매트릭스가 없어도 광을 차단할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1)은 상기 게이트 라인(GL)과 상기 제2 방향(D2)으로 인접하여 상기 데이터 라인(DL)들 사이에 배치된다. 상기 하이 화소 전극(PE1)은 상기 제1 스위칭 소자(SW1)의 제1 드레인 전극(DE1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결된다.
상기 로우 화소 전극(PE2)은 상기 게이트 라인(GL)을 중심으로 상기 하이 화소 전극(PE1)의 반대편에, 상기 데이터 라인(DL)들 사이에 배치된다. 상기 로우 화소 전극(PE2)은 상기 제2 스위칭 소자(SW2)의 제2 드레인 전극(DE2) 및 상기 제3 스위칭 소자(SW3)의 제3 드레인 전극(DE3)과 제2 콘택홀(CNT2)을 통해 전기적으로 연결된다.
상기 하이 화소 전극(PE1)에는 제1 전압이 인가될 수 있다. 상기 로우 화소 전극(PE2)에는 상기 제1 전압과 다른 제2 전압이 인가될 수 있다. 예를 들면, 상기 제1 전압은 상기 제2 전압보다 높고, 상기 하이 화소 전극(PE1)에 대응하는 부분은 하이 화소(high pixel)로 구동되고, 상기 로우 화소 전극(PE2)에 대응하는 부분은 로우 화소(low pixel)로 구동될 수 있다.
상기 제1 스위칭 소자(SW1)는 상기 제1 게이트 전극(GE1), 상기 제1 소스 전극(SE1), 상기 제1 드레인 전극(DE1) 및 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)을 연결하는 제1 채널부(CH1)를 포함한다.
상기 제1 채널부(CH1)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제1 채널부(CH1)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제2 스위칭 소자(SW2)는 상기 제2 게이트 전극(GE2), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2) 및 상기 제2 소스 전극(SE2) 및 상기 제2 드레인 전극(DE2)을 연결하는 제2 채널부(CH2)를 포함한다.
상기 제2 채널부(CH2)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제2 채널부(CH2)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 제3 스위칭 소자(SW3)는 상기 제3 게이트 전극(GE3), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 및 상기 제3 소스 전극(SE3) 및 상기 제3 드레인 전극(DE3)을 연결하는 제3 채널부(CH3)를 포함한다.
상기 제3 채널부(CH3)는 비정질 실리콘(a-Si:H)으로 이루어진 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 제3 채널부(CH3)는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
본 실시예에 따른 표시 기판은 리페어 전극(PP)을 포함한다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 동일한 층으로 형성된다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 전기적으로 연결된다. 상기 리페어 전극(PP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(PP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다. 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
본 실시예에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(DP)과 상기 리페어 전극(DP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시키고, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
도 37 내지 도 40은 도 36의 표시 기판의 제조 방법을 나타낸 단면도들이다.
도 37을 참조하면, 베이스 기판(2110) 상에 금속층을 형성한 후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 금속층을 패터닝 하여 게이트 금속 패턴을 형성한다. 상기 게이트 금속 패턴은 제1 스토리지 라인(Cst1), 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 제3 게이트 전극(GE3)을 포함한다.
상기 베이스 기판(3110)은 투과성, 내열성, 내화학성 등이 우수한 물질을 포함할 수 있다. 예를 들면, 상기 베이스 기판(3110)은 광 투과력이 우수한 유리, 폴리에틸렌나프탈레이트, 폴리에틸렌테레프탈레이트층 및 폴리아크릴 중 어느 하나를 포함할 수 있다.
상기 게이트 금속 패턴은 금속 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 예를 들면, 상기 게이트 금속 패턴은 불투명한 구리(Cu)를 포함할 수 있다.
상기 게이트 금속 패턴이 형성된 상기 베이스 기판(3110) 상에 제1 절연층(3120)이 형성된다. 상기 제1 절연층(3120)은 상기 게이트 금속 패턴 상에 배치된다. 상기 제1 절연층(3120)은 상기 제1 스토리지 라인(Cst1), 상기 게이트 라인(GL), 상기 제1 게이트 전극(GE1), 상기 제2 게이트 전극(GE2) 및 상기 제3 게이트 전극(GE3)을 커버하여 절연한다.
도 38을 참조하면, 상기 제1 절연층(3120) 상에 반도체 층 및 데이터 금속층을 형성한다. 이후, 사진 식각 공정 또는 추가적인 식각 마스크를 이용하는 식각 공정 등을 이용하여 상기 반도체 층 및 상기 데이터 금속층을 패터닝 하여 제1 내지 제3 채널부(CH1)를 포함하는 채널층 및 데이터 금속 패턴을 형성한다.
상기 채널층은 비정질 실리콘(a-Si:H)으로 이루어진 실리콘 반도체층 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 저항성 접촉층을 포함할 수 있다. 또한, 상기 채널층은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium:Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다.
상기 데이터 금속 패턴은 구리(Cu), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 망간(Mn), 알루미늄 또는 이들의 합금을 포함하는 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 데이터 금속 패턴 및 상기 채널층이 형성된 베이스 기판(3110) 상에 제2 절연층(3130)을 형성한다.
상기 제2 절연층(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 플라즈마 증대 화학 기상 증착 공정, 스퍼터링 공정, 진공 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 프린팅 공정 등을 이용하여 형성할 수 있다. 상기 제2 절연층(3130)은 상기 데이터 패턴 상에 배치된다. 상기 제2 절연층(3130)은 상기 제1 드레인 전극(DE1), 상기 제1 소스 전극(SE1), 상기 제2 소스 전극(SE2), 상기 제2 드레인 전극(DE2), 상기 제3 소스 전극(SE3), 상기 제3 드레인 전극(DE3) 상기 데이터 라인(DL)을 커버하여 절연한다.
도 39를 참조하면, 상기 제2 절연층(3130)이 형성된 상기 베이스 기판(3110) 상에 유기막(CF)이 형성된다. 상기 유기막(CF)은 컬러필터층 일 수 있다. 상기 제2 절연층(3130) 상에 포토 레지스트를 형성하고, 마스크를 이용하여 노광 및 현상액을 이용한 현상을 통해 형성할 수 있다. 이후 상기 유기막을 패터닝하여, 제1 컨택홀(CNT1)을 형성한다.
상기 유기막(CF)은 상기 제2 절연층(3130) 상에 배치된다. 상기 유기막(CF)이 컬러필터층인 경우, 상기 컬러필터층은 액정층을 투과하는 광에 색을 제공하기 위한 것이다. 상기 컬러필터층은 적색 컬러 필터(red)층, 녹색 컬러 필터(green)층, 청색 컬러 필터(blue)층 및 백색 컬러 필터(white)층 일 수 있다. 상기 컬러필터층은 상기 단위 화소에 대응하여 제공되며, 서로 인접한 단위 화소 사이에서 서로 다른 색을 갖도록 배치될 수 있다. 상기 컬러필터층은 서로 인접한 단위 화소들의 경계에서 일부가 인접한 컬러필터층에 의해 서로 중첩되거나, 또는 서로 이격될 수 있다.
도 30을 참조하면, 상기 유기막(CF)이 형성된 상기 베이스 기판(3110)상에 투명 전극층(3150)이 형성된다.
상기 투명 전극층(3150)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 차폐 전극층(SCL)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극층(SCL)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
도 36을 참조하면, 상기 투명 전극층(3150)을 패터닝하여 차폐 전극(SC), 화소 전극 및 리페어 전극(PP)을 형성한다. 상기 화소 전극은 하이 화소 전극(PE1) 및 로우 화소 전극(PE2)을 포함할 수 있다.
상기 차폐 전극(SC)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 차폐 전극(SC)은 티타늄(Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 상기 차폐 전극(SC)과 동일한 층으로 형성된다. 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 투명 도전 물질을 포함할 수 있다. 예를 들면, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 산화 인듐 주석(indium tin oxide: ITO) 또는 산화 아연 주석(indium zinc oxide: IZO)을 포함할 수 있다. 또한, 상기 하이 화소 전극(PE1) 및 상기 로우 화소 전극(PE2)은 티타늄(titanium: Ti) 또는 몰리브덴 티타늄 합금(MoTi)을 포함할 수 있다.
상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 동일한 층으로 형성된다. 상기 리페어 전극(PP)은 상기 하이 화소 전극(PE1)과 전기적으로 연결된다. 상기 리페어 전극(PP)은 상기 제2 방향(D2)으로 연장된다. 상기 리페어 전극(PP)은 상기 제1 스토리지 라인(Cst1)과 중첩한다.
도 41은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 42는 도 41의 IV-IV'라인을 따라 절단한 단면도이다.
도 41 및 도 42를 참조하면, 표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 연결하기 위한 제1 컨택홀(CNT1)의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 제1 드레인 전극(DE1)과 상기 하이 화소 전극(PE1)이 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 이에 따라, 제1 컨택홀(CNT1)의 미형성으로 인한 불량이 리페어 될 수 있다.
도 43은 본 발명의 일 실시예에 따른 리페어 방법에 의해 리페어된 표시 기판을 나타낸 평면도이다. 도 44는 도 43의 IV-IV'라인을 따라 절단한 단면도이다.
도 43 및 도 44을 참조하면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량을 리페어한 표시 기판이 도시된다.
표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 상기 리페어 전극(PP)과 상기 리페어 전극(PP)과 중첩하는 상기 제1 스토리지 라인(Cst1)을 강제 쇼트시킨다. 상기 강제적으로 쇼트시키는 단계는 레이저를 이용할 수 있다.
상기 리페어 전극(PP)과 상기 제1 스토리지 라인(Cst1)이 중첩하는 영역에 레이저를 조사하여 리페어 점(RP)을 형성한다. 상기 리페어 전극(PP)과 상기 제1 스토리지 라인(Cst1)은 상기 리페어 점(RP)을 통해 전기적으로 연결된다. 또한, 상기 하이 화소 전극(PE1)은 상기 리페어 전극(PP)과 전기적으로 연결된다. 따라서, 상기 하이 화소 전극(PE1)과 상기 제1 스토리지 라인(Cst1)이 쇼트된다. 이에 따라, 상기 하이 화소 전극(PE1)이 암점화될 수 있다.
본 발명의 실시예들에 따르면, 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때, 상기 불량의 리페어를 위해 리페어 전극과 상기 리페어 전극과 중첩하는 스토리지 라인을 강제 쇼트시키고, 표시 기판의 불량이 드레인 전극과 화소 전극을 연결하기 위한 컨택홀의 미형성으로 인한 불량일 때, 상기 불량의 리페어를 위해 상기 드레인 전극과 상기 화소 전극을 강제 쇼트시킨다. 즉, 표시 기판의 불량에 따라 선택적인 리페어가 가능하다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 베이스 기판 120: 제1 절연층
130: 제2 절연층 DP, PP: 리페어 전극
SW1: 제1 스위칭 소자 SW2: 제2 스위칭 소자
SW3: 제3 스위칭 소자 Cst1: 제1 스토리지 라인
Cst2: 제2 스토리지 라인 CP: 돌출부

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 스토리지 라인을 포함하는 게이트 금속 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴;
    상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극;
    상기 데이터 금속 패턴 상에 배치되는 유기막; 및
    상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하고,
    상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적, 물리적으로 연결되는 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함하는 것을 특징으로 하는 표시 기판.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 기판.
  7. 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향으로 연장되는 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판의 리페어 방법에서,
    상기 표시 기판의 불량이 불량 화소의 암점화가 필요한 불량일 때,
    상기 스토리지 라인과 상기 리페어 전극을 강제적으로 쇼트시키는 단계를 포함하고,
    상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적, 물리적으로 연결되는 것을 특징으로 하는 표시 기판의 리페어 방법.
  8. 제7항에 있어서, 상기 강제적으로 쇼트시키는 단계는 레이저를 이용하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  9. 삭제
  10. 제7항에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  11. 삭제
  12. 삭제
  13. 제7항에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 기판의 리페어 방법.
  14. 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인과 전기적으로 연결되는 게이트 전극 및 상기 제1 방향으로 연장되는 스토리지 라인을 포함하는 게이트 금속 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 데이터 라인과 전기적으로 연결되는 소스 전극 및 상기 소스 전극과 이격되어 배치되는 드레인 전극을 포함하는 데이터 금속 패턴, 상기 제2 방향으로 연장되며, 상기 스토리지 라인과 중첩하는 리페어 전극, 상기 데이터 금속 패턴 상에 배치되는 유기막 및 상기 유기막 상에 형성되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 포함하는 표시 기판의 리페어 방법에서,
    상기 표시 기판의 불량이 상기 드레인 전극과 상기 화소 전극을 연결하기 위한 컨택홀 미형성으로 인한 불량일 때,
    상기 드레인 전극과 상기 화소 전극을 강제적으로 쇼트시키는 단계를 포함하고,
    상기 리페어 전극은 상기 데이터 금속 패턴과 동일한 층으로 형성되며, 상기 드레인 전극과 전기적, 물리적으로 연결되는 것을 특징으로 하는 표시 기판의 리페어 방법.
  15. 제14항에 있어서, 상기 강제적으로 쇼트시키는 단계는 레이저를 이용하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  16. 삭제
  17. 제14항에 있어서, 상기 스토리지 라인은 상기 제2 방향으로 돌출되며, 상기 리페어 전극과 중첩하는 돌출부를 포함하는 것을 특징으로 하는 표시 기판의 리페어 방법.
  18. 삭제
  19. 삭제
  20. 제14항에 있어서, 상기 스토리지 라인은 상기 게이트 라인과 평행한 것을 특징으로 하는 표시 기판의 리페어 방법.
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