KR102317997B1 - 어레이 기판 - Google Patents
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Abstract
본 발명은, 서로 이웃하는 구성요소가 노광 장치의 최고 해상도보다 더 작은 크기의 이격간격을 갖더라도 서로 이웃하는 구성요소간의 쇼트 불량을 억제할 수 있는 어레이 기판 및 이의 제조방법에 관한 것으로, 기판 상에 이격하며 구비된 게이트 전극 및 보조패턴과, 상기 게이트 전극과 보조패턴 위로 구비된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 전극에 대응하여 구비된 반도체층과, 상기 반도체층 상에 서로 이격하며 구비된 소스 및 드레인 전극과, 상기 게이트 절연막 상에 상기 보조패턴에 대응하여 이의 측단과 각각 중첩하며 제 1 이격간격을 가지며 서로 이웃한 제 1 및 제 2 패턴 및 상기 드레인 전극과 접촉하는 화소전극을 포함하는 어레이 기판을 제공한다.
이러한 구성을 갖는 본 발명에 따른 어레이 기판은 서로 이웃하여 인접하여 구비되는 두 구성요소간 일례로 데이터 링크배선간 혹은 데이터 링크배선과 데이터 패드전극간의 이격간격이 노광장치의 최고 해상도보다 작게 형성되더라도, 상기 두 구성요소가 형성된 절연층 일례로 게이트 절연막 하부에 보조패턴이 구비되어 포토레지스트층의 두께를 줄임에 의해 잔막 발생이 억제됨으로서 최종적으로 패터닝된 서로 이웃하는 구성요소간의 쇼트 불량을 억제하는 효과가 있다.
이러한 구성을 갖는 본 발명에 따른 어레이 기판은 서로 이웃하여 인접하여 구비되는 두 구성요소간 일례로 데이터 링크배선간 혹은 데이터 링크배선과 데이터 패드전극간의 이격간격이 노광장치의 최고 해상도보다 작게 형성되더라도, 상기 두 구성요소가 형성된 절연층 일례로 게이트 절연막 하부에 보조패턴이 구비되어 포토레지스트층의 두께를 줄임에 의해 잔막 발생이 억제됨으로서 최종적으로 패터닝된 서로 이웃하는 구성요소간의 쇼트 불량을 억제하는 효과가 있다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 서로 이웃하는 구성요소가 노광 장치의 최고 해상도보다 더 작은 크기의 이격간격을 갖더라도 서로 이웃하는 구성요소간의 쇼트 불량을 억제할 수 있는 어레이 기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자의 역할 및 구동소자의 역할을 하는 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.
도 1은 종래의 일반적인 액정표시장치용 어레이 기판에 대한 개략적인 평면도이며, 도 2는 종래의 일반적인 액정표시장치용 어레이 기판의 패드전극이 구비된 비표시영역 일부를 도시한 평면도이다.
도시한 바와 같이, 어레이 기판(1)의 상측과 좌측의 비표시영역(NA1, NA4)에는 구동회로를 구비한 인쇄회로기판(50)과 연결되는 다수의 게이트 패드전극(미도시) 및 데이터 패드전극(37)과, 이들과 각각 연결된 게이트 및 데이터 링크 배선(미도시, 31)이 형성되어 있다.
그리고 상기 어레이 기판(1)의 표시영역(DA)에는 상기 각각의 게이트 패드전극(미도시)과 상기 게이트 링크 배선(미도시)을 통해 연결되며 가로 방향으로 연장하는 다수의 게이트 배선(13)과, 상기 각각의 데이터 패드전극(37)과 상기 데이터 링크 배선(31)과 연결되어 세로방향으로 연장하는 데이터 배선(130)이 서로 교차하여 다수의 화소영역(P)을 정의하며 형성되고 있다.
또한, 상기 표시영역(DA)에 있어 상기 게이트 및 데이터 배선(130)이 교차하는 부근에는 박막트랜지스터(Tr)가 형성되어 있으며, 상기 각 화소영역(P)에는 상기 박막트랜지스터(P)의 드레인 전극(미도시)과 연결되며 화소전극(40)이 형성되어 있다.
이러한 구성을 갖는 어레이 기판(1)의 구동을 위한 구동회로부는 상기 인쇄회로기판(printed circuit board: PCB)(50)에 구현되며, 이러한 인쇄회로기판(50)은 상기 어레이 기판(1)의 게이트 패드전극((미도시)) 및 데이터 패드전극(37)과 각각 전기적으로 연결되어야 하며, 이를 위해 상기 인쇄회로기판(50)은 상기 게이트 및 데이터 패드전극(미도시, 37)과 다수의 배선(미도시)과 FPC(flexible printed circuit board)(62)를 개재하여 실장되고 있다.
한편, 일반적인 어레이 기판(1)의 패드부(PA)는 게이트 또는 데이터 배선(13, 30)과 링크 배선(31)을 통해 연결되며 게이트 및 데이터 패드전극(미도시, 37)이 구비되고 있다.
이때, 상기 게이트 패드전극(미도시)과 데이터 패드전극(37)은 동일한 하나의 단일 열에 상기 게이트 배선(13), 데이터 배선(30) 또는 링크 배선(31)보다 큰 폭을 가지며 일정간격 이격하며 형성되고 있다.
한편, 근래들어 평판표시장치는 더욱 선명한 화질 구현을 위해 고정세화 즉 보다 작은 화소영역(P)이 구비되도록 하고 있으며, 이를 위해 화소영역(P)간의 피치는 점점 줄어들고 있는 실정이다.
따라서 고해상도 구현을 위해 화소영역(P)의 폭이 작아짐에 의해 이들 화소영역(P)을 정의하며 형성되는 게이트 배선(13) 간 및 데이터 배선(30)간의 이격간격 또한 좁아지고 있다.
이에 의해 이들 게이트 및 데이터 배선(130)(13, 30)과 연결된 게이트 및 데이터 패드전극(미도시, 37)간의 이격간격 또한 좁아지고 있다.
이렇게 좁아지는 이격간격의 형태를 개선하기 위해 패드전극(미도시, 37)을 다중열 배치하고 있다. 특히, 통상 데이터 배선(30)은 게이트 배선(13) 대비 3배 더 많이 형성되며, 이와 연결되는 데이터 패드전극(37(37a, 37b, 37c))도 데이터 배선(30)의 수만큼이 되므로 데이터 패드전극(37)은 더더욱 다중열 배치를 하고 있다.
하지만 이렇게 패드전극(미도시, 37)만을 다중열 구조를 갖도록 형성한다 하더라도 패드전극(미도시, 37)과 이와 이웃하여 배치되는 링크배선(31)간의 이격 간격은 여전히 좁은 상태이다.
통상적으로 패드전극(37)과 링크배선 간의 이격간격은 현 노광장치의 최고 해상력인 4㎛ 이상이 확보되어야 서로 이웃하는 패드전극(37)과 링크배선(31) 간의 쇼트 불량이 방지될 수 있다.
하지만, 통상 어레이 기판에 구비되어야 할 패드전극(37)의 개수는 모델별로 정해져 있으며, 이러한 한정된 영역 내에 조밀한 구조의 상기 패드전극(37) 및 링크배선을 형성하기 위해서는 상기 패드전극(37)과 링크배선(31) 각각에 대해서도 요구되고 있는 최소폭이 있고, 이를 구현하기 위해서는 이들 서로 이웃하는 패드전극(37)과 링크배선(31) 사이의 이격간격은 4㎛보다 좁아짐으로서 서로 이웃하는 구성요소간의 쇼트가 발생되고 있다.
이러한 서로 이웃하는 링크배선(31)과 패드전극(37)과의 쇼트 불량은 더욱이 어레이 기판의 각 화소영역(P) 내에 구비되는 박막트랜지스터(Tr)를 구현함에 있어 마스크 공정을 최소화하기 위해 반도체층과, 이의 상부에 위치하는 소스 및 드레인 전극을 하나의 마스크 공정을 진행하여 형성하는 경우, 더 심하게 발생하고 있다.
즉, 반도체층과 소스 및 드레인 전극을 하나의 마스크 공정만을 진행하여 패터닝하는 경우, 소스 및 드레인 전극은 상기 반도체층과 소스 및 드레인 전극을 각각 마스크 공정을 진행하여 패터닝하는 것 대비 반도체층 식각, 포토레지스트 패턴 애싱과, 채널부 형성을 위한 소스 드레인 패턴의 식각 및 반도체층 중 오믹콘택층 제거를 위한 건식 식각에 더 노출된다. 이에 의해 상기 소스 및 드레인 전극은 이러한 식각 및 애싱 공정에 의해 제거되는 부분까지 고려해야 하므로 이를 감안하게 되면 상기 소스 및 드레인 전극과 동일한 층에 동일한 공정에 의해 형성되는 서로 이웃한 링크배선(31)과 데이터 패드전극(37)간의 이격영역은 쇼트 불량 억제를 위한 최소치인 4㎛를 확보하지 못하게 되므로 서로 이웃하는 이들 두 구성요소는(31, 37) 쇼트 불량이 발생되고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 서로 이웃하는 패턴 또는 배선 간 이격간격이 노광 장비의 최대 해상도인 4㎛보다 작은 경우에도 안정적으로 이격되어 형성됨으로서 서로 이웃하는 패턴 또는 배선간의 쇼트 불량을 억제할 수 있는 구성을 갖는 어레이 기판을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 기판 상에 이격하며 구비된 게이트 전극 및 보조패턴과, 상기 게이트 전극과 보조패턴 위로 구비된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 전극에 대응하여 순차 적층 구비된 반도체층과 서로 이격하는 소스 및 드레인 전극과, 상기 게이트 절연막 상에 상기 보조패턴에 대응하여 이의 측단과 각각 중첩하며 제 1 이격간격을 가지며 서로 이웃하며 구비된 제 1 및 제 2 패턴과, 상기 드레인 전극과 접촉하는 화소전극을 포함한다.
이때, 상기 제 1 이격간격은 4㎛ 이하인 것이 특징이다.
그리고 상기 게이트 전극과 동일한 층에 구비된 게이트 배선과, 상기 게이트 절연막 상에 구비된 데이터 배선을 더 포함하며, 상기 제 1 및 제 2 패턴은 상기 게이트 절연막 상에 구비되며, 상기 데이터 배선과 연결된 서로 이웃하는 제 1 및 제 2 데이터 링크배선이거나, 또는 상기 제 1 데이터 링크배선과 상기 제 2 데이터 링크 배선의 타 끝단과 연결된 데이터 패드전극인 것이 특징이다.
또한, 상기 게이트 전극과 동일한 층이 구비된 게이트 배선과, 상기 게이트 절연막 상에 구비된 데이터 배선을 포함하며, 상기 화소전극 위로 순차적으로 유기 발광층과 대향전극이 구비되며, 상기 제 1 패턴은 상기 데이터 배선이며, 상기 제 2 패턴은 상기 데이터 배선이 형성된 동일한 층에 상기 데이터 배선과 이격하며 구비된 전원배선인 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판은, 기판 상에 구비된 게이트 전극과, 상기 게이트 전극과 위로 구비된 게이트 절연막과, 상기 게이트 절연막 상에 제 1 이격간격을 가지며 다수 구비되며 상기 하나의 게이트 전극 위로 순차 적층 구비된 반도체층과 서로 이격하는 소스 및 드레인 전극을 포함하며, 상기 하나의 게이트 전극에는 상기 다수의 소스 및 드레인 전극에 대응하여 홀이 구비된 것이 특징이다.
이때, 상기 제 1 이격간격은 4㎛ 이하인 것이 특징이다.
본 발명의 제 1 실시예에 따른 어레이 기판은 서로 이웃하여 인접하여 구비되는 두 구성요소간 일례로 데이터 링크배선간 혹은 데이터 링크배선과 데이터 패드전극간의 이격간격이 노광장치의 최고 해상도보다 작게 형성되더라도, 상기 두 구성요소가 형성된 절연층 일례로 게이트 절연막 하부에 보조패턴이 구비되어 포토레지스트층의 두께를 줄임에 의해 잔막 발생이 억제됨으로서 최종적으로 패터닝된 서로 이웃하는 구성요소간의 쇼트 불량을 억제하는 효과가 있다.
또한 본 발명의 제 2 실시예에 따른 어레이 기판은 보조 구동 박막트랜지스터의 하나의 보조 구동 게이트 전극은 상기 각 보조 구동 소스 전극 및 드레인 전극에 대해 이와 중첩하는 부분에 있어 홀이 구비됨으로서 본 발명의 제 1 실시예에 따른 어레이 기판과 유사하게 두 구성요소간 이격영역에는 게이트 전극이 형성되고 상기 두 구성요소에 대해서는 상기 게이트 전극이 삭제된 홀이 구비된 구성을 이룸으로서 상기 제 1 실시예에 따른 어레이 기판과 동일한 이유로 상기 서로 이웃하는 보조 구동 박막트랜지스터간의 구성요소간 즉, 보조 구동 소스 전극과 소스 전극, 소스 전극 및 드레인 전극, 혹은 드레인 전극과 드레인 전극 간의 쇼트 불량이 억제되는 효과를 갖는다.
도 1은 종래의 일반적인 액정표시장치용 어레이 기판에 대한 개략적인 평면도.
도 2는 종래의 일반적인 액정표시장치용 어레이 기판의 패드전극이 구비된 비표시영역 일부를 도시한 평면도.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성되는 소자영역 및 이의 주변을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판에 있어 데이터 패드전극이 위치하는 비표시영역 일부에 대한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6a 내지 도 6j는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 제조 단계별 공정 단면도.
도 7a 내지 도 7j는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 8은 본 발명의 제 2 실시예에 따른 씨오지 타입 어레이 기판에 있어 비표시영역에 형성된 박막트랜지스터를 도시한 평면도.
도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도.
도 2는 종래의 일반적인 액정표시장치용 어레이 기판의 패드전극이 구비된 비표시영역 일부를 도시한 평면도.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성되는 소자영역 및 이의 주변을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판에 있어 데이터 패드전극이 위치하는 비표시영역 일부에 대한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6a 내지 도 6j는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 제조 단계별 공정 단면도.
도 7a 내지 도 7j는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 8은 본 발명의 제 2 실시예에 따른 씨오지 타입 어레이 기판에 있어 비표시영역에 형성된 박막트랜지스터를 도시한 평면도.
도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성되는 소자영역 및 이의 주변을 도시한 단면도이며, 도 4는 본 발명의 실시예에 따른 어레이 기판에 있어 데이터 패드전극이 위치하는 비표시영역 일부에 대한 평면도이며, 도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이다.
도시한 바와 같이, 본 발명의 실시예에 따른 어레이 기판(100)은 베이스를 이루는 유리 또는 플라스틱 재질의 투명한 절연기판(110) 상의 표시영역(AA)에는 게이트 절연막(117)을 사이에 두고 그 하부 및 그 상부로 서로 종횡으로 연장되어 교차함으로서 다수의 화소영역(P)을 정의하는 다수의 게이트 배선(미도시) 및 데이터 배선(130)이 형성되어 있다.
그리고 상기 표시영역(AA) 외측의 비표시영역(NA)에는 상기 게이트 배선(미도시) 및 데이터 배선(130) 각각과 연결되는 게이트 및 데이터 링크배선(미도시, DLL)이 형성되고 있으며, 상기 링크배선(미도시, DLL)의 일끝단과 연결되며 게이트 및 데이터 패드전극(미도시, DPE)이 형성되고 있다.
이러한 패드전극(미도시, DPE)은 상기 어레이 기판(100)이 사용되어 최종 제품화되는 표시장치의 모델별로 그 형성 위치에는 차이가 있다.
즉, 상기 어레이 기판(100)이 TV 나 모니터 등의 대면적을 갖는 표시장치용 모델의 경우, 상기 패드전극(미도시, DPE)은 게이트 배선(미도시)과 연결된 게이트 패드전극(미도시)과 데이터 배선(130)과 연결된 데이터 패드전극(DPE)이 서로 분리되어 게이트 패드전극(미도시)은 비표시영역(NA) 중 게이트 패드부(미도시)에 대해서만 형성되고, 데이터 패드전극(DPE)은 비표시영역(NA) 중 데이터 패드부(DPA)에 대해서만 형성된다.
그리고 상기 어레이 기판(100)이 핸드폰, PDA 등의 상대적으로 작음 면적을 갖는 소형 표시장치용 모델의 경우, 비표시영역(NA)에 있어 게이트 패드부와 데이터 패드부의 분리 없이 하나의 패드부에 게이트 패드전극(미도시)과 데이터 패드전극(DPE)이 형성된다.
도면에 있어서는 일례로 비표시영역(NA) 중 데이터 패드전극(DPE)이 형성된 데이터 패드부(DPA)를 도시하였다.
패드부(DPA)에 있어서는 일방향으로 연장하며 다수의 데이터 링크배선(DLL)이 구비되고 있으며, 데이터 패드전극(DPE)이 다중열 구조를 이루며 상기 데이터 링크배선(DLL)과 연결되며 형성되고 있다.
한편, 표시영역(AA)의 상기 각 화소영역(P)에 있어 상기 게이트 배선(미도시)과 데이터 배선(130)의 교차하는 부근에는 이들 게이트 배선(미도시) 및 데이터 배선(130)과 연결되며 박막트랜지스터(Tr)가 형성되어 있다.
이때, 도면에 있어서 상기 어레이 기판(100)은 액정표시장치용 어레이 기판(100)을 일례로 도시함으로서 상기 박막트랜지스터(Tr)는 상기 게이트 배선(미도시) 및 데이터 배선(130)과 연결된 것을 일례로 나타내었다.
하지만, 상기 어레이 기판(100)이 유기전계 발광소자용 어레이 기판(미도시)을 이루는 경우, 비록 도면에 나타내지 않았지만, 하나의 화소영역 내에는 스위칭 박막트랜지스터와 구동 박막트랜지스터 및 전류 보상을 위한 보조 박막트랜지스터가 구비되며, 이 중 스위칭 박막트랜지스터가 상기 게이트 배선 및 데이터 배선과 연결되며 구동 및 보조 박막트랜지스터는 이들 게이트 배선 및 데이터 배선과 연결되지 않고 내부적으로 상기 스위칭 또는 보조 박막트랜지스터의 일 전극 또는 전원배선과 연결된다.
한편, 상기 박막트랜지스터(Tr)는 상기 기판(110) 상에 순차 적층된 게이트 전극(115), 게이트 절연막(117)과, 비정질 실리콘으로 이루어진 액티브층(120a)과 이의 상부로 서로 이격하는 오믹콘택층(120b)의 이중층 구조를 갖는 반도체층(120)과, 상기 반도체층(120) 상에서 상기 오믹콘택층(120b)과 각각 접촉하며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)으로 구성되고 있다.
이때, 상기 게이트 배선(미도시)은 상기 게이트 전극(115)이 형성된 상기 기판(110) 상에 상기 게이트 전극(115)과 연결되며 형성되고 있으며, 상기 데이터 배선(130)은 상기 게이트 절연막(117) 상에 상기 소스 전극(133)(스위칭 박막트랜지스터의 소스 전극)과 연결되며 형성되고 있다.
그리고 비표시영역(NA)에 있어서는 상기 게이트 배선(미도시) 및 데이터 배선(130)과 각각 연결되며 게이트 및 데이터 링크배선(미도시, DLL)이 구비되고 있으며, 상기 비표시영역(NA)의 패드부(미도시, DPA)에는 상기 게이트 및 데이터 링크배선(미도시, DLL)의 일끝단과 연결되며 게이트 패드전극(미도시) 및 데이터 패드전극(DPE)이 형성되고 있다.
이때, 본 발명의 제 1 실시예에 따른 어레이 기판(100)에 있어 가장 특징적인 구성 중 하나로서 상기 비표시영역(NA)에 있어서 특히, 상기 게이트 절연막(117) 상에 형성되는 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)의 각 이격영역에 대해 아일랜드 형태로 상기 게이트 배선(미도시)이 형성된 상기 기판(110) 상에 보조패턴(116)이 구비되고 있는 것이 특징이다.
이러한 서로 이웃하는 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간 이격영역에 대해 상기 데이터 링크배선(DLL) 또는 데이터 패드전극(DPE)이 형성된 게이트 절연막(117) 하부로 서로 이웃한 두 구성요소 간의 이격영역에 대응하여 상기 보조패턴(116)을 형성한 것은 상기 데이터 링크배선(DLL)간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간 좁은 이격간격으로 인한 쇼트를 억제시키기 위함이다.
이렇게 서로 이웃하는 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간의 쇼트를 억제할 수 있는 것은 추후 제조 방법을 통해 상세히 설명한다.
다음, 상기 박막트랜지스터(Tr)와 데이터 배선(130) 위로 유기절연물질 예를들면 포토아크릴로 이루어지거나, 또는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 보호층(140)이 구비되고 있다.
이때, 상기 보호층(140)에는 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)이 구비되고 있다.
한편, 이러한 드레인 콘택홀(143)은 상기 박막트랜지스터(Tr)가 유기전계 발광소자용 어레이 기판(미도시)의 화소영역에 구비되는 스위칭 또는 전류 보상을 위한 보조 박막트랜지스터인 경우 생략되며, 구동 박막트랜지스터의 드레인 전극에 대해서만 형성된다.
그리고 상기 보호층(140)에는 상기 각 게이트 패드전극(미도시) 및 데이터 패드전극(DPE)에 대해 각각 상기 게이트 패드전극(미도시) 및 데이터 패드전극(DPE)의 표면을 노출시키는 패드 콘택홀(PCH)이 구비되고 있다. 이때, 상기 패드홀(PCH)은 상기 게이트 패드전극(미도시)에 대해서는 상기 보호층(140)과 더불어 이의 하부에 위치하는 상기 게이트 절연막(117)까지 연장됨으로서 상기 게이트 패드전극(미도시)을 노출시키고 있다.
그리고 상기 보호층(140) 위로 각 화소영역(P) 별로 상기 드레인 콘택홀(143)을 통해 상기 박막트랜지스터(Tr)의 드레인 전극(136)과 접촉하며 화소전극(150)(또는 유기전계 발광소자용 어레이 기판인 경우 유기전계 발광 다이오드용 제 1 전극)이 형성되고 있으며, 상기 비표시영역(NA)에 있어서는 상기 게이트 패드전극(미도시)과 데이터 패드전극(DPE)에 대해 각각 상기 패드 콘택홀(PCH)을 통해 상기 게이트 패드전극(미도시) 및 데이터 패드전극(DPE)과 각각 접촉하는 보조패드 전극(APE)이 구비되고 있다.
한편, 상기 화소전극(150)(혹은 제 1 전극) 위로는 상기 어레이 기판(100)이 구비되는 표시장치 즉, 액정표시장치 또는 유기전계 발광소자의 모델별로 다양한 형태를 가질 수 있으므로 어레이 기판(100)의 가장 기본적인 구성인 상기 화소전극(150)(또는 제 1 전극)의 구성까지만 언급한다. 전술한 구성을 이루는 일례로 TN 모드 용 액정표시장치용 어레이 기판(100)을 이루게 된다.
이러한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(100)은 동일한 층에 서로 이웃하여 형성되는 모든 구성요소 중 이격간격의 폭이 가장 작게 형성되는 구성요소인 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간 이격영역에 대해 상기 데이터 링크배선(DLL)과 데이터 패드전극(DPE)이 형성된 상기 게이트 절연막(117)을 기준으로 이의 하부에 상기 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE) 간의 이격영역에 대해 보조패턴(116)이 구비됨에 의해 이들 서로 이웃한 구성요소(데이터 링크배선(DLL)과 데이터 패드전극(DPE))의 패터닝 공정 진행시 서로 이웃한 구성요소간의 쇼트를 방지할 수 있는 효과를 갖는다.
한편, 본 발명의 제 1 실시예에 따른 어레이 기판(100)에 있어서는 일례로 가장 작은 크기의 이격간격을 가지며 형성되는 구성요소인 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간의 이격영역에 대해서 이의 하부로 보조패턴(116)이 구비된 것을 보이고 있지만, 이러한 보조패턴(116)은 상기 데이터 링크배선(DLL) 간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간의 이격영역에 대해서만 형성될 필요는 없으며, 동일층에 서로 매우 인접하여 형성되는 어떠한 구성요소에 대해서도 형성될 수 있음은 자명하다 할 것이다.
일례로 상기 어레이 기판(100)이 유기전계 발광소자용 어레이 기판으로 이용되는 경우, 동일한 층에 동일한 물질로 서로 이웃하며 데이터 배선(130)과 전원배선(미도시)이 형성될 수 있으며, 이 경우 이들 두 배선(미도시)간의 이격영역에 대해서도 이들 두 배선(미도시)이 형성된 층을 기준으로 이의 하부에 아일랜드 형태의 보조패턴(116)이 구비될 수도 있다.
이후에는 본 발명의 제 1 실시예에 따른 어레이 기판(100)의 제조 방법에 대해 설명한다.
도 6a 내지 도 6j는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역 내의 박막트랜지스터가 형성된 부분에 대한 제조 단계별 공정 단면도이며, 도 7a 내지 도 7j는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의상 표시영역 내에 구비된 각 화소영역 내에 박막트랜지스터가 형성되는 영역을 소자영역(TrA)이라 정의한다.
우선, 도 6a와 도 7a에 도시한 바와같이, 투명한 절연기판(110) 상에 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 구리(Cu), 구리합금 중 어느 하나 또는 둘 이상의 물질을 전면에 증착하여 단일층 또는 다중층 구조를 갖는 제 1 금속층(미도시)을 형성하고, 이를 포토레지스트의 도포, 포토 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 상기 금속물질층의 식각 및 포토레지스트의 스트립(strip) 등의 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 상기 제 1 금속층(미도시)을 패터닝함으로써 일 방향으로 연장하는 다수의 게이트 배선(미도시)과 각 화소영역(P)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(115)을 형성한다.
그리고 비표시영역(NA)의 있어서는 상기 게이트 배선(미도시)과 연결된 게이트 링크배선(미도시)과 상기 게이트 링크배선(미도시)과 연결된 게이트 패드전극(미도시)을 형성하고, 동시에 본 발명의 실시예에 따른 어레이 기판(100)에 있어 가장 특징적인 구성 중 하나로서 상기 비표시영역(NA)에 아일랜드 형태로 추후 데이터 링크배선(도 7j의 DLL)이 형성될 부분에 있어 데이터 링크배선(도 7j의 DLL) 간 또는 데이터 패드전극(도 7j의 DPE)과 데이터 링크배선(도 7j의 DLL)간의 각 이격영역에 대응하여 아일랜드 형태의 보조패턴(116)을 형성한다.
이때, 도면에 있어서는 상기 게이트 배선(105)과 게이트 전극(115)과 게이트 링크배선 및 보조패턴(116)은 단일층으로 구성된 것을 보이고 있으나, 상기 저저항 특성을 갖는 물질 중 두 가지 금속물질 예를들면 알루미늄 합금(AlNd) 및 몰리브덴(Mo)이 각각 하부층과 상부층을 이루도록 하여 이중층 구조를 이루거나 또는 이중층 이상의 다중층 구조를 갖도록 형성할 수도 있다.
다음, 도 6b 및 도 7b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(115)과 게이트 링크배선(미도시)과 게이트 패드전극(미도시) 및 보조패턴(116) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 상기 기판(110) 전면에 게이트 절연막(117)을 형성하고, 연속하여 상기 게이트 절연막(117) 상부로 순수 비정질 실리콘과 불순물 비정질 실리콘을 순차적으로 증착함으로써 순수 비정질 실리콘 물질층(118)과 불순물 비정질 실리콘 물질층(119)을 형성한다.
이후, 상기 불순물 비정질 실리콘 물질층(119) 위로 저저항 특성을 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 구리(Cu), 구리합금 중 어느 하나 또는 둘 이상의 물질을 증착함으로써 단일층 혹은 다중층 구조의 제 2 금속층(125)을 형성한다.
다음, 도 6c 및 도 7c에 도시한 바와 같이, 상기 제 2 금속층(125) 위로 포토레지스트를 도포하여 포토레지스트층(181)을 형성한다. 이러한 포토레지스트층(181)은 코팅법에 의해 도포되어 형성됨으로서 그 두께를 하부에 위치하는 구성요소간의 단차보다 두꺼운 두께를 갖도록 도포되는 경우, 이의 하부에 위치하는 구성요소간의 단차를 극복하게 됨으로서 그 표면이 상기 기판(110) 전면에 대해 평탄한 표면을 이루게 된다.
따라서, 상기 포토레지스트층(181)은 하부 구성요소 특히 게이트 배선(미도시)과 동일한 층에 형성된 구성요소의 형성 유무에 의해 그 위치별로 두께 차이를 가지며 형성되는 것이 특징이다.
특히, 비표시영역(NA)에 있어서 추후 형성될 상기 데이터 링크배선(도 7j의 DLL)간 또는 데이터 링크배선(도 7j의 DLL)과 데이터 패드전극(도 7j의 DPE) 사이의 이격영역에 대응해서 상기 보조패턴(116)이 형성됨으로서 상기 보조패턴(116)이 형성된 부분에 대응되는 상기 포토레지스트층(181)의 두께는 상기 보조패턴(116)이 형성되지 않았을 경우 대비 상대적으로 얇게 형성되고 있는 것이 특징이다.
본 발명의 제 1 실시예에 따른 어레이 기판(100)에 있어 특징적인 구성인 상기 보조패턴(116)은 상기 보조패턴(116)이 구비된 부분에 대응하여 데이터 배선(도 7j의 130)과 데이터 링크배선(도 7j의 DLL)과 데이터 패드전극(도 7j의 DPE)과 소스 및 드레인 전극(도 6j의 133, 도 7j의 136)을 구성하기 위해 형성되는 상기 제 2 금속층(125)과 이의 하부에 위치하는 불순물 비정질 실리콘층(119) 및 순수 비정질 실리콘층(118)의 패터닝을 위한 포토레지스트층(181)의 두께를 저감시키기 위해 형성한 것이다.
이렇게 상기 제 2 금속층(125) 상부에 형성되는 포토레지스트층(181)의 두께가 상대적으로 줄어드는 경우, 노광장치의 해상력보다 향상된 수준의 패터닝이 가능하게 된다.
상기 포토레지스트층(181)의 두께를 얇게 하는 것이 이의 하부에 위치하는 제 2 금속층(125) 등의 물질층의 패터닝 시 CD(critical dimension) 편차 등을 저감시킬 수 있지만, 상기 포토레지스트층(181)은 마스크 공정 저감을 위해 즉, 소스 및 드레인 전극소스 및 드레인 전극(도 6j의 133, 도 7j의 136)과 반도체층(도 6j의 120)을 하나의 마스크 공정을 진행하여 형성하기 위해 하프톤 노광 혹은 회절노광을 진행해야 하며, 이 경우 현상 시 상당한 차이를 갖는 서로 다른 두께의 포토레지스트 패턴(도 6d의 181a 및 181b)을 형성해야 하므로 그 전체적인 두께를 얇게 하는 것은 무리가 있다.
나아가 상기 포토레지스트층(181)은 도포(또는 코팅)에 의해 형성되는 것이므로 그 두께를 미세하게 조절하는 것은 무리가 있으며, 나아가 패터닝 시 오차를 최소화하기 위해서는 하부에 위치하는 구성요소간의 단차를 극복하며 평탄한 표면을 갖도록 형성해야 하므로 이러한 모든 것을 고려하는 경우 상기 포토레지스트층(181) 자체의 두께 전체를 얇게 하는 것은 무리가 있다.
따라서 상기 포토레지스트층(181)은 그 두께가 노광장치의 해상력과 앞서 설명한 모든 조건을 고려하여 최적화된 상태이며, 이러한 최적화된 두께를 갖는 포토레지스트층(181)을 이용하여 이의 하부에 구비된 상기 제 2 금속층을 포함하는 물질층을 패터닝하는 경우, 서로 이웃한 두 구성요소간 최소한의 이격간격이 4㎛이 되고 있는 것이다.
서로 이웃하는 구성요소간의 이격간격을 4㎛보다 작게 설계하는 경우 전술한 바와같은 최적화된 두께를 갖는 포토레지스트층(181)을 통해서는 서로 이웃하는 두 구성요소가 쇼트 발생없이 확실하게 이격하는 배치되도록 하는 구성을 이루기 힘들다.
현재의 포토레지스트층(181)에 대해 서로 이웃하여 배치된 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE)) 간 그 이격간격을 4㎛보다 작게 일례로 2 내지 3㎛ 정도가 되도록 하게 되면, 상기 포토레지스트층(181)에 대해 차단영역(BA)과 투과영역(TA) 및 반투과영역(HTA)을 구비한 노광 마스크(191)를 통해 노광하는 경우, 상기 노광 마스크(191)의 투과영역(TA)을 통해 빛을 받아들이는 양이 작게됨으로서 상기 노광 후 현상 공정을 진행하면 완전히 제거되지 않고 잔막이 남게 되며 이러한 포토레지스트의 잔막에 의해 서로 이웃하는 두 구성요소는 완전히 분리되지 않고 쇼트된 상태를 이루게 된다.
따라서 본 발명의 실시예에 따른 어레이 기판(100)은 서로 이웃한 구성요소간(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE))의 이격간격이 노광장치의 최고 해상도인 4㎛보다 작은 수준의 이격간격을 갖더라도 노광 후 포토레지스트의 잔막이 발생되지 않도록 하기 위해 상기 두 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE))간의 이격영역에 대해 이들 두 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE))가 형성된 절연층인 게이트 절연막(117) 하부로 상기 보조패턴(116)을 형성한 것이다.
이렇게 서로 이웃하여 형성되어야 할 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE)) 사이의 이격영역에 대해서 상기 두 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE))가 형성된 절연층(일례로 게이트 절연막(117))의 하부에 상기 보조패턴(116)이 구비되면 상기 포토레지스트층(181)은 종래와 동일한 최적화된 두께를 갖도록 형성되는 경우, 추후 형성될 상기 두 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE)) 사이의 이격영역에 대응해서는 최소 상기 보조패턴(116)의 두께만큼이 줄어들게 됨으로서 상기 포토레지스트층(181)의 잔막 발생을 억제할 수 있는 것이다.
이렇게 포토레지스트층(181)의 잔막 발생이 억제되는 경우, 현 노광장치의 최고 해상력보다 작은 수준으로 이격하도록 설계되더라도 서로 이웃한 두 구성요소(도면에 있어서는 일례로 데이터 링크배선(DLL)과 데이터 패드전극(DPE))간의 쇼트 불량이 억제될 수 있다.
한편, 상기 포토레지스트층(181) 위로 노광한 빛을 모두 투과시키는 투과영역(TA)과, 상기 노광된 빛을 모두 차단하는 차단영역(BA) 및 상기 노광된 빛의 투과량을 10% 내지 90% 사이에서 조절할 수 있는 반투과영역(HTA)을 포함하는 노광
마스크(191)를 상기 포토레지스트층(181) 위로 위치시킨 후, 상기 노광 마스크(191)를 통한 노광을 실시한다.
이때, 상기 포토레지스트층(181)을 이루는 포토레지스트가 빛을 받으면, 현상 시 제거되는 포지티브 타입(positive type)인 경우, 상기 어레이 기판(100) 상의 소스 및 드레인 전극(도 6j의 133, 도 6j의 136)이 형성되어야 할 부분과 데이터 배선(도 6j의 130)과 데이터 링크배선(도 7j의 DLL) 및 데이터 패드전극(도 7j의 DPE)이 형성되어야 할 부분에 대응해서는 상기 노광 마스크(191)의 차단영역(BA)이 대응되도록, 상기 게이트 전극(115)과 중첩하며, 상기 소스 및 드레인 전극(도 6j의 133, 도 6j의 136) 사이로 노출되는 영역(이를 채널영역이라 함)이 형성되어야 할 부분에 대해서는 상기 노광 마스크(191)의 반투과영역(HTA)이 대응되도록, 그 외의 영역에 대해서는 상기 노광 마스크(191)의 투과영역(TA)이 대응되도록 상기 노광 마스크(191)를 위치시킨 후, 노광을 실시한다.
이때, 상기 포토레지스트가 네가티브 타입(negative tape)인 경우, 상기 노광 마스크(191)의 투과영역(TA)과 차단영역(BA)의 상기 어레이 기판(100)에 대응되는 위치를 바꾸어 대응되도록 위치시킨 후, 노광을 실시하면 상기 포지티브 타입(positive type)의 포토레지스트를 이용한 것과 동일한 결과를 얻을 수 있다.
다음, 전술한 바와 같이 어레이 기판(100) 상에 노광 마스크(191)를 위치시키고, 노광을 실시한 후, 상기 포토레지스트층(도 6c 및 7c의 181)을 현상하면, 도 6d 및 도 7d에 도시한 바와 같이, 상기 노광 마스크(도 6c 및 7c의 191)의 차단영역(도 6c 및 7c의 BA)에 대응된 영역에는 그 최대 두께가 제 1 두께(t1)인 제 1 포토레지스트 패턴(181a)이 남게 되고, 상기 노광 마스크(도 6c 및 7c의 191)의 반투과영역(도 6c의 HTA)에 대응된 부분은 상기 제 1 두께(t1)보다 얇은 제 2 두께(t2)를 갖는 제 2 포토레지스트 패턴(181b)이 남게되고, 상기 노광 마스크(도 6c 및 7c의 191)의 투과영역(도 6c 및 7c의 BA)에 대응된 포토레지스트층(도 6c 및 7c의 181)은 현상 시 모두 제거되어 상기 제 2 금속층(125)을 노출시키게 된다.
이 경우, 상기 데이터 링크배선(도 7j의 DLL)이 형성되어야 할 비표시영역(NA)에 있어서 노광 장치의 최소 해상도인 4㎛보다 작은 상대적으로 매우 좁은 이격간격을 갖도록 형성하기 위해 형성된 상기 제 1 포토레지스트 패턴(181a) 사이의 이격영역에 대해서도 포토레지스트층(도 6c 및 7c의 181)의 잔막없이 모두 잘 제거됨으로서 상기 제 2 금속층(125) 표면이 노출된 상태를 이룬다.
다음, 도 6e 및 도 7e에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 금속층(도 6d 및 7d의 125)과 그 하부의 불순물 비정질 실리콘층(도 6d 및 7d의 119) 및 순수 비정질 실리콘층(도 6d 및 7d의 118)을 순차적으로 식각함으로써 상기 게이트 절연막(117) 위로 상기 게이트 배선(미도시)과 교차하는 데이터 배선(130)을 형성한다. 이때, 상기 데이터 배선(130)의 하부에는 상기 데이터 배선(130)과 동일한 평면 형태를 갖는 불순물 비정질 실리콘 패턴(129b) 및 순수 비정질 실리콘 패턴(129a)이 구비된다.
동시에 소자영역(TrA)에 있어서는 소스 드레인 패턴(131)과 이의 하부로 불순물 비정질 실리콘 패턴(119a) 및 순수 비정질 실리콘으로 이루어진 액티브층(120a)을 형성하고, 상기 비표시영역(NA)에 있어서는 상기 데이터 배선(130)과 그 일 끝단이 연결된 데이터 링크배선(DLL)과 이의 또 다른 일끝단과 연결된 데이터 패드전극(DPE)을 형성한다. 이때, 상기 데이터 링크배선(DLL)과 데이터 패드전극(DPE) 하부에도 상기 데이터 배선(130)과 동일하게 불순물 비정질 실리콘 패턴(129b) 및 순수 비정질 실리콘 패턴(129a)이 구비된다.
한편, 상기 서로 이웃한 데이터 링크배선(DLL)간 혹은 데이터 링크배선(DLL)과 데이터 패드전극(DPE) 간에는 비록 이들 두 구성요소간의 이격간격이 노광장치의 최고 해상도인 4㎛보다 작아 매우 좁은 수준이라 할지라도 상기 포토레지스트층(도 6c 및 7c의 181)은 상기 보조패턴(116)이 구비됨에 의해 그 두께가 상대적으로 얇아지게 되어 현상 시 모두 제거됨으로서 이들 서로 이웃한 데이터 링크배선(DLL)간 혹은 데이터 링크배선(DLL)과 데이터 패드전극(DPE) 간에는 쇼트되는 부분없이 잘 형성되고 있다.
다음, 도 6f 및 도 7f에 도시한 바와 같이, 상기 데이터 배선(130), 데이터 링크배선(DLL) 및 데이터 패드전극(DPE) 및 소스 드레인 패턴(131)이 형성된 기판(110)에 대해 이방성 특성의 애싱(ashing)을 진행함으로써 상기 제 2 두께의 포토레지스트 패턴(도 6e의 181b)을 제거하여 그 하부의 소스 드레인 패턴(131)을 노출시킨다. 이때, 상기 애싱에 의해 상기 제 1 두께의 포토레지스트 패턴(181a) 또한 그 두께가 얇아지지만 상기 애싱 진행 완료 후에도 소정의 두께를 가지며 여전히 기판(110) 상에 남아있게 된다.
다음, 도 6g 및 도 7g에 도시한 바와 같이, 상기 애싱에 의해 제 2 포토레지스트 패턴(도 6e의 181b)이 제거됨으로써 노출된 상기 소스 드레인 패턴(도 6f의 131)과 그 하부의 불순물 비정질 실리콘 패턴(도 6f의 119a)을 순차적으로 습식 식각 및 건식식각을 진행하여 제거함으로써 소자영역(TrA)에 있어서는 서로 이격된 소스 및 드레인 전극(133, 136) 및 이의 하부로 서로 이격하는 불순물 비정질 실리콘 재질의 오믹콘택층(120b)을 형성함으로서 상기 소스 및 드레인 전극(133, 136) 사이로 이격된 채널영역에 있어 순수 비정질 실리콘 재질의 액티브층(120a)을 노출시킨다.
이때, 상기 소자영역(TrA)에 순차 적층된 상기 게이트 전극(115)과, 게이트 절연막(117)과, 액티브층(120a)과 이의 상부로 서로 이격하는 오믹콘택층(120b)의 반도체층(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
다음, 도 6h 및 도 7h에 도시한 바와 같이, 스트립(strip) 공정을 진행하여 상기 데이터 배선(130)과 데이터 링크배선(DLL)과 데이터 패드전극(DPE)과 소스 및 드레인 전극(133, 136) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 6g 및 7g의 181a)을 제거한다.
다음, 도 6i 및 도 7i에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(도 6g 및 7g의 181a)이 제거됨으로서 노출된 상기 데이터 배선(130)과 데이터 링크배선(DLL)과 데이터 패드전극(DPE)과 소스 및 드레인 전극(133, 136) 위로 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 포토아크릴을 도포하여 보호층(140)을 형성한다.
이후, 상기 보호층(140)에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 하부의 드레인 전극(136)을 일부 노출시키는 드레인 콘택홀(143)을 형성한다.
다음, 도 6j 및 도 7j에 도시한 바와 같이, 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)과 게이트 및 데이터 패드전극(DPE)을 노출시키는 패드 콘택홀(PCH)이 구비된 상기 보호층(140) 위로 투명 도전성물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 패터닝하여 각 화소영역(P)마다 상기 드레인 콘택홀(143)을 통해 상기 드레인 전극(130)과 접촉하는 화소전극(147)(또는 제 1 전극)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(100)을 완성한다.
이러한 어레이 기판(100)은 액정표시장치용으로 이용되는 경우, 구동 방식 별로 상기 화소전극의 형태가 바(bar) 형태를 갖도록 변형되고, 이와 교대하는 형태의 공통전극이 더 구비되거나, 혹은 절연층을 개재하여 공통전극을 형성하는 공정을 더 진행할 수 도 있다.
또한, 상기 어레이 기판(100)은 유기전계 발광소자용으로 이용되는 경우, 상기 제 1 전극 위로 유기 발광층 및 제 2 전극을 형성하는 공정을 더 진행할 수도 있다.
전술한 바와같이 제조되는 본 발명의 제 1 실시예에 따른 어레이 기판(100)은 서로 이웃하여 인접하여 구비되는 두 구성요소간(도면에 있어서는 데이터 링크배선(DLL)간 혹은 데이터 링크배선(DLL)과 데이터 패드전극(DPE)간)의 이격간격이 노광장치의 최고 해상도보다 작게 형성되더라도, 상기 두 구성요소가 형성된 절연층(도면에 있어서는 게이트 절연막(117)) 하부에 보조패턴(116)이 구비됨에 의해 포토레지스트층(도 6c 및 7c의 181)의 두께를 줄임에 의해 잔막 발생이 억제됨으로서 최종적으로 패터닝된 서로 이웃하는 구성요소간의 쇼트 불량을 억제하는 효과가 있다.
한편, 본 발명의 제 1 실시예에 따른 어레이 기판(100)의 경우, 서로 이웃하는 구성요소로서 데이터 링크배선(DLL)간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE)을 일례로 보이고 있으며, 이들 데이터 링크배선(DLL)간 또는 데이터 링크배선(DLL)과 데이터 패드전극(DPE) 간의 이격영역에 대해 보조패턴(116)이 구비된 것을 보이고 있지만, 이러한 서로 이웃하는 구성요소는 상기 데이터 링크배선(DLL)과 데이터 패드전극(DPE)에 한정되지 않고, 서로 이웃하여 구비되는 구성요소라면 어떠한 구성요소건 상관없이 적용될 수 있음은 자명하다 할 것이다. 이때, 서로 이웃하는 구성요소는 이의 하부에 절연층이 구비되며, 상기 절연층이 구비된 구성을 이루는 상태인 것이 바람직하며, 상기 보조패턴(116)은 상기 절연층 하부에 구성되는 것이 특징이다.
이때, 상기 보조패턴(116)은 이의 형성을 위해 별도의 마스크 공정 추가가 없도록 하기 위해서는 게이트 배선(미도시) 등과 같이 어레이 기판(100)을 이루는 구성요소가 형성되는 단계에서 함께 형성되는 것이 바람직하다.
하지만, 상기 보조패턴(116)은 반드시 어레이 기판(100)의 타 구성요소와 함께 형성될 필요는 없으며, 별도로 상기 보조패턴(116)만이 추가적인 마스크 공정을 진행하여 형성될 수도 있다.
한편, 최근에는 별도의 인쇄회로기판을 실장할 필요없이 구동집적회로(driving IC(Integrated Circuit)가 구비된 칩(chip)을 어레이 기판(100)의 비표시영역(NA)에 실장시키는 COG(Chip on glass) 타입 어레이 기판(100)이 제안되고 있다.
이러한 씨오지 타입 어레이 기판에는 상기 칩이 실장되는 영역 부근에 이러한 칩 내부의 구동집적회로와 어레이 기판의 표시영역에 구비된 스위칭 또는 구동 소자와의 원활한 동작 구현을 위해 이들 두 구성요소를 콘트롤 하기위한 수단으로 다수의 보조 구동 박막트랜지스터와 다수의 배선 및 커패시터 등이 구비되고 있다.
이때, 상기 비표시영역에 구비되는 다수의 보조 구동 박막트랜지스터의 경우, 그 특성 상 표시영역에 구비되는 스위칭 혹은 구동 박막트랜지스터 대비 그 특성을 극대화하기 위해 또는 하나의 게이트 전극을 공유하며, 이에 의해 다수의 보조 구동박막트랜지스터 구현을 위해 그 면적이 표시영역에 구비되는 박막트랜지스터 대비 수 배 이상 크며 하나의 통자의 게이트 전극 상에서 소스 및 드레인 전극이 교대하며 마치 배선 형태로 촘촘히 구비된 구성을 이룬다.
상기 비표시영역에 구비되는 박막트랜지스터의 소스 전극 및 드레인 전극은 고 특성 구현을 위해 현 노광장치의 최고 해상도보다 작은 이격간격을 갖도록 배치되도록 설계되어야 할 경우가 발생될 수 있다.
본 발명의 제 2 실시예에 따른 어레이 기판은 이러한 씨오지 타입 어레이 기판에 있어 비표시영역에 구비되는 다수의 소스 및 드레인 전극을 구비한 박막트랜지스터 구현에 있어 서로 이웃한 소스 및 드레인 전극의 쇼트를 억제할 수 있는 구조를 제안하는 것이다.
도 8은 본 발명의 제 2 실시예에 따른 씨오지 타입 어레이 기판에 있어 비표시영역에 형성된 박막트랜지스터를 도시한 평면도이며, 도 9는 도 8을 절단선 Ⅸ-Ⅸ를 따라 절단한 부분에 대한 단면도이다.
도시한 바와같이, 본 발명의 제 2 실시예에 따른 씨오지 타입 어레이 기판(200)의 경우, 비표시영역(NA)에 구비된 다수의 보조 구동 박막트랜지스터(ADTr)는 하나의 보조 구동 게이트 전극(AGE)을 공유하고 있으며, 이러한 공유되는 하나의 보조 구동 게이트 전극(AGE)은 표시영역(도 3의 AA)에 구비되는 박막트랜지스터(도 3의 Tr)의 게이트 전극(도 3의 115) 대비 수 배 내지 수 십배의 면적을 가지며, 이러한 큰 면적을 갖는 게이트 전극(AGE) 위로 상기 게이트 전극(115)과 중첩하며 다수의 보조 구동 소스 및 드레인 전극(ASE, ADE)이 배치되고 있다.
따라서 비표시영역(NA)에 구비되는 다수의 보조 구동 박막트랜지스터(ADTr)는 하나의 보조 구동 게이트 전극(AGE)과 다수의 보조 구동 소스 및 드레인 전극(ASE, ADE)으로 구성되고 있다.
이러한 배치적 특징에 의해 상기 보조 구동 소스 및 드레인 전극(ASE, ADE)은 서로 이웃한 소스 전극(ASE) 또는 드레인 전극(ADE)과 매우 촘촘히 배열되고 있으며, 이에 의해 서로 이웃하는 소스 전극(ASE)간, 드레인 전극(ADE)간, 혹은 소스 전극(ASE) 및 드레인 전극(ADE)간 쇼트가 발생되고 있다. 이러한 서로 이웃한 구성요소간의 쇼트 불량이 발생되는 원인에 대해서는 앞서 본 발명의 제 1 실시예에 따른 어레이 기판(도 3의 100)을 통해 상세히 설명하였으므로 생략한다.
따라서 이러한 서로 이웃한 소스 전극(ASE)간, 드레인 전극(ADE)간, 혹은 소스 전극(ASE) 및 드레인 전극(ADE)간의 쇼트 불량 억제를 위한 본 발명의 제 2 실시예에 따른 어레이 기판(200)의 특징적인 구성으로서 다수의 상기 보조 구동 박막트랜지스터(ADTr)의 일 구성요소인 하나의 통자로 이루어진 보조 구동 게이트 전극(AGE)에 대해 다수의 홀(hl)이 구비된 것이다.
특히, 다수의 상기 보조 구동 박막트랜지스터(ADTr)의 일 구성요소인 하나의 게이트 전극(115)에 구비된 다수의 홀(hl)은 각각 각 보조 구동 박막트랜지스터(ADTr)를 이루는 상기 보조 구동 소스 전극(ASE) 및 드레인 전극(ADE)에 대응하여 이외 중첩되는 부분에 대해 구비되고 있는 것이 특징이다.
따라서 상기 보조 구동 박막트랜지스터(ADTr)의 하나의 보조 구동 게이트 전극(AGE)은 상기 각 보조 구동 소스 전극(ASE) 및 드레인 전극(ADE)에 대해 이와 중첩하는 부분에 있어 상기 홀(hl)이 구비됨으로서 상기 서로 이웃하는 보조 구동 박막트랜지스터(ADTr)간의 구성요소간 즉, 보조 구동 소스 전극(ASE)과 소스 전극(ASE), 소스 전극(ASE) 및 드레인 전극(ADE), 혹은 드레인 전극(ADE)과 드레인 전극(ADE) 간의 쇼트 불량이 억제될 수 있는 것이다.
즉, 이들 서로 이웃하는 구성요소 즉, 보조 구동 소스 전극(ASE)과 소스 전극(ASE), 소스 전극(ASE) 및 드레인 전극(ADE), 혹은 드레인 전극(ADE)과 드레인 전극(ADE) 간의 이격영역에는 본 발명의 제 1 실시예에 따른 어레이 기판(도 4의 100)에 제시된 보조패턴(도 4의 116)의 역할을 하는 상기 보조 구동 게이트 전극(AGE)이 형성되고 있으며, 서로 이웃한 상기 보조 구동 소스 전극(ASE)과 소스 전극(ASE), 소스 전극(ASE) 및 드레인 전극(ADE), 혹은 드레인 전극(ADE)과 드레인 전극(ADE)에 대해서는 상기 홀(hl)이 구비되어 상기 보조 구동 게이트 전극(AGE)의 일부가 삭제된 구성을 이룸으로서 실질적으로 그 단면구성은 본 발명의 제 1 실시예에 따른 어레이 기판(도 4의 100)의 서로 이웃하는 링크배선(도 4의 DLL)간 혹은 링크배선(도 4의 DLL)과 데이터 패드전극(도 4의 DPE)간 이격영역에 보조패턴(도 4의 116)이 구비된 구성과 동일한 형태를 갖게 되므로 동일한 이유로서 이들 구성요소를 패터닝하여 형성하는 단계에서 포토레지스트층(도 6c의 181)의 잔막이 남지 않게 됨으로서 상기 서로 이웃한 상기 보조 구동 소스 전극(ASE)과 소스 전극(ASE), 소스 전극(ASE) 및 드레인 전극(ADE), 혹은 드레인 전극(ADE)과 드레인 전극(ADE)간의 쇼트 불량이 억제될 수 있는 것이다.
이러한 구성을 갖는 본 발명의 제 2 실시예에 따른 씨오지 타입 어레이 기판(200)의 제조 방법은, 상기 제 1 실시예에 따른 어레이 기판의 제조 방법에 있어서 게이트 배선(미도시) 및 게이트 전극(도 6a 및 도 7a의 115)을 형성하는 단계에서 상기 보조 구동 박막트랜지스터(ADTr)의 하나의 보조 구동 게이트 전극(AGE)에 대해 홀(hl)을 형성하는 것을 제외하면 상기 본 발명의 제 1 실시예에 따른 어레이 기판(도 3의 100)의 제조 방법과 동일하므로 이하 설명을 생략한다.
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 사상 및 취지를 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
100 : 어레이 기판
110 : 기판
116 : 보조패턴
117 : 게이트 절연막
140 : 보호층
ADPE : 보조 패드전극
DLL : 데이터 링크배선
DPE : 데이터 패드전극
PCH : 패드 콘택홀
110 : 기판
116 : 보조패턴
117 : 게이트 절연막
140 : 보호층
ADPE : 보조 패드전극
DLL : 데이터 링크배선
DPE : 데이터 패드전극
PCH : 패드 콘택홀
Claims (7)
- 기판 상에 이격하며 구비된 게이트 전극 및 보조패턴;
상기 게이트 전극과 보조패턴 위로 구비된 게이트 절연막;
상기 게이트 절연막 상에 상기 게이트 전극에 대응하여 구비된 반도체층;
상기 반도체층 상에 서로 이격하며 구비된 소스 및 드레인 전극;
상기 게이트 절연막 상에 상기 보조패턴을 사이에 두고 제 1 이격간격을 가지며 서로 이격하며 구비된 제 1 및 제 2 패턴; 및
상기 드레인 전극과 접촉하는 화소전극
을 포함하며,
상기 제 1 패턴은 상기 보조패턴의 일단과 중첩되며, 상기 제 2 패턴은 상기 보조패턴의 타단과 중첩되며,
상기 게이트 전극과 동일한 층에 구비된 게이트 배선과, 상기 게이트 절연막 상에 구비된 데이터 배선을 포함하며,
상기 제 1 및 제 2 패턴은 상기 게이트 절연막 상에 구비되며, 상기 데이터 배선과 연결된 서로 이웃하는 제 1 및 제 2 데이터 링크배선이거나, 또는 상기 제 1 데이터 링크배선과 상기 제 2 데이터 링크 배선의 타 끝단과 연결된 데이터 패드전극인 어레이 기판.
- 제 1 항에 있어서,
상기 제 1 이격간격은 4㎛ 이하인 어레이 기판.
- 삭제
- 제 1 항에 있어서,
상기 게이트 전극과 동일한 층이 구비된 게이트 배선과;
상기 게이트 절연막 상에 구비된 데이터 배선을 포함하며,
상기 화소전극 위로 순차적으로 유기 발광층과 대향전극이 구비되며,
상기 제 1 패턴은 상기 데이터 배선이며, 상기 제 2 패턴은 상기 데이터 배선이 형성된 동일한 층에 상기 데이터 배선과 이격하며 구비된 전원배선인 어레이 기판.
- 표시영역과, 상기 표시영역의 상측 및 좌측에 구비되는 비표시영역과;
상기 비표시영역에 구비되는 보조 구동 게이트 전극;
상기 보조 구동 게이트 전극과 위로 구비된 게이트 절연막;
상기 보조 구동 게이트 전극에 대응하는 상기 게이트 절연막 상에 제 1 이격간격을 가지며 다수 구비된 반도체층; 및
상기 다수의 반도체층 각각 위로 서로 이격하여 구비되며 그 일끝단이 상기 각 반도체층의 끝단과 각각 일치하는 다수의 보조 구동 소스 및 드레인 전극
을 포함하며, 상기 보조 구동 게이트 전극에는 상기 다수의 보조 구동 소스 및 드레인 전극에 대응하여 다수의 홀이 구비되며,
상기 다수의 보조 구동 소스 및 드레인전극과 상기 보조 구동 게이트전극 사이로는 상기 게이트절연막이 개재되어, 상기 다수의 보조 구동 소스 및 드레인전극과 상기 보조 구동 게이트전극은 서로 전기적으로 연결되지 않으며,
상기 다수의 홀에 대응하여 위치하는 상기 다수의 보조 구동 소스 및 드레인전극은 각각의 일단 및 타단이 상기 보조 구동 게이트전극과 중첩되며,
상기 다수의 보조 구동 소스 및 드레인전극은 상기 보조 구동 게이트전극 상에서 배선 형태로 서로 교대하며 반복 위치하는 어레이 기판.
- 제 5 항에 있어서,
상기 제 1 이격간격은 4㎛ 이하인 어레이 기판. - 제 5 항에 있어서,
상기 다수의 보조 구동 소스 및 드레인전극은 각각 상기 다수의 홀 보다 큰 면적을 갖는 어레이 기판.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244586A (ja) * | 2001-02-06 | 2002-08-30 | Internatl Business Mach Corp <Ibm> | 表示装置用アレイ基板、アレイ基板の製造方法、および該アレイ基板を用いた表示デバイス |
| KR100858610B1 (ko) * | 2007-08-28 | 2008-09-17 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 모기판과 그의 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101225268B1 (ko) * | 2006-04-20 | 2013-01-23 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| KR101454751B1 (ko) * | 2008-05-15 | 2014-10-27 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판의 제조 방법 |
| KR101484965B1 (ko) * | 2008-11-17 | 2015-01-29 | 엘지디스플레이 주식회사 | 어레이 기판의 제조방법 |
| KR101944916B1 (ko) * | 2011-08-01 | 2019-02-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 |
-
2015
- 2015-01-26 KR KR1020150011845A patent/KR102317997B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002244586A (ja) * | 2001-02-06 | 2002-08-30 | Internatl Business Mach Corp <Ibm> | 表示装置用アレイ基板、アレイ基板の製造方法、および該アレイ基板を用いた表示デバイス |
| KR100858610B1 (ko) * | 2007-08-28 | 2008-09-17 | 삼성에스디아이 주식회사 | 유기전계발광 표시장치 및 모기판과 그의 제조방법 |
Also Published As
| Publication number | Publication date |
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| KR20160092079A (ko) | 2016-08-04 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
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| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |