KR102311031B1 - 반도체 부품 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 부품에 관한 것으로, 보다 상세하게는, 제1 영역 및 제2 영역을 갖는 반도체 부품에 있어서, 상기 반도체 부품은: 제1 증착층; 및 상기 제1 증착층의 상면 상에 적층된 제2 증착층;을 포함하되, 상기 제1 증착층은, 상기 제1 영역에서 상기 제2 증착층을 향해 돌출되는 제1 돌출부를 포함하고, 상기 제2 증착층은 상기 제1 돌출부와 인접한 제1 그레인들 및 상기 제2 증착층의 상면과 인접한 제2 그레인들을 포함하되, 상기 제1 그레인들의 평균폭은 상기 제2 그레인들의 평균폭보다 작고, 상기 제1 영역의 광 투과도는 상기 제2 영역의 광 투과도와 다를 수 있다.

Description

반도체 부품 및 그의 제조 방법{Semiconductor and method for manufacturing the same}
본 발명은 반도체 부품에 관한 것이다. 더욱 상세하게는, 반도체 소자 제조에 이용되는 반도체 부품에 관한 것이다.
일반적으로 반도체소자는 실리콘 웨이퍼 상에 제조공정을 반복적으로 진행하여 완성된다. 반도체 제조공정은 그 소재가 되는 웨이퍼에 대한 산화, 마스킹, 포토레지스트 도포, 식각, 확산 및 적층공정들을 포함한다. 또한, 상기 공정들의 전, 후에서 보조적으로 세척, 건조 및 검사 등의 공정들이 수행되어야 한다. 특히, 식각공정은 실질적으로 웨이퍼 상에 패턴을 형성시키는 중요한 공정이다. 식각공정은 크게 습식식각과 건식식각으로 구분될 수 있다.
건식 식각 공정은 포토 공정 이후 형성된 포토레지스트 패턴의 노출된 부위를 제거하기 위한 공정이다. 밀폐된 내부공간에 소정 간격 이격되어 설치된 상부전극 및 하부전극에 고주파 전력을 인가하여 전기장을 형성하고, 상기 전기장으로 밀폐공간 내부로 공급된 반응가스를 활성화시켜 플라즈마 상태로 만든 후, 플라즈마 상태의 이온이 하부전극 위에 위치한 웨이퍼를 식각하는 것이다.
플라즈마는 웨이퍼의 상면 전체 영역으로 집중되도록 하는 것이 바람직하다. 이를 위해 하부전극 상부에 있는 척 본체의 둘레를 감싸도록 포커스링이 배치된다.
포커스링은 척 본체 상부에서 형성되는 고주파 전력 인가에 의한 전기장 형성 영역을 웨이퍼가 위치되는 영역으로 집중시키고, 웨이퍼는 플라즈마가 형성되는 영역의 중심에 놓여져 전체적으로 균일하게 식각된다.
본 발명이 해결하고자 하는 과제는 높은 경도 및 내구성을 갖는 반도체 부품의 제조 방법을 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 부품은 제1 영역 및 제2 영역을 갖는 반도체 부품에 있어서, 상기 반도체 부품은: 제1 증착층; 및 상기 제1 증착층의 상면 상에 적층된 제2 증착층;을 포함하되, 상기 제1 증착층은, 상기 제1 영역에서 상기 제2 증착층을 향해 돌출되는 제1 돌출부를 포함하고, 상기 제2 증착층은 상기 제1 돌출부와 인접한 제1 그레인들 및 상기 제2 증착층의 상면과 인접한 제2 그레인들을 포함하되, 상기 제1 그레인들의 평균폭은 상기 제2 그레인들의 평균폭보다 작고, 상기 제1 영역의 광 투과도는 상기 제2 영역의 광 투과도와 다를 수 있다.
실시예들에 따르면, 상기 제1 그레인들은 상기 제1 돌출부의 표면을 따라 수직적으로 배열되어 상기 반도체 부품으로 입사된 빛을 산란시킬 수 있다.
실시예들에 따르면, 상기 제1 그레인들은 상기 제2 그레인들에 비해 더 조밀할 수 있다.
실시예들에 따르면, 상기 제1 증착층 및 제2 증착층은 실리콘 카바이드(SiC), 보론 카바이드(B4C) 또는 탄탄륨 카바이드(TaC)를 포함할 수 있다.
실시예들에 따르면, 상기 제2 증착층의 상면 상에 적층되는 제3 증착층을 더 포함하되, 상기 제2 증착층은 상기 제1 영역에서 상기 제3 증착층을 향해 돌출된 제2 돌출부를 포함하고, 상기 제2 돌출부는 상기 제1 돌출부와 수직으로 중첩될 수 있다.
실시예들에 따르면, 상기 제2 돌출부의 폭은 상기 제1 돌출부의 폭보다 클 수 있다.
실시예들에 따르면, 상기 제3 증착층은 복수 개의 그레인들을 포함하고, 상기 그레인들의 평균폭은 상기 제2 돌출부와 인접할수록 점점 작아질 수 있다.
실시예들에 따르면, 상기 제2 증착층은 상기 제3 증착층을 향해 돌출된 제3 돌출부를 더 포함하고, 상기 제3 돌출부는 상기 제2 돌출부와 수평적으로 이격되어 배치될 수 있다.
실시예들에 따르면, 상기 제3 돌출부의 폭은 상기 제1 돌출부의 폭과 다를 수 있다.
실시예들에 따르면, 상기 제1 영역의 경도는 상기 제2 영역의 경도 보다 클 수 있다.
본 발명의 실시예에 따른 반도체 부품의 제조방법은 제1 영역 및 제2 영역을 갖는 반도체 부품의 제조 방법에 있어서, 상기 제조 방법은: 제1 증착층을 형성하는 것; 상기 제1 영역에 상기 제1 증착층의 상면으로부터 수직하게 돌출되는 제1 돌출부를 형성하는 것; 및 상기 제1 증착층 상에 제2 증착층을 형성하는 것을 포함하되, 상기 제2 증착층에 있어서 상기 제1 돌출부에 인접하게 형성된 제1 그레인들의 평균폭은, 상기 제2 증착층의 상면에 인접하게 형성된 제2 그레인들의 평균폭보다 작으며, 상기 제1 영역의 광 투과도는 상기 제2 영역의 광 투과도보다 작을 수 있다.
실시예들에 따르면, 상기 제2 증착층을 형성하는 것은 상기 제1 돌출부와 수직으로 중첩되는 제2 돌출부를 형성하는 것을 포함하고, 상기 제2 돌출부의 폭은 상기 제1 돌출부의 폭보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 부품은 돌출부들을 갖는 복수의 증착층들을 포함할 수 있다. 반도체 부품은 상기 돌출부들을 포함하여 높은 경도 및 내구성을 가질 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 부품을 도시한 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 3은 도 2의 A영역의 확대도이다.
도 4는 도 3의 B영역의 확대도로서, 제1 결정립들의 크기를 모식적으로 나타낸 것이다.
도 5는 도 3의 C영역의 확대도로서, 제2 결정립들의 크기를 모식적으로 나타낸 것이다.
도 6은 본 발명의 일 실시예에 따른 반도체 부품의 평면도이다.
도 7 내지 도 9는 일 실시예에 따른 반도체 부품의 제조 방법을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하 본 발명의 개념에 따른 반도체 부품에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 부품을 도시한 사시도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다. 도 3은 도 2의 A영역의 확대도이다. 도 4는 도 3의 B영역의 확대도로서, 제1 결정립들의 크기를 모식적으로 나타낸 것이다. 도 5는 도 3의 C영역의 확대도로서, 제2 결정립들의 크기를 모식적으로 나타낸 것이다. 도 6은 본 발명의 일 실시예에 따른 반도체 부품의 평면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 다른 반도체 부품(1)은 중심선(VC)을 중심축으로 하는 링의 형태일 수 있다. 반도체 부품(1)은 제1 부분(1a) 및 제2 부분(1b)을 포함할 수 있다. 제1 부분(1a) 및 제2 부분(1b) 각각은 중심선(VC)을 중심축으로 하는 링의 형태일 수 있다. 반도체 부품(1)은 중심선(VC)과 인접한 내측면(1d) 및 상기 내측면(1d)과 대향하는 외측면(1c)을 가질 수 있다. 반도체 부품(1)은 내측 영역(IR) 및 상기 내측 영역(IR)을 평면적으로 둘러싸는 외측 영역(OR)을 가질 수 있다. 내측 영역(IR)은 외측 영역(OR) 보다 중심선(VC)으로부터의 거리가 작을 수 있다. 내측 영역(IR)은 웨이퍼(미도시)가 로딩되는 영역일 수 있다. 외측 영역(OR)은 플라즈마에 노출 되는 영역일 수 있다. 제1 부분(1a)은 내측 영역(IR) 및 외측 영역(OR)에 제공될 수 있다. 보다 구체적으로 제1 부분(1a)은 제1 방향(D1)으로 일정한 폭(RW)을 갖는 링의 형태일 수 있다. 제1 부분(1a)은 실리콘 카바이드(SiC)를 포함할 수 있다. 상기 제1 방향(D1)은 중심선(VC)과 수직하고, 반도체 부품(1)의 외측면(1c)으로부터 중심선(VC)을 향하는 방향일 수 있다. 제2 방향(D2)은 상기 중심선(VC)과 평행하고, 상기 제1 방향(D1)과 수직한 방향일 수 있다. 제2 부분(1b)은 외측 영역(OR)에 제공될 수 있다. 제2 부분(1b)은 중심선(VC)을 중심축으로 하는 링의 형태일 수 있다. 제2 부분(1b)은 제1 부분(1a)과 외측 영역(OR)에서 연결될 수 있다. 제2 부분(1b)은 제1 부분(1a)과 동일한 물질을 포함하여 경계가 구분되지 않을 수 있다. 제2 부분(1b)은 제1 부분(1a)과 불가분적으로 연결되어 하나의 반도체 부품(1)을 구성할 수 있다.
도 2 및 도 3을 참조하면, 일 실시예에 따른 반도체 부품(1)은 복수의 증착층들(10, 20, 30)을 포함할 수 있다. 상기 증착층들(10, 20, 30)은 제1 증착층(10), 제2 증착층(20) 및 제3 증착층(30)을 포함할 수 있다. 제1 증착층(10)은 제1 돌출부(13)를 포함할 수 있다. 제1 돌출부(13)는 제2 증착층(20)을 향해 돌출될 수 있다. 보다 구체적으로, 제1 돌출부(13)는 제1 증착층(10)의 상면(10a)으로부터 수직하게 돌출된 부분일 수 있다. 제1 돌출부(13)의 표면(13a)은 제2 증착층(20)을 향해 볼록할 수 있다. 제1 돌출부(13)의 제1 방향(D1)으로의 폭은 1mm 이상 10mm 이하일 수 있다. 제1 증착층(10)은 도전성 물질을 포함할 수 있다. 일 예로, 제1 증착층(10)은 실리콘 카바이드(SiC), 보론 카바이드(B4C) 또는 탄탈륨 카바이드(TaC)를 포함할 수 있다.
제2 증착층(20)이 제1 증착층(10)의 상면(10a) 상에 제공될 수 있다. 제2 증착층(20)은 제1 증착층(10)의 상면(10a)을 덮을 수 있다. 제2 증착층(20)은 제1 돌출부(13)의 표면(13a)을 덮을 수 있다. 제2 증착층(20)은 제2 돌출부(23)를 포함할 수 있다. 제2 돌출부(23)는 제2 증착층(20) 상에 적층된 제3 증착층(30)을 향해 돌출될 수 있다. 보다 구체적으로, 제2 돌출부(23)는 제2 증착층(20)의 상면(20a)으로부터 수직하게 돌출된 부분일 수 있다. 제2 증착층(20)은 제1 증착층(10)과 동일한 물질을 포함할 수 있다. 제2 증착층(20)은 도전성 물질을 포함할 수 있ㄷ다. 일 예로, 제2 증착층(20)은 실리콘 카바이드(SiC), 보론 카바이드(B4C) 또는 탄탄륨 카바이드(TaC)를 포함할 수 있다. 제2 돌출부(23)는 상기 제1 돌출부(13)와 수직으로 중첩될 수 있다. 보다 구체적으로 제1 돌출부(13)는 제2 돌출부(23)와 수직으로 정렬될 수 있다. 제2 돌출부(23)의 제1 방향(D1)으로의 폭(W2)은 제1 돌출부(13)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다. 일 예로, 제2 돌출부(23)의 제2 방향(D2)으로의 높이(즉, 돌출된 정도)는 제1 돌출부(13)의 제2 방향(D2)으로의 높이(즉, 돌출된 정도)보다 클 수 있다. 제2 돌출부(23)의 표면(23a)은 제3 증착층(30)을 향해 볼록할 수 있다.
제2 증착층(20)은 제2 돌출부(23)와 다른 제3 돌출부(25)를 포함할 수 있다. 제3 돌출부(23)는 제3 증착층(30)을 향해 돌출될 수 있다. 보다 구체적으로, 제3 돌출부(25)는 제2 증착층(20)의 상면(20a)으로부터 수직하게 돌출된 부분일 수 있다. 제3 돌출부(25)의 표면(25a)은 제3 증착층(30)을 향해 볼록할 수 있다. 제3 돌출부(25)는 제2 돌출부(23)와 수평으로 이격되어 배치될 수 있다.
도 3 내지 도 5를 참조하면, 제1 증착층(10), 제2 증착층(20), 및 제3 증착층(30)은 각각 복수의 그레인들을 포함할 수 있다. 상기 복수의 그레인들은 제1 증착층(10), 제2 증착층(20), 및 제3 증착층(30) 각각의 하면으로부터 상면으로 갈수록 크기가 커질 수 있다. 상기 그레인들의 크기 변화로 인해, 제1 증착층(10), 제2 증착층(20), 및 제3 증착층(30) 사이의 경계가 구분될 수 있다. 이하, 제2 증착층(20)을 예로 설명한다. 제1 증착층(10) 및 제3 증착층(30)은 제2 증착층(20)과 실질적으로 동일할 수 있다.
제2 증착층(20)은 제1 돌출부(13)와 인접한 제1 그레인들(GR1) 및 제2 증착층(20)의 상면(20a)과 인접한 제2 그레인들(GR2)을 포함할 수 있다. 제1 그레인들(GR1)은 제1 돌출부(13)의 표면(13a)을 덮을 수 있다. 제1 그레인들(GR1)은 제1 돌출부(13)의 표면(13a)을 따라 배열될 수 있다. 예를 들어, 제1 그레인들(GR1)은 도 4와 같이 제1 돌출부(13)의 표면(13a)을 따라 수직적으로 배열될 수 있다. 제1 그레인들(GR1)의 평균폭은 제1 그레인들(GR1)의 최대폭들(GW1)의 평균값일 수 있다. 제1 그레인들(GR1)의 평균폭은 0.1um 이상일 수 있고, 바람직하게는 0.1um 이상 50um이하일 수 있다. 제1 그레인들(G1)은 제2 그레인들(GR2)보다 더 조밀하게 배열될 수 있다.
제2 그레인들(GR2)이 제2 증착층(20)의 상면(20a)과 인접하게 배치될 수 있다. 제2 그레인들(G2)은 제2 증착층(20)과 제3 증착층(30)의 사이의 경계를 정의할 수 있다. 제2 그레인들(GR2)의 평균폭은 제2 그레인들(GR2) 의 최대폭들(GW2)의 평균 값일 수 있다. 제2 그레인들(GR2)의 평균폭은 0.1um 이상일 수 있고, 바람직하게는 0.1um 이상 50um 이하일 수 있다. 제2 그레인들(GR2)의 평균폭은 제1 그레인들(GR1)의 평균폭보다 클 수 있다.
도 2 내지 도 6을 함께 참조하면, 일 실시예에 따른 반도체 부품(1)은 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 영역(R1)은 제1 내지 제3 돌출부들(13, 23, 25) 중 적어도 어느 하나가 제공되는 영역일 수 있다. 제2 영역(R2)은 제1 내지 제3 돌출부들(13, 23, 24)이 제공되지 않는 영역일 수 있다. 예를 들어, 제1 영역(R1) 내에 제1 돌출부(13) 및 상기 제1 돌출부(13)의 표면(13a)과 인접한 제1 그레인들(GR1)이 제공될 수 있다. 제1 그레인들(GR1)은 도 4와 같이 제1 돌출부(13)의 표면(13a)을 따라 수직적으로 배열할 수 있다. 제1 그레인들(GR1)이 수직적으로 배열된 경우, 수평적으로 배열된 경우보다 빛이 제1 그레인들(GR1)을 투과하기 어려울 수 있다. 보다 구체적으로, 제1 그레인들(GR1)은 제1 영역(R1)을 향해 입사된 빛을 산란시켜, 제1 영역(R1)의 광 투과도를 저하시킬 수 있다. 제1 영역(R1)의 광 투과도는 제1 영역(R1)과 인접한 제2 영역(R2)의 광 투과도보다 작을 수 있다. 이에 따라, 반도체 부품(1)을 향해 수직으로 빛을 조사하는 경우, 제1 영역(R1)은 검은색 반점 형태로 나타날 수 있다. 도 6과 같이, 제1 영역(R1)은 복수 개로 제공될 수 있다. 제2 영역(R2)은 제1 영역들(R1)을 평면적으로 둘러쌀 수 있다. 제1 영역들(R1)은 서로 이격되고, 반도체 부품(1)의 전 영역에 랜덤하게 분포될 수 있다.
도 4를 다시 참조하면, 제1 돌출부(13)는 인접한 제2 증착층(20)의 제1 그레인들(GR1)보다 평균폭이 큰 그레인들(GR)을 포함할 수 있다. 상기 그레인들(GR)은 제1 돌출부(13)의 표면(13a)의 경계를 정의할 수 있다. 그레인들(GR)의 평균폭이 클수록 경도가 커질 수 있다. 제1 돌출부(13)를 포함하는 제1 영역(R1)은 평균폭이 큰 다수의 그레인들(GR)을 포함하기 때문에, 인접하는 제2 영역(R2)보다 경도가 클 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 부품(1)은 제1 내지 제3 돌출부들(13, 23, 25)이 제공되는 제1 영역들(R1)을 포함하여 반도체 부품(1)의 평균 경도 및 내구성이 향상될 수 있다.
도 7 내지 도 9는 일 실시예에 따른 반도체 부품의 제조 방법을 설명하기 위한 도면이다.
도 7을 참조하면, 일 예로 베이스 기판(SB)이 준비될 수 있다. 베이스 기판(SB)은 탄소(C)를 포함할 수 있다. 베이스 기판(SB)은 예를 들어, 그라파이트(graphite), 카본 블랙(carbon black), 실리콘 카바이드(SiC), 탄탈륨 카바이드(TaC), 및 징크 카바이드(ZnC)로 이루어진 군에서 선택되는 하나를 포함할 수 있다. 베이스 기판(SB)은 복수의 증착층들이 증착되는 프레임 역할을 할 수 있다. 베이스 기판(SB)은 증착 공정 후 제거될 수 있다. 제1 증착층(10)이 베이스 기판(SB) 상에 형성될 수 있다. 제1 증착층(10)은 베이스 기판(SB)의 표면 상에 제1 증착 공정을 수행하여 형성될 수 있다. 상기 제1 증착 공정은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition)을 이용한 공정일 수 있다. 제1 증착층(10)이 베이스 기판(SB)의 표면을 콘포말하게 덮을 수 있다. 상기 제1 증착 공정에서 메틸트리클로로실레인(methyltrichlorosilane, CH3SiCl3; MTS)이 가스 형태로 공급될 수 있다. 상기 가스가 베이스 기판(SB) 표면과 만나 베이스 기판(SB)의 표면 상에 실리콘 카바이드(SiC) 결정핵을 형성할 수 있다. 상기 결정 핵을 중심으로 제1 증착층(10)이 형성될 수 있다. 공정 조건에 따라, 증착 챔버 내의 공중에서도 실리콘 카바이드(SiC) 결정핵이 형성 및 성장될 수 있다. 공정 조건을 조절하여, 챔버의 공중에서 성장시킨 결정핵을 제1 증착층(10)의 표면(10a) 상으로 떨어뜨릴 수 있다.(도 7의 P) 상기 결정핵(P)을 중심으로 실리콘 카바이드(SiC) 결정립들이 성장하여 제1 증착층(10)의 제1 돌출부(13)가 형성될 수 있다. 도시된 바와 다르게, 상기 결정핵(P)과 상기 제1 증착층(10)의 경계는 구분되지 않을 수 있다.
도 9를 참조하면, 제1 증착층(10) 상에 제2 증착 공정이 수행되어 제2 증착층(20)이 형성될 수 있다. 상기 제2 증착 공정은 도 7 내지 도 8에서 설명한 제1 증착 공정과 실질적으로 동일할 수 있다. 제2 증착층(20)은 제1 증착층(10)의 상면을 덮을 수 있다. 보다 구체적으로, 제2 증착층(20)은 제1 증착층(10)의 상면 프로파일을 따라 증착되어 형성될 수 있다. 이에 따라, 제2 증착층(20)은 제1 돌출부(13)와 수직적으로 중첩하는 제2 돌출부(23)를 포함할 수 있다. 제2 돌출부(23)는 제1 돌출부(13)의 볼록한 표면(13a) 프로파일과 대응되는 볼록한 표면(23a) 프로파일을 가질 수 있다. 이후, 증착 공정이 몇 차례 더 수행되고, 표면을 가공하는 공정이 수행될 수 있다. 상기와 같은 제조 방법을 통해 일 실시예에 따른 반도체 부품(1)이 제조될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (12)

  1. 제1 영역 및 제2 영역을 갖는 반도체 부품에 있어서, 상기 반도체 부품은:
    제1 증착층; 및
    상기 제1 증착층의 상면 상에 적층된 제2 증착층;을 포함하되,
    상기 제1 증착층은, 상기 제1 영역에서 상기 제2 증착층을 향해 돌출되는 제1 돌출부를 포함하고,
    상기 제2 증착층은 상기 제1 돌출부와 인접한 제1 그레인들 및 상기 제2 증착층의 상면과 인접한 제2 그레인들을 포함하되,
    상기 제1 그레인들의 평균폭은 상기 제2 그레인들의 평균폭보다 작고,
    상기 제1 영역의 광 투과도는 상기 제2 영역의 광 투과도와 다른 반도체 부품.
  2. 제1 항에 있어서,
    상기 제1 그레인들은 상기 제1 돌출부의 표면을 따라 수직적으로 배열되어 상기 반도체 부품으로 입사된 빛을 산란시키는 반도체 부품.
  3. 제1 항에 있어서,
    상기 제1 그레인들은 상기 제2 그레인들에 비해 더 조밀한 반도체 부품.
  4. 제1 항에 있어서,
    상기 제1 증착층 및 제2 증착층은 실리콘 카바이드(SiC), 보론 카바이드(B4C) 또는 탄탄륨 카바이드(TaC)를 포함하는 반도체 부품.
  5. 제1 항에 있어서,
    상기 제2 증착층의 상면 상에 적층되는 제3 증착층을 더 포함하되,
    상기 제2 증착층은 상기 제1 영역에서 상기 제3 증착층을 향해 돌출된 제2 돌출부를 포함하고,
    상기 제2 돌출부는 상기 제1 돌출부와 수직으로 중첩되는 반도체 부품.
  6. 제5 항에 있어서,
    상기 제2 돌출부의 폭은 상기 제1 돌출부의 폭보다 큰 반도체 부품.
  7. 제5 항에 있어서,
    상기 제3 증착층은 복수 개의 그레인들을 포함하고,
    상기 그레인들의 평균폭은 상기 제2 돌출부와 인접할수록 점점 작아지는 반도체 부품.
  8. 제5 항에 있어서,
    상기 제2 증착층은 상기 제3 증착층을 향해 돌출된 제3 돌출부를 더 포함하되,
    상기 제3 돌출부는 상기 제2 돌출부와 수평적으로 이격되어 배치되는 반도체 부품.
  9. 제8 항에 있어서,
    상기 제3 돌출부의 폭은 상기 제1 돌출부의 폭과 다른 반도체 부품.
  10. 제1 항에 있어서,
    상기 제1 영역의 경도는 상기 제2 영역의 경도 보다 큰 반도체 부품.
  11. 제1 영역 및 제2 영역을 갖는 반도체 부품의 제조 방법에 있어서, 상기 제조 방법은:
    제1 증착층을 형성하는 것;
    상기 제1 영역에 상기 제1 증착층의 상면으로부터 수직하게 돌출되는 제1 돌출부를 형성하는 것; 및
    상기 제1 증착층 상에 제2 증착층을 형성하는 것을 포함하되,
    상기 제2 증착층에 있어서 상기 제1 돌출부에 인접하게 형성된 제1 그레인들의 평균폭은, 상기 제2 증착층의 상면에 인접하게 형성된 제2 그레인들의 평균폭보다 작으며,
    상기 제1 영역의 광 투과도는 상기 제2 영역의 광 투과도보다 작은 반도체 부품의 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 증착층을 형성하는 것은 상기 제1 돌출부와 수직으로 중첩되는 제2 돌출부를 형성하는 것을 포함하고,
    상기 제2 돌출부의 폭은 상기 제1 돌출부의 폭보다 큰 반도체 부품의 제조 방법.
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