KR102307789B1 - 후면 입사형 애벌런치 포토다이오드 및 그 제조 방법 - Google Patents

후면 입사형 애벌런치 포토다이오드 및 그 제조 방법 Download PDF

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Abstract

실시예에 의한 후면 입사형 애벌런치 포토다이오드 및 그 제조 방법이 개시된다. 상기 후면 입사형 애벌런치 포토다이오드는 반 절연성의 반도체 기판과, 상기 반도체 기판의 전면에 배치되고, 제1 전기 전도형을 가진 하부 전기접촉층, 광흡수층, 및 증폭층을 포함하는 제1 반도체층과, 상기 제1 반도체층 상부에 적층된 식각정지층, 상기 식각정지층 상부에 적층된 제2 전기 전도형을 가진 상부 전기접촉층을 포함하는 제2 반도체층으로 이루어진 반도체 구조; 상기 상부 전기접촉층을 식각하여 형성된 복수의 서로 평행한 V-홈; 상기 복수의 서로 평행한 V-홈이 형성된 상부 전기접촉층 표면에 다층 금속박막을 도포하여 형성된 반사형 상부전극을 포함한다.

Description

후면 입사형 애벌런치 포토다이오드 및 그 제조 방법{BACKSIDE ILLUMINATED AVALANCHE PHOTODIODE AND MANUFACTURING METHOD THEREOF}
실시예는 후면 입사형 애벌런치 포토다이오드에 관한 것으로, 보다 상세하게는 후면 입사형 애벌런치 포토다이오드의 상부전극 및 그 제조방법에 관한 것이다.
광 검출기는 광통신에서 광신호를 전기신호로 변환하는 광수신기의 핵심 소자이다. 광통신은 지속적인 유선/무선 통신 용량의 증가에 대응하기 위해서 끊임없는 대역폭 증가를 요구 받고 있다. 현재 광통신에서는 25GBd/sec(Giga Baud per second) 광 검출기가 주류로 사용되고 있지만 향후 4 ~ 5년 주기로 50GBd 및 100GBd로 순차적인 동작속도의 향상이 이루어질 것으로 예측된다. PIN 포토다이오드의 광흡수율 또는 양자효율은 100%가 최고 이다. 반면에 애벌런치 포토다이오드는 높은 전기장 하에서 광 생성된 전하 캐리어를 격자와 충돌시켜 새로운 전하 캐리어들을 생성함으로써 100%를 초과하는 양자 변환효율을 얻을 수 있어 높은 수신감도가 요구되는 10km 이상의 장거리 광통신용에 사용된다.
포토다이오드의 동작속도 또는 대역폭 향상을 위해서는 PN 접합에 대해 수평인 방향 및 수직인 방향 양쪽에 대한 물리적인 사이즈의 축소가 요구된다. 특히 PN 접합과 수직인 방향에 대한 물리적인 사이즈의 축소에 따른 광흡수층의 두께 감소는 포토다이오드의 가장 중요한 특성인 수신감도의 저하를 초래하게 된다.
후면 입사형 포토다이오드에서 광흡수층 상부에 위치하는 상부전극은 전극의 역할과 광흡수층을 투과한 입사광을 반사시켜 광흡수층으로 되돌려 보내는 반사수단의 역할을 겸하고 있다. 수직 입사형 포토다이오드에서 전극의 면적이 감소하면 다이오드의 직렬저항 값이 증가하여 대역폭이 감소할 수 있다. 또한 유전체를 사용한 고 반사율 거울에 비해서 입사광의 반사도가 낮은 금속 전극을 반사수단으로 사용하면 투과광의 재활용 효율이 감소할 수 있다. 본 발명에 따른 후면 입사형 애벌런치 포토다이오드는 주름진 반사면을 가진 상부전극을 제공함으로써 상부전극의 표면적을 증가시켜 반도체와 금속간의 접촉저항을 줄이고, 투과광의 입사각을 크게 하여 광흡수층을 지나는 투과광의 경로길이를 증가시켜 투과광의 재활용 효율을 증가시킬 수 있다.
실시예는 후면 입사형 애벌런치 포토다이오드의 상부전극 및 그 제조 방법을 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 후면 입사형 애벌런치 포토다이오드는 반도체 기판과, 상기 반도체 기판의 전면에 배치되고, 제1 전기 전도형을 가진 하부 전기접촉층, 광흡수층, 및 증폭층을 포함하는 제1 반도체층과, 상기 제1 반도체층 상부에 적층된 식각정지층, 상기 식각정지층 상부에 적층된 제2 전기 전도형을 가진 상부 전기접촉층을 포함하는 제2 반도체층으로 이루어진 반도체 구조; 상기 상부 전기접촉층을 식각하여 형성된 복수의 서로 평행한 V-홈; 상기 복수의 서로 평행한 V-홈이 형성된 상부 전기접촉층 표면에 다층 금속박막을 도포하여 형성된 반사형 상부전극을 포함할 수 있다.
상기 반도체 기판은 불순물의 도핑 농도가 적어도 5x1015/cm3보다 낮은 반절연성 기판일 수 있다. 상기 반도체 기판은 (100) InP일 수 있다. 상기 반도체 기판은 Si, Ge, InP, GaAs, InAs, GaP, InSb, GaN, CdS, GaSb 및 HgCdTe 중 어느 하나일 수 있다.
상기 상부 전기접촉층에 형성된 V-홈은 상기 기판의
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결정 방향과 나란하게 형성될 수 있다.
상기 상부전극은 투과된 입사광의 반사수단으로서의 역할을 겸할 수 있다.
상기 상부 전기접촉층은 상기 입사광의 포톤 에너지보다 큰 밴드갭 에너지를 갖는다.
상기 상부 전기접촉층은N형 또는 P형 도판트가 적어도 5x1017/cm3 이상으로 도핑된 외인성 반도체일 수 있다. 상기1반도체층에서 상기 광흡수층과 상기 증폭층의 적층 순서가 반대일 수 있다.
상기 제1반도체층은 하나 이상의 버퍼층, 전기장 제어층, 밴드갭 완화층을 더 포함할 수 있다.
상기 상부 전기접촉층의 식각된 V-홈의 측면은 {211} 결정면 그룹으로 이루어질 수 있다. 상기 V-홈의 인접한 두 측면이 이루는 내각은 100 ~ 120도일 수 있다.
후면 입사형 애벌런치 포토다이오드는 상기 반도체 기판의 후면을 식각하여 형성된 렌즈부를 더 포함할 수 있다.
실시예에 따른 후면 입사형 애벌런치 포토다이오드의 제조 방법은 반도체 기판, 상기 반도체 기판의 전면에 배치되고, 제1 전기 전도형을 가진 하부 전기접촉층, 광흡수층, 및 증폭층을 포함하는 제1 반도체층과 상기 제1 반도체층 위에 적층된 식각정지층, 상기 식각정치층 상부에 적층된 제2 전기 전도형을 가진 상부 전기접촉층을 포함하는 제2 반도체층으로 이루어진 반도체 구조를 성장하는 단계; 상기 반도체 구조의 상면에 식각마스크를 증착하는 단계;상기 상부 전기접촉층 표면의 식각마스크 상에 사진전사공정을 이용하여 복수의 V-홈 식각패턴을 형성하되, 상기 V-홈 식각패턴의 장축이
Figure 112021022345979-pat00002
및
Figure 112021022345979-pat00003
결정방향과 평행하도록 정렬하여 형성하고, 상기 식각마스크를 제거하여 V-홈 식각창을 형성하는 단계;상기 제2 반도체층의 상부 전기접촉층을 이방성 식각용액을 이용하여 식각하여 복수의 서로 평행한 V-홈을 형성하는 단계; 및 상기 식각된 상부 전기접촉층의 상부에 다층 금속박막을 증착하여 반사형 상부전극을 형성하는 단계를 포함할 수 있다.
상기 V-홈을 형성하는 단계는 상기 제2 반도체층의 상부에 식각마스크를 증착하는 단계; 상기 식각마스크의 일부를 제거하여 식각 패턴과 식각창을 형성하는 단계; 및 상기 식각 패턴과 상기 식각창을 이용하여 상기 제2 반도체층의 표면을 식각하여 복수의 V자 형태의 홈을 형성할 수 있다.
실시예에 따르면, 포토다이오드의 고속화에 따라서 입사광을 전부 흡수하기에 부족한 얇은 광흡수층을 가진 후면 입사형 포토다이오드에서, 후면 입사형 포토다이오드의 상부 전기접촉층의 표면을 복수의 V-홈 형태로 가공함으로써, 광흡수층에서 흡수되지 못하고 투과한 입사광의 일부가 입사광의 진행방향과 수직한 면에 대해서 경사진 V-홈의 측벽에서 반사되어 광흡수층으로 재 입사하는 반사광의 입사각이 적어도 0도보다는 크고 따라서 반사광이 광흡수층을 지나는 경로 거리가 증가하여 광흡수층에서의 광흡수 효율을 높일 수 있는 후면 입사형 애벌런치 포토다이오드의 제조가 가능하다.
실시예에 따르면, 상부 전기접촉층의 표면에 V-홈을 형성함으로써 표면이 평평한 것에 비하여 표면적이 증가하여 상부 전기접촉층과 그 위에 도포되는 금속 박막간의 접촉 저항을 감소시킬 수 있는 효과가 있다. 상기와 같은 본 발명의 효과는 광흡수층의 두께가 임계 두께에 비해 얇아질수록 증가하기 때문에 포토다이오드의 고속화에 따른 물리적인 사이즈의 축소가 진행될 수록 더욱 유용하다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 단면구조를 나타내는 단면 사시도이다.
도 2는 실시예에 따른 애벌런치 포토다이오드에서 입사광, 투과광, 및 반사광의 진행 경로를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 제조 방법을 나타내는 흐름도이다.
도 4a 내지 도 4f는 후면 입사형 애벌런치 포토다이오드의 제조 과정을 설명하기 위한 도면이다.
도 5는 V-홈용 식각 패턴을 형성하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 형상을 보여주는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 후면 입사형 애벌런치 포토다이오드를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 각 구성 요소의 “상(위) 또는 하(아래)”에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
실시예에서는, 반도체 기판과, 상기 반도체 기판의 전면에 배치되고, 제1 전기 전도형을 가진 하부 전기접촉층, 광흡수층, 및 증폭층을 포함하는 제1 반도체층과, 상기 제1 반도체층 상부에 적층되고 식각정지층과 상기 식각정치층 상부에 적층된 제2 전기 전도형을 가진 상부 전기접촉층을 포함하는 제2반도체층으로 이루어진 반도체 구조; 상기 상부 전기접촉층의 표면을 식각하여 형성된 복수의 서로 평행한 V-홈과 상기 복수의 V-홈이 형성된 상부 전기접촉층 표면에 오믹접합이 가능하고 입사광의 일부를 반사시킬 수 있는 금속 박막이 도포되어 형성된 상부전극 구조를 제공하여 상기 광흡수층으로 되돌아가는 반사광의 입사각이 증가하고 또한 오믹접합 면적이 평평한 것에 비해 넓은, 후면 입사형 애벌런치 포토다이오드의 새로운 상부전극 구조를 제안한다.
도 1은 본 발명의 제1 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 단면구조를 나타내는 단면 사시도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 후면 입사형 애벌런치 포토다이오드는 반도체 기판(100), 광 검출부(200), 제1 전극(310), 제2 전극(320)을 포함할 수 있다.
반도체 기판(100)은 반도체 물질로 형성될 수 있는데, 여기서 반도체 물질은 예컨대, Si, Ge, InP, GaAs, InAs, GaP, InSb, GaN, CdS, GaSb 및 HgCdTe 중 하나일 수 있다.
반도체 기판(100)은 불순물의 도핑 농도가 적어도 5x1015/cm3보다 낮은 반 절연성 물질일 수 있다. 반도체 기판(100)은 적어도 입사광의 포톤 에너지 보다 큰 밴드갭(band gap) 에너지를 가질 수 있다. 반도체 기판(100)의 후면에는 입사되는 광의 반사를 방지하는 반사 방지층(110)이 형성될 수 있다. 반사 방지층(110)은 적어도 하나의 유전체 박막으로 코팅되어 형성될 수 있다. 또한 반사 방지층(110)은 적어도 하나의 실리콘산화막 또는 실리콘질화막으로 이루어질 수 있다.
광 검출부(200)(light detection part)는 반도체 기판(100)의 상부에 적층된 제1 전도형을 가진 하부 전기접촉층(210), 광흡수층(220), 및 증폭층(230)을 포함하는 제1 반도체층과 식각정지층(240) 및 제2 전도형을 가진 상부 전기접촉층(250)을 포함하는 제2 반도체층을 포함할 수 있다.
여기서, 광 검출부(200)는 일반적인 애벌런치 포토다이오드의 제작에 사용되는 복수의 반도체층 중에서 당 발명의 설명에 필요한 최소한의 구성요소만을 나타낸 것이고 실제로는 완충층(buffer layer), 전기장 제어층(field control layer), 밴드갭 완화층(grading layer) 등 원자 조성, 도펀트 타입 및 밴드갭 에너지 중 적어도 하나 이상이 서로 다른 복수의 반도체층과, 금속박막, 그리고 표면 보호층 등이 더 추가될 수 있다.
또한 광 검출부(200)는 복수의 반도체 층, 금속박막, 그리고 표면 보호층 등이 추가되거나 생략되어 PIN PD, UTC(Uni-Traveling Carrier) PD, Modified-UTC PD 등 다양한 종류의 광 검출기로 대체될 수 있다.
제1 전도형 하부 전기접촉층(210)은 N형 반도체이고, 제2 전도형 상부 전기접촉층(250)이 P형 반도체이거나 제1 전도형 전기접촉층(210)이 P형 반도체이고, 제2 전도형 상부 전기접촉층(250)은 N형 반도체일 수 있다.
일반적으로 광흡수층(220)은 입사광을 흡수하여 전자(electron) 및 양공(hole)을 생성하는 역할을 담당한다. 광흡수층(220)은 입사광의 광자(photon) 에너지와 같거나 작은 밴드갭 에너지를 가진 InGaAs, Ge, SiGe, InAs등의 진성 반도체로 구성될 수 있다. 또는 광흡수층(220)은 진성 반도체와 P형 도펀트가 도핑된 외인성 반도체(extrinsic semiconductor)가 혼합된 구조를 가질 수 있다.
광흡수층(220)이 입사광을 전부 흡수하기 위해서는 광 흡수물질의 흡수계수(absorption coefficient)에 의해 결정되는 임계 두께 이상의 충분한 두께를 가져야 한다. 그러나 포토다이오드의 고속화에 따른 물리적인 사이즈의 축소 요구에 따라서 광흡수층의 두께가 임계 두께의 절반 이하로 점점 얇아지고 있어 포토다이오드의 광 흡수율이 점점 저하되고 있다.
애벌런치 포토다이오드에서 증폭층(230)은 광흡수층(220)에서 생성된 전자 및 양공 또는 둘 중 어느 하나의 수를 강한 전기장에 의한 impact ionization과 avalanche multiplication 효과에 의해 증폭시키는 역할을 담당하는 것으로 입사광의 광자에너지 보다 큰 밴드갭 에너지를 가진 InP, InAlAs, Si 등의 진성 반도체로 구성될 수 있다.
증폭층(230)은 광흡수층(220)의 상부에 적층되는 것으로 기술되어 있어나 광흡수층의 하부에 배치될 수 있다. 또한 광흡수층(220)과 증폭층(230) 사이에는 전기장 제어층, 밴드갭 완화층 등 애벌런치 포토다이오드의 구성에 필요한 다양한 반도체층들이 더 포함될 수 있다.
상부 전기접촉층(250) 표면의 소정 영역에는 V자 형상의 단면을 갖는 복수의 V-홈이 형성되되, V-홈은 서로 평행하게 형성된 다수 개일 수 있다.
하부전극(310)은 하부 전기접촉층(210) 표면의 소정 영역에 형성되되, 광흡수층(220)으로부터 소정 거리 이격되게 배치되고, 상부전극(320)은 상부 전기접촉층(250)의 전체 표면을 덮도록 형성될 수 있다. 하부 전기접촉층(210) 및 상부 전기접촉층(250)은 N형 또는 P형 도판트가 적어도 5x1017/cm3 이상으로 고농도로 도핑된 외인성 반도체이고, 서로 반대의 전기 전도성을 가진다. 또한 상기 하부 전기접촉층(210) 및 상부 전기접촉층(250)은 입사광의 포톤 에너지 보다 큰 밴드갭 에너지를 가져서 입사광의 흡수를 방지할 수 있다.
이때, 상부전극(320)은 상부 전기접촉층(250)과 오믹접합을 형성하면서 동시에 광흡수층(220)을 투과한 입사광의 일부를 광흡수층으로 반사시키는 반사수단의 역할을 할 수 있다.
또한, 실시예에서 광 검출부(200)의 측면은 암전류(dark current)의 저감을 위해서 유전체, 폴리머 등의 보호막으로 코팅될 수 있다.
도 2는 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 입사광, 투과광 및 반사광의 진행 경로를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 기판(100)의 후면으로부터 입사되는 입사광(L0) 중에서 제1광(L1)은 반도체 기판(100)을 투과하여 광흡수층(220)으로 입사되되, 광흡수층에서 흡수되어 소멸된 입사광(L0)의 일부를 나타낸 것이다. 제2광(L2)은 입사광(L0) 중에서 광흡수층(220)에서 흡수되지 못하고 광흡수층(220)을 투과한 입사광(L0)의 일부인 투과광을 나타낸다. 제3광(L3)은 제2광(L2)이 상부 전기접촉층(250)과 상부전극(320)의 계면에서 반사되어 광흡수층(220)으로 재진입하는 반사광을 나타낸 것이다.
제2광(L2)의 대부분은 기판의 표면에 대해 경사져 있는 상부 전기접촉층(250)과 상부전극(320)간 계면으로 입사하여 반사된다. 따라서 제2광(L2)의 입사각은 적어도 0도보다 크고, 상부 전기접촉층(250)과 상부전극(320)간 계면에서 반사된 제3광(L3)이 광흡수층(220)으로 진입하는 각도 역시 적어도 0도보다는 크다. 따라서 광흡수층(220)으로 진입하는 제3광(L3)의 광흡수층(220)을 지나는 경로길이가 수직으로 입사하는 것에 비해 길어진다. 이때 제3광(L3)은 상부 전기접촉층(250), 식각정지층(240), 증폭층(230), 그리고 광흡수층(220)의 계면에서 각 층간의 굴절률 차이에 의해 굴절되어 경로가 약간 달라질 수 있지만 상세한 설명은 생략하였다.
도 3은 본 발명의 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 제조 과정을 나타내는 흐름도(flow chart)이고, 도 4a 내지 도 4f는 후면 입사형 애벌런치 포토다이오드의 제조 방법을 설명하기 위한 도면이다. 여기서는 후면 입사형 포토다이오드의 상부전극(320)의 제조방법에 대해서만 제시하고 기타 제조과정에 대한 설명은 생략한다. 상기 상부전극(320)의 형성 전 또는 이후에 메사 형성공정, 하부전극 형성 공정, 표면 보호막 증착 공정, 후면 렌즈 형성공정, 반사방지막 형성 공정 등 통상적인 애벌런치 포토다이오드의 제조에 필요한 추가적인 공정이 더 추가될 수 있다.
도 3 및 도 4a 내지 도 4f를 참조하면, 본 발명의 실시예에서는 반도체 기판(100), 상기 반도체 기판(100)의 상부에 적층된 제1 전도형 하부 전기접촉층(210), 제1 전도형 하부 전기접촉층(210)의 상부에 적층된 광흡수층(220), 광흡수층(220) 상부에 적층된 증폭층(230)을 포함하는 제1반도체층과, 상기 제1반도체층 상부에 배치되고 식각정지층(240)과 그 위에 적층된제2 전도형 상부 전기접촉층(250)을 포함하는 제2반도체층으로 구성된 반도체 구조(semiconductor structure)를 MBE(Molecular-beam epitaxy) 방법 또는 MOCVD(Metalorganic chemical vapor deposition) 기술로 성장시킨다(S301).
이어서, 상부 전기접촉층(250)의 상부에 식각마스크(400) 물질을 증착한다(S302). 여기서 식각마스크(400)는 예컨대, 실리콘산화막, 실리콘질화막 등이 사용될 수 있고, PECVD, LPCVD, 등 다양한 박막증착법으로 증착될 수 있다.
다음으로, 사진전사(photolithography) 공정과 건식식각(dry etching)또는 습식식각(wet etching) 공정을 통해 식각마스크(400)를 선택적으로 제거하여 식각창(420)을 형성한다(S303).
다음으로, 습식 식각(wet etching) 공정으로 상기 상부 전기접촉층(250)을 식각하여 표면이 V자 형상의 단면을 갖는 복수의 가늘고 긴 채널 형태의 V-홈을 형성한다(S304). 이때 식각되지 않고 남은 상부 전기접촉층(250)은 다수의 삼각 기둥 또는 삼각 프리즘 형상이 될 수 있다.
이때, 식각정지층(240)은 상부 전기접촉층(250)의 하면까지 식각이 진행된 이후에 증폭층(230)으로 식각이 더 이상 진행되지 않도록 방지하는 역할을 하게 된다.
여기서 식각정지층(240)은 상부 전기접촉층(250)의 식각용액에 대해서 매우 낮은 식각속도를 가진 반도체 물질이 적합하다. 예를 들어 상부 전기접촉층(250)이InP 이고 식각정지층(240)은InGaAs 이면 HCl + H3PO4 + H2O 용액은 InP 만 식각하고InGaAs는 식각하지 않을 수 있다. 건식 식각을 사용할 경우 상부 전기접촉층(250)의 일부를 남긴 상태에서 건식 식각을 중지하고 이어서 습식 식각으로 잔류한 전기접촉층만 선택적으로 제거할 수 있다.
다음으로, 상부 전기접촉층(250) 위에 남아있는 식각마스크(400)를 제거한다(S305).
다음으로, 상부 전기접촉층(250)의 표면에 다층의 금속박막을 증착하여 상부전극(320)을 형성한다(S306). 여기서, 상부전극(320)은 제2 전기접촉층(250)과 오믹접합이 가능한 적어도 하나 이상의 다층 금속 박막으로 형성할 수 있다. 예컨대, Ti/Pt/Au, Cr/Pt/Au, AuGe/Ni/Au 등의 다층 금속박막에 의해 형성될 수 있다. 이때 광흡수층(220)의 상부를 벗어나지 않는 범위에서 식각정지층(240) 위에도 상기 금속박막이 증착될 수 있다. 식각정지층(240)은 상기 상부전극(320)과 오믹접합이 가능한 반도체 물질이 사용될 수 있다. 예를 들어서, 식각정지층(240)은 P형 또는 N형 도판트가 적어도 5x1017/cm3 이상으로 높게 도핑된 반도체 물질이 사용될 수 있다. 입사광의 흡수를 방지하기 위해서 밴드갭 에너지가 입사광의 포톤 에너지 보다는 큰 반도체 물질이 사용될 수 있다. 또한 식각정지층(240)은 그 두께가 수 십nm 정도로 얇고 입사광을 흡수하는 물질이 사용될 수 있다. 상기 상부전극의 형성 전과 또는 후에 메사형 포토다이오드 제조를 위한 제반 공정이 수행될 수 있다.
이렇게 상부전극(320)이 형성된 후 하부전극(310)이 형성될 수 있다. 또한, 상부 전기접촉층(250)의 식각 후에 상부전극(320)과 하부전극(310)이 동시에 형성될 수도 있다. 하부전극(310)은 하부 전기접촉층(210)의 상부에 형성될 수 있다.
예를 들어, 하부전극(310)은 하부 전기접촉층(210)의 상부 가장자리에 형성되되, 광흡수층(220)과 소정 간격 이격되어 광흡수층(220)을 둘러싸도록 열린 띠 형태로 형성될 수 있다. 반도체 기판 전면 공정이 완료된 이후에 기판의 후면에 반사방지층(110)이 형성될 수 있다.
후면 입사형 포토다이오드에서 광흡수층(220) 상부에 위치하는 상부전극(320)은 전극의 역할과 광흡수층(220)을 투과한 입사광을 반사시켜 광흡수층(220)으로 되돌려 보내는 반사수단의 역할을 겸하고 있다. 고속 포토다이오드에서 전극의 면적이 작아지면 다이오드의 직렬저항 값이 증가하여 대역폭(bandwidth)이 감소할 수 있다. 또한 유전체를 사용한 고 반사율 거울에 비해서 반사도가 낮은 금속 전극이 반사수단으로 사용되어 투과광의 재활용 효율이 감소할 수 있다. 본 발명에 따른 후면 입사형 고속 포토다이오드는 주름진 반도체-금속 계면을 가진 상부전극(320)을 제공함으로써 상부전극(320)의 표면적을 증가시켜 반도체와 금속간 접촉저항을 줄이고, 또한 광흡수층(220)으로 진입하는 투과광의 입사각을 증가시켜 광흡수층(220)을 지나는 투과광의 경로길이가 증가하고 따라서 투과광의 재활용 효율을 증가시킬 수 있다.
오믹접합의 표면적을 증가 시키기 위해서는 도 2의 상기 반사면(260)이 기판 표면과 이루는 각 a(270)가90도에 가까울수록 좋다. 반면에 서로 마주보는 두 경사면에서 반사된 빛이 반대편 반사면(260)으로 향하지 않고 직접 기판의 후방으로 반사되기 위해서는 반사면(260)이 기판의 표면을 연장한 선과 이루는 각도(270)가 적어도 45도보다는 작아야 한다. 위의 두 가지 조건을 동시에 만족시키면서 최대의 효과를 얻을 수 있는 반사면(260)은 기판의 표면과 45도에 가까운 경사각을 가지는 것임을 알 수 있다.
Si 및 InP 등 큐빅(Cubic) 결정구조를 가진 단결정 반도체는 결정면에 따른 식각 속도의 차이가 큰 결정학적(crystallographic) 이방성(anisotropic) 습식 식각(wet etching) 특성을 가지고 있다. 즉 임의 형태를 가진 식각 패턴을 충분한 시간 동안 식각하면 식각 속도가 가장 느린 면으로 에워싸여진 사각형 패턴이 만들어 진다. Si의 경우 {111} 결정면이 식각 속도가 가장 느리고, InP는 식각 용액의 종류에 따라서 {111} 또는 {211} 결정면의 식각 속도가 가장 느리다. Cubic 결정구조를 가진 (100) 반도체 웨이퍼에서 {111} 결정면은 표면과 약 54.7도의 경사각을 가지고 {211} 결정면은 약 35도의 경사각을 가진다. 따라서 Cubic 결정구조를 가진 (100) 웨이퍼에서 {211} 결정면이 본 발명의 목적과 잘 부합한다고 할 수 있다. 보다 상세하게는 (100) InP웨이퍼의 경우 기판의 표면과 약 35도의 경사각을 가지는 (211)A 및
Figure 112021022345979-pat00004
결정면이 반사면으로 사용될 수 있다. 35도의 경사각을 가지는 경사면은 평평한 표면에 비해 약 22% 더 넓은 표면적을 가질 수 있다. (100) InP웨이퍼에서 (211)A 및
Figure 112021022345979-pat00005
결정면으로 이루어진 표면은 이방성 습식식각으로 용이하게 형성할 수 있다. 예를 들어서 (100) InP웨이퍼는HCl을 포함하는 식각용액중에서 (211)A 및
Figure 112021022345979-pat00006
결정면으로 이루어진 V-홈을 용이하게 만들 수 있다.
도 5는 본 발명에서 V자형 단면을 가진 상부 전기접촉층(250)과 반사면을 형성하는 방법을 보다 상세히 설명하기 위한 도면이다. 도 5를 참조하면, 통상적으로 (100) InP웨이퍼는 주 플랫(primary flat)(510)과 주 플랫으로부터 시계방향으로 90도 회전된 위치에 있는2차 플랫(secondary flat)(520)을 가지고 있다. 이때 주 플랫은
Figure 112021022345979-pat00007
결정방향과 수직하면서
Figure 112021022345979-pat00008
및
Figure 112021022345979-pat00009
결정 방향과 평행하게 커팅되어 있다. V-홈 식각패턴(530)의 장축이 웨이퍼의 주 플렛(510)과 평행하도록 정렬하여 광흡수층의 상부에 형성함으로써 반사면이 기판의
Figure 112021022345979-pat00010
및
Figure 112021022345979-pat00011
결정방향과 나란하게 정렬된다. 이때 V-홈 식각패턴의 단축은
Figure 112021022345979-pat00012
결정방향과 평행하게 되고 거의 수직한 단면을 가진다.
도 4e는 상기와 같은 방식으로 식각정지층(240) 위에 형성된 상부 전기접촉층(650)의 사시도를 나타낸 것이다. 이방성 습식 식각용액 중에서 식각된 상부 전기접촉층(650)은 바닥이 식각정지층(240)과 접하고 있고
Figure 112021022345979-pat00013
결정면(610)과 (211)A 결정면(620)이 이루는 내각(280)이 약 110도인 삼각 프리즘형태를 가진다. 이때 두 반사면(610, 620)이 기판의 표면을 연장한 선과 이루는 각도(270)는 약 35도이다.
이때, 식각정지층(240)은 상부 전기접촉층(250)의 하면까지 식각이 진행된 이후에 그 하단에 있는 제1반도체층이 식각되지 않도록 방지하는 역할을 한다. 이러한 목적을 달성하기 위해서 식각정지층(240)은 상부 전기접촉층(250)을 식각하기 위한 식각용액 중에서 매우 낮은 식각속도를 가진 반도체 물질이 사용될 수 있다. 예를 들어 상부 전기접촉층(250)이InP 이고 식각정지층(240)은InGaAs 이면 HCl + H3PO4 + H2O 용액은 InP를 매우 빠르게 식각하는 반면에 InGaAs는 거의 식각하지 않을 수 있다.
도 6은 본 발명의 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 개략적인 형상을 보여주는 도면이다. 여기서 제조방법에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 실시예에서는 메사형의 광 검출부(200)를 가진 후면 입사형 애벌런치 포토다이오드를 예시하고 있다. 즉, 하부 전기접촉층(210)과 상기 광 검출부(200) 주변에 형성된 하부전극(310)이 제2 메사(720)를 구성하고, 제1 메사(710)는 상기 제2메사(720)의 중앙부에 배치되어 있다. 상기 광 검출부(200)는 광흡수층(220), 증폭층(230), 식각정지층(240), 및 상부 전기접촉층(250)으로 구성될 수 있다. 본 발명은 광 검출부가 메사형인 것에 한정하는 것은 아니며, 평면(planar) 형의 광 검출부에도 동일하게 적용될 수 있다.
제1 메사(710)는 상술한 제1 전도형 하부 전기접촉층(210), 광흡수층(220), 증폭층(230), 식각정지층(240) 및 제2 전도형 상부 전기접촉층(250)으로 한정하는 것은 아니며, 필요에 따라 광흡수층(220)과 증폭층(230) 사이에 전기장 제어층, 밴드갭 완화층 등 복수의 반도체층이 추가로 형성될 수도 있고, 또한 광흡수층(220)과 증폭층(230)의 적층 순서가 반대일 수 있다. 광흡수층(220)의 하부 또는 증폭층(230)의 상부에 서로 다른 복수의 반도체층이 형성될 수 있다. 광 검출부(200)에 포함되는 복수의 반도체층은 원자 조성, 도펀트 타입, 도펀트 농도 및 밴드갭 에너지 중 적어도 하나 이상이 서로 다르게 형성될 수 있다.
제2 메사(720)는 상술한 제1 전도형 하부 전기접촉층(210)과 하부전극(310)으로 한정하는 것은 아니며, 필요에 따라 하부 전기접촉층(210)의 상부 및 하부에 버퍼층, 전기장 제어층, 밴드갭 완화층 등 원자 조성, 도펀트 타입, 도펀트 농도 및 밴드갭 에너지 중 적어도 하나 이상이 서로 다른 복수의 반도체층을 포함할 수 있다.
도 7은 본 발명의 제2 실시예에 따른 후면 입사형 애벌런치 포토다이오드를 나타내는 도면이다.
도 7을 참조하면, 제2 실시예에 따른 후면 입사형 애벌런치 포토다이오드는 반도체 기판(100), 광 검출부(200), 하부전극(310), 상부전극(320)을 포함하고, 반도체 기판(100)의 후면이 식각되어 형성된 렌즈부(120)와 렌즈부로 입사되는 광의 반사를 방지하는 반사 방지층(110)을 더 포함하도록 구성될 수 있다.
상기 제2 실시예에 따른 후면 입사형 애벌런치 포토다이오드는 도 1에 도시된 제1 실시예에 따른 후면 입사형 애벌런치 포토다이오드의 구성에 렌즈부(120)가 추가 구성되어 있을 뿐, 다른 구성 및 그 역할은 동일하기 때문에 이하에서는 렌즈부(120) 이외의 구성에 대한 설명은 생략한다.
렌즈부(120)는 입사되는 발산광(diverging light) 또는 평행광(collimated light)을 집속(focusing)하여 광흡수층(220)으로 입사시키는 역할을 담당한다. 렌즈부(120)는 건식 식각 방식으로 형성될 수 있다.
제2 실시예에서는 반도체 기판(100)의 후면에 렌즈부(120)를 구성함으로써, 애벌런치 포토다이오드를 광섬유 또는 광도파로(optical waveguide)와 수동정렬(passive alignment)하는 경우 수광효율과 기판의 표면과 평행한 방향으로의 정렬오차허용도(mis-alignment tolerance)가 증가하는 효과를 갖는다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당 업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 반도체 기판
110: 반사 방지층
120: 렌즈부
200: 광 검출부
210: 제1 전도형 하부 전기접촉층
220: 광흡수층(light absorption layer)
230: 증폭층(multiplication layer)
240: 식각정지층(etch stop layer)
250: 제2 전도형 상부 전기접촉층
260: 반사면(reflecting surface)
270: 기판의 표면으로부터 식각면의 경사각
310: 하부전극(bottom electrode)
320: 상부전극(top electrode)
400: 반도체 구조
410: 식각마스크(etching mask)
420: V-홈 식각패턴(V-groove etching pattern)
430: V-홈 식각창(V-groove etching window)
500: (100) InP웨이퍼
510: Primary flat
520: Secondary flat
530: V-홈 식각패턴
610: InP의
Figure 112021022345979-pat00014
결정면
620: InP의 (211)A 결정면
630: 삼각 프리즘의 내각
640: 기판의 표면을 연장한 선과 식각면이 이루는 경사각
650: 식각된 상부 전기접촉층

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  14. 반도체 기판, 상기 반도체 기판의 전면에 배치되고, 제1 전기 전도형을 가진 하부 전기접촉층, 광흡수층, 및 증폭층을 포함하는 제1반도체층과 상기 제1반도체층 위에 적층된 식각정지층, 상기 식각정지층 상부에 적층된 제2 전기 전도형을 가진 상부 전기접촉층을 포함하는 제2 반도체층으로 이루어진 반도체 구조를 성장하는 단계;
    상기 반도체 구조의 상면에 식각마스크를 증착하는 단계;
    상기 상부 전기접촉층 표면의 식각마스크 상에 사진전사공정을 이용하여 복수의 V-홈 식각패턴을 형성하되, 상기 V-홈 식각패턴의 장축이
    Figure 112021038950710-pat00016
    및
    Figure 112021038950710-pat00017
    결정방향과 평행하도록 정렬하여 형성하고, 상기 식각마스크를 제거하여 V-홈 식각창을 형성하는 단계;
    상기 제2 반도체층의 상부 전기접촉층을 이방성 식각용액을 이용하여 식각하여 복수의 서로 평행한 V-홈을 형성하는 단계; 및
    상기 식각된 상부 전기접촉층의 상부에 다층 금속박막을 증착하여 반사형 상부전극을 형성하는 단계를 포함하는, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  15. 제14항에 있어서,
    상기 V-홈을 형성하는 단계는,
    상기 제2 반도체층의 상부에 식각마스크를 증착하는 단계;
    상기 식각마스크의 일부를 제거하여 식각 패턴과 식각창을 형성하는 단계; 및
    상기 식각 패턴과 상기 식각창을 이용하여 상기 제2 반도체층의 표면을 식각하여 복수의 V자 형태의 홈을 형성하는, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  16. 제14항에 있어서,
    상기 반도체 기판은 불순물의 도핑 농도가 적어도 5x1015/cm3보다 낮은 반절연성 기판인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  17. 제14항에 있어서,
    상기 반도체 기판은 (100) InP 인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  18. 제14항에 있어서,
    상기 반도체 기판은 Si, Ge, InP, GaAs, InAs, GaP, InSb, GaN, CdS, GaSb및 HgCdTe 중 어느 하나인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  19. 제14항에 있어서,
    상기 상부 전기접촉층은 N형 또는 P형 도판트가 5x1017/cm3 이상으로 도핑된 반도체인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  20. 제14항에 있어서,
    상기 상부 전기접촉층의 식각 단면은 {211} 결정면 그룹으로 이루어진, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  21. 제14항에 있어서,
    상부 전기접촉층의 식각단면은 그 내각이 100 ~ 120도 인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  22. 제14항에 있어서,
    상기 상부 전기접촉층에 형성된 V-홈은 상기 반도체 기판의
    Figure 112021085910853-pat00030
    결정 방향과 나란하게 형성된, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  23. 제14항에 있어서,
    상기 상부 전기접촉층은 입사광의 포톤 에너지보다 큰 밴드갭 에너지를 갖는, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  24. 제14항에 있어서,
    상기 제1반도체층에서 상기 광흡수층과 상기 증폭층의 적층 순서가 반대인, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  25. 제14항에 있어서,
    상기 제1반도체층은 하나 이상의 버퍼층, 전기장 제어층, 밴드갭완화층을 더 포함하는, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
  26. 제14항에 있어서,
    상기 반도체 기판의 후면을 식각하여 렌즈부를 형성하는 단계를 더 포함하는, 후면 입사형 애벌런치 포토다이오드의 제조 방법.
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