KR102303516B1 - 병렬 구조를 갖는 무정전 전원 장치의 위상 동기화 방법 및 그 장치 - Google Patents

병렬 구조를 갖는 무정전 전원 장치의 위상 동기화 방법 및 그 장치 Download PDF

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Abstract

본 발명은 병렬 구조를 갖는 무정전 전원 장치(UPS, Uninterruptible Power Supply)의 위상 동기화 방법 및 그 장치에 관한 것이다. 보다 구체적으로는, 병렬 구조를 갖는 무정전 전원 장치에 포함된 마스터 장치의 출력의 위상을 기준으로 복수의 슬레이브 장치의 출력의 위상을 동기화하는 방법 및 그 장치에 관한 것이다.

Description

병렬 구조를 갖는 무정전 전원 장치의 위상 동기화 방법 및 그 장치{METHOD AND APPARATUS FOR SYNCHRONIZING PHASE OF UNINTERRUPTIBLE POWER SUPPLY WITH PARALLEL STRUCTURE}
본 발명은 병렬 구조를 갖는 무정전 전원 장치(UPS, Uninterruptible Power Supply)의 위상 동기화 방법 및 그 장치에 관한 것이다. 보다 구체적으로는, 병렬 구조를 갖는 무정전 전원 장치에 포함된 마스터 장치의 출력의 위상을 기준으로 복수의 슬레이브 장치의 출력의 위상을 동기화하는 방법 및 그 장치에 관한 것이다.
무정전 전원 장치(UPS)는 전력을 일정 시간 계속 공급할 수 있는 장치로써, 예를 들어, 정전과 같이, 입력되는 주파수 성분이나 전압의 변화에도 불구하고 안정적으로 전력을 공급할 수 있는 장치를 의미한다.
마스터 장치 및 복수의 슬레이브 장치를 포함하는 병렬 구조를 갖는 무정전 전원 장치에 있어서, 무정전 전원 장치에 포함된 각각의 장치의 부하를 균등하게 분담시키고, 무정전 전원 장치 내의 불필요한 순환 전류 발생을 저지하기 위해서, 무정전 전원 장치에 포함된 각각의 장치의 출력의 위상이 동기화될 필요가 있다.
일반적으로 병렬 구조를 갖는 무정전 전원 장치는, 무정전 전원 장치에 포함된 각각의 장치에 입력되는 계통 전원(e.g. 한전 전원)을 기준으로 각각의 장치의 출력의 위상 동기화를 수행한다. 다만, 정전과 같이 계통 전원이 차단된 환경에서는 계통 전원을 기준으로 출력의 위상 동기화를 수행할 수 없다는 문제가 있다.
또한, 일반적으로 병렬 구조를 갖는 무정전 전원 장치는, 무정전 전원 장치에 포함된 각각의 장치의 출력의 불평형 문제를 해소하기 위하여, 각각의 장치에 대한 출력 전류를 취합하고, 평균 전류를 산출하여 각각의 장치에 대한 출력을 보상하는 평균 전류 제어 방식을 이용한다. 다만, 무정전 전원 장치를 구성하는 장치 개수의 증가함에 따라 취합해야 할 데이터의 양이 증가하여, 무정전 전원 장치에 포함된 각각의 장치를 제어하는 속도가 저하된다는 문제가 있다.
한국등록특허 제10-0673035호 (2001.07.02 공개)
본 발명의 몇몇 실시예를 통해 해결하고자 하는 기술적 과제는, 계통 전원이 차단된 환경에서도 병렬 구조를 갖는 무정전 전원 장치에 포함된 마스터 장치와 복수의 슬레이브 장치의 출력의 위상을 동기화하는 장치 및 그 장치에서 수행되는 방법을 제공하는 것이다.
본 발명의 몇몇 실시예를 통해 해결하고자 하는 다른 기술적 과제는, 무정전 전원 장치에 포함된 각각의 장치의 스위칭 주파수를 증가시키지 않으면서도, 각각의 장치의 출력의 위상을 동기화하기 위한 제어 구간을 증가시키는 장치 및 그 장치에서 수행되는 방법을 제공하는 것이다.
본 발명의 몇몇 실시예를 통해 해결하고자 하는 또 다른 기술적 과제는, 마스터 장치의 고장 시 능동적으로 복수의 슬레이브 장치 중 어느 하나가 마스터 장치의 역할을 대체하는 장치 및 그 장치에서 수행되는 방법을 제공하는 것이다.
본 발명의 몇몇 실시예를 통해 해결하고자 하는 또 다른 기술적 과제는, 복수의 슬레이브 장치 각각의 출력을 보상하기 위한 평균 전류 제어 방식에 따른 속도 저하의 문제를 해소하기 위한 장치 및 그 장치에서 수행되는 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명의 기술 분야에서의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 무정전 전원 장치는, 복수의 슬레이브 장치 및 마스터 장치를 포함하는 병렬 구조를 갖는 무정전 전원 장치에 있어서, 상기 마스터 장치는, PWM(Pulse Width Modulation) 동기 신호를 상향 카운팅하는 상향 카운터 및 상기 상향 카운터가 카운팅한 값이 기준치 이상이면, 상기 PWM 동기 신호를 하향 카운팅하는 하향 카운터를 이용하여, 제1 PWM 카운팅 신호를 생성하는 제1 PWM 카운팅 신호 생성부, 상기 생성된 제1 PWM 카운팅 신호의 제로(Zero) 점을 검출하여 제1 인터럽트 신호를 생성하고, 상기 생성된 제1 PWM 카운팅 신호의 피리어드(Period) 점을 검출하여 제2 인터럽트 신호를 생성하는 제1 인터럽트 신호 생성부, 상기 제1 인터럽트 신호 생성부가 생성하는 인터럽트 신호에 기초하여, 상기 마스터 장치의 출력의 위상을 검출하되, 상기 제1 인터럽트 신호에 대응한 제어 구간에서 상기 위상이 기준 각도이면, 상기 복수의 슬레이브 장치 각각에 제1 신호를 전송하고, 상기 제2 인터럽트 신호에 대응한 제어 구간에서 상기 위상이 기준 각도이면, 상기 복수의 슬레이브 장치 각각에 제2 신호를 전송하는 마스터 출력 위상 검출부 및 상기 PWM 동기 신호를 상기 복수의 슬레이브 장치 각각에 전송하는 PWM 동기 신호 전송부를 포함하고, 상기 복수의 슬레이브 장치 각각은, 상기 PWM 동기 신호 전송부가 전송한 PWM 동기 신호를 상향 카운팅하는 상향 카운터 및 상기 상향 카운터가 카운팅한 값이 기준치 이상이면, 상기 PWM 동기 신호 전송부가 전송한 PWM 동기 신호를 하향 카운팅하는 하향 카운터를 이용하여, 제2 PWM 카운팅 신호를 생성하는 제2 PWM 카운팅 신호 생성부, 상기 생성된 제2 PWM 카운팅 신호의 제로 점을 검출하여 제3 인터럽트 신호를 생성하고, 상기 생성된 제2 PWM 카운팅 신호의 피리어드 점을 검출하여 제4 인터럽트 신호를 생성하는 제2 인터럽트 신호 생성부, 상기 제2 인터럽트 신호 생성부가 생성하는 인터럽트 신호에 기초하여, 슬레이브 장치의 출력의 위상을 검출하되, 상기 제3 인터럽트 신호에 대응한 제어 구간에서 상기 슬레이브 장치의 위상이 기준 각도이면, 제3 신호를 생성하고, 상기 제4 인터럽트 신호에 대응한 제어 구간에서 상기 슬레이브 장치의 위상이 기준 각도이면, 제4 신호를 생성하는 슬레이브 출력 위상 검출부, 상기 마스터 출력 위상 검출부가 전송한 신호와 상기 슬레이브 출력 위상 검출부가 생성한 신호의 차이에 기초하여, 상기 슬레이브 장치의 출력의 위상을 보상하되, 상기 마스터 출력 위상 검출부가 전송한 신호가 상기 제1 신호이면, 상기 슬레이브 출력 위상 검출부가 검출한 상기 제3 신호와 상기 제1 신호의 위상 차이에 기초하여, 상기 슬레이브 장치의 출력을 보상하고, 상기 마스터 출력 위상 검출부가 전송한 신호가 상기 제2 신호이면, 상기 슬레이브 출력 위상 검출부가 검출한 상기 제4 신호와 상기 제2 신호의 위상 차이에 기초하여, 상기 슬레이브 장치의 출력의 위상을 보상하는 슬레이브 출력 보상부를 포함하고, 상기 슬레이브 출력 보상부는, 상기 제2 인터럽트 신호 생성부가 상기 슬레이브 장치의 출력의 주기당 생성한 인터럽트 신호의 개수에 기초하여, 상기 슬레이브 장치의 출력의 위상을 점진적으로 보상하는 것일 수 있다.
일 실시예에서, 상기 마스터 장치의 고장이 발생하면, 미리 결정된 우선 순위에 기초하여 복수의 슬레이브 장치 중 최우선 순위를 갖는 최우선 슬레이브 장치가 마스터 장치를 대체하여 동작하고, 상기 최우선 슬레이브 장치의 슬레이브 출력 위상 검출부는, 상기 제3 신호 및 상기 제4 신호를 상기 복수의 슬레이브 장치 중 상기 최우선 슬레이브 장치를 제외한 다른 슬레이브 장치에 전송할 수 있다. 여기서, 상기 우선 순위는 상기 마스터 장치와 상기 복수의 슬레이브 장치 각각의 지리적 위치가 가까울수록 높게 결정된 것이거나 상기 우선 순위는 상기 복수의 슬레이브 장치 각각에 미리 지정된 ID 번호가 낮을수록 높게 결정된 것일 수 있다.
일 실시예에서, 상기 마스터 장치는, 상기 마스터 장치의 출력을 상기 복수의 슬레이브 장치 각각에 직접 전송하는 마스터 출력 전송부를 더 포함하고, 상기 복수의 슬레이브 장치 각각은, 상기 마스터 출력 전송부가 직접 전송한 상기 마스터 장치의 출력과 슬레이브 장치의 출력의 차이를 산출하는 출력 비교부를 더 포함하고, 상기 슬레이브 출력 보상부는, 상기 출력 비교부가 산출한 출력의 차이에 기초하여, 상기 슬레이브 장치의 출력을 보상하는 것일 수 있다.
도 1은 본 발명의 일 실시예에 따른 병렬 구조를 갖는 무정전 전원 장치의 예시적인 블록도이다.
도 2는 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 마스터 장치와 슬레이브 장치의 동작을 설명하기 위한 예시 도면이다.
도 3은 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 마스터 장치의 예시적인 도면이다.
도 4는 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 슬레이브 장치의 예시적인 도면이다.
도 5는 본 발명의 몇몇 실시예에서 참조될 수 있는 PWM 동기 신호를 설명하기 위한 예시 도면이다.
도 6은 본 발명의 몇몇 실시예에서 참조될 수 있는 마스터 장치와 슬레이브 장치의 출력을 설명하기 위한 예시 도면이다.
도 7은 본 발명의 몇몇 실시예에서 참조될 수 있는 PWM 제어 구간을 설명하기 위한 예시 도면이다.
도 8은 본 발명의 몇몇 실시예에서 참조될 수 있는 마스터 장치와 슬레이브 장치의 위상의 검출을 설명하기 위한 예시 도면이다.
도 9는 본 발명의 몇몇 실시예에서 참조될 수 있는 마스터 장치와 슬레이브 장치의 위상 차이에 기초한 슬레이브 장치의 출력의 보상을 설명하기 위한 예시 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 발명의 기술적 사상을 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.
각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
명세서에서 사용되는 "포함한다 (comprises)" 및/또는 "포함하는 (comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하, 본 발명의 다양한 실시예들에 대하여 첨부된 도면에 따라 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 병렬 구조를 갖는 무정전 전원 장치의 예시적인 블록도이다. 도 1은 1개의 마스터 장치(100)와 3개의 슬레이브 장치(200a, 200b, 200c)가 무정전 전원 장치(1000)에 포함된 것을 도시하고 있으나, 이는 이해의 편의를 제공하기 위한 것일 뿐이고, 슬레이브 장치의 개수는 얼마든지 달라질 수 있다. 예를 들어, 슬레이브 장치의 개수는 1개일 수 있고, 다른 예를 들어, 슬레이브 장치의 개수는 무정전 전원 장치(1000)의 대용량화에 대한 수요 증가 추세에 따라 4개 이상일 수도 있다.
도 1은 본 발명의 목적을 달성하기 위한 바람직한 실시예를 도시하고 있을 뿐이며, 필요에 따라 일부 구성 요소가 추가되거나 삭제될 수 있다. 또한, 도 1에 도시된 무정전 전원 장치(1000)의 구성 요소들은 기능적으로 구분되는 기능 요소들을 나타낸 것으로써, 복수의 구성 요소가 실제 물리적 환경에서는 서로 통합되는 형태로 구현될 수도 있음에 유의해야 한다. 이하, 도 1에 도시된 무정전 전원 장치(1000)의 각 구성 요소에 대해 설명하기로 한다.
마스터 장치(100) 및 슬레이브 장치(200a, 200b, 200c)는 무정전 전원 장치(1000)에 연결된 부하를 분담하고, 독립적으로 무정전 전원 장치의 역할을 수행할 수 있다.
마스터 장치(100)는 PWM(Pulse Width Modulation) 동기 신호를 슬레이브 장치(200a, 200b, 200c)에 전송할 수 있다. 또한, 마스터 장치(100)는 PWM 동기 신호와 계통 전원(e.g. 한전 전원)의 입력 전압에 기초하여, 마스터 장치(100)의 출력 전압의 위상을 보상할 수 있다.
슬레이브 장치(200a, 200b, 200c)는 마스터 장치(100)로부터 전송된 PWM 동기 신호와 계통 전원의 입력 전압에 기초하여, 슬레이브 장치(200a, 200b, 200c)의 출력 전압의 위상을 보상할 수 있다.
다만, 예를 들어, 정전이 발생하여 계통 전원이 차단되는 경우, 계통 전원의 입력 전압을 기준으로 한 동기화가 불가능해짐으로써, 마스터 장치(100) 및 슬레이브 장치(200a, 200b, 200c) 각각에 포함된 ADC(Analog to Digital Conversion) 변환기의 성능에 따라 오차가 발생하여, 각각의 장치의 출력의 위상 차이가 발생될 수 있다.
이때, 본 발명의 일 실시예에 따른 무정전 전원 장치(1000)에 포함된 마스터 장치(100)는 계통 전원이 차단되는 등, 기준 신호가 존재하지 않는 상황에서 슬레이브 장치(200a, 200b, 200c)의 출력의 위상을 동기화시키기 위한 신호를 슬레이브 장치(200a, 200b, 200c)에 전송할 수 있다. 슬레이브 장치(200a, 200b, 200c)는 마스터 장치(100)가 전송한 신호를 기초로 슬레이브 장치(200a, 200b, 200c)의 출력을 보상함으로써, 상기 마스터 장치(100)의 출력의 위상과 슬레이브 장치(200a, 200b, 200c)의 출력의 위상을 동기화시킬 수 있다. 마스터 장치(100) 및 슬레이브 장치(200a, 200b, 200c)가 수행하는 각각의 세부적인 동작들은 추후 도 2 내지 도 9를 참조하면 구체화될 것이다.
도 2는 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 마스터 장치와 슬레이브 장치의 동작을 설명하기 위한 예시 도면이다.
마스터 장치(100)는 슬레이브 장치(200)에 PWM 동기 신호를 전송할 수 있다. 이때, 슬레이브 장치(200)는 마스터 장치(100)가 전송한 PWM 동기 신호에 기초하여, 슬레이브 장치(200)의 출력의 위상을 검출할 수 있다.
마스터 장치(100)는 슬레이브 장치(200)에 마스터 장치(100)의 출력의 위상 검출 신호를 전송할 수 있다. 이때, 슬레이브 장치(200)는 PWM 동기 신호에 기초하여 검출된 슬레이브 장치(200)의 출력의 위상과 마스터 장치(100)로부터 전송된 마스터 장치(100)의 출력의 위상을 비교하여, 슬레이브 장치(200)의 출력의 위상을 보상할 수 있다. 즉, 슬레이브 장치(200)는 마스터 장치(100)의 출력과 동기화될 수 있다. 이하, 도 3 및 도 4를 참조하여, 도 2를 참조하여 설명된 마스터 장치(100) 및 슬레이브 장치(200)의 동작을 보다 구체적으로 설명하기로 한다.
도 3은 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 마스터 장치의 예시적인 도면이고, 도 4는 도 1을 참조하여 설명된 무정전 전원 장치에 포함된 슬레이브 장치의 예시적인 도면이다.
도 3에 도시된 마스터 장치(100)는 본 발명의 목적을 달성하기 위한 바람직한 실시예를 도시하고 있을 뿐이며, 필요에 따라 일부 구성 요소가 추가되거나 삭제될 수 있다.
제1 PWM 카운팅 신호 생성부(110)는 PWM 동기 신호를 상향 카운팅하는 상향 카운터를 포함할 수 있다. 또한, 제1 PWM 카운팅 신호 생성부(110)는 상향 카운터가 카운팅 한 값이 기준치(112) 이상이면, PWM 동기 신호를 하향 카운팅하는 하향 카운터를 포함할 수 있다. 상술한 상향 카운터 및 하향 카운터를 이용하여, 제1 PWM 카운팅 신호 생성부(110)는 제1 PWM 카운팅 신호를 생성할 수 있다.
제1 PWM 카운팅 신호 생성부(110)와 관련된 몇몇 실시예에서, 제1 PWM 카운팅 신호와 기준치(112)를 비교하는 제1 비교부(111)에 기초하여, 상향 카운터에서 하향 카운터로 전환하는 동작이 수행될 수 있다. 예를 들어, 도 3에 도시된 것처럼 비교기(Cpomparator)에 의해 제1 비교부(111)가 구현될 수 있다.
상술한 제1 PWM 카운팅 신호에 대한 보다 구체적인 설명을 위해 도 7의 (a)를 참조하여 설명하기로 한다. 도 7의 (a)는 도 5에 도시된 PWM 동기 신호(10a)에 기초하여 생성된 제1 PWM 카운팅 신호를 도시한다. 도 7의 (a)에 도시된 PWM 카운팅 신호를 참조하면, 제로 점(40)에서 피리어드 점(45)까지 상향 카운팅되다가 피리어드 점(45)부터 제로 점(40)까지 하향 카운팅됨을 이해할 수 있다. 다시 도 3을 참조하여 설명하기로 한다.
제1 인터럽트 신호 생성부(120)는 제1 PWM 카운팅 신호 생성부(110)가 생성한 제1 PWM 카운팅 신호의 제로(Zero) 점을 검출하여, 제1 인터럽트 신호를 생성할 수 있다. 또한, 제1 인터럽트 신호 생성부(120)는 제1 PWM 카운팅 신호 생성부(110)가 생성한 제1 PWM 카운팅 신호의 피리어드(Period) 점을 검출하여, 제2 인터럽트 신호를 생성할 수 있다. 본 실시예에 따르면, 제1 인터럽트 신호 생성부(120)가 제로 점과 피리어드 점에서 인터럽트 신호를 각각 생성함으로써, PWM 동기 신호의 주파수 변경 없이도, 마스터 장치(100)의 출력의 위상을 검출하기 위한 제어 구간을 넓게 가져갈 수 있는 효과가 있다. 보다 구체적으로, PWM 동기 신호의 주파수가 증가됨에 따라 마스터 장치(100)의 스위칭 주파수도 증가됨으로써 전력 손실이 커지는 문제가 발생하지 않으므로, 본 실시예는 전력 손실이 커지지 않으면서도 제어 구간을 넓게 가져갈 수 있는 효과를 제공할 수 있다.
상술한 인터럽트 신호 및 인터럽트 신호에 대응되는 제어 구간에 대한 보다 구체적인 설명을 위해 도 7의 (b) 및 도 7의 (c)를 참조하여 설명하기로 한다. 도 7의 (b)는 도 7의 (a)에 도시된 제1 PWM 카운팅 신호에 기초하여 생성된 인터럽트 신호를 도시한다. 도 7의 (b)를 참조하면, 제로 점(40)에 대응되는 제1 인터럽트 신호(50)가 생성되고, 피리어드 점(45)에 대응되는 제2 인터럽트 신호(55)가 생성됨을 이해할 수 있다. 도 7의 (c)는 도 7의 (b)에 도시된 인터럽트 신호에 대응되는 제어 구간을 도시한다. 도 7의 (c)를 참조하면, 제1 인터럽트 신호(50)에 대응되는 제어 구간(60) 및 제2 인터럽트 신호(55)에 대응되는 제어 구간(65)을 확인할 수 있다. 다시 도 3을 참조하여 설명하기로 한다.
마스터 출력 위상 검출부(130)는 제1 인터럽트 신호 생성부(120)가 생성한 인터럽트 신호에 기초하여, 마스터 장치의 출력의 위상을 검출할 수 있다. 여기서, 마스터 출력 위상 검출부(130)는 제1 인터럽트 신호 생성부(120)가 생성한 제1 인터럽트 신호에 대응한 제어 구간에서 마스터 장치(100)의 출력의 위상이 기준 각도이면, 슬레이브 장치(200)에 제1 신호를 전송할 수 있다. 또한, 마스터 출력 위상 검출부(130)는 제1 인터럽트 신호 생성부(120)가 생성한 제2 인터럽트 신호에 대응한 제어 구간에서 마스터 장치(100)의 출력의 위상이 기준 각도이면, 슬레이브 장치(200)에 제2 신호를 전송할 수 있다. 이때, 기준 각도는 마스터 장치(100)의 출력의 위상이 0이되는 각도를 의미할 수도 있다.
상술한 마스터 장치(100)의 출력의 위상의 검출에 대한 보다 구체적인 설명을 위해 도 8을 참조하여 설명하기로 한다. 도 8의 (a)는 마스터 장치(100)의 출력의 주기당 샘플링 수가 홀수인 일례에 관한 도면이고, 도 8의 (b)는 마스터 장치(100)의 출력의 주기당 샘플링 수가 짝수인 일례에 관한 도면이다. 도 8의 (a)와 같이 샘플링 수가 홀수인 경우, 마스터 장치(100)의 출력의 위상이 0이되는 점(i.e. Zero Crossing 점)은 제1 인터럽트 신호에 대응하는 제어 구간(i.e. 제로 점에 대응하는 제어 구간) 및 제2 인터럽트 신호에 대응하는 제어 구간(i.e. 피리어드 점에 대응하는 제어 구간)에 번갈아 검출되는 것을 확인할 수 있다. 반면에, 도 8의 (b)와 같이 샘플링 수가 짝수인 경우, 마스터 장치(100)의 출력의 위상이 0이되는 점은 제1 인터럽트 신호에 대응하는 제어 구간에만 발생하거나 제2 인터럽트 신호에 대응하는 제어 구간에만 발생하는 점을 이해할 수 있다. 즉, 상술한 예시들과 같이 마스터 장치(100)의 출력의 위상이 검출될 수 있음을 이해할 수 있다.
PWM 동기 신호 전송부(140)는 PWM 동기 신호를 슬레이브 장치(200)에 전송할 수 있다. PWM 동기 신호 전송부(140)와 관련된 몇몇 실시예에서, PWM 동기 신호의 일부 구간을 래치(latch)함으로써, 마스터 장치(100)의 위상이 특정 각도인 시점에 관한 정보를 슬레이브 장치(200)에 전송할 수 있다. 이와 관련된 보다 구체적인 설명은 추후 도 9를 참조하여 구체적으로 설명하기로 한다.
도 4에 도시된 슬레이브 장치(200)는 본 발명의 목적을 달성하기 위한 바람직한 실시예를 도시하고 있을 뿐이며, 필요에 따라 일부 구성 요소가 추가되거나 삭제될 수 있다.
제2 PWM 카운팅 신호 생성부(210)는 PWM 동기 신호를 상향 카운팅하는 상향 카운터를 포함할 수 있다. 또한, 제2 PWM 카운팅 신호 생성부(210)는 상향 카운터가 카운팅 한 값이 기준치(212) 이상이면, PWM 동기 신호를 하향 카운팅하는 하향 카운터를 포함할 수 있다. 상술한 상향 카운터 및 하향 카운터를 이용하여, 제2 PWM 카운팅 신호 생성부(210)는 제2 PWM 카운팅 신호를 생성할 수 있다.
제2 PWM 카운팅 신호 생성부(210)와 관련된 몇몇 실시예에서, 제2 PWM 카운팅 신호와 기준치(112)를 비교하는 제2 비교부(211)에 기초하여, 상향 카운터에서 하향 카운터로 전환하는 동작이 수행될 수 있다. 예를 들어, 도 4에 도시된 것처럼 비교기(Cpomparator)에 의해 제2 비교부(211)가 구현될 수 있다.
제2 인터럽트 신호 생성부(220)는 제2 PWM 카운팅 신호 생성부(210)가 생성한 제2 PWM 카운팅 신호의 제로(Zero) 점을 검출하여, 제3 인터럽트 신호를 생성할 수 있다. 또한, 제2 인터럽트 신호 생성부(220)는 제2 PWM 카운팅 신호 생성부(210)가 생성한 제2 PWM 카운팅 신호의 피리어드(Period) 점을 검출하여, 제4 인터럽트 신호를 생성할 수 있다.
슬레이브 출력 위상 검출부(230)는 제2 인터럽트 신호 생성부(220)가 생성한 인터럽트 신호에 기초하여, 슬레이브 장치의 출력의 위상을 검출할 수 있다. 여기서, 슬레이브 출력 위상 검출부(230)는 제2 인터럽트 신호 생성부(220)가 생성한 제3 인터럽트 신호에 대응한 제어 구간에서 슬레이브 장치(200)의 출력의 위상이 기준 각도이면, 제3 신호를 생성할 수 있다. 또한, 슬레이브 출력 위상 검출부(230)는 제2 인터럽트 신호 생성부(220)가 생성한 제4 인터럽트 신호에 대응한 제어 구간에서 슬레이브 장치(200)의 출력의 위상이 기준 각도이면, 제4 신호를 생성할 수 있다. 이때, 기준 각도는 슬레이브 장치(200)의 출력의 위상이 0이되는 각도를 의미할 수도 있다.
슬레이브 출력 보상부(250)는 마스터 출력 위상 검출부(130)가 전송한 신호와 슬레이브 출력 위상 검출부(230)가 생성한 신호의 차이에 기초하여, 슬레이브 장치의 출력의 위상을 보상할 수 있다. 보다 구체적으로, 슬레이브 출력 보상부(250)는 마스터 출력 위상 검출부(130)가 전송한 신호가 제로 점에 대응되는 제1 신호이면, 슬레이브 출력 위상 검출부(230)가 생성한 제로 점에 대응되는 제3 신호와 제1 신호의 위상 차이에 기초하여, 슬레이브 장치(200)의 출력을 보상할 수 있다. 또한, 슬레이브 출력 보상부(250)는 마스터 출력 위상 검출부(130)가 전송한 신호가 피리어드 점에 대응되는 제2 신호이면, 슬레이브 출력 위상 검출부(230)가 생성한 피리어드 점에 대응되는 제4 신호와 제2 신호의 위상 차이에 기초하여, 슬레이브 장치(200)의 출력을 보상할 수 있다.
슬레이브 출력 보상부(250)와 관련된 몇몇 실시예에서, 제2 인터럽트 신호 생성부(220)가 슬레이브 장치(200)의 출력의 주기당 생성한 인터럽트 신호의 개수에 기초하여, 슬레이브 장치(200)의 출력의 위상이 점진적으로 보상될 수 있다. 즉, 샘플링 수에 기초하여, 슬레이브 장치(200)의 출력의 위상이 점진적으로 보상될 수 있다. 예를 들어, 마스터 장치(100)와 슬레이브 장치(200)의 위상 편차를 샘플링 수로 나눈 값을 슬레이브 장치(200)의 출력에 점진적으로 반영함으로써, 슬레이브 장치(200)의 출력의 위상이 점진적으로 보상될 수 있다. 본 실시예에 따르면, 마스터 장치(100)와 슬레이브 장치(200)의 위상 편차가 급격히 슬레이브 장치(200)에 반영되는 것을 방지할 수 있다.
상술한 슬레이브 장치(100)의 출력의 보상에 대한 보다 구체적인 설명을 위해 도 9를 참조하여 설명하기로 한다. 도 9의 (a)는 마스터 장치(100)의 제1 인터럽트 신호 생성부(120)가 생성한 인터럽트 신호를 도시한다. 도 9의 (b)는 도 9의 (a)에 도시된 인터럽트 신호에 대응되는 제어 구간에 마스터 장치(100)의 출력의 위상이 기준 각도인 구간이 없을 경우, 슬레이브 장치(200)에 전송되는 PWM 동기 신호를 도시한다. 도 9의 (c)는 도 9의 (a)에 도시된 인터럽트 신호 중 제1 인터럽트 신호에 대응하는 제어 구간(i.e. 제로 점에 대응하는 제어 구간)에 기준 각도의 마스터 장치(100)의 출력의 위상이 검출된 경우, 슬레이브 장치(200)에 전송되는 PWM 동기 신호를 도시한다. 도 9의 (d)는 도 9의 (a)에 도시된 인터럽트 신호 중 제2 인터럽트 신호에 대응하는 제어 구간(i.e. 피리어드 점에 대응하는 제어 구간)에 기준 각도의 마스터 장치(100)의 출력의 위상이 검출된 경우, 슬레이브 장치(200)에 전송되는 PWM 동기 신호를 도시한다.
도 9의 (c) 및 도 9의 (d)를 참조하면, 슬레이브 장치(200)에 전송되는 PWM 동기 신호의 일부 구간을 래치(latch)함으로써, 마스터 장치(100)의 위상이 특정 각도인 시점에 관한 정보를 슬레이브 장치(200)에 전송할 수 있다. 이때, PWM 동기 신호의 래치가 제로 점에 대응하는 제어 구간에 의한 것인지 또는 피리어드 점에 대응하는 제어 구간에 의한 것인지에 관한 정보는 마스터 장치(100)의 마스터 출력 위상 검출부(130)가 슬레이브 장치(200)에 전송한 신호에 기초하여 구별될 수 있다. 즉, 마스터 장치(100)로부터 전송된 제1 신호 및 제2 신호 중 어느 하나와 PWM 동기 신호에 기초하여, 마스터 장치(100)의 출력의 위상이 특정 각도인 시점에 관한 정보를 확인할 수 있다. 마찬가지로, 슬레이브 장치(200)는 슬레이브 위상 검출부(230)가 슬레이브 장치(200)의 출력의 위상이 기준 각도인 시점에 관한 정보를 검출할 수 있다. 이에 따라, 슬레이브 출력 보상부(250)는 마스터 장치(100) 및 슬레이브 장치(200)의 출력의 위상 차이에 기초하여, 슬레이브 장치(200)의 출력을 보상할 수 있다.
도 5를 참조하면, 마스터 장치(100)의 PWM 동기 신호(10a)와 슬레이브 장치(200)의 PWM 동기 신호(10b)가 동일한 기준 점(30)에 동기화된 것을 확인할 수 있다. 마스터 장치(100)의 PWM 동기 신호 전송부(140)에 의하여, 슬레이브 장치(200)에 PWM 동기 신호가 전송됨으로써, 각각의 장치의 PWM 동기 신호가 동일한 기준 점(30)에 동기화될 수 있다. 또한, 도 6을 참조하면, 마스터 장치(100)의 출력(20a) 및 슬레이브 장치(200)의 출력(20b)도 동일한 기준 점(30)에 동기화된 것을 확인할 수 있다.
지금까지 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 무정전 전원 장치를 설명하였다. 본 실시예에 따르면, 무정전 전원 장치에 포함된 슬레이브 장치의 개수에 관계없이 각 장치의 출력의 위상이 마스터 장치의 출력의 위상에 동기화될 수 있다. 각 장치의 출력의 위상이 마스터 장치의 출력의 위상에 동기화됨으로써, 무정전 전원 장치에 포함된 각 장치 사이에 발생할 수 있는 순환 전류가 제거될 수 있다. 별도의 하드웨어 장치 추가 없이 적은 비용으로 병렬 구조를 갖는 무정전 전원 장치에서 발생될 수 있는 순환 전류를 제거할 수 있다.
본 발명의 일 실시예에 따른 무정전 전원 장치는, 마스터 장치의 고장이 발생하면, 미리 결정된 우선 순위에 기초하여 복수의 슬레이브 장치 중 최우선 순위를 갖는 최우선 슬레이브 장치가 마스터 장치를 대체하여 동작할 수 있다. 여기서, 최우선 슬레이브 장치의 슬레이브 출력 위상 검출부는 복수의 슬레이브 장치 중 최우선 슬레이브 장치를 제외한 다른 슬레이브 장치에 제3 신호 및 제4 신호를 전송함으로써, 마스터 장치의 역할을 대신할 수 있다. 즉, 최우선 슬레이브 장치의 출력을 기준으로, 다른 슬레이브 장치의 출력이 동기화될 수 있다. 본 실시예에 따르면, 마스터 장치의 고장이 발생된 경우라도, 미리 결정된 우선 순위에 따라 병렬 구조를 갖는 무정전 전원 장치가 동작할 수 있다.
최우선 슬레이브 장치를 결정하는 우선 순위와 관련된 몇몇 실시예에서, 우선 순위는 마스터 장치와 지리적 위치가 가까울수록 높을 수 있다. 이 경우, 마스터 장치와 가장 가까이 위치한 슬레이브 장치가 최우선 슬레이브 장치로 될 수 있다.
우선 순위와 관련된 다른 몇몇 실시예에서, 우선 순위는 복수의 슬레이브 장치 각각에 미리 지정된 ID 번호가 낮을수록 높게 결정된 것일 수 있다. 이 경우, 마스터 장치의 고장이 발생된 경우라도, 미리 결정된 순서에 따라 복수의 슬레이브 장치 중 어느 하나가 마스터 장치를 대체할 수 있다.
본 발명의 일 실시예에 따른 무정전 전원 장치의 마스터 장치는, 마스터 장치의 출력을 슬레이브 장치에 직접 전송하는 마스터 출력 전송부를 더 포함할 수 있다. 여기서, 슬레이브 장치는 마스터 출력 전송부가 직접 전송한 마스터 장치의 출력과 슬레이브 장치의 출력의 차이를 산출하는 출력 비교부를 더 포함할 수 있고, 슬레이브 장치의 슬레이브 출력 보상부는 출력 비교부가 산출한 출력의 차이에 기초하여, 슬레이브 장치의 출력을 보상할 수 있다. 종래의 평균 전류 제어 방식과 달리, 본 실시예에 따르면 마스터 장치가 직접 마스터 장치의 출력을 전송하고 슬레이브 장치에서 출력의 차이를 비교하여 보상함으로써, 슬레이브 장치의 개수가 증가할수록 취합해야 할 데이터의 양이 증가하여 발생하는 속도 저하의 문제가 해소될 수 있다. 따라서, 산업 현장에서 요구되는 최대의 개수의 슬레이브 장치를 포함하여 무정전 전원 장치의 병렬 운전이 가능해질 수 있다.
한편, 지금까지 설명된 본 발명의 일 실시예에 따른 무정전 전원 장치의 각 구성 요소는 소프트웨어(Software) 또는, FPGA(Field Programmable Gate Array)나 ASIC(Application-Specific Integrated Circuit)과 같은 하드웨어(Hardware)를 의미할 수 있다. 그렇지만, 구성 요소들은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니며, 어드레싱(Addressing)할 수 있는 저장 매체에 있도록 구성될 수도 있고, 하나 또는 그 이상의 프로세서들을 실행시키도록 구성될 수도 있다. 구성 요소들 안에서 제공되는 기능은 더 세분화된 구성 요소에 의하여 구현될 수 있으며, 복수의 구성 요소들을 합하여 특정한 기능을 수행하는 하나의 구성 요소로 구현될 수도 있다.
지금까지 도 1 내지 도 9를 참조하여 본 발명의 다양한 실시예들 및 그 실시예들에 따른 효과들을 언급하였다. 본 발명의 기술적 사상에 따른 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 명세서의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이상에서, 본 발명의 실시예를 구성하는 모든 구성 요소들이 하나로 결합되거나 결합되어 동작하는 것으로 설명되었다고 해서, 본 발명의 기술적 사상이 반드시 이러한 실시예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성 요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (5)

  1. 복수의 슬레이브 장치 및 마스터 장치를 포함하는 병렬 구조를 갖는 무정전 전원 장치에 있어서,
    상기 마스터 장치는,
    PWM(Pulse Width Modulation) 동기 신호를 상향 카운팅하는 상향 카운터 및 상기 상향 카운터가 카운팅한 값이 기준치 이상이면, 상기 PWM 동기 신호를 하향 카운팅하는 하향 카운터를 이용하여, 제1 PWM 카운팅 신호를 생성하는 제1 PWM 카운팅 신호 생성부;
    상기 생성된 제1 PWM 카운팅 신호의 제로(Zero) 점을 검출하여 제1 인터럽트 신호를 생성하고, 상기 생성된 제1 PWM 카운팅 신호의 피리어드(Period) 점을 검출하여 제2 인터럽트 신호를 생성하는 제1 인터럽트 신호 생성부;
    상기 제1 인터럽트 신호 생성부가 생성하는 인터럽트 신호에 기초하여, 상기 마스터 장치의 출력의 위상을 검출하되, 상기 제1 인터럽트 신호에 대응한 제어 구간에서 상기 위상이 기준 각도이면, 상기 복수의 슬레이브 장치 각각에 제1 신호를 전송하고, 상기 제2 인터럽트 신호에 대응한 제어 구간에서 상기 위상이 기준 각도이면, 상기 복수의 슬레이브 장치 각각에 제2 신호를 전송하는 마스터 출력 위상 검출부; 및
    상기 PWM 동기 신호를 상기 복수의 슬레이브 장치 각각에 전송하는 PWM 동기 신호 전송부를 포함하고,
    상기 복수의 슬레이브 장치 각각은,
    상기 PWM 동기 신호 전송부가 전송한 PWM 동기 신호를 상향 카운팅하는 상향 카운터 및 상기 상향 카운터가 카운팅한 값이 기준치 이상이면, 상기 PWM 동기 신호 전송부가 전송한 PWM 동기 신호를 하향 카운팅하는 하향 카운터를 이용하여, 제2 PWM 카운팅 신호를 생성하는 제2 PWM 카운팅 신호 생성부;
    상기 생성된 제2 PWM 카운팅 신호의 제로 점을 검출하여 제3 인터럽트 신호를 생성하고, 상기 생성된 제2 PWM 카운팅 신호의 피리어드 점을 검출하여 제4 인터럽트 신호를 생성하는 제2 인터럽트 신호 생성부;
    상기 제2 인터럽트 신호 생성부가 생성하는 인터럽트 신호에 기초하여, 슬레이브 장치의 출력의 위상을 검출하되, 상기 제3 인터럽트 신호에 대응한 제어 구간에서 상기 슬레이브 장치의 위상이 기준 각도이면, 제3 신호를 생성하고, 상기 제4 인터럽트 신호에 대응한 제어 구간에서 상기 슬레이브 장치의 위상이 기준 각도이면, 제4 신호를 생성하는 슬레이브 출력 위상 검출부;
    상기 마스터 출력 위상 검출부가 전송한 신호와 상기 슬레이브 출력 위상 검출부가 생성한 신호의 차이에 기초하여, 상기 슬레이브 장치의 출력의 위상을 보상하되, 상기 마스터 출력 위상 검출부가 전송한 신호가 상기 제1 신호이면, 상기 슬레이브 출력 위상 검출부가 검출한 상기 제3 신호와 상기 제1 신호의 위상 차이에 기초하여, 상기 슬레이브 장치의 출력을 보상하고, 상기 마스터 출력 위상 검출부가 전송한 신호가 상기 제2 신호이면, 상기 슬레이브 출력 위상 검출부가 검출한 상기 제4 신호와 상기 제2 신호의 위상 차이에 기초하여, 상기 슬레이브 장치의 출력의 위상을 보상하는 슬레이브 출력 보상부를 포함하되,
    상기 슬레이브 출력 보상부는,
    상기 제2 인터럽트 신호 생성부가 상기 슬레이브 장치의 출력의 주기당 생성한 인터럽트 신호의 개수에 기초하여, 상기 슬레이브 장치의 출력의 위상을 점진적으로 보상하는 것이고,
    상기 마스터 장치의 고장이 발생하면, 미리 결정된 우선 순위에 기초하여 복수의 슬레이브 장치 중 최우선 순위를 갖는 최우선 슬레이브 장치가 마스터 장치를 대체하여 동작하고,
    상기 최우선 슬레이브 장치의 슬레이브 출력 위상 검출부는,
    상기 제3 신호 및 상기 제4 신호를 상기 복수의 슬레이브 장치 중 상기 최우선 슬레이브 장치를 제외한 다른 슬레이브 장치에 전송하는,
    무정전 전원 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 우선 순위는 상기 마스터 장치와 상기 복수의 슬레이브 장치 각각의 지리적 위치가 가까울수록 높게 결정된 것인,
    무정전 전원 장치.
  4. 제1 항에 있어서,
    상기 우선 순위는 상기 복수의 슬레이브 장치 각각에 미리 지정된 ID 번호가 낮을수록 높게 결정된 것인,
    무정전 전원 장치.
  5. 제1 항에 있어서,
    상기 마스터 장치는,
    상기 마스터 장치의 출력을 상기 복수의 슬레이브 장치 각각에 직접 전송하는 마스터 출력 전송부를 더 포함하고,
    상기 복수의 슬레이브 장치 각각은,
    상기 마스터 출력 전송부가 직접 전송한 상기 마스터 장치의 출력과 슬레이브 장치의 출력의 차이를 산출하는 출력 비교부를 더 포함하고,
    상기 슬레이브 출력 보상부는,
    상기 출력 비교부가 산출한 출력의 차이에 기초하여, 상기 슬레이브 장치의 출력을 보상하는 것인,
    무정전 전원 장치.
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