KR102301633B1 - 이중화 구조를 갖는 통신 단말장치 및 그의 신호 중첩 방지 방법 - Google Patents
이중화 구조를 갖는 통신 단말장치 및 그의 신호 중첩 방지 방법 Download PDFInfo
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Abstract
Description
도 2는 본 발명의 제1실시예에 따른 이중화 구조를 갖는 통신 단말장치의 구성도.
도 3은 본 발명의 제1실시예에 따른 이중화 구조를 갖는 통신 단말장치에서 통신신호의 중첩을 방지하는 방법을 도시한 순서도.
도 4는 이중화된 메인보드간 상태신호 전송을 나타낸 파형도.
도 5는 중재부를 구비한 본 발명의 제2실시예에 따른 이중화 구조를 갖는 통신 단말장치의 구성도.
도 6은 본 발명의 제2실시예에 따른 이중화 구조를 갖는 통신 단말장치의 동작을 나타낸 순서도.
도 7은 이중화 구조를 갖는 통신 단말장치가 동작될 때 상태신호와 중재신호의 신호 레벨을 나타낸 논리표.
50 : 통신보드 60 : 중재부
CS1~CS4 : 칩 선택신호 c1, c2 : 중재신호
Claims (12)
- 이중화된 제1, 제2메인보드를 갖는 통신 단말장치에 있어서,
서로의 상태를 통지할 수 있는 전달 경로가 형성된 제1, 제2메인보드;
상기 제1, 제2메인보드에 각각 연결되어 제1, 제2메인보드로부터 채널 선택값을 입력받아 채널선택신호를 출력하는 제1, 제2다중화기; 및
상기 제1, 제2다중화기에서 출력된 채널선택신호에 따라 채널을 할당하여 외부의 배전 자동화 계통기기와 통신을 수행하는 통신 보드;를 포함하며,
상기 제1, 제2메인보드는
각각, 상기 전달 경로를 통해 입력되는 다른 메인보드의 상태 신호를 통해 상기 다른 메인보드가 대기 상태인지 동작 상태인지 여부를 식별하고,
식별된 다른 메인보드의 상태에 근거하여 채널 선택값의 출력이 가능한지 여부를 각각 판단 및, 각 메인 보드의 판단 결과에 따라 어느 하나의 메인 보드가 연결된 다중화기로 채널 선택값을 출력하도록 형성되는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제1항에 있어서, 상기 제1, 제2메인보드는
상대 보드의 상태 신호를 확인하기 위한 서로 다른 타임아웃 시간을 갖는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제1항에 있어서, 상기 제1, 제2메인보드는
각각 메인 및 보조 컨트롤러이며, 상기 배전 자동화 계통기기는 차단기, 개폐기 및 계전기를 포함하는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제1항에 있어서, 상기 전달 경로는
제1메인 보드의 입력핀과 제2메인보드의 출력핀이 연결되어 형성된 제1전달경로와 와 제1메인 보드의 출력핀과 제2메인보드의 입력핀이 연결되어 형성된 제2전달경로로 구성되는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제1항에 있어서, 상기 제1, 제2메인보드는
제1전달경로를 통해 입력된 상태 신호를 근거로 상대 보드가 대기상태임이 인지되면 데이터 전송을 위한 통신을 개시하고, 제2전달경로를 통해 통신을 개시함을 통지하는 상태신호를 상대 보드로 전송하며,
상기 제1, 제2전달경로를 통해 전송되는 상태신호는 서로 다른 논리레벨을 갖는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제1항에 있어서, 상기 제1, 제2메인보드는
메인 및 보조 컨트롤러로서, 상대 보드의 상태 신호를 확인하기 위한 서로 다른 타임아웃 시간을 갖으며, 상기 배전 자동화 계통기기는 차단기, 개폐기 및 계전기를 포함하는 것을 이중화 구조를 갖는 통신 단말장치. - 삭제
- 제5항에 있어서, 상기 전달 경로를 통해 전송되는 상태신호를 논리 연산하여 제1, 제2메인보드의 동작을 중재하는 중재부;를 더 포함하는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치.
- 제8항에 있어서, 상기 중재부는
상기 제1, 제2전달경로를 통해 전달되는 상태 신호를 연산하여 제1메인보드의 제어핀으로 제1중재신호를 출력하는 앤드게이트; 및
상기 제1, 제2전달경로로 전달되는 상태 신호를 연산하여 제2메인보드의 제어핀으로 제2중재신호를 출력하는 낸드게이트로 구성되며,
상기 제1, 제2중재신호는 서로 다른 논리 레벨을 갖는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제8항에 있어서, 상기 중재부는
상기 제1, 제2전달경로를 통해 전달되는 상태신호를 연산하여 제1메인보드의 제어핀으로 제1중재신호를 출력하는 앤드게이트; 및
상기 앤드게이트의 출력을 반전시켜 제2메인보드의 제어핀으로 제2중재신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제9항에 있어서, 상기 제1, 제2메인보드는
상기 제1전달경로를 통해 수신되는 상태 신호를 근거로 상대 보드가 대기 상태임을 인지한 경우에는 중재신호에 관계없이 데이터 전송을 위한 통신을 개시하고, 상기 제2전달경로를 통해 통신을 개시함을 통지하는 상태 신호를 상대 보드로 전송하며,
상기 제1, 제2전달경로로 출력되는 상태 신호는 서로 다른 논리레벨을 갖는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치. - 제11항에 있어서, 상기 제1, 제2메인보드는
상기 제1, 제2전달경로를 통해 전달된 상태 신호를 근거로 자신과 상대 보드가 모두 데이터 전송을 위한 통신을 시도하려고 함을 인지한 경우 중재부에서 출력된 제1, 제2중재신호에 따라 데이터 전송을 위한 통신을 개시하며,
상기 제1메인보드는 중재부에서 출력된 제1중재신호에 의해 동작 상태가 되고, 제2메인보드는 중재부에서 출력된 제2중재신호에 따라 대기 상태가 되는 것을 특징으로 하는 이중화 구조를 갖는 통신 단말장치.
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