KR102295882B1 - Semiconductor Device having Deep Trench Structure and Method Thereof - Google Patents

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Abstract

본 발명은 반도체 기판에 깊은 트렌치 절연막을 형성하는 방법에 대한 것으로, 층간 절연막을 이용하여 깊은 트렌치 절연막을 형성하면서 발생한 그루브(groove)를 잘 제거하기 위한 방법에 관한 것이다. 그루브가 형성된 층간 절연막을 에치-백 공정 및 CMP 공정을 통해 균일한 두께를 갖는 층간 절연막을 얻을 수 있다. 그래서 후속에 진행되는 컨택 불량을 방지할 수 있다. The present invention relates to a method for forming a deep trench insulating film on a semiconductor substrate, and to a method for well removing a groove generated while forming a deep trench insulating film using an interlayer insulating film. An interlayer insulating film having a uniform thickness may be obtained through the etch-back process and the CMP process of the grooved interlayer insulating film. Therefore, it is possible to prevent a contact defect that proceeds later.

Description

깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법{Semiconductor Device having Deep Trench Structure and Method Thereof}TECHNICAL FIELD [0002] Semiconductor device having Deep Trench Structure and Method Thereof

본 발명은 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 기판에 형성된 깊은 트렌치 구조를 층간 절연막을 이용하여 갭-필하는 공정에서 발생한 그루브 또는 홈을 에치백 및 CMP 공정에 의해 제거함으로써, 균일한 층간 절연막 두께를 얻을 수 있는 반도체 소자 및 그 제조방법에 관한 것이다. The present invention relates to a semiconductor device having a deep trench structure and a method for manufacturing the same, and more particularly, to a groove or groove generated in a process of gap-filling a deep trench structure formed on a semiconductor substrate by using an interlayer insulating film by etching back and CMP. It relates to a semiconductor device capable of obtaining a uniform interlayer insulating film thickness by removing it through a process, and a method for manufacturing the same.

칩 내에 존재하는 여러 반도체 소자 간의 분리를 위해 얕은 트렌치 분리막(shallow trench isolation, 이하 STI)구조와 더불어, 깊은 트렌치 분리막(deep trench isolation, 이하 DTI) 구조가 있다. STI 구조보다 DTI 구조로 할 경우 인접하는 소자 간의 전류 누출과 과전류로 인한 래치업(latch up) 현상을 막을 수 있다. 그래서 칩 크기 감소와 소자 성능 개선에 적합한 특성을 제공할 수 있어 DTI 구조를 많이 사용하고 있다.For isolation between various semiconductor devices existing in a chip, there is a shallow trench isolation (STI) structure and a deep trench isolation (DTI) structure. If the DTI structure is used rather than the STI structure, current leakage between adjacent devices and a latch-up phenomenon due to overcurrent can be prevented. Therefore, the DTI structure is widely used because it can provide characteristics suitable for chip size reduction and device performance improvement.

그런데 DTI 구조는 절연막을 채우는 것이 어렵다. 그 깊이가 10-20um 로 매우 깊기 때문이다. 이를 위해 절연막을 여러 번에 걸쳐 증착하는 방법을 사용한다. 그렇게 할 경우, 갭-필 후에 절연막의 표면의 굴곡이 심해지는 경향이 있다. 즉, 기판 표면을 기준으로, DTI 구조 위에 있는 절연막의 두께가 DTI 구조가 없는 영역에 적층된 절연막의 두께보다 상당히 낮은 현상이 나타난다. 일종의 디싱(dishing) 현상이 매우 심하게 나타난다. 다른 말로 절연막 표면에 그루브(groove)가 형성되어 있다고 볼 수 있다. 이는 DTI 구조에 절연막을 채우면서 나타나는 현상이다. However, in the DTI structure, it is difficult to fill the insulating film. This is because the depth is very deep at 10-20um. For this purpose, a method of depositing an insulating film several times is used. In such a case, the curvature of the surface of the insulating film tends to become severe after gap-filling. That is, based on the substrate surface, the thickness of the insulating film on the DTI structure is significantly lower than the thickness of the insulating film stacked on the region without the DTI structure. A kind of dishing phenomenon is very severe. In other words, it can be seen that a groove is formed on the surface of the insulating film. This is a phenomenon that occurs when the insulating film is filled in the DTI structure.

그것을 보완하기 위해 매우 두꺼운 절연막을 추가로 증착하는 것이 바람직하다. 그렇게 할 경우, 평탄화 공정(Chemical mechanical polishing, CMP)에 의해 제거되어야 하는 절연막의 두께가 매우 증가하게 된다. 그렇게 되면 웨이퍼 상에서 두께 불균일도가 상승한다. 두께 불균일도가 증가하면 컨택 홀을 형성할 때 문제가 발생할 수 있다. 즉, 웨이퍼를 중앙과 에지 영역을 나누어 보았을 때, 에지(edge) 영역에 남아 있는 절연막 두께가 중앙 영역에 남아 있는 절연막 두께보다 상대적으로 클 수 있다. To compensate for this, it is desirable to additionally deposit a very thick insulating film. In this case, the thickness of the insulating layer to be removed by a planarization process (chemical mechanical polishing, CMP) is greatly increased. This increases the thickness non-uniformity on the wafer. If the thickness non-uniformity increases, a problem may occur when forming a contact hole. That is, when the wafer is divided into a center region and an edge region, the thickness of the insulating film remaining in the edge region may be relatively larger than the thickness of the insulating film remaining in the central region.

목표로 하는 두께보다 상당한 두께가 웨이퍼 에지에 남을 수 있다. 그렇게 되면 웨이퍼의 중앙영역은 정상적인 컨택 식각 공정이 진행되어서, 기판 표면이 정상적으로 노출된다. A considerable thickness than the target thickness may remain at the wafer edge. Then, a normal contact etching process is performed in the central region of the wafer, so that the surface of the substrate is normally exposed.

하지만, 에지 영역으로 갈수록 컨택 식각에 의해 절연막이 모두 식각되지 않게 된다. 그러한 것을 컨택 오픈 불량이라고 한다. 컨택 오픈 불량이 생기면 금속 배선과 기판 사이에 컨택이 형성이 되지 않게 되고, 그에 따라 소자가 작동할 수 없게 된다. However, the insulating layer is not completely etched by the contact etching toward the edge region. Such a case is called a contact open defect. When a contact open defect occurs, a contact is not formed between the metal wiring and the substrate, and accordingly, the device cannot operate.

본 발명은 반도체 기판에 깊은 트렌치 절연막을 형성하는 방법에 대한 것으로, 깊은 트렌치 절연막을 형성하면서 발생한 그루브(groove)를 잘 제거하기 위한 방법에 관한 것이다. 그루브가 형성된 층간 절연막을 에치-백 공정 및 CMP 공정을 통해 균일한 두께를 갖는 층간 절연막을 얻을 수 있는 방법이다. 그래서 후속에 진행되는 컨택 불량을 방지할 수 있다. The present invention relates to a method for forming a deep trench insulating film on a semiconductor substrate, and to a method for well removing a groove generated while forming a deep trench insulating film. This is a method for obtaining an interlayer insulating film having a uniform thickness through an etch-back process and a CMP process for the grooved interlayer insulating film. Therefore, it is possible to prevent a contact defect that proceeds later.

따라서 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 깊은 트렌치 절연막을 형성하면서 발생한 그루브(groove)를 잘 제거하기 위한 반도체 소자의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to solve the above problems, and to provide a method of manufacturing a semiconductor device for well removing a groove generated while forming a deep trench insulating layer.

본 발명의 다른 목적은 그루브가 형성된 층간 절연막을 에치-백 공정 및 CMP공정을 통해 균일한 두께를 갖는 층간 절연막을 얻을 수 있는 방법을 제공하는 것이다.Another object of the present invention is to provide a method for obtaining an interlayer insulating film having a uniform thickness through an etch-back process and a CMP process for the grooved interlayer insulating film.

본 발명의 또 다른 목적은 금속 배선과 기판 사이에 컨택 불량이 발생하지 않는 반도체 소자의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a semiconductor device in which a contact defect does not occur between a metal wiring and a substrate.

이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성된 얕은 트렌치 절연막; 상기 기판 상에 형성된 제1 게이트 전극; 상기 제1 게이트 전극 옆에 형성된 제1 소스 영역 및 제1 드레인 영역; 상기 제1 게이트 전극, 제1 소스 영역, 제1 드레인 영역 및 얕은 트렌치 절연막 상에 형성된 식각 정지막; 상기 식각 정지막 상에 형성되고 상기 제1 게이트 전극 상에 형성되는 하드 마스크 층; 상기 얕은 트렌치 절연막과 중첩되어 형성되고, 상기 식각 정지막과 상기 하드 마스크 층을 관통하여 형성된 깊은 트렌치; 상기 깊은 트렌치 안에 형성된 측벽 절연막; 상기 측벽 절연막 상에 형성된 갭필 절연막; 상기 식각 정지막과 상기 하드 마스크 층을 관통하는 컨택 플러그; 및 상기 컨택 플러그와 접촉하여 형성되는 금속 배선을 포함하고, 상기 식각 정지막과 상기 하드 마스크 층은 상기 제1 게이트 전극 상에 남아 있는 반도체 소자를 제공한다. The present invention for achieving the above object, a shallow trench insulating film formed on a substrate; a first gate electrode formed on the substrate; a first source region and a first drain region formed next to the first gate electrode; an etch stop layer formed on the first gate electrode, the first source region, the first drain region, and the shallow trench insulating layer; a hard mask layer formed on the etch stop layer and formed on the first gate electrode; a deep trench formed to overlap the shallow trench insulating layer and formed through the etch stop layer and the hard mask layer; a sidewall insulating film formed in the deep trench; a gap-fill insulating layer formed on the sidewall insulating layer; a contact plug passing through the etch stop layer and the hard mask layer; and a metal wiring formed in contact with the contact plug, wherein the etch stop layer and the hard mask layer remain on the first gate electrode.

상기 갭필 절연막 상에 형성된 층간 절연막을 포함하고, 상기 층간 절연막의 표면은 평탄화된 절연막이다.and an interlayer insulating layer formed on the gap-fill insulating layer, wherein a surface of the interlayer insulating layer is a planarized insulating layer.

상기 얕은 트렌치 절연막과 상기 식각 정지막이 서로 접촉하고 있다.The shallow trench insulating layer and the etch stop layer are in contact with each other.

상기 기판에 드리프트 영역, 바디 영역을 더 포함하고, 상기 소스 영역은 상기 바디 영역에 형성되고, 상기 드레인 영역은 상기 드리프트 영역에 형성된다.The substrate further includes a drift region and a body region, wherein the source region is formed in the body region, and the drain region is formed in the drift region.

상기 기판에 웰 영역; 상기 웰 영역 상에 형성된 제2 게이트 전극, 제2 소스 영역, 제2 드레인 영역;을 더 포함하고, 상기 제2 게이트 전극 아래에서 상기 웰 영역의 깊이는 상기 제2 소스 및 드레인 영역 아래보다 더 얕은 깊이를 갖는다.a well region in the substrate; a second gate electrode, a second source region, and a second drain region formed on the well region, wherein a depth of the well region under the second gate electrode is shallower than that under the second source and drain regions have depth

상기 하드 마스크 층은 PECVD 산화막이다.The hard mask layer is a PECVD oxide film.

상기 기판에 형성된 제1 도전형의 제1 buried layer; 및 상기 제1 buried layer 상에 형성된 제2 도전형의 제2 buried layer를 더 포함한다.a first buried layer of a first conductivity type formed on the substrate; and a second buried layer of a second conductivity type formed on the first buried layer.

이상과 같은 본 발명의 반도체 소자의 제조방법에 따르면, 깊은 트렌치 절연막을 형성하면서 발생한 그루브를 에치-백 공정 및 CMP 공정을 통해 균일한 두께를 갖는 층간 절연막을 얻을 수 있다. 그래서 후속에 진행되는 컨택 오픈 불량을 막을 수 있다. 또한 수율 향상을 기대할 수 있다.According to the method of manufacturing a semiconductor device of the present invention as described above, an interlayer insulating layer having a uniform thickness can be obtained through an etch-back process and a CMP process for grooves generated while forming a deep trench insulating layer. Therefore, it is possible to prevent a contact open defect that is followed. In addition, an improvement in yield can be expected.

본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조공정을 보인 공정도로서,
도 1은 실리콘 기판에 1차 배리드 층을 형성하는 공정 단면도
도 2는 에피층에 드리프트 영역 및 2차 배리드 층을 형성하는 공정 단면도
도 3은 실리콘 기판상에 고전압 소자 및 저전압 소자를 형성하는 공정 단면도
도 4는 실리콘 기판 전면에 ESL 및 제1 층간 절연막(하드 마스크층)을 형성하는 공정 단면도
도 5는 제1 층간 절연막에 제1 포토 레지스터 패턴을 형성하는 공정 단면도
도 6은 하드 마스크 층 및 ESL을 식각하는 공정 단면도
도 7은 제1 포토 레지스터 패턴을 제거하는 공정 단면도
도 8은 실리콘 기판에 DTI를 형성하는 공정 단면도
도 9는 깊은 트렌치 절연막을 형성하기 위해 측벽 절연막을 증착한 후의 공정 단면도
도 10은 갭-필 공정후의 공정 단면도
도 11은 제2 층간 절연막 상에 제2 포토 레지스터 패턴을 형성하는 공정 단면도
도 12는 제2 층간 절연막을 에치백하는 공정 단면도
도 13은 제2 포토 레지스터 패턴을 제거하는 공정 단면도
도 14는 제2 층간 절연막을 CMP하는 공정 단면도
도 15는 제3 층간 절연막을 증착하는 공정 단면도As a process diagram showing a manufacturing process of a semiconductor device according to a preferred embodiment of the present invention,
1 is a cross-sectional view of a process for forming a primary buried layer on a silicon substrate;
2 is a cross-sectional view of a process of forming a drift region and a secondary buried layer in an epitaxial layer;
3 is a cross-sectional view of a process for forming a high-voltage device and a low-voltage device on a silicon substrate;
4 is a cross-sectional view of a process of forming an ESL and a first interlayer insulating film (hard mask layer) on the entire surface of a silicon substrate;
5 is a cross-sectional view of a process of forming a first photoresist pattern on a first interlayer insulating film;
6 is a cross-sectional view of a process for etching the hard mask layer and ESL;
7 is a cross-sectional view of a process of removing the first photoresist pattern;
8 is a cross-sectional view of a process for forming a DTI on a silicon substrate.
9 is a cross-sectional view of a process after depositing a sidewall insulating film to form a deep trench insulating film;
10 is a cross-sectional view of the process after the gap-fill process;
11 is a cross-sectional view of a process of forming a second photoresist pattern on a second interlayer insulating film;
12 is a cross-sectional view of a process of etch-backing a second interlayer insulating film;
13 is a cross-sectional view of a process of removing a second photoresist pattern;
14 is a cross-sectional view of a second interlayer insulating film CMP process;
15 is a cross-sectional view of a process for depositing a third interlayer insulating film;

본 발명은 반도체 기판에 층간 절연막을 이용하여 깊은 트렌치 절연막을 형성할 때 발생한 그루브를 에치백 공정 및 CMP 공정에 의해 그루브를 잘 제거함으로써, 균일한 층간 절연막 두께를 유지할 수 있도록 하는 반도체 소자 및 그 제조방법에 관한 것이다. 이와 같은 반도체 소자의 제조방법에 따르면, DTI 구조를 형성하면서 발생하는 층간 절연막의 디싱 현상을 줄일 수 있고, 금속 배선과 기판 사이에 컨택 불량을 방지할 수 있다 The present invention provides a semiconductor device capable of maintaining a uniform interlayer insulating film thickness by removing the groove generated when a deep trench insulating film is formed on a semiconductor substrate by an etch-back process and a CMP process by using an interlayer insulating film on a semiconductor substrate, and manufacturing thereof it's about how According to the manufacturing method of the semiconductor device as described above, it is possible to reduce the dishing phenomenon of the interlayer insulating film that occurs while forming the DTI structure, and it is possible to prevent a contact defect between the metal wiring and the substrate.

이하에서는 이러한 본 발명에 대하여 도면에 도시한 실시 예들에 기초하면서 더욱 상세하게 설명하기로 한다. Hereinafter, the present invention will be described in more detail based on the embodiments shown in the drawings.

도 1을 참조하여 본 발명의 제1 실시 예에 따른 반도체 소자의 제조공정을 살펴본다. 도 1은 P형 또는 N형 실리콘 기판(10)에 N형의 1st buried layer(또는 NBL, 20)를 형성한다. NBL(20)은 고전압 소자를 기판과 전기적으로 분리하기 위해 사용할 수 있다. 또는 주변 소자와 완전히 분리시키기 위해서 DTI 구조와 함께 사용될 수 있다. A manufacturing process of a semiconductor device according to a first embodiment of the present invention will be described with reference to FIG. 1 . 1 shows that an N-type 1st buried layer (or NBL, 20) is formed on a P-type or N-type silicon substrate 10 . The NBL 20 may be used to electrically isolate the high voltage device from the substrate. Alternatively, it can be used with a DTI structure to completely isolate it from peripherals.

그리고 N형 또는 P형의 에피 층(30)을 형성한다. 그리고 에피층 표면에 얕은 트렌치 아이소레이션(shallow trench isolation, 이하 얕은 트렌치 절연막, 40 ~ 70)를 형성한다. Reduced surface field(RESURF) STI(50)는 고전압 소자의 표면 전계를 낮추기 위한 목적으로 사용할 수 있다. 나머지 얕은 트렌치(STI) 절연막(40, 60, 70)은 소자 분리막으로 사용한다. And an N-type or P-type epitaxial layer 30 is formed. Then, shallow trench isolation (hereinafter, shallow trench isolation film, 40 to 70) is formed on the surface of the epitaxial layer. The reduced surface field (RESURF) STI 50 may be used for the purpose of lowering the surface electric field of the high voltage device. The remaining shallow trench (STI) insulating layers 40 , 60 , and 70 are used as device isolation layers.

도 2는 같은 고전압 영역에 마스크 패턴을 사용해서 P형의 2nd buried layer(80)를 에피층(30) 및 1st buried layer(20) 위에 형성한다. 그리고 동일한 마스크 패턴을 이용해서 N형의 drift region (90)을 형성한다. 그리고 P형의 body region(110)을 형성한다. N형의 drift region (90) 및 P형의 body region (110)은 STI 절연막(40 ~ 70)의 깊이보다 깊게 형성되며, 2nd buried layer(80)와 접촉되어 형성된다.Figure 2 is using a mask pattern at the same high voltage domain to form a 2 nd buried layer (80) over the P-type epitaxial layer 30 and the 1 st buried layer (20). Then, an N-type drift region 90 is formed using the same mask pattern. And a P-type body region 110 is formed. The N-type drift region (90) and the P-type body region (110) is formed deeper than the depth of the STI insulation film (40 to 70), it is formed in contact with the 2 nd buried layer (80).

도 3은 기판상에 고전압/저전압 영역에 각각 제1 및 제2 게이트 절연막(201, 203)을 형성한다. 여기서 고전압 소자에 사용되는 제1 게이트 절연막(201)의 두께는 저전압 소자에 사용되는 제2 게이트 절연막(203)의 두께보다 두꺼울 수 있다. 그리고 고전압/저전압 영역에 각각 제1 및 제2 게이트 전극(210, 220)을 형성한다. In FIG. 3 , first and second gate insulating layers 201 and 203 are respectively formed in the high voltage/low voltage region on the substrate. Here, the thickness of the first gate insulating layer 201 used in the high voltage device may be thicker than the thickness of the second gate insulating layer 203 used in the low voltage device. In addition, first and second gate electrodes 210 and 220 are respectively formed in the high voltage/low voltage region.

그리고 게이트 전극 아래에 위치하는 기판에 N형 웰 영역(또는 NW) 또는 P형 웰 영역(또는 PW, 360)을 형성한다. 게이트 전극을 마스크로 이온 주입하여 형성할 수 있다. 반도체 소자를 제작하기 위해 많은 마스크가 소요되는데, 그럴 때마다 제조 비용은 증가한다. 그래서 이와 같이 게이트 전극을 형성한 이후에 NW, PW을 형성할 경우, 마스크 수를 줄일 수 있다. NW, PW 에 사용되는 마스크로 NM, PM, NLDD, PLDD 영역을 형성할 수 있다. 게이트 전극 아래에서 웰 영역의 깊이는 소스 영역 또는 드레인 영역 아래의 웰 영역의 깊이보다 작다. 게이트 전극을 마스크로 이온 주입했기 때문이다. 그리고 스페이서(230)를 게이트 전극 측벽에 각각 형성한다. 그리고 기판상에 제1 픽업 영역(310), 제1 소스 영역(320), 제1 드레인 영역(330), 제2 소스 영역(340), 제2 드레인 영역(350), 실리사이드 층(240 ~ 290)을 형성한다. 이렇게 해서 고전압 소자(100)가 형성된다. 여기서, 실리사이드 층(240 ~ 290)은 TiSi2 또는 CoSi2 또는 NiSi로 형성된다.Then, an N-type well region (or NW) or a P-type well region (or PW, 360) is formed on the substrate positioned under the gate electrode. The gate electrode may be formed by ion implantation as a mask. Many masks are required to fabricate a semiconductor device, and each time it does, the manufacturing cost increases. Therefore, when the NW and PW are formed after the gate electrode is formed in this way, the number of masks can be reduced. NM, PM, NLDD, and PLDD regions may be formed as masks used for NW and PW. The depth of the well region under the gate electrode is less than the depth of the well region under the source region or drain region. This is because the gate electrode was ion-implanted as a mask. Then, spacers 230 are respectively formed on the sidewalls of the gate electrode. And on the substrate, a first pickup region 310 , a first source region 320 , a first drain region 330 , a second source region 340 , a second drain region 350 , and a silicide layer 240 to 290 . ) to form In this way, the high voltage element 100 is formed. Here, the silicide layers 240 to 290 are formed of TiSi2, CoSi2, or NiSi.

고전압 소자(100)로는 nEDMOS, nLDMOS 등의 BCD 소자가 사용될 수 있다. 또한, 40V, 60V, 80V, 100V 등의 고전압을 필요로 하는 소자가 사용될 수 있다. 또한, 동작전압이 1 ~ 5V 등의 저전압 소자 또는 로직 소자(200)가 고전압 소자(100) 옆에 형성될 수 있다.As the high voltage device 100 , a BCD device such as nEDMOS or nLDMOS may be used. In addition, a device requiring a high voltage, such as 40V, 60V, 80V, 100V, may be used. In addition, a low voltage device or logic device 200 having an operating voltage of 1 to 5V may be formed next to the high voltage device 100 .

도 4는 식각 정지층 또는 etch stop layer (ESL, 410)를 기판 전면에 형성한다. 보더리스 컨택(borderless contact)용으로 실리콘질화막(SiN) 또는 실리콘산화질화막(SiON) 물질을 사용해서 증착한다. 게이트 전극, 실리사이드 층, STI 표면에 증착된다. 보더리스 컨택(borderless contact)은 칩 크기가 줄어들면서 필요한 구조이다. 즉, 컨택 홀은 액티브 영역에만 형성되어야 하는데, 피치가 줄어들면서, 액티부 영역 바깥으로 컨택 홀이 형성된다. 액티브 영역 바같 영역은 필드 절연막이 있는 영역이다. 예를 들어 STI 또는 DTI 절연막이 있는 영역이 필드 절연막이 된다. 컨택 홀이 STI 영역에 형성될 경우, 식각 정지막이 부재할 경우, STI 절연막을 깊게 식각할 수 있다. 후속에 형성되는 실리사이드 층이 원하지 않는 영역까지 형성될 가능성이 있다. 그러한 것을 막기 위해 본 발명의 실시 예인 식각정지층(410)이 필요하다. 4 shows an etch stop layer or an etch stop layer (ESL) 410 is formed on the entire surface of the substrate. It is deposited using a silicon nitride (SiN) or silicon oxynitride (SiON) material for a borderless contact. Deposited on the gate electrode, silicide layer, and STI surface. A borderless contact is a necessary structure as the chip size is reduced. That is, the contact hole should be formed only in the active region, and as the pitch decreases, the contact hole is formed outside the active region. A region like the active region is a region with a field insulating film. For example, a region with an STI or DTI insulating film becomes a field insulating film. When the contact hole is formed in the STI region and the etch stop layer is absent, the STI insulating layer may be deeply etched. Subsequent silicide layers are likely to form to unwanted areas. In order to prevent such a problem, the etch stop layer 410 according to the embodiment of the present invention is required.

그리고 제1 층간 절연막(420)을 증착한다. 제1 층간 절연막(420)은 깊은 트렌치 아이소레이션 (deep trench isolation, 이하 DTI)를 형성하기 위한 하드 마스크 층(hard mask layer, 420) 층으로 사용된다. 하드 마스크 층으로 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 및 실리콘산화질화막(SiON)등이 사용될 수 있다. TEOS(Tetra Ethyl Ortho Silicate) 전구체 물질을 사용해서 LPCVD 방법으로 증착한 산화막(LPCVD TEOS)이 사용될 수 있다. 또는 APCVD USG(Undoped Silica Glass) 막이 사용될 수 있다. 또는 PECVD 방법으로 증착된 산화막(PECVD TEOS)이 사용될 수 있다. Then, a first interlayer insulating layer 420 is deposited. The first interlayer insulating layer 420 is used as a hard mask layer 420 for forming deep trench isolation (hereinafter, DTI). A silicon oxide film (SiO2), a silicon nitride film (SiN), a silicon oxynitride film (SiON), or the like may be used as the hard mask layer. An oxide film (LPCVD TEOS) deposited by an LPCVD method using a Tetra Ethyl Ortho Silicate (TEOS) precursor material may be used. Alternatively, an APCVD undoped silica glass (USG) film may be used. Alternatively, an oxide film deposited by PECVD (PECVD TEOS) may be used.

도 5는 DTI 식각을 위해, 하드 마스크 층(420) 상면에 패턴화된 포토 레지스터(Photo Resister:PR) 패턴(510)를 형성한다. DTI 마스크를 이용해서 포토 레지스터 패턴(510)을 형성한다. 여기서 깊은 트렌치가 형성될 영역과 중첩되는 제1 층간 절연막(420)의 ISO 영역을 오픈하는 제1 포토 레지스트 패턴(PR 패턴)을 형성하는 것이다. 나머지 영역은 PR 패턴을 남긴다. ISO 영역이 ACT 영역보다 단차가 낮다. 5 , a patterned photo resister (PR) pattern 510 is formed on the upper surface of the hard mask layer 420 for DTI etching. A photoresist pattern 510 is formed using the DTI mask. Here, a first photoresist pattern (PR pattern) for opening an ISO region of the first interlayer insulating layer 420 overlapping a region where a deep trench is to be formed is formed. The remaining area leaves a PR pattern. The ISO area has a lower step than the ACT area.

도 6은 이러한 제1 포토 레지스터 패턴(510)를 마스크로 이용하여 상기 하드 마스크 층(420) 및 ESL(410)를 식각한다. 6 , the hard mask layer 420 and the ESL 410 are etched using the first photoresist pattern 510 as a mask.

그리고 STI 절연막(40-70)을 더 식각한다. STI 절연막(40 ~ 70)의 중앙 부분이 식각된다. 그리고 과도한 에칭에 의해 실리콘 에피층(30)이 노출될 수 있다. 이 과정에 의해 STI 절연막(40, 60, 70)이 관통이 된다. Then, the STI insulating layer 40-70 is further etched. A central portion of the STI insulating layers 40 to 70 is etched. In addition, the silicon epitaxial layer 30 may be exposed by excessive etching. Through this process, the STI insulating films 40, 60, and 70 are penetrated.

도 7은 제1 포토 레지스터 패턴(510)을 제거한다. 제거 방법은 통상 드라이 애싱(dry ashing) 및 클리닝(cleaning) 공정을 통해 제거된다.In FIG. 7 , the first photoresist pattern 510 is removed. The removal method is usually removed through a dry ashing (dry ashing) and cleaning (cleaning) process.

도 8은 하드 마스크 층(제1 층간 절연막, 420)을 이용하여 제1, 제2 및 제3 DTI(650 ~ 670)를 기판을 에칭하여 형성한다. 여기서 DTI 구조(650 ~ 670)는 STI 구조(40 ~ 70)와 중첩되어 형성된다. 이는 칩 크기를 줄이는데 유리하다. 왜냐하면 STI 구조와 DTI 구조 따로따로 형성하면 그만큼 칩 크기가 증가하기 때문이다. In FIG. 8 , the first, second, and third DTIs 650 to 670 are formed by etching the substrate using the hard mask layer (the first interlayer insulating layer 420 ). Here, the DTI structures 650 to 670 overlap the STI structures 40 to 70 and are formed. This is advantageous for reducing the chip size. This is because, if the STI structure and the DTI structure are separately formed, the chip size increases accordingly.

그리고 이온 주입(620)을 실시하여, 채널 스탑형 이온 주입 층(Channel Stop Implantation)(640)을 DTI 구조의 하면에 형성한다. 소자간의 분리를 더욱 확실히 하기 위함이며, 누설전류 차단효과도 있다. DTI의 깊이는 10-20um 깊이를 갖는다. DTI 구조(650 ~ 670)를 형성한 후, 열 공정에 의해, 측면 산화막(미도시)을 형성할 수 있다. 표면 산화막 위에 라이너 질화막(미도시, liner nitride)을 형성할 수 있다. 측면 산화막 또는 라이너 질화막은 DTI 구조의 스트레스를 완화하기 위해 필요하다. Then, by performing ion implantation 620, a channel stop type ion implantation layer (Channel Stop Implantation) 640 is formed on the lower surface of the DTI structure. This is to further ensure the separation between the elements, and also has the effect of blocking leakage current. The depth of DTI is 10-20um. After the DTI structures 650 to 670 are formed, a side oxide layer (not shown) may be formed by a thermal process. A liner nitride layer (not shown, liner nitride) may be formed on the surface oxide layer. A lateral oxide film or a liner nitride film is necessary to relieve the stress of the DTI structure.

DTI 구조를 형성하면서 초기의 하드마스크 층(제1 층간 절연막, 420)이 일부 식각 된다. 그래서 얇은 두께를 갖는 하드마스크 층(제1 층간 절연막, 630)이 남게 된다. 그래서 남아 있는 제1 층간 절연막에 의해 게이트 전극, 실리사이드 층, 소스 영역, 드레인 영역을 보호할 수 있다. While forming the DTI structure, the initial hard mask layer (the first interlayer insulating layer 420) is partially etched. Therefore, the hard mask layer (the first interlayer insulating film 630 ) having a thin thickness remains. Accordingly, the gate electrode, the silicide layer, the source region, and the drain region may be protected by the remaining first interlayer insulating layer.

여기서 식각정지층(410)을 뚫고 DTI 구조(650 ~ 670)가 형성되기 때문에 DTI 구조와 식각정지층(410)은 서로 접하고 있는 형태가 된다. Here, since the DTI structures 650 to 670 are formed through the etch stop layer 410 , the DTI structure and the etch stop layer 410 are in contact with each other.

도 9는 깊은 트렌치(650 ~ 670)가 형성된 다음에는 깊은 트렌치 절연막을 형성하기 위하여 측벽 절연막(710)을 증착한다. 측벽 절연막은 이후 증착되는 BPSG 막으로부터 B, P 등의 원소가 기판으로 확산하는 것을 막아주는 역할을 한다. In FIG. 9 , after the deep trenches 650 to 670 are formed, a sidewall insulating layer 710 is deposited to form a deep trench insulating layer. The sidewall insulating layer serves to prevent diffusion of elements such as B and P from the subsequently deposited BPSG layer to the substrate.

본 실시 예에서 측벽 절연막(710)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착한다. 또한 측벽 절연막(710)은 LPCVD 방식으로도 증착 가능하다.In this embodiment, the sidewall insulating layer 710 is deposited using a plasma enhanced chemical vapor deposition (PECVD) method. In addition, the sidewall insulating layer 710 may be deposited using an LPCVD method.

측벽 절연막(710) 형성 시, 깊은 트렌치(650 ~ 670) 입구가 좁아지도록 증착한다. 깊은 트렌치(650 ~ 670) 입구 측에 더 많이 증착되도록 한다. 이는 후속 증착 공정에 의해, 입구를 막아 실리콘 기판(10) 내부(즉 깊은 트렌치 내부)에 보이드(15)를 형성하기 위해서다. 그렇게 하기 위해서 측벽 절연막(710)을 증착 후 에치 백(etch-back) 공정을 수행한다. 그렇게 하면 측벽 절연막(710)은 깊은 트렌치(650 ~ 670) 영역의 측벽을 기준으로 상부가 더 많이 증착되고 하부 방향으로 갈수록 더 적게 증착될 수 있다. When the sidewall insulating layer 710 is formed, it is deposited so that the entrances of the deep trenches 650 to 670 are narrowed. Deep trenches (650 to 670) allow more deposition on the inlet side. This is to form a void 15 inside the silicon substrate 10 (ie, inside a deep trench) by blocking the entrance by a subsequent deposition process. To do so, an etch-back process is performed after the sidewall insulating layer 710 is deposited. In this way, the upper portion of the sidewall insulating layer 710 may be more deposited based on the sidewalls of the deep trench regions 650 to 670 and less may be deposited in the lower direction.

도 10에서 갭 필(Gap-fill) 공정이 수행된다. 갭 필 공정을 수행한 결과, 깊은 트렌치(650 ~ 670) 영역 내부에 빈 공간(void) 또는 에어 갭(Air- Gap)이 형성될 수 있다. 이러한 에어 갭(15)은 그 자체가 절연체로서의 역할을 수행한다. 따라서 에어 갭(15)이 형성되면 깊은 트렌치(650 ~ 670) 구조와 함께 실리콘 기판(10)에 수평방향으로 형성된 소자들을 전기적으로 안정되게 격리시킬 수 있을 것이다. 갭 필(Gap-fill) 공정은 측벽 절연막 상에 갭-필 절연막(720)을 증착하고 에치 백(etch-back) 공정을 이용하여 실시한다. 갭필 절연막(720)은 플로우(flow) 특성이 좋은 BPSG 막을 사용할 수 있다. BPSG 막이 상대적으로 다른 물질보다 깊은 트렌치를 메우는데 있어서 쉽게 할 수 있다. In FIG. 10 , a gap-fill process is performed. As a result of performing the gap fill process, a void or an air gap may be formed in the region of the deep trenches 650 to 670 . This air gap 15 itself serves as an insulator. Accordingly, when the air gap 15 is formed, it is possible to electrically and stably isolate the elements formed in the horizontal direction on the silicon substrate 10 together with the deep trenches 650 to 670 structure. The gap-fill process is performed by depositing the gap-fill insulating layer 720 on the sidewall insulating layer and using an etch-back process. As the gap-fill insulating layer 720 , a BPSG layer having good flow characteristics may be used. BPSG films are relatively easy to fill in deep trenches than other materials.

이 과정에 의해 갭 필 절연막(720)으로 DTI 입구를 막을 수 있다. 깊은 트렌치(650 ~ 670) 입구를 막아 실리콘(10) 기판 내부에 에어 갭(15)을 형성하는 공정이라 할 것이다. 또한 깊은 트렌치 내부에 형성된 측벽 절연막(710)의 표면을 따라 갭 필 절연막(720)이 소정 두께로 증착된다. 이러한 갭-필 공정에 따라서 실리콘 기판(10) 내부에 에어 갭(15)이 형성되었음을 알 수 있다. Through this process, the entrance to the DTI may be blocked with the gap fill insulating layer 720 . It will be referred to as a process of forming the air gap 15 in the silicon 10 substrate by blocking the entrance of the deep trenches 650 to 670 . In addition, a gap fill insulating layer 720 is deposited to a predetermined thickness along the surface of the sidewall insulating layer 710 formed inside the deep trench. It can be seen that the air gap 15 is formed in the silicon substrate 10 according to the gap-fill process.

본 실시 예는 실리콘 기판(10) 내부에 에어 갭(15)을 형성하고 있지만, 에어 갭(15)을 반드시 형성하지 않아도 된다. 즉, 깊은 트렌치(650-670) 내부를 완전하게 절연물질 또는 도전체 물질로 채울 수 있는 방법도 있다. 도전체 물질로는 폴리-실리콘 물질을 예로 들을 수 있다. In the present embodiment, the air gap 15 is formed in the silicon substrate 10 , but the air gap 15 is not necessarily formed. That is, there is also a method of completely filling the inside of the deep trenches 650 - 670 with an insulating material or a conductive material. As the conductor material, a poly-silicon material may be exemplified.

그리고 계속해서 갭필 절연막(720)상에 상당히 두꺼운 제2 층간 절연막(730)을 증착한다. 제2 층간 절연막(730)은 갭필 절연막(720)과 동일한 물질일 수 있거나 다른 물질일 수 있다. 바람직하게는 제2 층간 절연막(730)은 BPSG이다. 제2 층간 절연막(730)은 갭필 절연막(720)과 동일한 물질을 사용하였다. 같은 물질로 증착할 경우, 산화막 간의 부착 능력이 좋아져서 CMP 공정에서 박막의 들뜸 현상(peeling)을 줄일 수 있다. 이렇게 BPSG 물질이 소정 두께로 증착될 경우 상기 깊은 트렌치(650 ~ 670) 상단의 홈 모양과 대응되게 제2 층간 절연막(730)에도 그루브(740)가 형성되게 된다. Then, a considerably thick second interlayer insulating layer 730 is deposited on the gap-fill insulating layer 720 . The second interlayer insulating layer 730 may be made of the same material as the gap-fill insulating layer 720 or may be made of a different material. Preferably, the second interlayer insulating layer 730 is BPSG. The second interlayer insulating layer 730 uses the same material as the gap-fill insulating layer 720 . In the case of depositing with the same material, adhesion between the oxide layers is improved, so that peeling of the thin film can be reduced in the CMP process. When the BPSG material is deposited to a predetermined thickness in this way, a groove 740 is also formed in the second interlayer insulating layer 730 to correspond to the shape of the groove at the top of the deep trenches 650 to 670 .

여기서, 점선 라인(520)은 CMP 공정에 의해 제거되는 제2 층간 절연막(730)의 목표 지점(target point)이다. 또는 다른 말로 점선 라인(520)은 END point 가 될 수 있다. 그루브(740)를 모두 제거할 수 있는 지점이 된다. 오목한 홈(740) 또는 그루브가(740)가 남아 있으면 포토 공정시 불량이 발생할 수 있어 제거하는 것이 바람직하다. 그래서 두께 T1이 CMP 공정에 의해 제거되어야 할 두께가 된다. Here, the dotted line 520 is a target point of the second interlayer insulating layer 730 removed by the CMP process. Alternatively, in other words, the dotted line 520 may be an END point. It becomes a point from which all the grooves 740 can be removed. If the concave groove 740 or the groove 740 remains, a defect may occur during the photo process, so it is preferable to remove it. So, the thickness T1 becomes the thickness to be removed by the CMP process.

여기서 보듯이 T1 두께가 클수록 CMP에 의해 제거되어야 하는 두께가 증가한다. 그루브(740)에 의해 제2 층간 절연막(730)의 단차가 매우 심하다. 즉 “ACT”영역은 가장 두꺼운 두께를 갖는 절연막의 표면을 갖고 있다.“ISO”영역은 그루브(740)가 형성된 영역으로 기판 표면을 기준으로 두께가 가장 낮은 영역이다.“ACT” 영역과 “ISO”영역 간의 단차가 심하다는 것이다. 그럴 경우, CMP 공정 시간이 많이 필요로 한다. 그루브가 완전히 제거되어야 하기 때문이다. 그루브가 남아 있을 경우 포토 불량이 발생할 수 있다. 그래서 다음 공정에서 바로 CMP 공정을 하지 않고 에치-백 공정을 제안하게 된 것이다. 에치-백 공정은 건식각 공정으로 두께가 두꺼운 영역(T1 영역)을 미리 식각하는 것이다. As shown here, the greater the T1 thickness, the greater the thickness that must be removed by CMP. The step difference between the second interlayer insulating layer 730 is very high due to the groove 740 . That is, the “ACT” region has the surface of the insulating film having the thickest thickness. The “ISO” region is the region where the groove 740 is formed and has the lowest thickness based on the substrate surface. The “ACT” region and the “ISO” region “The difference between areas is huge. In that case, the CMP process takes a lot of time. This is because the groove must be completely removed. If the groove remains, photo defects may occur. Therefore, the etch-back process was proposed instead of the CMP process in the next process. The etch-back process is a dry etching process in which a thick region (region T1) is etched in advance.

도 11은 제2 층간 절연막(730)상에 제2 포토 레지스트 패턴(530)를 형성한다. CMP 공정에 의해 제거되는 층간 절연물질 양을 더 줄일 수 있는 방안이다. In FIG. 11 , a second photoresist pattern 530 is formed on the second interlayer insulating layer 730 . This is a method that can further reduce the amount of interlayer insulating material removed by the CMP process.

제2 포토 레지스트 패턴(530)을 형성하기 위한 리버스(reverse) 마스크는 앞서 DTI 형성을 위한 제1 포토 레지스트 패턴(510, 도 5 참조)에서 사용된 DTI 마스크와 관련이 있다. 즉, 제2 포토 레지스트 패턴(530)을 형성하기 위한 리버스(reverse) 마스크는 DTI 마스크의 레이아웃과 반대의 형태로 제조한다. The reverse mask for forming the second photoresist pattern 530 is related to the DTI mask previously used for the first photoresist pattern 510 (refer to FIG. 5 ) for forming the DTI. That is, a reverse mask for forming the second photoresist pattern 530 is manufactured in a shape opposite to the layout of the DTI mask.

예를 들어, DTI 마스크의 ISO 영역은 PR 패턴을 오픈하는 영역이고, ACT 영역은 PR 패턴이 덮는 영역이라고 가정하자. 리버스(reverse) 마스크는 ISO 영역은 PR 패턴을 덮는 영역이 되고, ACT 영역은 PR 패턴을 오픈하는 영역이다. 여기서 오픈하는 영역이라는 말은 PR 패턴이 노광에 의해 제거되는 영역을 말한다. 오픈하는 영역은 식각 가스에 의해 절연막이 식각되는 영역이 된다. PR 패턴이 덮고 있으면 식각이 되지 않는다. For example, it is assumed that the ISO area of the DTI mask is an area that opens the PR pattern, and the ACT area is an area covered by the PR pattern. In the reverse mask, the ISO region is a region that covers the PR pattern, and the ACT region is an region that opens the PR pattern. Here, the term "open area" refers to an area where the PR pattern is removed by exposure. The open region becomes a region where the insulating layer is etched by the etching gas. If the PR pattern covers it, it is not etched.

도 11에 도시된 바와 같이, ACT 영역은 open 하고, ISO 영역은 PR로 덮게 된다. 그렇게 해서 ACT 영역은 식각이 되고, ISO 영역은 식각을 할 수 없게 된다. 여기서 ISO 영역은 그루브(groove) 또는 오목한 모양의 홈이 형성된 영역이다. 그 부분을 제2 포토 레지스트 패턴(530)이 덮고 있는 것이다. 11, the ACT area is open, and the ISO area is covered with PR. In this way, the ACT region is etched, and the ISO region cannot be etched. Here, the ISO region is a region in which a groove or a concave-shaped groove is formed. The portion is covered by the second photoresist pattern 530 .

도 12는 제2 포토 레지스트 패턴(530)을 이용해서 제2 층간 절연막의 일부를 에치 백(760) 방식으로 식각한다. CMP 공정을 수행하기 전에 산 모양의 절연막(750g)를 제외한 제2 층간 절연막(750)의 일부를 미리 건식 식각하는 것이다. In FIG. 12 , a portion of the second interlayer insulating layer is etched using the second photoresist pattern 530 using an etch-back 760 method. Before performing the CMP process, a portion of the second interlayer insulating layer 750 except for the mountain-shaped insulating layer 750g is dry-etched in advance.

이 과정에 의해 제2 층간 절연막(750)의 전체적인 두께가 감소된다. 이는 후속 평탄화 공정(CMP)에서 제거해야 할 제2 층간 절연막을 미리 제거하는 효과가 있다. 그래서 CMP로 제거해야 할 두께가 줄어드는 효과가 있다. 이는 CMP 후의 제2 층간 절연막의 두께 uniformity를 좋게 한다. 에치백(760)에 의해 절연막 전체의 단차를 줄일 수 있는 효과가 있다. Through this process, the overall thickness of the second interlayer insulating layer 750 is reduced. This has the effect of removing in advance the second interlayer insulating layer to be removed in the subsequent planarization process (CMP). Therefore, there is an effect of reducing the thickness to be removed by CMP. This improves the thickness uniformity of the second interlayer insulating film after CMP. The etch-back 760 has an effect of reducing the step difference of the entire insulating layer.

도 13은 제2 포토 레지스트 패턴(530)을 제거한다. DTI 상단에 산 모양의 절연막(750g)을 포함하는 제2 층간 절연막(750)이 남아 있게 된다. 산 모양의 절연막(750g)의 상부 표면에 오목한 홈(740) 또는 그루브(740)를 포함하고 있다. T2 두께만큼 CMP에 의해 제거하면 된다. 여기서, “ACT”영역을 보면, CMP 공정에 의해 제거해야 두께가 T2보다 더 작다. 또한 도 10과 비교하면, CMP 공정에 의해 제거해야 두께가 T1 이 아니라 T2가 된다. T1-T2 만큼 에치-백 공정에 의해 미리 제거가 된 것이다. 실질적으로 CMP 공정시 제거되는 층간 절연막의 양을 줄일 수 있다.13 shows that the second photoresist pattern 530 is removed. The second interlayer insulating layer 750 including the mountain-shaped insulating layer 750g is left on the top of the DTI. A concave groove 740 or groove 740 is included on the upper surface of the mountain-shaped insulating layer 750g. It may be removed by CMP as much as T2 thickness. Here, looking at the “ACT” region, the thickness is smaller than T2, which must be removed by the CMP process. In addition, compared with FIG. 10, the thickness is T2, not T1, when removed by a CMP process. As much as T1-T2, it has been removed in advance by the etch-back process. It is possible to substantially reduce the amount of the interlayer insulating film removed during the CMP process.

본 발명의 실시 예에 의하여 도 10과 도 13을 비교해 보면, CMP에 의해 제거되어야 할 두께 T1보다 훨씬 작은 두께 T2를 CMP에 의해 제거하면 된다. 이처럼 CMP 공정 전에 제2 층간 절연막(750)의 일부를 미리 에칭하게 되면 실질적으로 CMP 공정시 제거되는 층간 절연막의 양을 줄일 수 있고, 결과적으로 CMP 공정 횟수 및 시간을 줄일 수 있게 되는 것이다. 따라서 CMP 공정에 따라 웨이퍼 상에 남아 있는 절연막 두께의 균일도가 증가한다. Comparing FIGS. 10 and 13 according to an embodiment of the present invention, a thickness T2 that is much smaller than a thickness T1 to be removed by CMP may be removed by CMP. As such, if a portion of the second interlayer insulating layer 750 is etched in advance before the CMP process, the amount of the interlayer insulating layer removed during the CMP process can be substantially reduced, and as a result, the number and time of the CMP process can be reduced. Accordingly, the uniformity of the thickness of the insulating film remaining on the wafer increases according to the CMP process.

도 14는 제2 층간 절연막 평탄화 공정(CMP)를 진행한다. 그래서 평탄화된 제2 층간 절연막(770)이 형성된다. 14 illustrates a second interlayer insulating film planarization process (CMP). Thus, a planarized second interlayer insulating layer 770 is formed.

앞서 남아 있었던, 산 모양의 절연막(750g, 도 13 참조)은 CMP 공정에 의해 제거된다. 그래서 평탄한 층간 절연막(770) 표면(620)을 얻을 수 있다. 여기서, "ACT" 영역을 보면, CMP 공정에 의해 제거해야 두께가 작다. 그래서 평탄화된 제2 층간 절연막(770) 두께 균일도가 증가되는 효과가 있다. 따라서 이후 진행되는 컨택 포토 공정에서의 컨택 오픈 불량을 감소시킬 수 있는 효과가 있다. The previously remaining mountain-shaped insulating film 750g (refer to FIG. 13) is removed by the CMP process. Thus, a flat interlayer insulating film 770 surface 620 can be obtained. Here, if you look at the "ACT" region, it has to be removed by a CMP process to have a small thickness. Therefore, there is an effect of increasing the thickness uniformity of the planarized second interlayer insulating layer 770 . Accordingly, there is an effect of reducing contact open defects in the subsequent contact photo process.

도 15는 평탄화된 제2 층간 절연막(770)에 제3 층간 절연막(780)을 증착한다. 제3 층간 절연막(780)은 제2 층간 절연막(770)과 다른 물질의 막을 사용할 수 있다. 제2 층간 절연막(770) 물질이 BPSG 산화막이었다면, 제3 층간 절연막(780)은 TEOS 전구체를 이용하여 형성된 un-doped 실리콘 산화막(un-doped oxide)일 수 있다. 제3 층간 절연막(780)이 제2 층간 절연막(770)의 밀도가 더 높은 산화막일 수 있다. 밀도가 더 높을 경우, 후속 공정인 금속 배선을 증착하고 금속 배선을 식각할 때 유리하다. 층간 절연막이 일부 식각될 수 있는데, 필요 이상으로 과도한 식각을 막을 수 있다. In FIG. 15 , a third interlayer insulating layer 780 is deposited on the planarized second interlayer insulating layer 770 . The third interlayer insulating layer 780 may be formed of a material different from that of the second interlayer insulating layer 770 . If the material of the second interlayer insulating layer 770 is a BPSG oxide layer, the third interlayer insulating layer 780 may be an un-doped silicon oxide layer formed using a TEOS precursor. The third interlayer insulating layer 780 may be an oxide layer having a higher density than the second interlayer insulating layer 770 . If the density is higher, it is advantageous when depositing metal lines and etching the metal lines, which are subsequent processes. The interlayer insulating layer may be partially etched, and excessive etching more than necessary may be prevented.

그리고 제3 층간 절연막(780) 및 제2 층간 절연막(770)에 복수의 컨택 플러그(810, 820)를 형성한다. 그리고 컨택 플러그(810, 820)와 연결된 제1 금속 배선(830, 840)을 형성한다. 이후 계속해서 층간 절연막을 증착하고, 비아를 형성하고 제2 금속 배선을 형성할 수 있다(미도시). A plurality of contact plugs 810 and 820 are formed on the third interlayer insulating layer 780 and the second interlayer insulating layer 770 . Then, first metal wires 830 and 840 connected to the contact plugs 810 and 820 are formed. Thereafter, an interlayer insulating layer may be continuously deposited, a via may be formed, and a second metal wiring may be formed (not shown).

이와 같이 상술한 본 발명의 실시 예들에 따르면 본 발명은 반도체 기판에 깊은 트렌치 절연막을 형성하는 방법에 대한 것으로, 깊은 트렌치 절연막을 형성하면서 발생한 그루브(groove)를 잘 제거하기 위한 방법에 관한 것이다. 그루브가 형성된 층간 절연막을 에치-백 공정 및 CMP 공정을 통해 균일한 두께를 갖는 층간 절연막을 얻을 수 있는 방법이다. 그래서 후속에 진행되는 컨택 불량을 방지할 수 있다. As described above, according to the above-described embodiments of the present invention, the present invention relates to a method for forming a deep trench insulating film on a semiconductor substrate, and to a method for well removing a groove generated while forming a deep trench insulating film. This is a method for obtaining an interlayer insulating film having a uniform thickness through an etch-back process and a CMP process for the grooved interlayer insulating film. Therefore, it is possible to prevent a contact defect that proceeds later.

이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.Although described with reference to the illustrated embodiments of the present invention as described above, these are merely exemplary, and those of ordinary skill in the art to which the present invention pertains can use various functions without departing from the spirit and scope of the present invention. It will be apparent that modifications, variations, and other equivalent embodiments are possible. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10: 실리콘 기판 15: 에어 갭
20: NBL(N-type buried layer) 30: 에피 층
40 ~ 70: 얕은 트렌치 절연막
50: RESURF(Reduced surface field) STI
80: PBL(P-type buried layer 영역
90: 드리프트 영역 100: 고전압 소자
110: 바디 영역 200: 저전압 소자 or 로직 소자
201, 203: 제 1 및 제 2 게이트 절연막
210, 220: 제 1 및 제 2 게이트 전극
240 ~ 290: 실리사이드 층 410: ESL(Etch Stop Layer)
420: 제1 층간 절연막(하드 마스크 층)
510: 제1 포토 레지스트 패턴 530: 제2 포토 레지스트 패턴
630: 제1 층간 절연막 650 ~ 670 : 깊은 트렌치(DTI)
710: 측벽 절연막 720: 갭-필 절연막
730, 750, 770: 제2 층간 절연막
740: 그루브 780: 제3 층간 절연막
810, 820: 컨택 플러그 830, 840: 제1 금속배선10: silicon substrate 15: air gap
20: NBL (N-type buried layer) 30: epi layer
40 to 70: shallow trench insulating film
50: RESURF (Reduced surface field) STI
80: PBL (P-type buried layer area)
90: drift region 100: high voltage element
110: body region 200: low voltage device or logic device
201 and 203: first and second gate insulating films
210, 220: first and second gate electrodes
240 ~ 290: silicide layer 410: ESL (Etch Stop Layer)
420: first interlayer insulating film (hard mask layer)
510: first photoresist pattern 530: second photoresist pattern
630: first interlayer insulating film 650 to 670: deep trench (DTI)
710: sidewall insulating film 720: gap-fill insulating film
730, 750, 770: a second interlayer insulating film
740: groove 780: third interlayer insulating film
810, 820: contact plug 830, 840: first metal wiring

Claims (15)

기판에 형성된 얕은 트렌치 절연막;
상기 기판 상에 형성된 제1 게이트 전극;
상기 제1 게이트 전극 옆에 형성된 제1 소스 영역 및 제1 드레인 영역;
상기 제1 게이트 전극, 제1 소스 영역, 제1 드레인 영역 및 얕은 트렌치 절연막 상에 형성된 식각 정지막;
상기 식각 정지막 상에 형성되고 상기 제1 게이트 전극 상에 형성되는 하드 마스크 층;
상기 식각 정지막과 상기 하드 마스크 층을 관통하여 형성된 깊은 트렌치;
상기 깊은 트렌치 내부를 충전하여 상기 깊은 트렌치에 보이드가 형성되도록 증착된 갭필 절연막;
상기 갭필 절연막 상에 형성되고, 평탄화된 층간 절연막;
상기 평탄화된 층간 절연막 상에 형성된 최종 층간 절연막;
상기 식각 정지막과 상기 하드 마스크 층과 상기 갭필 절연막과 상기 평탄화된 층간 절연막과 상기 최종 층간 절연막을 관통하는 하나의 컨택 플러그; 및
상기 하나의 컨택 플러그와 접촉하여 형성되는 금속 배선을 포함하고,
상기 식각 정지막과 상기 하드 마스크 층과 상기 갭필 절연막과 상기 평탄화된 층간 절연막과 상기 최종 층간 절연막은 상기 제1 게이트 전극 상에 남아 있는 반도체 소자.a shallow trench insulating film formed in the substrate;
a first gate electrode formed on the substrate;
a first source region and a first drain region formed next to the first gate electrode;
an etch stop layer formed on the first gate electrode, the first source region, the first drain region, and the shallow trench insulating layer;
a hard mask layer formed on the etch stop layer and formed on the first gate electrode;
a deep trench formed through the etch stop layer and the hard mask layer;
a gap-fill insulating layer deposited to fill the deep trench to form voids in the deep trench;
an interlayer insulating layer formed on the gap-fill insulating layer and planarized;
a final interlayer insulating film formed on the planarized interlayer insulating film;
one contact plug penetrating the etch stop layer, the hard mask layer, the gap-fill insulating layer, the planarized interlayer insulating layer, and the final interlayer insulating layer; and
and a metal wiring formed in contact with the one contact plug;
The etch stop layer, the hard mask layer, the gap fill insulating layer, the planarized interlayer insulating layer, and the final interlayer insulating layer remain on the first gate electrode. 제1항에 있어서,
상기 갭필 절연막의 상면은 굴곡이 되어 있고,
상기 평탄화된 층간 절연막 및 상기 최종 층간 절연막의 상면은 평평한 것을 특징으로 하는 반도체 소자.According to claim 1,
A top surface of the gap-fill insulating film is curved,
Top surfaces of the planarized interlayer insulating layer and the final interlayer insulating layer are flat. 제1항에 있어서,
상기 얕은 트렌치 절연막과 상기 식각 정지막이 서로 접촉하고 있는 것을 특징으로 하는 반도체 소자.According to claim 1,
The semiconductor device of claim 1, wherein the shallow trench insulating layer and the etch stop layer are in contact with each other. 제1항에 있어서,
상기 기판에 드리프트 영역, 바디 영역을 더 포함하고,
상기 소스 영역은 상기 바디 영역에 형성되고,
상기 드레인 영역은 상기 드리프트 영역에 형성되는 것을 특징으로 하는 반도체 소자.According to claim 1,
Further comprising a drift region and a body region on the substrate,
The source region is formed in the body region,
wherein the drain region is formed in the drift region. 제1항에 있어서,
상기 기판에 웰 영역;
상기 웰 영역 상에 형성된 제2 게이트 전극, 제2 소스 영역, 제2 드레인 영역;을 더 포함하고,
상기 제2 게이트 전극 아래에서 상기 웰 영역의 깊이는 상기 제2 소스 및 드레인 영역 아래보다 더 얕은 깊이를 갖는 것을 특징으로 하는 반도체 소자.According to claim 1,
a well region in the substrate;
a second gate electrode, a second source region, and a second drain region formed on the well region;
The semiconductor device of claim 1, wherein a depth of the well region under the second gate electrode is shallower than a depth under the second source and drain regions. 제1항에 있어서,
상기 하드 마스크 층은 PECVD 산화막인 것을 특징으로 하는 반도체 소자. According to claim 1,
The hard mask layer is a semiconductor device, characterized in that the PECVD oxide film. 제1항에 있어서,
상기 기판에 형성된 제1 도전형의 제1 buried layer; 및
상기 제1 buried layer 상에 형성된 제2 도전형의 제2 buried layer를 더 포함하는 반도체 소자.
According to claim 1,
a first buried layer of a first conductivity type formed on the substrate; and
A semiconductor device further comprising a second buried layer of a second conductivity type formed on the first buried layer.
 기판에 형성된 깊은 트렌치;
상기 깊은 트렌치 근처에 형성된 얕은 트렌치, 게이트 전극, 소스 영역 및 드레인 영역;
상기 게이트 전극 상에 형성된 식각 정지막;
상기 식각 정지막 상에 형성된 하드 마스크 층;
상기 하드 마스크 층 상에 형성된 갭필 절연막;
상기 갭필 절연막 상에 형성된 평탄화된 층간 절연막;
상기 평탄화된 층간 절연막 상에 형성된 최종 층간 절연막;
상기 식각 정지막과 상기 하드 마스크 층과 상기 평탄화된 층간 절연막과 상기 최종 층간 절연막을 관통하는 하나의 컨택 플러그; 및
상기 하나의 컨택 플러그와 접촉하여 형성되는 금속 배선을 포함하고,
상기 갭필 절연막은 상기 깊은 트렌치 내부에도 형성되는 반도체 소자.deep trenches formed in the substrate;
a shallow trench, a gate electrode, a source region, and a drain region formed near the deep trench;
an etch stop layer formed on the gate electrode;
a hard mask layer formed on the etch stop layer;
a gap-fill insulating layer formed on the hard mask layer;
a planarized interlayer insulating layer formed on the gap-fill insulating layer;
a final interlayer insulating film formed on the planarized interlayer insulating film;
one contact plug penetrating the etch stop layer, the hard mask layer, the planarized interlayer insulating layer, and the final interlayer insulating layer; and
and a metal wiring formed in contact with the one contact plug;
The gap-fill insulating layer is also formed inside the deep trench. 제1항 또는 제8항에 있어서,
상기 갭필 절연막은
상기 깊은 트렌치 상에 형성된 제1 영역; 및
상기 게이트 전극 상에 형성된 제2 영역을 포함하고,
상기 기판 표면을 기준으로 상기 제2 영역의 높이는 상기 제1 영역의 높이보다 높게 형성된 것을 특징으로 하는 반도체 소자.9. The method of claim 1 or 8,
The gap-fill insulating layer is
a first region formed over the deep trench; and
a second region formed on the gate electrode;
A height of the second region based on the surface of the substrate is higher than a height of the first region. 제1항 또는 제8항에 있어서,
상기 갭필 절연막과 접촉하는 상기 평탄화된 층간 절연막은
상기 깊은 트렌치 상에 형성된 제3 영역; 및
상기 게이트 전극 상에 형성된 제4 영역을 포함하고,
상기 제4 영역의 두께는 상기 제3 영역의 두께보다 작은 것을 특징으로 하는 반도체 소자.9. The method of claim 1 or 8,
The planarized interlayer insulating layer in contact with the gap-fill insulating layer is
a third region formed over the deep trench; and
a fourth region formed on the gate electrode;
A thickness of the fourth region is smaller than a thickness of the third region. 제1항 또는 제 8항에 있어서,
상기 평탄화된 층간 절연막 상에 형성된 최종 층간 절연막은
상기 깊은 트렌치 상에 형성된 제5 영역; 및
상기 게이트 전극 상에 형성된 제6 영역을 포함하고,
상기 제5 영역의 두께와 상기 제6 영역의 두께는 서로 동일한 것을 특징으로 하는 반도체 소자.9. The method of claim 1 or 8,
The final interlayer insulating film formed on the planarized interlayer insulating film is
a fifth region formed over the deep trench; and
a sixth region formed on the gate electrode;
The thickness of the fifth region and the thickness of the sixth region are the same as each other. 제1항 또는 제8항에 있어서,
상기 갭필 절연막의 상면은 굴곡이 되어 있는 것을 특징으로 하는 반도체 소자.9. The method of claim 1 or 8,
A semiconductor device, characterized in that the upper surface of the gap-fill insulating film is curved. 제1항 또는 제8항에 있어서,
상기 갭필 절연막과 상기 평탄화된 층간 절연막과 서로 접하면 경계면은 굴곡이 되어 있는 것을 특징으로 하는 반도체 소자.9. The method of claim 1 or 8,
A semiconductor device, characterized in that when the gap-fill insulating layer and the planarized interlayer insulating layer are in contact with each other, an interface is curved. 제8항에 있어서,
상기 깊은 트렌치의 측벽에 형성된 측벽 절연막을 더 포함하는 반도체 소자.9. The method of claim 8,
The semiconductor device further comprising a sidewall insulating layer formed on the sidewall of the deep trench. 제8항에 있어서,
상기 기판에 형성된 제1 도전형의 제1 매립 층;
상기 제1 매립 층 상에 형성된 제2 도전형의 제2 매립 층; 및
상기 제2 매립 층 상에 형성된 제1 도전형의 드리프트 영역과 제2 도전형의 바디 영역을 더 포함하고,
상기 소스 영역은 상기 제2 도전형의 바디 영역에 형성되고,
상기 드레인 영역은 상기 제1 도전형의 드리프트 영역에 형성되는 것을 특징으로 하는 반도체 소자.


9. The method of claim 8,
a first buried layer of a first conductivity type formed on the substrate;
a second buried layer of a second conductivity type formed on the first buried layer; and
a drift region of a first conductivity type and a body region of a second conductivity type formed on the second buried layer;
The source region is formed in the body region of the second conductivity type;
and the drain region is formed in the drift region of the first conductivity type.
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