KR102293692B1 - 구성된 웨이퍼들에서의 교차 웨이퍼 rdls - Google Patents

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Abstract

본 발명의 방법은, 캐리어 상에 복수의 패키지 구성 요소들을 배치하는 단계와, 밀봉제에 복수의 패키지 구성 요소들을 캡슐화하는 단계와, 복수의 패키지 구성 요소들 및 밀봉제 위에 감광성 유전체 층을 형성하는 단계와, 리소그래피 마스크를 사용하여 감광성 유전체 층을 노광하는 단계와, 감광성 유전체 층을 현상하여 복수의 개구부들을 형성하는 단계를 포함한다. 복수의 패키지 구성 요소들의 도전성 피처들은 복수의 개구부를 통해 노출된다. 본 발명의 방법은 상기 개구부들 내로 연장되는 재분배 라인들을 형성하는 단계를 더 포함한다. 재분배 라인들 중 하나는 약 26 mm 보다 큰 길이를 갖는다. 재분배 라인들, 복수의 패키지 구성 요소들, 밀봉제가 조합되어 재구성된 웨이퍼를 형성한다.

Description

구성된 웨이퍼들에서의 교차 웨이퍼 RDLS{CROSS-WAFER RDLS IN CONSTRUCTED WAFERS}
본 출원은 "패키지들에서의 교차 웨이퍼 RDLs(Cross-wafer RDLs in Packages)"이라는 발명의 명칭으로 2018년 7월 2일자로 출원된 미국 가특허 출원(출원 일련 번호 제62/693,171호)의 이익을 주장하는 출원으로서, 이 미국 가특허 출원의 내용들은 본 명세서에서 참고로 병합된다.
반도체 기술들의 진화에 따라, 반도체 칩들/다이들은 점점 더 소형화되고 있다. 한편, 더 많은 기능들이 반도체 다이들에 통합될 필요가 있다. 따라서, 반도체 다이들은 점점 더 많은 수의 I/O 패드들을 더 작은 영역으로 패키지화할 필요가 있고, I/O 패드들의 밀도는 시간이 지남에 따라 빠르게 상승한다. 결과적으로, 반도체 다이들의 패키징은 더욱 어려워지고, 패키징의 수율에 악영향을 미친다.
종래의 패키지 기술들은 두 가지 카테고리들로 나뉘어 질 수 있다. 첫 번째 카테고리에서, 웨이퍼의 다이들은 절단되기 전에 패키징된다. 이 패키징 기술은 보다 높은 처리량과 저렴한 비용과 같은 몇 가지 유리한 피처들을 가지고 있다. 또한, 보다 적은 언더필(underfill) 또는 몰딩 화합물이 필요하게 된다. 그러나, 이러한 패키징 기술은 또한 결점들을 가지고 있다. 다이들의 크기가 점점 더 소형화되고 각각의 패키지들이 팬-인 타입(fan-in type) 패키지들일 수 있기 때문에, 각각의 다이의 I/O 패드들이 각각의 다이의 표면 바로 위의 영역으로 제한된다. 다이들의 제한된 영역들에서는 I/O 패드들의 피치의 제한으로 인해 I/O 패드들의 수가 제한된다. 패드들의 피치를 줄이면, 솔더 브리지가 발생될 수 있다. 또한, 고정된 볼 크기의 요구 조건에 따라, 솔더 볼들은 특정 크기를 가져야 하며, 이는 다이의 표면에 패키지화될 수 있는 솔더 볼들의 수를 차례로 제한한다.
패키징의 다른 카테고리에서는 다이들이 패키징되기 전에 웨이퍼들로부터 절단된다. 이러한 패키징 기술의 유리한 피처는 팬 아웃 패키지들을 형성할 수 있다는 것인데, 이는 다이 위의 I/O 패드들이 다이보다 더 큰 영역으로 재배치될 수 있기 때문에 다이들의 표면에 패키지된 I/O 패드들의 수가 증가될 수 있다는 것을 의미한다. 이러한 패키징 기술의 또 다른 유리한 피처는 "알려진 좋은 다이들 (known-good-dies)"이 패키징되고 결함이 있는 다이들이 폐기됨으로써, 결함이 있는 다이들에 대한 비용과 노력을 낭비하지 않는다는 것이다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 반드시 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1 내지 도 10은 일부 실시예들에 따른 패키지의 형성에서의 중간 단계들의 단면도를 도시한다.
도 11은 일부 실시예들에 따른 패키지의 단면도를 도시한다.
도 12 및 도 13은 일부 실시예들에 따라 재구성된 웨이퍼들에서의 재분배 라인들(Redistribution Lines, RDLs)의 트레이싱 길이의 평면도들을 도시한다.
도 14 및 도 15는 일부 실시예들에 따라 재구성된 웨이퍼들에서의 RDL들의 트레이싱 길이의 단면도들을 도시한다.
도 16 내지 도 21은 일부 실시예들에 따라 재구성된 웨이퍼들에서의 일부 RDL들의 평면도들이다.
도 22 내지 도 25는 일부 실시예들에 따라 재구성된 웨이퍼들의 다이 그룹들을 도시한다.
도 26 내지 도 33은 일부 실시예들에 따라 재구성된 웨이퍼들 내의 상이한 유전체 층들에서 RDL들의 분포를 도시한다.
도 34는 일부 실시예들에 따라 일부 RDL들의 평면도를 도시한다.
도 35는 일부 실시예들에 따라 패키지를 형성하기 위한 공정 흐름을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(underlying)", "아래(below)", "하부의(lower)", "위(overlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device)의 상이한 방향들을 포함하도록 의도된다. 장치(apparatus)는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다.
패키지 및 그 형성 방법은 일부 실시예들에 따라 제공된다. 패키지를 형성하는 중간 단계가 일부 실시예들에 따라 도시된다. 일부 실시예들의 일부 변형예가 논의된다. 다양한 도면 및 예시적인 실시예들 전체에 걸쳐, 유사한 참조 번호들은 동일한 소자들을 지정하는데 사용된다. 본 발명의 일부 실시예들에 따라, 교차 웨이퍼 재배치 라인들(RDLs)은 디바이스 다이들, 리피터들(repeaters), 및/또는 솔더 영역들을 통과하는 대신 재구성된 웨이퍼의 패키지 구성 요소들을 직접 연결하도록 형성된다.
도 1 내지 도 10은 본 발명의 일부 실시예들에 따른 패키지의 형성에서의 중간 단계의 단면도들을 도시한다. 도 1 내지 도 10에 도시된 공정들은 또한 도 35에 도시된 바와 같이 공정 흐름(200)에 개략적으로 반영된다.
도 1은 캐리어(20) 및 이 캐리어(20) 위에 형성된 이형 필름(release film)(22)을 도시한다. 캐리어(20)는 유리 캐리어, 세라믹 캐리어 등일 수 있다. 캐리어(20)는 둥근 상부면 형상(round top-view shape)을 가질 수 있고, 실리콘 웨이퍼의 크기를 가질 수 있다. 예를 들어, 캐리어(20)는 8 인치 직경, 12 인치 직경 등을 가질 수 있다. 이형 필름(22)은 후속 공정들에서 형성될 상부 구조물들로부터 캐리어(20)와 함께 제거될 수 있는 중합체 기반 재료(예를 들어, 광 열 변환(LTHC) 재료)로 형성될 수 있다. 본 발명의 일부 실시예들에 따르면, 이형 필름(22)은 에폭시계 열 방출 재료로 형성된다. 다이 부착 필름(DAF)(24)은 이형 필름(22) 위에 형성된다. DAF(24)는 접착 필름이고, 코팅되거나 적층될 수 있다.
도 1은 캐리어(20) 위의 패키지 구성 요소(26)(26A 및 26B를 포함함)의 배치를 도시한다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 202로서 도시된다. 본 발명의 일부 실시예들에 따르면, 패키지 구성 요소들(26)은 논리 다이들(컴퓨팅 다이들과 같은), 메모리 다이들(동적 랜덤 액세스 메모리(DRAM) 다이들 또는 정적 랜덤 액세스 메모리(SRAM) 다이들과 같은), 광전자 다이, 패키지들(이미 패키지화된 디바이스 다이들을 포함함), 입력 출력(IO) 다이들, 디지털 다이들, 아날로그 다이들, 표면 장착 수동 디바이스들, 고 대역폭 메모리(High-Bandwidth Memory, HBM) 블록들과 같은 다이 스택들 등을 포함한다. 패키지 구성 요소들(26)은 모두 동일한 구조물을 갖는 동일한 유형일 수 있거나, 또는 예를 들어 26A 및 26B로 도시된 복수의 상이한 유형의 패키지 구성 요소들을 포함할 수 있다. 일부 실시예들에 따르면, 패키지 구성 요소들(26A)은 논리 다이들인 반면에, 패키지 구성 요소들(26B)은 메모리 다이들, IO 다이들, 커패시터들(예를 들어, 다층 세라믹 커패시터(MLCC)), 저항기, 인덕터 등과 같은 통합 수동 디바이스들(integrated passive devices, IPDs)이다. 패키지 구성 요소들(26)은 약 20 mm2 내지 약 900 mm2 범위의 영역을 가질 수 있다. 그 영역들의 일부 예시들은 약 100 mm2 내지 약 400 mm2 범위이다.
본 개시의 일부 실시예들에 따르면, 패키지 구성 요소들(26)은 실리콘 기판들, 게르마늄 기판들, 또는 예를 들어 GaAs, InP, GaN, InGaAs, InAlAs 등으로 형성된 III-V족 화합물 반도체 기판들 일 수 있는 반도체 기판들(28)을 포함한다. 트랜지스터, 다이오드, 저항기, 커패시터, 인덕터 등과 같은 집적 회로 디바이스들(도시되지 않음)이 기판(28)의 표면 또는 상부에 형성될 수 있다. 유전체 층들에 형성된 금속 라인들 및 비어들과 같은 상호 연결 구조물들은 집적 회로 디바이스들 상에 형성되고 이 집적 회로 디바이스들에 전기적으로 결합된다. 금속 필러들(30)은 대응하는 패키지 구성 요소들(26)의 표면에 형성되고, 상호 연결 구조물을 통해 패키지 구성 요소들(26)의 집적 회로 디바이스들에 전기적으로 결합된다. 본 개시의 일부 실시예들에 따르면, 금속 필러들(30) 상에 도전 층들(33)을 형성하기 위해 땜납, 알루미늄 등과 같은 연질의 도전성 재료들이 사용된다. 도전 층들(33)은 패키지 구성 요소들(26)이 결함이 없도록 보장하기 위해 패키지 구성 요소들(26)을 프로빙하는데 사용된다. 프로빙은 패키지 구성 요소들(26)이 각각의 웨이퍼로부터 개별화되기 전에 수행될 수 있다. 도전 층들(33)이 하부의 금속 필러들(30) 보다 더 연질의 도전성 재료이기 때문에 프로빙 디바이스의 프로빙 카드와 도전 층들(33) 사이의 접촉이 개선됨으로써 프로빙이 더 용이하다. 유전체 층들(32)은 도전 층들(33) 및 금속 필러들(30)을 커버하도록 형성된다. 유전체 층들(32)은 폴리이미드, 폴리벤조옥사졸(PBO) 등과 같은 중합체로 형성될 수 있다.
다음에, 도 2를 참조하면, 밀봉제(38)는 패키지 구성 요소들(26) 상에 캡슐화된다(때로는 몰딩이라고도 칭함). 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 204로서 도시된다. 밀봉제(38)는 인접한 패키지 구성 요소들(26) 사이의 갭을 채우고, 패키지 구성 요소들(26)을 추가로 덮는다. 밀봉제(38)는 몰딩 화합물(molding compound), 몰딩 언더필(molding underfill) 등을 포함할 수 있다. 밀봉제(38)는 중합체, 에폭시, 및/또는 수지일 수 있는 베이스 재료와, 이 베이스 재료 내에 혼합된 충전제 입자를 포함할 수 있다. 충전재 입자는 실리카, 산화 알루미늄 등으로 형성될 수 있으며 구형 모양을 가질 수 있다.
후속 단계에서, 또한 도 2에 도시된 바와 같이, 화학 기계적 연마(Chemical Mechanical Polish, CMP) 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 수행된다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 206으로서 도시된다. 밀봉제(38)의 상부 표면은 금속 필러들(30)이 노출될 때까지 평탄화에 의해 낮아진다. 평탄화로 인해, 금속 필러들(30)의 상부 표면은 밀봉제(38)의 상부 표면과 실질적으로 동일 평면 상에 있다. 도전 층들(33)(도 1)은 평탄화 공정에서 제거될 수 있거나, 도전 층들(33)의 일부 하부 부분들은 금속 필러들(30)을 덮는 채로 남을 수 있다.
도 3 내지 도 8은 전면측 재분배 라인(RDL) 및 각각의 유전체 층들의 형성을 도시한다. 도 3을 참조하면, 유전체 층(40)이 형성된다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 208로서 도시된다. 본 발명의 일부 실시예들에 따라, 유전체 층(40)은 PBO, 폴리이미드 등과 같은 감광성 중합체로 형성된다. 본 발명의 다른 실시예들에 따르면, 유전체 층(40)은 실리콘 질화물, 실리콘 산화물 등과 같은 무기 재료로 형성된다.
예를 들어, 유전체 층(40)은 포토 리소그래피 공정을 사용하여 패턴화되어 개구부들(42)이 형성된다. 유전체 층(40)이 감광성 재료로 형성될 때, 불투명 부분들(36A) 및 투명 부분들(36B)을 포함하는 리소그래피 마스크(36)가 유전체 층(40)을 노광시키는데 사용된다. 노광된 유전체 층(40)은 개구부들(42)을 형성하도록 현상된다. 유전체 층(40)이 노광될 때 개구부들(42)이 형성되지 않았기 때문에 개구부들(42)의 에지는 점선으로 그려져 있다. 오히려, 개구부들(42)은 유전체 층(40)이 현상될 때 형성된다. 유전체 층(40)이 비감광성 재료인 다른 실시예들에 따르면, 유전체 층(40) 상에는 포토 레지스트(도시되지 않음)가 코팅되고, 리소그래피 마스크(36)를 사용하여 포토 레지스트가 노광된 다음에 현상되며, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 유전체 층(40)이 에칭되어 개구부들(42)이 형성된다. 패키지 구성 요소들(26)의 금속 필러들(30)은 개구부들(42)을 통해 드러난다.
일부 실시예에 따르면, 리소그래피 마스크(36)는 캐리어(20)의 크기와 실질적으로 동일하거나 그보다 더 큰 웨이퍼 크기를 갖는다. 예를 들어, 도 4는 유전체 층(40)과 대응하는 리소그래피 마스크(36) 및 캐리어(20)를 도시한다. 일부 실시예들에 따라, 캐리어(20) 및 상부 유전체 층(40)은 둥근 상부면 형상을 가지며, 리소그래피 마스크(36)는 또한 둥근 상부면 형상을 가질 수 있다. 다른 실시예들에 따르면, 캐리어(20) 및 상부 유전체 층(40)은 직사각형 형상을 가지며, 리소그래피 마스크(36)는 또한 직사각형 상부면 형상을 가질 수 있다. 또한, 노광은 웨이퍼 레벨에서 수행되며, 이는 동일한 레벨의 모든 패턴들(개구부들(42)과 같은)이 동일한 노광 공정에서 노광되는 것을 의미한다. 이것은 대응하는 리소그래피 마스크가 대응하는 웨이퍼보다 작은 종래의 노광 공정과는 상이하다. 종래의 웨이퍼의 영역은 노광 공정에 의해 각각 노광되는 서브 영역들로 분할되어 있다. 예를 들어, 제1 노광 공정에서, 리소그래피 마스크는 제1 서브 영역 바로 위에 있고, 제1 서브 영역이 노출된다. 그 다음, 리소그래피 마스크는 제2 서브 영역 바로 위로 이동되고, 제2 서브 영역은 노출된다. 모든 서브 영역들이 노출될 때까지 그 공정을 반복한 후, 현상 단계가 수행된다. 종래의 노광에는 문제가 있다. 결과 패키지에서 하나의 서브 영역의 피처들은 다른 서브 영역들의 피처들과 동일해야 한다. RDL과 같은 피처가 리소그래피 마스크의 크기를 초과하면, 이러한 피처을 형성하는데 어려움이 있다. 본 발명의 일부 실시예들에 따르면, 리소그래피 마스크의 크기는 전체 웨이퍼/캐리어를 커버할 수 있으며, 따라서 RDL과 같은 피처는 교차 웨이퍼 길이를 가질 수 있다.
이어서, 금속 필러들(30)에 전기적으로 결합하기 위해 RDL들이 형성된다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 208로서 도시된다. 본 발명의 일부 실시예들에 따라, 도 5에 도시된 바와 같이, 개구부들(42) 내로 확장되는 일부 부분들 및 유전체 층(40) 상의 일부 다른 부분들을 포함하는 블랭킷 금속 시드층(44)이 형성된다. 금속 시드층(44)은 티타늄, 구리, 니켈 등으로 형성될 수 있다. 본 발명의 일부 실시예들에 따라, 금속 시드층(44)은 티타늄 층 및 이 티타늄 층 위의 구리 층을 포함한다. 이어서, 금속 시드층(44) 위에 도금 마스크(46)가 형성되고, 이어서 금속 시드층(44)의 일 부분들이 드러나도록 개구부(48)를 형성하기 위해 패터닝된다. 또한, 개구부들(42)은 또한 개구부들(48)에 공간적으로 결합된다.
일부 실시예들에 따르면, 도금 마스크(46)의 형성은 웨이퍼 레벨에서 수행되고, 따라서 전체 도금 마스크(46)는 동일한 노광 공정에서 노광된다. 도금 마스크(46)에 형성될 모든 패턴들(개구부들(48)과 같은)을 포함하기에 충분히 큰 웨이퍼 레벨 리소그래피 마스크(47)는 도금 마스크(46)를 노출시키는데 사용된다. 리소그래피 마스크(47)는 불투명 부분(47A) 및 투명 부분(47B)을 포함하며, 또한 둥근 상부면 형상 또는 직사각형의 상부면 형상을 가질 수 있다. 대응하는 노광 공정은 또한 도 4에 도시된 것과 유사하다.
도 6을 참조하면, 도금 공정이 수행되어 RDL들(50A)을 형성한다. 도금 공정은 전기 화학 도금, 무전해 도금 등을 포함할 수 있다. 도금된 재료는 티타늄, 구리, 니켈, 알루미늄, 텅스텐, 이들의 다중 층들, 및/또는 이들의 합금들을 포함하는 금속 또는 금속 합금을 포함할 수 있다.
후속 공정에서, 도금 마스크(46)는 예를 들어 애싱 공정에서 제거된다. 도금 마스크(46)에 의해 이전에 커버된 블랭킷 금속 시드층(44)의 부분들이 에칭된다. 그에 따른 구조물은 도 7에 도시되어 있다. 금속 시드층(44)의 나머지 부분들은 RDL들(50A)의 부분으로서 간주된다. RDL들(50A)은 유전체 층(40)의 비어 부분들 및 유전체 층(40)의 트레이스(라인) 부분들을 포함한다. 트레이스 부분들은 좁은 부분들 및 넓은 부분들을 포함할 수 있으며, 넓은 부분들은 금속 패드들로서 작용할 수 있다.
도 8을 참조하면, 본 발명의 일부 실시예들에 따라, 추가의 유전체 층들 및 RDL들의 대응하는 층들이 형성된다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 210으로서 도시된다. 설계 요구 조건에 따라, 유전체 층들 및 RDL 층들의 수는 도시된 것보다 많거나 적을 수 있다는 점이 인정된다. 본 발명의 일부 실시예들에 따라, 유전체 층(40)을 형성하기 위한 후보 재료들의 유사한 그룹으로부터 선택된 재료들을 사용하여 유전체 층들(52)이 형성된다. RDL들(50B)은 유전체 층들(52)로 연장되어 패키지 구성 요소들(26)에 전기적으로 결합하도록 형성된다. RDL들(50B)은 RDL들(50A)을 형성하기 위한 유사한 재료들 및 방법들을 이용하여 형성될 수 있다. 유전체 층들(40, 52)과 RDL들(50A, 50B)을 조합하여 상호 연결 구조물(56)을 형성하며, 이것은 밀봉제(38) 내의 모든 패키지 구성 요소들(26)을 통합 시스템으로서 전기적으로 상호 연결시킬 수 있다. RDL들(50A, 50B)은 이하 RDL들(50)로 조합하여 지칭된다. RDL들(50B)의 형성시, 동일한 레벨의 모든 RDL들(50B)이 동일한 리소그래피 공정으로 형성될 수 있도록 캐리어(20) 전체를 커버하기에 충분히 큰 리소그래피 마스크가 사용될 수 있다.
도 9는 전기 커넥터들(57)의 형성을 도시한다. 본 발명의 일부 실시예들에 따르면, 전기 커넥터들(57)은 솔더 영역들이다. 다른 실시예들에 따르면, 전기 커넥터들(57)은 금속 필러들 및 이 금속 필러들 상의 솔더 영역들을 포함한다. 전기 커넥터들(57)의 형성은 상부 RDL 층의 RDL 패드들의 노출된 부분 상에 솔더 볼들을 배치한 다음, 솔더 영역들을 형성하기 위해 솔더 볼들을 리플로우하는 단계를 포함할 수 있다. 본 발명의 대안적인 실시예들에 따르면, 전기 커넥터들(57)의 형성은 금속 필러들 및 솔더 영역들을 금속 필러들 위로 형성하기 위해 도금 단계들을 수행한 다음, 도금된 솔더 영역들을 리플로우하는 단계를 포함한다. 설명의 전반에 걸쳐, DAF(24) 상의 피처들은 조합되어 재구성된 웨이퍼(58)가 될 수 있는 패키지 구성 요소(58)로서 지칭된다.
다른 실시예들에 따르면, 패키지 구성 요소(58)는 재구성된 패널, 재구성된 기판 등일 수 있다. 예를 들어, 패키지 구성 요소(58)의 평면도에서, 패키지 구성 요소(58)는 원형 형상, 직사각형 형상 등일 수 있다. 패키지 구성 요소들(26)은 재구성된 패널 또는 재구성된 기판에 어레이로서 배열될 수 있다.
후속 공정에서, 또한 도 9에 도시된 바와 같이 재구성된 웨이퍼(58)는 예를 들어 이형 필름(22) 상에 광을 투사함으로써 캐리어(20)로부터 분해(본딩 해제)되며, 광(레이저 빔 등)은 투명 캐리어(20)를 통해 침투한다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 212로서 도시된다. 이에 따라, 이형 필름(22)이 분해되고, 재구성된 웨이퍼(58)는 캐리어(20)로부터 방출된다. DAF(24)는 세정 공정 또는 이면 연마 공정에서 제거될 수 있다. 따라서, 재구성된 웨이퍼(58)가 형성된다.
도 10은 재구성된 웨이퍼(58)가 통합되는 패키지(60)의 형성을 도시한다. 각각의 공정은 도 35에 도시된 공정 흐름에서 공정 214로서 도시된다. 본 개시의 일부 실시예들에 따르면, 캐리어(20)로부터 본딩 해제된 재구성된 웨이퍼(58)는 절단되지 않고 패키지(60)에서 사용되고, 도 9에서와 같이 모든 패키지 구성 요소들(26)은 패키지(60) 내에 남아 있게 된다. 재구성된 웨이퍼(58)는 또한 예를 들어 패키지 구성 요소들(26) 및 RDL들(50)이 없는 일부 외부 부분들을 제거함으로써 트리밍되거나 또는 트리밍되지 않을 수 있다. 도 10은 패키지(60)가 예시로서 2 개의 재구성된 웨이퍼들(58)을 포함하는 것을 도시한다. 패키지는 하나 또는 2 개 이상의 재구성된 웨이퍼들을 포함할 수 있음이 인식되고 있다. 또한, 하나 이상의 재구성된 웨이퍼(58)를 가질 때, 재구성된 웨이퍼(58)는 동일한 구조물 또는 상이한 구조물들을 가질 수 있다.
본 발명의 일부 실시예들에 따라, 패키지, 전압 조절기 모듈, 전원 모듈, IPD들, IO 커넥터들(패키지(60)의 IO에 사용되는 소켓들과 같은) 등을 포함하지만, 이들로 제한되지는 않는 복수의 패키지 구성 요소들(62)은 재구성된 웨이퍼들(58)에 본딩되거나 부착된다. 재구성된 웨이퍼들(58)은 열 인터페이스 재료(Thermal Interface Material, TIM)(66)를 통해 열 모듈(64)에 부착될 수 있다. 나사(68), 볼트(69), 및 보강재/브레이스(70)는 재구성된 웨이퍼(58)를 열 모듈(64) 상에 고정하는 데에 사용될 수 있다. 볼트(69)가 재구성된 웨이퍼(58) 및 열 모듈(64)을 관통할 수 있도록 재구성된 웨이퍼(58) 및 열 모듈(64)에 구멍이 천공될 수 있다. 열 모듈(64)은 히트 싱크(heat sink), 히트 스프레더(heat spreader), 콜드 플레이트(cold plate) 등을 포함할 수 있다. 콜드 플레이트가 사용될 때, 그 내부의 대응 냉각제는 가스 또는 물, 오일 등과 같은 액체일 수 있다.
도 11은 재구성된 웨이퍼(58)가 통합되는 패키지(72)의 형성을 도시한다. 본 발명의 일부 실시예에 따라, 재구성된 웨이퍼(58)는 플립-칩 본딩을 통해 패키지 구성 요소(74)와 본딩된다. 패키지 구성 요소(74)는 패키지 기판, 인터포저, 인쇄 회로 기판 등일 수 있다. 패키지 구성 요소들(62)은 패키지 구성 요소(74)에 본딩될 수 있다. 열 모듈(64), 재구성된 웨이퍼(58), 및 패키지 구성 요소(74)는 나사(68) 및 볼트(69)에 의해 함께 고정될 수 있다.
패키지(60)(도 10) 및 패키지(72)(도 11)는 고성능 컴퓨팅(HPC) 패키지들, 인공 지능(AI) 서버들의 가속기들, 데이터 센터 응용 프로그램에 사용되는 성능이 까다로운 컴퓨팅 패키지들, 또는 일부 서버들의 패키지들일 수 있다.
패키지 구성 요소들(26)(이전 실시예들에서 논의된 바와 같이)의 배치에 대한 세부 사항들은 도 11, 도 12, 및 도 13 내지 도 23을 참조하여 논의된다. 이들 실시예들에 따라 재구성된 웨이퍼들(58)은 약 10,000 mm2 보다 큰 면적을 가질 수 있는 대형 웨이퍼들일 수 있으며, 이 면적은 또한 약 10,000 mm2 내지 약 70,686 mm2 의 범위일 수 있다. 도 12 및 도 13은 일부 실시예들에 따라 재구성된 웨이퍼들(58) 내의 교차 웨이퍼 RDL들(50)을 도시한다. 하나 또는 복수의 RDL들(50)을 포함할 수 있는 연결 라인은 종점들(EP1, EP2)을 갖는다. 설명의 전반에 걸쳐, 종점들(EP1, EP2)을 상호 연결하는 RDL들(50)은 교차 웨이퍼 RDL로서 통칭되고, 교차 웨이퍼 RDL은 RDL들(50)의 집합이기 때문에 참조 번호 50을 사용하여 참조된다. 종점들(EP1, EP2)은 패키지 구성 요소들(26)의 도전성 패드들(또는 필러들) 또는 전기 커넥터들(57)(도 9)과 같은 외부 연결에 대한 도전성 패드들일 수 있다. 종점들(EP1, EP2)을 상호 연결하는 교차 웨이퍼 RDL(50)의 트레이싱 길이는 TL1이다. 트레이싱 길이는 종점들(EP1, EP2) 사이의 경로를 추적할 때의 총 길이이다. 예를 들어, 도 14 및 도 15는 종점들(EP1, EP2) 사이에 연결된 교차 웨이퍼 RDL들을 도시한다. 교차 웨이퍼 RDL들(50)은 복수(도시된 바와 같이 4 개)의 RDL 층들(트레이스들 및 비아들을 포함함)을 포함할 수 있고, 트레이싱 라인(76으로 표시됨)의 전체 길이는 도 12 및 도 13에서와 같이 트레이싱 길이 TL1이다. 대안적으로, 트레이싱 길이 TL1은 종점들(EP1, EP2) 사이를 흐르는 전류에 의해 흘러가는 경로의 길이이다. 도 15는 RDL 트레이스들 중 하나가 긴 트레이스인 도 14와 비교하여 2 개의 RDL 트레이스들이 긴 트레이스들인 실시예를 도시한다.
도 12를 다시 참조하면, 재구성된 웨이퍼(58)는 직사각형 상부면 형상을 가지며, 재구성된 웨이퍼(58)의 대각 길이는 DL1이다. 일부 실시예들에 따르면, 재구성된 웨이퍼(58)는 직사각형 상부면 형상을 가지며, 교차 웨이퍼 RDL(50)은 약 0.25 보다 큰 비율(TL1/DL1)을 가지며, 약 0.25와 약 1.0 사이의 범위일 수 있고, 여기서, TL1은 종점들(EP1, EP2)을 상호 연결하는 트레이싱 길이이고, DL1은 재구성된 웨이퍼(58)의 대각선 길이이다. 일부 실시예들에 따르면, 재구성된 웨이퍼(58)는 도 13에 도시된 바와 같이 둥근 상부면 형상을 가지며, 교차 웨이퍼 RDL(50)은 약 0.25 보다 큰 비율(TL1/DIA1)을 가지며, 약 0.25와 약 1.0 사이의 범위일 수 있고, TL1은 종점들(EP1, EP2)을 상호 연결하는 교차 웨이퍼 RDL(50)의 트레이싱 길이이고, DL1은 재구성된 웨이퍼(58)의 직경이다.
일부 실시예들에 따르면, 재구성된 웨이퍼(58)는 약 10,000 mm2 보다 큰 면적을 갖는다. 교차 웨이퍼 RDL의 트레이싱 길이는 약 26 mm 보다 클 수 있으며, 이는 종래의 리소그래피 마스크를 사용하여 (어렵게)도달할 수 있는 최대 길이이다. 트레이싱 길이는 약 26 mm 내지 약 100 mm의 범위일 수 있다. 교차 웨이퍼 RDL(50)은 또한 예를 들어 도 16에 도시된 바와 같이 패키지 구성 요소(26)의 에지 길이 SDL의 약 1.5 배보다 큰 길이를 가질 수 있다.
도 16 내지 도 21은 재구성된 웨이퍼(58) 내의 패키지 구성 요소(26) 및 일부 실시예들에 따른 교차 웨이퍼 RDL들(50)의 일부 예시들을 도시한다. 도 16을 참조하면, 재구성된 웨이퍼(58)는 사각형의 상부면 형상을 갖는다. 패키지 구성 요소들(26)은 어레이로서 배치된다. 교차 웨이퍼 RDL(50)은 제1 열의 패키지 구성 요소(26)를 마지막 열의 패키지 구성 요소(26)에 연결시킨다. 교차 웨이퍼 RDL(50)은 패키지 구성 요소들(26) 사이의 공간(평면도)을 통해 경로 지정된다. 도 17은 재구성된 웨이퍼(58)가 둥근 상부면 형상을 가지며, 교차 웨이퍼 RDL(50)이 복수의 패키지 구성 요소들(26) 사이의 공간을 통과하는 것을 도시한다.
도 18을 참조하면, 재구성된 웨이퍼(16)는 직사각형의 상부면 형상을 가지며, 패키지 구성 요소들(26)은 어레이로서 배치된다. 동일한 2 개의 패키지 구성 요소들(26)을 연결하는 복수의 교차 웨이퍼 RDL들(50)이 있을 수 있다. 복수의 교차 웨이퍼 RDL들(50)은 서로 평행할 수 있으며, 패키지 구성 요소들(26)의 2 개의 인접한 행 및/또는 열 사이의 동일한 공간을 통해 경로 지정된다. 도 19는 교차 웨이퍼 RDL(50)이 패키지 구성 요소들(26)의 어레이의 외부 측면을 통해 경로 지정되는 둥근 상부면 형상을 갖는 재구성된 웨이퍼(58)를 도시한다. 교차 웨이퍼 RDL(50)은 또한 동일한 직경의 실질적으로 대향 단부들 상에 있는 2 개의 패키지 구성 요소들(26)을 연결할 수 있다.
도 20 내지 도 25는 그룹들(GD)로 배치된 패키지 구성 요소들(26)을 도시한다. 그룹들(GD)은 서로 동일한 구조물들을 가질 수 있다. 그룹들(GD)의 각각은 컴퓨팅 다이들과 같은 단일 유형의 패키지 구성 요소들을 포함할 수 있거나, 논리/컴퓨팅 다이들, 메모리 다이들, 수동 디바이스들, IO 다이들 등과 같은 복수의 패키지 구성 요소들을 포함할 수 있다. 동일한 그룹 내의 패키지 구성 요소들(26) 사이의 그룹내 간격(inner-group spacing)은 그룹들 간의 그룹간 간격(inter-group spacing)과 동일하거나 더 작을 수 있다. 예를 들어, 도 20 및 도 21은 그룹내 간격(S1)이 그룹간 간격(S2) 보다 작은 것을 도시한다. 일부 실시예들에 따라, 교차 웨이퍼 RDL들(50)은 복수의 구성으로 경로 지정될 수 있다. 예를 들어, 교차 웨이퍼 RDL들(50)의 일부는 일부 패키지 구성 요소들을 교차할 수 있지만, 일부 다른 교차 웨이퍼 RDL들(50)은 임의의 패키지 구성 요소(26)를 교차할 수 없다(교차 웨이퍼 RDL들(50)이 연결된 패키지 구성 요소들을 제외하고는). 교차 웨이퍼 RDL들(50)의 일부는 상이한 유전체 층들 내의 부분들을 포함할 수 있다. 예를 들어, 교차 웨이퍼 RDL들(50-1, 50-2)은 상이한 유전체 층에 있을 수 있다. 도 20에서, 재구성된 웨이퍼(58)는 직사각형의 상부면 형상을 가지며, 도 21에서 재구성된 웨이퍼(58)는 둥근 상부면 형상을 갖는다.
도 22, 도 23, 도 24, 및 도 25는 일부 실시예들에 따른 패키지 구성 요소 그룹들(GD)을 도시한다. 교차 웨이퍼 RDL들은 도시되어 있지 않지만, 교차 웨이퍼 RDL들은 도 16 내지 도 21에 도시된 것과 유사할 수 있다. 예를 들어, 도 22는 패키지 구성 요소 그룹들(GD)을 포함하는 직사각형의 재구성된 웨이퍼(58)를 도시하며, 각각의 그룹은 패키지 구성 요소들(26)의 2 x 2 어레이를 포함한다. 도 23은 패키지 구성 요소 그룹들(GD)을 포함하는 원형의 재구성된 웨이퍼(58)를 도시하며, 각각의 그룹은 패키지 구성 요소들(26)의 2 x 2 어레이를 포함한다. 도 24는 패키지 구성 요소 그룹들(GD)을 포함하는 직사각형의 재구성된 웨이퍼(58)를 도시하며, 각각의 그룹은 패키지 구성 요소들(26)의 3 x 3 어레이를 포함한다. 도 25는 패키지 구성 요소 그룹들(GD)을 포함하는 원형의 재구성된 웨이퍼(58)를 도시하며, 각각의 그룹은 패키지 구성 요소들(26)의 3 x 3 어레이를 포함한다.
도 26 내지 도 33은 복수의 유전체 층들(52, 40)에서의 교차 웨이퍼 RDL(50)의 단면도 및 그 분포 방식을 도시한다. 예를 들어, 도 26은 종점(EP1)이 패키지 구성 요소(26) 중 하나의 도전성 패드/필러인 교차 웨이퍼 RDL(50)을 도시하고, 종점(EP2)은 재구성된 웨이퍼(58)의 상부 도전성 피처이며, 상부 도전성 피처는 재구성된 웨이퍼(58)의 에지에 가장 가까운 패키지 구성 요소와 중첩될 수 있다. 종점들(EP1, EP2)은 재구성된 웨이퍼(58)의 대향 측면 에지들(예를 들어, 좌측 에지 및 우측 에지)에 근접한다. 유전체 층들(52) 중 하나의 RDL(50)은 실질적으로 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지로 연장된다. 또한, 하부 유전체 층(40) 내의 RDL(50)(50'으로 표시됨)과 유전체 층(40)의 바로 상부의 유전체 층(52) 중 하나는 종점들(EP1', EP2')을 가지며, 여기서 대응하는 RDL(50)만이 재구성된 웨이퍼(58)의 측면 에지로부터 우측 에지로 실질적으로 연장되는 교차 웨이퍼 RDL이다.
도 27은 일부 실시예들에 따른 교차 웨이퍼 RDL들을 도시한다. 교차 웨이퍼 RDL(50)은 재구성된 웨이퍼(58)의 대향 측면 에지들(예를 들어, 좌측 에지 및 우측 에지)에 가까운 종점들(EP1, EP2)을 갖는다. 일부 실시예들에 따르면, 각각 유전체 층에 있는 2 개의 RDL들이 조합되어 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지로 실질적으로 연장되어 교차 웨이퍼 RDL을 형성한다.
도 28은 종점들(EP1, EP2)의 양쪽 모두가 패키지 구성 요소들(26)의 도전성 피처들인 일부 실시예들을 도시한다. 일부 실시예들에 따르면, 종점들(EP1, EP2)의 양쪽 모두는 재구성된 웨이퍼(58)의 각각의 에지들에 가장 가까운 패키지 구성 요소들(26)에 있다. 다른 실시예들에 따르면, 종점들(EP1, EP2)의 하나 또는 양쪽 모두는 재구성된 웨이퍼(58)의 임의의 에지에 가장 근접하지 않은 패키지 구성 요소(들)(26) 내에 있다. 도 28은 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지로 실질적으로 연장되는 하나의 유전체 층(52) 내의 RDL(50)을 도시한다. 도 29는 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지까지의 거리가 다중 유전체 층들의 RDL에 의해 실질적으로 동일하게 공유됨을 도시한다.
도 30 내지 도 33은 상부 유전체 층들(52)이 하부 유전체 층들(52, 40)보다 두꺼운 일부 실시예들을 도시한다. 따라서, 상부 RDL들(50)은 하부 RDL들(50)보다 두껍다. 예를 들어, 두께 T1 ~ T6은 도 30에 표시되어 있다. 두께 T4, T5 및 T6은 두께 T1, T2 및 T3보다 크다. 예를 들어, 두께 T1/T2/T3에 대한 두께 T4/T5/T6의 비율은 약 1.5보다 클 수 있고, 약 1.5와 3.0 사이의 범위일 수 있다. 두께 T4, T5 및 T6은 약 8 ㎛ 내지 약 30 ㎛의 범위일 수 있고, 두께의 예시는 약 15 ㎛이다. 교차 웨이퍼 RDL들의 저항을 줄이기 위해 교차 웨이퍼 RDL들의 대부분의 길이가 두꺼운 유전체 층들에 분산될 수 있다. 예를 들어, 도 30은 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지로 실질적으로 연장되는 상부 RDL(50)을 도시한다. 도 31은 재구성된 웨이퍼(58)의 좌측 에지로부터 우측 에지로 실질적으로 연장되는 중간 두께의 RDL(50)을 도시한다. 도 32와 도 33은 하부 RDL이 교차 웨이퍼 거리의 작은 부분을 연장하고, 교차 웨이퍼 거리의 주요 부분이 두꺼운 유전체 층들의 상부 RDL들로 덮여 있음을 보여준다. 일부 실시예들에 따르면, 하부의 얇은 RDL들은 실질적으로 상부 층들에 연결하기 위해 사용되고, 중요한 측 방향 경로 지정에 사용되지 않으며, 상부의 두꺼운 층들은 도 31 내지 도 33에 도시된 바와 같이 측 방향 경로 지정에 사용된다. 일부 실시예들에 따르면, 도 31 내지 도 33의 하부 얇은 RDL들은 하부 금속 패드들과 중첩되는 상부 금속 패드들을 갖는 금속 패드들이고, 금속 패드들을 상호 연결하기 위한 비어들은 수직으로 오정렬된다. 금속 패드들이 두꺼운 금속 층으로 경로 지정되면 경로 지정은 측면이 된다.
도 34는 본 발명의 일부 실시예들에 따른 일부 RDL들(50)의 일 부분의 평면도를 도시한다. 더 두꺼운 RDL들(50)(도 30 내지 도 33, 상부 RDL들)의 폭(W)은 약 15 ㎛ 내지 약 200 ㎛의 범위일 수 있고, 일 예시로서 약 15 ㎛와 동일할 수 있다. 더 얇은 RDL들(50)(두께 T1, T2 및 T3을 갖는 도 30 내지 도 33)의 폭(W)은 약 5 ㎛ 내지 약 20 ㎛의 범위일 수 있다. 인접한 두꺼운 RDL들 사이의 간격(S)은 약 20 ㎛보다 클 수 있으며, 약 20 ㎛ 내지 약 50 ㎛의 범위일 수 있다. 두께(T1 ~ T6)(도 30 내지 도 33, 도 30에 표시됨)과 폭(W)(도 34)의 비율은 약 0.5와 약 2.0 사이의 범위일 수 있다. S/W 비율은 약 0.5와 약 3.0 사이의 범위에 있을 수 있다.
다양한 실시예들이 도 14 내지 도 34에 도시되어 있음을 알 수 있다. 이들 실시예들은 적용 가능한 경우 동일한 재구성된 웨이퍼(58)에 통합될 수 있다. 예를 들어, 도 26 및 도 33의 2 이상(또는 모두)에 도시된 바와 같은 경로 지정 방식은 임의의 조합으로 동일한 재구성된 웨이퍼(58)에 존재할 수 있다. 또한, 교차 웨이퍼 RDL들은 재구성된 웨이퍼(58)의 임의의 2 개의 패키지 구성 요소들(26) 사이에 일 대 일 연결이 성립될 수 있도록 임의의 패키지 구성 요소들(26)을 모든 다른 패키지 구성 요소들(26)에 연결하도록 형성될 수 있다. 또한, 도시된 평면도 및 도시된 단면도들은 가능할 때마다 서로 대응할 수 있다.
전술한 실시예들에서, 일부 공정들 및 피처들은 본 발명의 일부 실시예들에 따라 논의된다. 다른 피처들 및 공정들이 포함될 수도 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스들의 검증 테스트를 돕기 위해 테스트 구조물들이 포함될 수 있다. 테스트 구조물들은 예를 들어 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드들의 사용 등을 허용하는 재분배 층 또는 기판 상에 형성된 테스트 패드들을 포함할 수 있다. 검증 테스트는 중간 구조물들 및 최종 구조물에 대해 수행될 수 있다. 또한, 본 명세서에 개시된 구조물들 및 방법들은 수율을 증가시키고 비용을 감소시키기 위해 알려진 양호한 다이들의 중간 검증을 통합하는 테스트 방법들과 관련하여 사용될 수 있다.
본 발명의 실시예들은 몇 가지 유리한 피처들을 갖는다. 교차 웨이퍼 RDL들을 형성함으로써 동일한 재구성된 웨이퍼 내의 임의의 2 개의 패키지 구성 요소들은 솔더 영역들, 다이들, 패키지들, 리피터들 등을 거치지 않고 교차 웨이퍼 RDL들을 통해 상호 연결될 수 있다. 따라서, RDL들의 저항 값들은 특히 재구성된 웨이퍼들 전체에 걸쳐 실질적으로 확장되는 교차 웨이퍼 RDL들에 대해 감소된다. 따라서 고속 컴퓨팅의 성능이 향상된다. 신호 무결성이 개선될 수 있고, 삽입 손실이 감소될 수 있으며, 잡음이 감소될 수 있다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 캐리어 상에 복수의 패키지 구성 요소들을 배치하는 단계; 밀봉제(encapsulant) 내에 복수의 패키지 구성 요소들을 캡슐화하는 단계; 복수의 패키지 구성 요소들 및 밀봉제 위에 감광성 유전체 층을 형성하는 단계; 제1 리소그래피 마스크를 사용하여 감광성 유전체 층을 노광하는 단계; 감광성 유전체 층을 현상하여 복수의 개구부들을 형성하는 단계 - 복수의 패키지 구성 요소들의 도전성 피처들은 복수의 개구부들을 통해 노출됨 -; 및 개구부들 내로 연장되는 재분배 라인들을 형성하는 단계를 포함하고, 재분배 라인들 중 하나는 약 26 mm 보다 큰 길이를 가지며, 재분배 라인들, 복수의 패키지 구성 요소들, 밀봉제가 조합되어 재구성된 웨이퍼를 형성한다. 일 실시예에서, 제1 리소그래피 마스크는 캐리어 상에 모든 패키지 구성 요소들을 커버하는데 충분히 크다. 일 실시예에서, 재분배 라인들을 형성하는 단계는, 도금 마스크를 코팅하는 단계; 캐리어 상에 모든 패키지 구성 요소들을 커버할 만큼 충분히 큰 제2 리소그래피 마스크를 사용하여 도금 마스크를 패터닝하는 단계; 재분배 라인들을 도금 마스크 내의 개구부들에 도금하는 단계를 포함하고, 약 26 mm 보다 큰 길이를 갖는 재분배 라인들 중 하나는 도금에 의해 형성된다. 일 실시예에서, 본 발명의 방법은 재구성된 웨이퍼를 캐리어로부터 본딩 해제하는 단계; 및 재구성된 웨이퍼를 인터포저, 패키지 기판, 인쇄 회로 기판, 열 모듈, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 패키지 구성 요소에 본딩하는 단계를 더 포함한다. 일 실시예에서, 패키지 구성 요소에 본딩된 재구성된 웨이퍼는 둥근 상부면 형상을 갖는다. 일 실시예에서, 재구성된 웨이퍼는 패키지 구성 요소에 본딩되기 전에 절단되지 않는다. 일 실시예에서, 본 발명의 방법은 재구성된 웨이퍼를 관통하는 볼트를 통해 재구성된 웨이퍼를 패키지 구성 요소에 고정하는 단계를 더 포함한다. 일 실시예에서, 복수의 패키지 구성 요소들은 복수의 그룹들로 배치되고, 동일한 그룹 내의 패키지 구성 요소들 사이의 그룹내 간격들은 복수의 그룹들 중 인접한 그룹들 사이의 그룹간 간격들보다 작다. 일 실시예에서, 재분배 라인들은 복수의 재분배 층들 내에 있고, 복수의 재분배 층들의 상부 층들은 복수의 재분배 층들의 하부 층들보다 두껍다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 밀봉제 내에 복수의 디바이스 다이들을 캡슐화하는 단계; 및 복수의 디바이스 다이들 위에 전기적으로 결합하는 재분배 라인들을 형성하는 단계 - 복수의 디바이스 다이들, 밀봉제, 및 재분배 라인들은 재구성된 웨이퍼의 일부임 - 를 포함하고, 재구성된 웨이퍼는, 제1 측면 에지; 제2 측면 에지 - 제1 측면 에지 및 제2 측면 에지는 재구성된 웨이퍼의 서로 대향하는 측면 에지들임 -; 제1 측면 에지에 근접한 제1 디바이스 다이; 및 제2 측면 에지에 근접한 제2 디바이스 다이를 포함하며, 교차 웨이퍼 재분배 라인은 재분배 라인들 중 적어도 하나를 포함하도록 형성되고, 교차 웨이퍼 재분배 라인은 제1 디바이스 다이에 연결되는 제1 단부, 및 제2 디바이스 다이에 연결하거나 중첩하는 제2 단부를 갖는다. 일 실시예에서, 동일한 층의 모든 재분배 라인들은 동일한 노광 공정을 사용하여 형성된다. 일 실시예에서, 동일한 노광 공정은 밀봉제의 전부를 커버하는데 충분히 큰 리소그래피 마스크를 사용하여 수행된다. 일 실시예에서, 제2 단부는 재구성된 웨이퍼의 상부 표면에 있고, 제2 단부는 제2 디바이스 다이와 중첩된다. 일 실시예에서, 제2 단부는 제2 디바이스 다이에 연결된다. 일 실시예에서, 교차 웨이퍼 재분배 라인은 약 26 mm 보다 큰 길이를 갖는다. 일 실시예에서, 본 발명의 방법은 재구성된 웨이퍼를 절단하지 않고 재구성된 웨이퍼를 인터포저, 패키지 기판, 인쇄 회로 기판, 열 모듈, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 패키지 구성 요소에 본딩하는 단계를 더 포함한다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은, 몰딩 화합물 내에 복수의 디바이스 다이들을 몰딩하는 단계를 포함하는 재구성된 웨이퍼를 형성하는 단계; 복수의 디바이스 다이들에 전기적으로 결합되는 복수의 재분배 층들을 형성하는 단계 - 여기서 복수의 재분배 층들은 각각이 복수의 디바이스 다이들 중 한 쌍을 연결하는 복수의 교차 웨이퍼 재분배 라인들을 형성하고, 교차 웨이퍼 재분배 라인들의 각각은 복수의 재분배 층들 중 적어도 하나의 재분배 라인들을 포함함 -; 재구성된 웨이퍼를 열 모듈에 본딩하는 단계를 포함한다. 일 실시예에서, 복수의 교차 웨이퍼 재분배 라인들은 복수의 디바이스 다이들의 각각의 쌍에 대해 일 대 일(one-to-one) 연결을 형성한다. 일 실시예에서, 본 발명의 방법은 재구성된 웨이퍼를 열 모듈에 고정하는 단계를 더 포함한다. 일 실시예에서, 교차 웨이퍼 재분배 라인들 중 하나는 약 26 mm 보다 큰 트레이싱 길이를 갖는다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 공정들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
<부기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
캐리어 위에 복수의 패키지 구성 요소들을 배치하는 단계;
밀봉제(encapsulant) 내에 상기 복수의 패키지 구성 요소들을 캡슐화하는 단계;
상기 복수의 패키지 구성 요소들 및 상기 밀봉제 위에 감광성 유전체 층을 형성하는 단계;
제1 리소그래피 마스크를 사용하여 상기 감광성 유전체 층을 노광하는 단계;
상기 감광성 유전체 층을 현상하여 복수의 개구부들을 형성하는 단계 - 상기 복수의 패키지 구성 요소들의 도전성 피처(feature)들은 상기 복수의 개구부들을 통해 노출됨 -; 및
상기 개구부들 내로 연장되는 재분배 라인(redistribution line)들을 형성하는 단계
를 포함하고,
상기 재분배 라인들 중 하나는 약 26 mm 보다 큰 길이를 가지며, 상기 재분배 라인들, 상기 복수의 패키지 구성 요소들, 및 상기 밀봉제가 조합되어 재구성된 웨이퍼를 형성하는 것인, 반도체 디바이스를 형성하는 방법.
2. 제1항에 있어서, 상기 제1 리소그래피 마스크는 상기 캐리어 위에 모든 패키지 구성 요소들을 커버하는데 충분히 큰 것인, 반도체 디바이스를 형성하는 방법.
3. 제1항에 있어서, 상기 재분배 라인들을 형성하는 단계는,
도금 마스크를 코팅하는 단계;
상기 캐리어 위에 모든 패키지 구성 요소들을 커버하는 데 충분히 큰 제2 리소그래피 마스크를 사용하여 상기 도금 마스크를 패터닝하는 단계;
상기 도금 마스크 내의 개구부들에서 상기 재분배 라인들을 도금하는 단계
를 포함하고,
약 26 mm 보다 큰 길이를 갖는 상기 재분배 라인들 중 하나는 상기 도금에 의해 형성되는 것인, 반도체 디바이스를 형성하는 방법.
4. 제1항에 있어서, 상기 재구성된 웨이퍼를 상기 캐리어로부터 본딩 해제(de-bonding)하는 단계; 및
상기 재구성된 웨이퍼를 인터포저(interposer), 패키지 기판, 인쇄 회로 기판, 열 모듈, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 패키지 구성 요소에 본딩하는 단계
를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
5. 제4항에 있어서, 상기 패키지 구성 요소에 본딩되었던 상기 재구성된 웨이퍼는, 둥근 상부면 형상을 갖는 것인, 반도체 디바이스를 형성하는 방법.
6. 제4항에 있어서, 상기 재구성된 웨이퍼는, 상기 패키지 구성 요소에 본딩되기 전에 절단되지 않는(un-sawed) 것인, 반도체 디바이스를 형성하는 방법.
7. 제4항에 있어서, 상기 재구성된 웨이퍼를 관통하는 볼트를 통해 상기 재구성된 웨이퍼를 상기 패키지 구성 요소에 고정하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
8. 제1항에 있어서, 상기 복수의 패키지 구성 요소들은 복수의 그룹들로서 배치되고, 동일한 그룹 내의 패키지 구성 요소들 사이의 그룹내 간격들은, 상기 복수의 그룹들 중 인접한 그룹들 사이의 그룹간 간격들보다 작은 것인, 반도체 디바이스를 형성하는 방법.
9. 제1항에 있어서, 상기 재분배 라인들은 복수의 재분배 층들 내에 있고, 상기 복수의 재분배 층들의 상부 층들은, 상기 복수의 재분배 층들의 하부 층들보다 두꺼운 것인, 반도체 디바이스를 형성하는 방법.
10. 반도체 디바이스를 형성하는 방법에 있어서,
밀봉제 내에 복수의 디바이스 다이들을 캡슐화하는 단계; 및
상기 복수의 디바이스 다이들 위에서 상기 복수의 다비아스 다이들과 전기적으로 결합하는 재분배 라인들을 형성하는 단계 - 상기 복수의 디바이스 다이들, 상기 밀봉제, 및 상기 재분배 라인들은 재구성된 웨이퍼의 일부임 -
를 포함하고,
상기 재구성된 웨이퍼는,
제1 측면 에지;
제2 측면 에지 - 상기 제1 측면 에지 및 상기 제2 측면 에지는 상기 재구성된 웨이퍼의 양측면 에지들임 -;
상기 제1 측면 에지에 근접한 제1 디바이스 다이; 및
상기 제2 측면 에지에 근접한 제2 디바이스 다이
를 포함하며,
교차 웨이퍼 재분배 라인은, 상기 재분배 라인들 중 적어도 하나를 포함하도록 형성되고, 상기 교차 웨이퍼 재분배 라인은, 상기 제1 디바이스 다이에 연결되는 제1 단부, 및 상기 제2 디바이스 다이에 연결되거나 상기 제2 디바이스 다이와 중첩되는 제2 단부를 갖는 것인, 반도체 디바이스를 형성하는 방법.
11. 제10항에 있어서, 동일한 층에서의 모든 재분배 라인들은, 동일한 노광 공정을 사용하여 형성되는 것인, 반도체 디바이스를 형성하는 방법.
12. 제11항에 있어서, 상기 동일한 노광 공정은, 상기 밀봉제의 모두를 커버하는데 충분히 큰 리소그래피 마스크를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
13. 제10항에 있어서, 상기 제2 단부는 상기 재구성된 웨이퍼의 상부 표면에 있고, 상기 제2 단부는 상기 제2 디바이스 다이와 중첩되는 것인, 반도체 디바이스를 형성하는 방법.
14. 제10항에 있어서, 상기 제2 단부는 상기 제2 디바이스 다이에 연결되는 것인, 반도체 디바이스를 형성하는 방법.
15. 제10항에 있어서, 상기 교차 웨이퍼 재분배 라인은 약 26 mm 보다 큰 길이를 갖는 것인, 반도체 디바이스를 형성하는 방법.
16. 제10항에 있어서, 상기 재구성된 웨이퍼를 절단하지 않고, 상기 재구성된 웨이퍼를, 인터포저, 패키지 기판, 인쇄 회로 기판, 열 모듈, 및 이들의 조합으로 본질적으로 구성된 그룹으로부터 선택된 패키지 구성 요소에 본딩하는 단계를 더 포함하는 것인, 반도체 디바이스를 형성하는 방법.
17. 반도체 디바이스를 형성하는 방법에 있어서,
몰딩 화합물 내에 복수의 디바이스 다이들을 몰딩하는 단계를 포함하는 재구성된 웨이퍼를 형성하는 단계;
상기 복수의 디바이스 다이들에 전기적으로 결합되는 복수의 재분배 층들을 형성하는 단계 - 상기 복수의 재분배 층들은, 각각이 상기 복수의 디바이스 다이들 중 한 쌍을 연결하는 것인 복수의 교차 웨이퍼 재분배 라인들을 형성하고, 상기 교차 웨이퍼 재분배 라인들의 각각은 상기 복수의 재분배 층들 중 적어도 하나의 재분재 층에서의 재분배 라인들을 포함함 -;
상기 재구성된 웨이퍼를 열 모듈에 본딩하는 단계
를 포함하는, 반도체 디바이스를 형성하는 방법.
18. 제17항에 있어서, 상기 복수의 교차 웨이퍼 재분배 라인들은, 상기 복수의 디바이스 다이들의 각각의 쌍에 대해 일 대 일 연결을 형성하는 것인, 반도체 디바이스를 형성하는 방법.
19. 제17항에 있어서, 상기 재구성된 웨이퍼를 상기 열 모듈에 고정하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
20. 제17항에 있어서, 상기 교차 웨이퍼 재분배 라인들 중 하나의 교차 웨이퍼 재분배 라인은, 약 26 mm 보다 큰 트레이싱 길이를 갖는 것인, 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    캐리어 위에 복수의 패키지 구성 요소들을 배치하는 단계;
    상기 복수의 패키지 구성 요소들을 밀봉제(encapsulant) 내에 캡슐화하는 단계;
    상기 복수의 패키지 구성 요소들 및 상기 밀봉제 위에 감광성 유전체 층을 형성하는 단계;
    제1 리소그래피 마스크를 사용하여 상기 감광성 유전체 층을 노광하는 단계;
    상기 감광성 유전체 층을 현상하여 복수의 개구부들을 형성하는 단계 - 상기 복수의 패키지 구성 요소들의 도전성 피처(feature)들은 상기 복수의 개구부들을 통해 노출됨 -;
    상기 개구부들 내로 연장되는 재분배 라인(redistribution line)들을 형성하는 단계 - 상기 재분배 라인들, 상기 복수의 패키지 구성 요소들, 및 상기 밀봉제가 조합되어 재구성된 웨이퍼를 형성함 -;
    상기 재구성된 웨이퍼를 상기 캐리어로부터 본딩 해제(de-bonding)하는 단계;
    상기 재구성된 웨이퍼를 추가의 패키지 구성 요소에 본딩하는 단계; 및
    상기 재구성된 웨이퍼를 관통하는 볼트를 통해 상기 재구성된 웨이퍼를 상기 추가의 패키지 구성 요소에 고정하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 제1 리소그래피 마스크의 크기는, 상기 캐리어 위의 모든 패키지 구성 요소들을 커버할 수 있는 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서, 상기 재분배 라인들을 형성하는 단계는,
    도금 마스크를 코팅하는 단계;
    제2 리소그래피 마스크를 사용하여 상기 도금 마스크를 패터닝하는 단계 - 상기 제2 리소그래피 마스크의 크기는, 상기 캐리어 위의 모든 패키지 구성 요소들을 커버할 수 있음 -; 및
    상기 도금 마스크 내의 개구부들 내의 상기 재분배 라인들을 도금하는 단계
    를 포함하고,
    26 mm 보다 큰 길이를 갖는 상기 재분배 라인들 중 하나의 재분배 라인은 상기 도금에 의해 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서, 상기 추가의 패키지 구성 요소에 본딩되었던 상기 재구성된 웨이퍼는, 둥근 상부면 형상을 갖는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제1항에 있어서, 상기 재구성된 웨이퍼는, 상기 추가의 패키지 구성 요소에 본딩되기 전에 절단되지 않는(un-sawed) 것인, 반도체 디바이스를 형성하는 방법.
  6. 제1항에 있어서, 상기 복수의 패키지 구성 요소들은 복수의 그룹들로서 배치되고, 동일한 그룹 내의 패키지 구성 요소들 간의 그룹내 간격들(inner-group spacings)은, 상기 복수의 그룹들 중 인접한 그룹들 간의 그룹간 간격들(inter-group spacings)보다 작은 것인, 반도체 디바이스를 형성하는 방법.
  7. 제1항에 있어서, 상기 재분배 라인들은 복수의 재분배 층들 내에 있고, 상기 복수의 재분배 층들의 상부 층들은, 상기 복수의 재분배 층들의 하부 층들보다 두꺼운 것인, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 디바이스 다이들을 밀봉제 내에 캡슐화하는 단계;
    상기 복수의 디바이스 다이들 위에서 상기 복수의 다비아스 다이들과 전기적으로 결합하는 재분배 라인들을 형성하는 단계 - 상기 복수의 디바이스 다이들, 상기 밀봉제, 및 상기 재분배 라인들은 재구성된 웨이퍼의 일부임 -;
    상기 재구성된 웨이퍼를 패키지 구성 요소에 본딩하는 단계; 및
    상기 재구성된 웨이퍼를 관통하는 볼트를 통해 상기 재구성된 웨이퍼를 상기 패키지 구성 요소에 고정하는 단계
    를 포함하고,
    상기 재구성된 웨이퍼는,
    제1 측면 에지;
    제2 측면 에지 - 상기 제1 측면 에지 및 상기 제2 측면 에지는 상기 재구성된 웨이퍼의 양측면 에지들임 -;
    상기 제1 측면 에지에 근접한 제1 디바이스 다이; 및
    상기 제2 측면 에지에 근접한 제2 디바이스 다이
    를 포함하며,
    교차 웨이퍼 재분배 라인은, 상기 재분배 라인들 중 적어도 하나의 재분배 라인을 포함하도록 형성되고, 상기 교차 웨이퍼 재분배 라인은, 상기 제1 디바이스 다이에 연결되는 제1 단부, 및 상기 제2 디바이스 다이에 연결되거나 상기 제2 디바이스 다이와 중첩되는 제2 단부를 갖는 것인, 반도체 디바이스를 형성하는 방법.
  9. 제8항에 있어서, 동일한 층 내의 모든 재분배 라인들은, 동일한 노광 공정을 사용하여 형성되는 것인, 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 디바이스 다이들을 몰딩 화합물 내에 몰딩하는 단계를 포함하는 재구성된 웨이퍼를 형성하는 단계;
    상기 복수의 디바이스 다이들에 전기적으로 결합하는 복수의 재분배 층들을 형성하는 단계 - 상기 복수의 재분배 층들은, 각각이 상기 복수의 디바이스 다이들 중 한 쌍을 연결하는 것인 복수의 교차 웨이퍼 재분배 라인들을 형성하고, 상기 교차 웨이퍼 재분배 라인들 각각은 상기 복수의 재분배 층들 중 적어도 하나의 재분배 층 내의 재분배 라인들을 포함함 -;
    상기 재구성된 웨이퍼를 열 모듈에 본딩하는 단계; 및
    상기 재구성된 웨이퍼를 관통하는 볼트를 통해 상기 재구성된 웨이퍼를 상기 열 모듈에 고정하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
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