KR102281418B1 - 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법 - Google Patents

정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법 Download PDF

Info

Publication number
KR102281418B1
KR102281418B1 KR1020207013538A KR20207013538A KR102281418B1 KR 102281418 B1 KR102281418 B1 KR 102281418B1 KR 1020207013538 A KR1020207013538 A KR 1020207013538A KR 20207013538 A KR20207013538 A KR 20207013538A KR 102281418 B1 KR102281418 B1 KR 102281418B1
Authority
KR
South Korea
Prior art keywords
terminal
data
register
address
information processing
Prior art date
Application number
KR1020207013538A
Other languages
English (en)
Other versions
KR20200066698A (ko
Inventor
히로미치 나카모토
나루히사 가메오
히로유키 나카야마
Original Assignee
미츠비시 쥬고 기카이 시스템 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미츠비시 쥬고 기카이 시스템 가부시키가이샤 filed Critical 미츠비시 쥬고 기카이 시스템 가부시키가이샤
Publication of KR20200066698A publication Critical patent/KR20200066698A/ko
Application granted granted Critical
Publication of KR102281418B1 publication Critical patent/KR102281418B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44505—Configuring for program initiating, e.g. using registry, configuration files
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/442—Shutdown
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4403—Processor initialisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G06F9/44568—Immediately runnable code
    • G06F9/44578—Preparing or optimising for loading
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1008—Correctness of operation, e.g. memory ordering

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Debugging And Monitoring (AREA)
  • Stored Programmes (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

정보 처리 시스템은, 어드레스와, 상기 어드레스에 데이터를 기입하는 것을 지시하는 기입 지시 신호 또는 상기 어드레스로부터 데이터를 판독하는 것을 지시하는 판독 지시 신호를 셀렉터에 출력하는 CPU와, 상기 어드레스, 상기 기입 지시 신호 및 상기 판독 지시 신호에 따라서, 상기 CPU로부터 입력된 데이터의 출력처가 결정되도록 하드웨어로 구성된 상기 셀렉터와, 상기 셀렉터가 출력하는 신호에 기초해서, 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 레지스터를 구비하는 비표준 디바이스의 초기 설정 데이터를 포함하는 데이터를 기억하는 휘발성 메모리와, 상기 휘발성 메모리가 상기 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는 상기 레지스터를 구비한다.

Description

정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법
본 발명은, 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법에 관한 것이다.
카 내비게이션 시스템이나 게임기 등의 다양한 정보 처리 시스템에서는, 그 정보 처리 시스템의 기동 조작이 행해진 직후에, 그 정보 처리 시스템을 이용하고자 하는 이용자로부터의 요구가 있다. 그 때문에, 정보 처리 시스템을, 소정의 상태(예를 들면, 공장 출하 시의 상태나 장치의 전원을 끄기 직전의 상태 등)에서 즉시 기동시키고자 하는 경우가 있다.
특허문헌 1에는, 관련하는 기술로서, 시스템의 중단 전의 휘발성 메모리의 기억 상태, 주변 디바이스의 레지스터값, 및, 프로세서의 레지스터값을 나타내는 데이터를 불휘발성 메모리에 저장하고, 시스템의 기동 시에 OS(Operating System)는 커널 기능에 의해서 불휘발성 메모리에 저장한 데이터를 이용해서 시스템의 중단 전의 상태를 재현함으로써, 정보 처리 시스템을 즉시 초기화하는 기술이 기재되어 있다.
일본 특허공개 2015-156205호 공보
그런데, 정보 처리 시스템에 있어서 사용되는 주변 디바이스에는, 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보를 포함하는 데이터가 메인 메모리에 기입됨으로써, 기동 후에 소정의 상태에서 즉시 동작할 수 있는 상태로 초기화되는 주변 디바이스와, 레지스터를 구비하고, 기동 후에 그 레지스터의 초기 설정이 행해지기까지 동작할 수 있는 상태로 초기화되지 않는 주변 디바이스가 있다. 한편, 스냅샷 이미지 정보란, 공장 출하 시의 상태나 장치의 전원을 끄기 직전의 상태 등의 소정의 상태를 나타내는 정보로, 불휘발성 메모리에 기억시켜 둠으로 써, 정보 처리 시스템이 셧다운된 경우여도, 없어지지 않는 정보이다. 정보 처리 시스템이 셧다운되고, 기동하면, 레지스터를 구비하는 주변 디바이스의 레지스터의 값은, 이른바 부정(不定) 상태가 된다. 따라서, 초기 설정을 나타내는 초기 설정 데이터가 레지스터에 기입되기까지, 즉 초기화되기까지, 레지스터를 구비하는 주변 디바이스는, 동작할 수 없다. 즉, 레지스터를 구비하는 주변 디바이스가 초기화되지 않기 때문에, 정보 처리 시스템에서는, 레지스터를 구비하는 주변 디바이스를 기동 후에 즉시 사용할 수 없다.
그 때문에, 정보 처리 시스템이 기동할 때에, 레지스터를 구비하는 주변 디바이스를 즉시 초기화할 수 있는 기술이 요구되고 있다.
본 발명은, 상기의 과제를 해결할 수 있는 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 제 1 태양에 의하면, 정보 처리 시스템(1)은, 어드레스와, 상기 어드레스에 데이터를 기입하는 것을 지시하는 기입 지시 신호 또는 상기 어드레스로부터 데이터를 판독하는 것을 지시하는 판독 지시 신호를 셀렉터(70)에 출력하는 CPU(Central Processing Unit)(20)와, 상기 어드레스, 상기 기입 지시 신호 및 상기 판독 지시 신호에 따라서, 상기 CPU로부터 입력된 데이터의 출력처(output destination)가 결정되도록 하드웨어로 구성된 상기 셀렉터와, 상기 셀렉터가 출력하는 신호에 기초해서, 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 레지스터를 구비하는 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터를 기억하는 휘발성 메모리(50)와, 상기 휘발성 메모리가 상기 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는 상기 레지스터(401)를 구비한다.
정보 처리 시스템은, 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 레지스터를 구비하는 비표준 디바이스의 초기 설정 데이터를 포함하는 데이터를, 레지스터의 어드레스와 동일한 어드레스의 휘발성 메모리의 메모리 영역에 기입하는 처리를 행한다. 이렇게 함으로써, 정보 처리 시스템이 기동할 때에, 휘발성 메모리에 있어서 스냅샷 이미지 정보가 재현됨과 동시에, 레지스터에 초기 설정 데이터가 기입된다. 따라서, 스냅샷 이미지 정보가 휘발성 메모리에 기입되고, 표준 디바이스가 동작 가능한 상태가 되는 것과 거의 동시에, 비표준 디바이스는, 동작 가능한 상태가 된다.
이와 같이, 정보 처리 시스템에 의해서, 정보 처리 시스템이 기동할 때에, 레지스터를 구비하는 주변 디바이스를 즉시 초기화할 수 있다.
본 발명의 제 2 태양에 의하면, 제 1 태양에 있어서의 정보 처리 시스템에 있어서, 상기 셀렉터는, 상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 기입 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 휘발성 메모리와 상기 레지스터에 출력하고, 상기 휘발성 메모리와 상기 레지스터의 양쪽에 대해서 기입 데이터를 출력하는 것이어도 된다.
정보 처리 시스템은, 휘발성 메모리와 레지스터의 양쪽에, 어드레스와 기입 데이터를 입력한다. 그 때문에, 정보 처리 시스템은, 휘발성 메모리와 레지스터의 각각에 있어서 동일한 어드레스를 나타내는 메모리 영역에 동일한 기입 데이터가 기입된다. 이렇게 함으로써, 정보 처리 시스템은, 동일한 어드레스를 나타내는 메모리 영역에 있어서, 휘발성 메모리와 레지스터에서 동기화(synchronized)할 수 있다.
본 발명의 제 3 태양에 의하면, 제 1 태양 또는 제 2 태양에 있어서의 정보 처리 시스템에 있어서, 상기 셀렉터는, 상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 판독 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 레지스터에 출력하고, 상기 레지스터로부터 판독 데이터를 취득하고, 상기 기입 지시 신호와, 상기 레지스터로부터 취득한 판독 데이터를 상기 휘발성 메모리에 출력하는 것이어도 된다.
정보 처리 시스템은, 휘발성 메모리와 레지스터의 양쪽에 공통되는 어드레스로부터 데이터를 판독하는 경우, 레지스터로부터 기입 데이터를 취득한다. 그리고, 정보 처리 시스템은, 레지스터로부터 취득한 판독 데이터에 대응하는 어드레스와 동일한 어드레스의 휘발성 메모리의 메모리 영역에 판독 데이터를 기입한다. 이렇게 함으로써, 정보 처리 시스템은, 동일한 어드레스를 나타내는 메모리 영역에 있어서, 휘발성 메모리와 레지스터에서 동기화할 수 있다.
본 발명의 제 4 태양에 의하면, 제 1 태양 또는 제 2 태양에 있어서의 정보 처리 시스템에 있어서, 상기 셀렉터는, 상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 판독 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 메모리에 출력하고, 상기 메모리로부터 판독 데이터를 취득하고, 상기 기입 지시 신호와, 상기 메모리로부터 취득한 판독 데이터를 상기 레지스터에 출력하는 것이어도 된다.
정보 처리 시스템은, 휘발성 메모리와 레지스터의 양쪽에 공통되는 어드레스로부터 데이터를 판독하는 경우, 휘발성 메모리로부터 기입 데이터를 취득한다. 그리고, 정보 처리 시스템은, 휘발성 메모리로부터 취득한 판독 데이터에 대응하는 어드레스와 동일한 어드레스의 레지스터의 메모리 영역에 판독 데이터를 기입한다. 이렇게 함으로써, 정보 처리 시스템은, 동일한 어드레스를 나타내는 메모리 영역에 있어서, 휘발성 메모리와 레지스터에서 동기화할 수 있다.
본 발명의 제 5 태양에 의하면, 정보 처리 시스템에 의한 정보 처리 방법은, CPU, 어드레스, 기입 지시 신호 및 판독 지시 신호에 따라서, 상기 CPU로부터 입력된 데이터의 출력처가 결정되도록 하드웨어로 구성된 셀렉터, 휘발성 메모리, 및 상기 휘발성 메모리가 레지스터를 구비하는 비표준 디바이스의 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는 레지스터를 갖는 정보 처리 시스템에 의한 정보 처리 방법으로서, 상기 CPU는, 상기 어드레스와, 상기 어드레스에 데이터를 기입하는 것을 지시하는 상기 기입 지시 신호 또는 상기 어드레스로부터 데이터를 판독하는 것을 지시하는 상기 판독 지시 신호를 상기 셀렉터에 출력하고, 상기 휘발성 메모리는, 상기 셀렉터가 출력하는 신호에 기초해서, 상기 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 상기 초기 설정 데이터를 포함하는 데이터를 기억한다.
정보 처리 시스템에 의한 정보 처리 방법은, 휘발성 메모리와 레지스터의 양쪽에 공통되는 어드레스로부터 데이터를 판독하는 경우, 레지스터로부터 기입 데이터를 취득한다. 그리고, 정보 처리 시스템에 의한 정보 처리 방법은, 레지스터로부터 취득한 판독 데이터에 대응하는 어드레스와 동일한 어드레스의 휘발성 메모리의 메모리 영역에 판독 데이터를 기입한다. 이렇게 함으로써, 정보 처리 시스템에 의한 정보 처리 방법은, 동일한 어드레스를 나타내는 메모리 영역에 있어서, 휘발성 메모리와 레지스터에서 동기화할 수 있다.
본 발명의 실시형태에 의한 정보 처리 시스템 및 정보 처리 방법에 의하면, 정보 처리 시스템이 기동할 때에, 레지스터를 구비하는 주변 디바이스를 즉시 초기화할 수 있다.
도 1은 본 발명의 일 실시형태에 의한 정보 처리 시스템의 구성을 설명하기 위한 제 1 도면이다.
도 2는 본 발명의 일 실시형태에 의한 정보 처리 시스템의 구성을 설명하기 위한 제 2 도면이다.
도 3은 본 발명의 일 실시형태에 의한 정보 처리 시스템의 처리를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시형태에 의한 정보 처리 시스템의 처리 플로를 나타내는 제 1 도면이다.
도 5는 본 발명의 일 실시형태에 의한 정보 처리 시스템의 처리 플로를 나타내는 제 2 도면이다.
도 6은 본 발명의 일 실시형태에 의한 정보 처리 시스템의 처리 플로를 나타내는 제 3 도면이다.
도 7은 본 발명의 일 실시형태에 의한 정보 처리 시스템의 처리 플로를 나타내는 제 4 도면이다.
도 8은 적어도 하나의 실시형태에 따른 컴퓨터의 구성을 나타내는 개략 블럭도이다.
＜실시형태＞
(정보 처리 시스템의 구성)
이하, 본 발명의 일 실시형태에 의한 정보 처리 시스템의 구성에 대해서 설명한다.
본 발명의 일 실시형태에 의한 정보 처리 시스템(1)은, 도 1에 나타내는 바와 같이, 전원(10), CPU(Central Processing Unit)(20), 표준 디바이스(30), 비표준 디바이스(40)(레지스터를 구비하는 주변 디바이스의 일례), 메모리(50)(휘발성 메모리의 일례), 스토리지(60), 셀렉터(70)를 구비한다.
정보 처리 시스템(1)은, 비표준 디바이스(40)가 구비하는 레지스터와 동일한 어드레스로 1 대 1로 대응하는 메모리 영역을 메모리(50)에 있어서 미리 확보하고, 그들의 1 대 1로 대응하는 메모리 영역의 데이터를 동기하게 하는 시스템이다. 이에 의해, 정보 처리 시스템(1)은, 기동할 때에도, 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터가 메인 메모리에 기입되는 것에 의해서 초기화되는 주변 디바이스와 거의 동일 타이밍에, 레지스터를 구비하는 주변 디바이스를 초기화할 수 있다. 스냅샷 이미지 정보란, 불휘발성 메모리에 기억되는 정보 처리 시스템(1)의 중단의 직전이나 공장 출하 시 등의 소정의 상태를 나타내는 데이터이다. 초기화란, 각 주변 디바이스를 동작 가능한 상태로 설정하는 것이다. 고속 기동이란, 정보 처리 시스템(1)이 기동을 개시하고, 스냅샷 이미지 정보를 포함하는 데이터가 메인 메모리에 기입되는 것에 의해서, 공장 출하 시의 상태나 장치의 전원을 끄기 직전의 상태 등의 소정의 상태에서 정보 처리 시스템(1)을 기동시키는 것이다. 정보 처리 시스템(1)이 고속 기동하고, 레지스터를 구비하는 주변 디바이스를 초기화하는 것에 의해, 이용자는, 정보 처리 시스템(1)을 기동 직후에 소정의 상태로부터 사용을 개시할 수 있다.
전원(10)은, 도 1에 나타내는 바와 같이, CPU(20), 표준 디바이스(30), 비표준 디바이스(40), 메모리(50), 스토리지(60), 셀렉터(70)의 각각에 전력을 공급한다.
표준 디바이스(30)는, 스냅샷 이미지 정보를 포함하는 데이터가 메인 메모리에 기입되는 것에 의해서 초기화되는 주변 디바이스이다. 표준 디바이스(30)는, 정보 처리 시스템(1)에 있어서 전원(10)이 기동할 때에, 부트 로더에 의해서, 메모리(50)에 스냅샷 이미지 정보를 포함하는 데이터가 기입됨으로써, 소정의 상태에서 고속 기동할 수 있다. 소정의 상태란, 정보 처리 시스템(1)이 처리의 중단의 직전이나 공장 출하 시 등의 상태이다.
비표준 디바이스(40)는, 레지스터를 구비하는 주변 디바이스이다. 비표준 디바이스(40)는, 초기 설정을 나타내는 초기 설정 데이터가 레지스터에 기입됨으로써 동작 가능한 상태가 된다. 비표준 디바이스(40)는, 도 1에 나타내는 바와 같이, 레지스터(401)를 구비한다. 레지스터(401)는, 초기 설정 데이터를 유지하는 레지스터이다. 레지스터(401)는, 도 2에 나타내는 바와 같이, reg_adr 단자, reg_wreq 단자, reg_wdata 단자, reg_rreq 단자, reg_rdata 단자, reg_rvalid 단자를 구비한다. reg_adr 단자는, 레지스터(401)에 대한 판독 또는 기입 시의 어드레스를 CPU(20)로부터 받는 단자이다. reg_wreq 단자는, 레지스터(401)에 기입을 지시하는 신호를 CPU(20)로부터 받는 단자이다. reg_wdata 단자는, reg_wreq 단자가 기입을 지시하는 신호를 받았을 때에 기입하는 데이터를 CPU(20)로부터 받는 단자이다. reg_rreq 단자는, 판독을 지시하는 신호를 CPU(20)로부터 받는 단자이다. reg_rdata 단자는, reg_rreq 단자가 판독을 지시하는 신호를 받았을 때에 판독된 데이터를 CPU(20)에 출력하는 단자이다. reg_rvalid 단자는, reg_rdata 단자로부터 출력되는 데이터(즉 판독되는 데이터)를 특정하는 신호이다.
메모리(50)는, CPU(20)가 처리에 이용하는 메인 메모리이다. 메모리(50)는, 휘발성의 메모리이다. 메모리(50)와 CPU(20) 사이에서 고속으로 데이터의 송수신이 행해진다. 정보 처리 시스템(1)이 기동할 때에, 메모리(50)에는, 스토리지(60)가 기억하는 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터가 기입된다. 메모리(50)에 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터가 기입됨으로써, CPU(20), 표준 디바이스(30), 비표준 디바이스(40), 메모리(50), 스토리지(60)의 각각이 동작 가능해진다. 한편, 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터에는, 기입을 나타내는 커맨드 정보와 기입처(write destination)의 어드레스를 나타내는 정보가 포함되어 있다. 또한, 메모리(50)에서는, 비표준 디바이스(40)가 구비하는 레지스터(401)와 동일한 어드레스와 어드레스에 대응하는 메모리 영역이 미리 확보되어 있다. 메모리(50)는, 도 2에 나타내는 바와 같이, mem_adr 단자, mem_wreq 단자, mem_wdata 단자, mem_rreq 단자, mem_rdata 단자, mem_rvalid 단자를 구비한다. mem_adr 단자는, 메모리(50)에 대한 판독 또는 기입 시의 어드레스를 CPU(20)로부터 받는 단자이다. mem_wreq 단자는, 메모리(50)에 기입을 지시하는 신호를 CPU(20)로부터 받는 단자이다. mem_wdata 단자는, mem_wreq 단자가 기입을 지시하는 신호를 받았을 때에 기입하는 데이터를 CPU(20)로부터 받는 단자이다. mem_rreq 단자는, 판독을 지시하는 신호를 CPU(20)로부터 받는 단자이다. mem_rdata 단자는, mem_rreq 단자가 판독을 지시하는 신호를 받았을 때에 판독된 데이터를 CPU(20)에 출력하는 단자이다. mem_rvalid 단자는, mem_rdata 단자로부터 출력되는 데이터(즉 판독되는 데이터)를 특정하는 신호이다.
스토리지(60)는, 불휘발성의 메모리이다. 스토리지(60)는, 기동 시에 메모리(50)에 기입되는 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터를 기억한다. 또한, 스토리지(60)는, OS, 어플리케이션 프로그램, 어플리케이션 프로그램에 의해서 처리된 데이터 등을 기억한다.
(CPU(20)의 기능)
CPU(20)는, 셀렉터(70)를 통해서, 메모리(50) 및 레지스터(401)의 적어도 한쪽과의 사이에서 데이터의 읽기 및 쓰기를 행한다. CPU(20)는, 도 2에 나타내는 바와 같이, adr 단자, wreq 단자, wdata 단자, rreq 단자, rdata 단자, rvalid 단자를 구비한다. adr 단자는, 메모리(50) 및 레지스터(401)의 적어도 한쪽에 대한 판독 또는 기입 시의 어드레스를 출력하는 단자이다. wreq 단자는, 메모리(50) 및 레지스터(401)의 적어도 한쪽에 기입을 지시하는 신호를 출력하는 단자이다. wdata 단자는, wreq 단자가 기입을 지시하는 신호를 출력했을 때에 기입하는 데이터를 출력하는 단자이다. rreq 단자는, 메모리(50) 및 레지스터(401)의 적어도 한쪽에 판독을 지시하는 신호를 출력하는 단자이다. rdata 단자는, rreq 단자가 메모리(50) 및 레지스터(401)의 적어도 한쪽에 판독을 지시하는 신호를 출력했을 때에 판독된 데이터를 받는 단자이다. rvalid 단자는, rdata 단자로부터 받는 데이터(즉 판독된 데이터)를 특정하는 신호이다.
(셀렉터(70)의 구성)
셀렉터(70)는, 도 2에 나타내는 바와 같이, CPU(20), 메모리(50), 레지스터(401)의 각각에 접속된다. 셀렉터(70)는, T1 단자, T2 단자, T3 단자, T4 단자, T5 단자, T6 단자, T7 단자, T8 단자, T9 단자, T10 단자, T11 단자, T12 단자, T13 단자, T14 단자, T15 단자, T16 단자, T17 단자, T18 단자를 구비한다. T1 단자는, adr 단자에 접속된다. T2 단자는, wreq 단자에 접속된다. T3 단자는, wdata 단자에 접속된다. T4 단자는, rreq 단자에 접속된다. T5 단자는, rdata 단자에 접속된다. T6 단자는, rvalid 단자에 접속된다. T7 단자는, mem_adr 단자에 접속된다. T8 단자는, mem_wreq 단자에 접속된다. T9 단자는, mem_wdata에 접속된다. T10 단자는, mem_rreq 단자에 접속된다. T11 단자는, mem_rdata 단자에 접속된다. T12 단자는, mem_rvalid 단자에 접속된다. T13 단자는, reg_adr 단자에 접속된다. T14 단자는, reg_wreq 단자에 접속된다. T15 단자는, reg_wdata에 접속된다. T16 단자는 reg_rreq 단자에 접속된다. T17 단자는, reg_rdata 단자에 접속된다. T18 단자는, reg_rvalid 단자에 접속된다.
셀렉터(70)는, CPU(20)로부터 입력되는 신호에 따라서 적절한 T7∼T18 단자로부터 신호를 출력하거나 또는 신호를 받는 것을 실현하도록 논리 설계된, 하드웨어에 의해서 실현되는 회로이다.
구체적으로는, 예를 들면, T1 단자에 메모리(50)와 레지스터(401)가 갖는 동일한 어드레스가 입력되고, T2 단자에 기입을 지시하는 신호가 입력된 경우, 셀렉터(70)는, T1 단자에 입력된 어드레스를 T7 단자와 T13 단자의 양쪽으로부터 출력한다. 또한, 셀렉터(70)는, T2 단자에 입력된 기입을 지시하는 신호를, T8 단자와 T14 단자의 양쪽으로부터 출력한다. 또한, 셀렉터(70)는, T3 단자에 입력된 데이터를 T9 단자와 T15 단자의 양쪽에 출력한다.
또한, 구체적으로는, 예를 들면, T1 단자에 메모리(50)만이 갖는 어드레스가 입력되고, T2 단자에 기입을 지시하는 신호가 입력된 경우, 셀렉터(70)는, T1 단자에 입력된 어드레스를 T7 단자로부터 출력한다. 또한, 셀렉터(70)는, T2 단자에 입력된 기입을 지시하는 신호를, T8 단자로부터 출력한다. 또한, 셀렉터(70)는, T3 단자에 입력된 데이터를 T9 단자에 출력한다.
또한, 구체적으로는, 예를 들면, T1 단자에 메모리(50)와 레지스터(401)가 갖는 동일한 어드레스가 입력되고, T4 단자에 판독을 지시하는 신호가 입력된 경우, T1 단자에 입력된 어드레스는, T7 단자와 T13 단자로부터 출력된다. T4 단자에 입력된 판독을 지시하는 신호는, T16 단자로부터 출력된다. 또한, T17 단자는 레지스터(401)에 접속되고, 데이터를 취득한다. T9 단자는, T17이 취득한 데이터를 메모리(50)에 출력한다. 레지스터(401)는, reg_rdata 단자로부터 데이터를 출력할 때에, 그 데이터를 특정하기 위한 "Low 레벨의 신호"를 reg_rvalid 단자로부터 셀렉터(70)에 출력한다. 셀렉터(70)는, T18 단자에서 받은, 데이터를 특정하기 위한 "Low 레벨의 신호"에 따라서, T8 단자로부터 mem_wreg 단자에 기입을 지시하는 신호를 출력하고, 레지스터(401)가 기억하는 데이터를 메모리(50)에 기입한다.
또한, 구체적으로는, 예를 들면, T1 단자에 메모리(50)만이 갖는 어드레스가 입력되고, T4 단자에 판독을 지시하는 신호가 입력된 경우, T4 단자에 입력된 판독을 지시하는 신호는, T10 단자로부터 출력된다. 또한, T11 단자는 메모리(50)에 접속되고, 데이터를 취득한다. T5 단자는, T11이 취득한 데이터를 CPU(20)에 출력한다. CPU(20)는, T1 단자에 입력한 데이터가 메모리(50)만이 갖는 어드레스인 것을 송신 시에 판정하고 있다. 그 때문에, CPU(20)는, T5 단자로부터 데이터를 취득해서 데이터의 판독을 완료한다.
(정보 처리 시스템(1)이 행하는 처리)
다음으로, 본 발명의 일 실시형태에 의한 정보 처리 시스템(1)의 처리에 대해서 설명한다.
여기에서는, 도 3(a)∼(d)에 나타내는 4개의 경우에 대해서, 정보 처리 시스템(1)의 처리를 설명한다.
(메모리(50)에의 데이터의 기입)
도 3(a)에 나타내는 메모리(50)에의 데이터의 기입, 즉, 레지스터(401)의 어드레스와는 상이한 메모리(50)의 어드레스(예를 들면, 도 3에 나타내는 어드레스 "m1000")의 메모리 영역에의 데이터 "1234"의 기입에 대해서 도 4에 나타내는 처리 플로를 이용해서 설명한다.
CPU(20)는, adr 단자로부터 T1 단자에 어드레스 "m1000"을 출력한다(스텝 S1). CPU(20)는, wdata 단자로부터 T3 단자에 데이터 "1234"를 출력한다(스텝 S2). 그리고, CPU(20)는, wreq 단자로부터 T2 단자에 기입을 지시하는 "Low 레벨의 신호"를 출력한다(즉, 기입을 지시하는 신호가 어서트(assert)됨)(스텝 S3). 한편, CPU(20)는, 스텝 S1의 처리와 스텝 S2의 처리를 거의 동시에 행하고, 어드레스와 데이터의 신호가 안정되었을 때에 기입을 지시하는 신호를 출력한다. 이하, CPU(20)가 기입 시에 어드레스와 데이터를 출력하는 처리는, 특별히 기재하지 않는 경우여도, 거의 동시에 행해지는 것이다. 또한, CPU(20)가 기입 시에 기입을 지시하는 신호를 출력하는 처리는, 어드레스와 데이터의 신호가 안정되었을 때에 행하는 것이다.
셀렉터(70)는, T1 단자로부터 입력된 어드레스를 T7 단자로부터 mem_adr 단자에 출력한다(스텝 S4). 또한, 셀렉터(70)는, T2 단자로부터 입력된 기입을 지시하는 신호를 T8 단자로부터 mem_wreq 단자에 출력한다(스텝 S5). 또한, 셀렉터(70)는, T3 단자로부터 입력된 데이터를 T9 단자로부터 mem_wdata 단자에 출력한다(스텝 S6).
메모리(50)는, 셀렉터(70)로부터, 어드레스 "m1000", 기입을 지시하는 "Low 레벨의 신호", 데이터 "1234"를 받는다. 메모리(50)는, 기입을 지시하는 신호에 따라서, 어드레스 "m1000"의 메모리 영역에 데이터 "1234"를 기입한다(스텝 S7). 한편, 셀렉터(70)는, 전술한 바와 같이 하드웨어에 의해서 실현되는 회로이다. 그 때문에, 셀렉터(70)는, CPU(20)로부터 어드레스, 데이터, 기입을 지시하는 신호, 판독을 지시하는 신호 등을 받은 경우, 신호를 받는 것과 거의 동시에 처리를 완료하고, 처리한 신호를 적절한 단자로부터 출력한다. 이하, 특별히 기재하지 않는 경우여도, 셀렉터(70)는, 입력 신호를 받는 것과 거의 동시에 처리를 완료하고, 처리한 신호를 적절한 단자로부터 출력한다.
(레지스터(401)에의 데이터의 기입)
도 3(b)에 나타내는 레지스터(401)에의 데이터의 기입, 즉, 레지스터(401)의 어드레스와 동일한 메모리(50)의 어드레스(예를 들면, 도 3에 나타내는 어드레스 "m9000")의 메모리 영역에의 데이터 "5678"의 기입에 대해서 도 5에 나타내는 처리 플로를 이용해서 설명한다.
CPU(20)는, adr 단자로부터 T1 단자에 어드레스 "m9000"을 출력한다(스텝 S11). 또한, CPU(20)는, wdata 단자로부터 T3 단자에 데이터 "5678"을 출력한다(스텝 S12). 그리고, CPU(20)는, wreq 단자로부터 T2 단자에 기입을 지시하는 "Low 레벨의 신호"를 출력한다(스텝 S13).
셀렉터(70)는, T1 단자로부터 입력된 어드레스를 T7 단자로부터 mem_adr 단자에 출력한다(스텝 S14). 셀렉터(70)는, T1 단자로부터 입력된 어드레스를 T13 단자로부터 reg_adr 단자에 출력한다(스텝 S15). 또한, 셀렉터(70)는, T3 단자로부터 입력된 데이터를 T9 단자로부터 mem_wdata 단자에 출력한다(스텝 S16). 셀렉터(70)는, T3 단자로부터 입력된 데이터를 T15 단자로부터 reg_wdata 단자에 출력한다(스텝 S17). 또한, 셀렉터(70)는, T2 단자로부터 입력된 기입을 지시하는 신호를 T8 단자로부터 mem_wreq 단자에 출력한다(스텝 S18). 셀렉터(70)는, T2 단자로부터 입력된 기입을 지시하는 신호를 T14 단자로부터 reg_wreq 단자에 출력한다(스텝 S19). 한편, 셀렉터(70)가 행하는 스텝 S14와 S15, S16과 S17, S18과 S19의 각각의 처리는, 병행해서 행해진다.
메모리(50)는, 셀렉터(70)로부터, 어드레스 "m9000", 기입을 지시하는 "Low 레벨의 신호", 데이터 "5678"을 받는다. 메모리(50)는, 기입을 지시하는 신호에 따라서, 어드레스 "m9000"의 메모리 영역에 데이터 "5678"을 기입한다(스텝 S20).
레지스터(401)는, 셀렉터(70)로부터, 어드레스 "m9000", 기입을 지시하는 "Low 레벨의 신호", 데이터 "5678"을 받는다. 레지스터(401)는, 기입을 지시하는 신호에 따라서, 어드레스 "m9000"의 메모리 영역에 데이터 "5678"을 기입한다(스텝 S21).
한편, 정보 처리 시스템(1)은, 정보 처리 시스템(1)이 기동할 때에, 스토리지(60)가 기억하는 스냅샷 이미지 정보와 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터를, 레지스터(401)의 어드레스와 동일한 메모리(50)의 어드레스에 기입하는 처리를 행한다. 이렇게 함으로써, 정보 처리 시스템(1)이 기동할 때에, 메모리(50)에 있어서 스냅샷 이미지 정보와 레지스터(401)에 초기 설정 데이터가 기입되는 것과 동시에, 레지스터(401)에 초기 설정 데이터가 기입된다. 따라서, 스냅샷 이미지 정보가 메모리(50)에 기입되고, 표준 디바이스(30)가 동작 가능한 상태가 되는 것과 거의 동시에, 비표준 디바이스(40)는, 동작 가능한 상태가 된다.
(메모리(50)로부터의 데이터의 판독)
도 3(c)에 나타내는 메모리(50)로부터의 데이터의 판독, 즉, 레지스터(401)의 어드레스와는 상이한 메모리(50)의 어드레스(예를 들면, 도 3에 나타내는 어드레스 "m1000")의 메모리 영역으로부터의 데이터 "1234"의 판독에 대해서 도 6에 나타내는 처리 플로를 이용해서 설명한다.
CPU(20)는, adr 단자로부터 T1 단자에 어드레스 "m1000"을 출력한다(스텝 S31). 또한, CPU(20)는, rreq 단자로부터 T4 단자에 판독을 지시하는 "Low 레벨의 신호"를 출력한다(즉, 판독을 지시하는 신호가 어서트됨)(스텝 S32).
셀렉터(70)는, T1 단자로부터 입력된 어드레스를 T7 단자로부터 mem_adr 단자에 출력한다(스텝 S33). 또한, 셀렉터(70)는, T4 단자로부터 입력된 판독을 지시하는 "Low 레벨의 신호"를 T10 단자로부터 mem_rreq 단자에 출력한다(스텝 S34).
메모리(50)는, 셀렉터(70)로부터, 어드레스 "m1000", 판독을 지시하는 "Low 레벨의 신호"를 받는다. 메모리(50)는, 판독을 지시하는 "Low 레벨의 신호"에 따라서, 어드레스 "m1000"의 메모리 영역의 데이터 "1234"를 mem_rdata 단자로부터 T11 단자에 출력한다(스텝 S35). 또한, 메모리(50)는, 판독을 지시하는 "Low 레벨의 신호"에 따라서, mem_rvalid 단자로부터 T12 단자에 데이터 "1234"를 특정하는 "Low 레벨의 신호"를 출력한다(스텝 S36).
셀렉터(70)는, T11 단자에 입력된 데이터를 T5 단자로부터 rdata 단자에 출력한다(스텝 S37). 또한, 셀렉터(70)는, T12 단자에 입력된 데이터를 특정하는 "Low 레벨의 신호"를 T6 단자로부터 rvalid 단자에 출력한다(스텝 S38).
CPU(20)는, rvalid 단자가 "Low 레벨의 신호"를 받고 있는 동안에 rdata 단자가 받은 데이터 "1234"를 판독한 데이터로서 취득한다(스텝 S39).
(레지스터(401)로부터의 데이터의 판독)
도 3(d)에 나타내는 레지스터(401)로부터의 데이터의 판독, 즉, 메모리(50)에 있어서 동일한 어드레스가 존재하는 레지스터(401)의 어드레스(예를 들면, 도 3에 나타내는 어드레스 "m8000")의 메모리 영역으로부터의 데이터 "9876"의 판독에 대해서 도 7에 나타내는 처리 플로를 이용해서 설명한다.
CPU(20)는, adr 단자로부터 T1 단자에 어드레스 "m8000"을 출력한다(스텝 S41). 그리고, CPU(20)는, rreq 단자로부터 T4 단자에 판독을 지시하는 "Low 레벨의 신호"를 출력한다(즉, 판독을 지시하는 신호가 어서트됨)(스텝 S42).
셀렉터(70)는, T1 단자로부터 입력된 어드레스를, T7 단자로부터 mem_adr 단자에, 또한, T13 단자로부터 reg_adr 단자에 각각 출력한다(스텝 S43). 셀렉터(70)는, T4 단자로부터 입력된 판독을 지시하는 신호를 T16 단자로부터 reg_rreq 단자에 출력한다(스텝 S44).
레지스터(401)는, 셀렉터(70)로부터, 어드레스 "m8000", 판독을 지시하는 "Low 레벨의 신호"를 받는다. 이때, 메모리(50)는, 셀렉터(70)로부터 어드레스 "m8000"을 받는다(스텝 S45). 레지스터(401)는, 판독을 지시하는 신호에 따라서, 어드레스 "m8000"의 메모리 영역의 데이터 "9876"을 reg_rdata 단자로부터 T17 단자에 출력한다(스텝 S46). 또한, 레지스터(401)는, 판독을 지시하는 신호에 따라서, reg_rvalid 단자로부터 T18 단자에 데이터 "9876"을 특정하는 "Low 레벨의 신호"를 출력한다(스텝 S47).
셀렉터(70)는, T17 단자에 입력된 데이터를, T5 단자로부터 rdata 단자에, 또한, T9 단자로부터 mem_wdata 단자에 각각 출력한다(스텝 S48). 또한, 셀렉터(70)는, T18 단자에 입력된 데이터를 특정하기 위한 "Low 레벨의 신호"를 T6 단자로부터 rvalid 단자에 출력한다(스텝 S49).
CPU(20)는, rvalid 단자가 "Low 레벨의 신호"를 받고 있는 동안에 rdata 단자가 받은 데이터 "9876"을 판독한 데이터로서 취득한다(스텝 S50).
셀렉터(70)는, "Low 레벨의 신호"를 T6 단자로부터 rvalid 단자에 출력하면, 기입을 지시하는 신호를 T8 단자로부터 mem_wreq 단자에 출력한다(스텝 S51).
메모리(50)는, 기입을 지시하는 "Low 레벨의 신호"를 받는다. 메모리(50)는, 기입을 지시하는 신호에 따라서, 셀렉터(70)로부터 받은 어드레스 "m8000"의 메모리 영역에 데이터 "9876"을 기입한다(스텝 S52).
레지스터(401)는, 데이터 "9876"의 송신을 완료하면, reg_rvalid 단자로부터 T18 단자에 "high 레벨의 신호"를 출력한다(스텝 S53). 즉, 레지스터(401)는, reg_rvalid 단자로부터 "high 레벨의 신호"를 출력했을 때, 데이터의 송신을 완료하고 있다. 따라서, 이 스텝 S49의 처리에 의해, 레지스터(401)가 reg_rvalid 단자로부터 "high 레벨의 신호"를 출력한 단계에서, 레지스터(401)로부터 판독된 데이터는, 메모리(50)에 송신되고, 메모리(50)에 있어서의 기입의 데이터로서 확정하고 있다. 한편, 이 스텝 S51의 처리에 의해, 레지스터(401)로부터의 데이터의 판독 처리에 있어서, 레지스터(401)가 행하는 처리는 종료된다. 한편, 레지스터(401)로부터의 데이터의 판독 처리에 있어서, 레지스터(401)가 처리를 종료하면, 레지스터(401)가 reg_rdata로부터 출력하는 데이터는, 부정값이 된다.
셀렉터(70)는, T18 단자가 "High 레벨의 신호"를 받으면, 그 "High 레벨의 신호"를, T8 단자로부터 mem_wreq 단자에, 또한, T6 단자로부터 rvalid 단자에 출력한다(스텝 S54). 셀렉터(70)가 행하는 스텝 S54의 처리에 의해서, 레지스터(401)로부터의 데이터의 판독 처리에 있어서의, 레지스터(401)와 데이터의 동기화하기 위한 메모리(50)에의 기입 처리는 종료된다. 한편, 레지스터(401)로부터의 데이터의 판독 처리에 있어서, 메모리(50)가 처리를 종료하면, 메모리(50)의 mem_wdata 단자에 입력되는 데이터는, 부정값이 된다. 또한, CPU(20)는, rvalid 단자에서 "High 레벨의 신호"를 받으면, 레지스터(401)로부터 데이터를 판독하는 처리를 종료한다. 한편, 레지스터(401)로부터의 데이터의 판독 처리에 있어서, CPU(20)가 레지스터(401)로부터 데이터를 판독하는 처리를 종료하면, CPU(20)의 rdata 단자에 입력되는 데이터는, 부정값이 된다. CPU(20)는, 레지스터(401)로부터 데이터를 판독하는 처리를 종료하면, rreq 단자로부터 T4 단자에 "High 레벨의 신호"를 출력한다(스텝 S55).
셀렉터(70)는, T4 단자에서 "High 레벨의 신호"를 받으면, T16 단자로부터 reg_rreq 단자에 "High 레벨의 신호"를 출력한다(스텝 S56). 이 스텝 S56의 처리에 의해, 정보 처리 시스템(1)이 행하는 레지스터(401)로부터의 데이터의 판독 처리는 종료된다. 정보 처리 시스템(1)이 행하는 레지스터(401)로부터의 데이터의 판독 처리는 종료되면, CPU(20)의 adr 단자로부터 출력되는 어드레스는 부정으로 되고, reg_adr 단자 및 mem_adr 단자에 입력되는 어드레스도 부정으로 되고, 모든 어드레스가 개방된다.
(작용·효과)
이상, 본 발명의 일 실시형태에 의한 정보 처리 시스템(1)에 대해서 설명했다.
본 발명의 일 실시형태에 의한 정보 처리 시스템(1)에서는, CPU(20)는, 어드레스와, 그 어드레스에 데이터를 기입하는 것을 지시하는 기입 지시 신호 또는 그 어드레스로부터 데이터를 판독하는 것을 지시하는 판독 지시 신호를 셀렉터(70)에 출력한다. 셀렉터(70)는, 어드레스, 기입 지시 신호 및 판독 지시 신호에 따라서, CPU(20)로부터 입력된 데이터의 출력처가 결정되도록 하드웨어로 구성된다. 메모리(50)는, 셀렉터(70)가 출력하는 신호에 기초해서, 정보 처리 시스템(1)이 기동할 때에, 스냅샷 이미지 정보와 레지스터(401)를 구비하는 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터를 기억한다. 레지스터(401)는, 메모리(50)가 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는다.
정보 처리 시스템(1)은, 정보 처리 시스템(1)이 기동할 때에, 스냅샷 이미지 정보와 레지스터(401)를 구비하는 비표준 디바이스(40)의 초기 설정 데이터를 포함하는 데이터를, 레지스터(401)의 어드레스와 동일한 메모리(50)의 어드레스의 메모리 영역에 기입하는 처리를 행한다. 이렇게 함으로써, 정보 처리 시스템(1)이 기동할 때에, 메모리(50)에 있어서 스냅샷 이미지 정보가 재현됨과 동시에, 레지스터(401)에 초기 설정 데이터가 기입된다. 따라서, 스냅샷 이미지 정보가 메모리(50)에 기입되고, 표준 디바이스(30)가 동작 가능한 상태가 되는 것과 거의 동시에, 비표준 디바이스(40)는, 동작 가능한 상태가 된다.
이와 같이, 정보 처리 시스템(1)에 의해서, 정보 처리 시스템(1)이 기동할 때에, 레지스터(401)를 구비하는 비표준 디바이스(40)를 즉시 초기화할 수 있다.
(변형예)
한편, 본 발명의 다른 실시형태에 의한 정보 처리 시스템(1)에 있어서, 레지스터(401)는, 기입 및 판독의 양쪽이 가능한 것으로서 설명했다. 그러나, 레지스터(401) 중에는, 기입만이 가능한 것도 존재한다.
레지스터(401)가 기입만 가능한 경우, 전술의 (레지스터(401)로부터의 데이터의 판독)에 있어서의 레지스터(401)와 메모리(50)를 교체하고, 메모리(50)로부터 데이터를 판독하고, 판독한 데이터를 레지스터(401)에 기입하는 처리를, (레지스터(401)로부터의 데이터의 판독)에 있어서의 처리와 마찬가지로 행함으로써, 메모리(50)와 레지스터(401)의 데이터를 동기할 수 있다. 또한, CPU(20)는, 레지스터(401)가 기억해야 할 데이터를 메모리(50)로부터 판독할 수 있다.
한편, 본 발명의 실시형태에 있어서의 처리는, 적절한 처리가 행해지는 범위에 있어서, 처리의 순번이 교체되어도 된다.
본 발명의 실시형태에 있어서의 메모리, 스토리지, 레지스터를 포함하는 기억부, 그 밖의 기억 장치의 각각은, 적절한 정보의 송수신이 행해지는 범위에 있어서 어느 곳에 구비되어 있어도 된다. 또한, 기억부, 그 밖의 기억 장치의 각각은, 적절한 정보의 송수신이 행해지는 범위에 있어서 복수 존재하고 데이터를 분산해서 기억하고 있어도 된다.
본 발명의 실시형태에 대해서 설명했지만, 전술의 표준 디바이스(30), 비표준 디바이스(40), 그 밖의 제어 장치는 내부에, 컴퓨터 시스템을 갖고 있어도 된다. 그리고, 전술한 처리의 과정은, 프로그램의 형식으로 컴퓨터 판독 가능한 기록 매체에 기억되어 있고, 이 프로그램을 컴퓨터가 판독해서 실행하는 것에 의해서, 상기 처리가 행해진다. 컴퓨터의 구체적인 예를 이하에 나타낸다.
도 8은, 적어도 하나의 실시형태에 따른 컴퓨터의 구성을 나타내는 개략 블럭도이다.
컴퓨터(5)는, 도 8에 나타내는 바와 같이, CPU(6), 메인 메모리(7), 스토리지(8), 인터페이스(9)를 구비한다.
예를 들면, 전술의 표준 디바이스(30), 비표준 디바이스(40), 그 밖의 제어 장치의 각각은, 컴퓨터(5)에 실장된다. 그리고, 전술한 각 처리부의 동작은, 프로그램의 형식으로 스토리지(8)에 기억되어 있다. CPU(6)는, 프로그램을 스토리지(8)로부터 판독해서 메인 메모리(7)에 전개하고, 해당 프로그램에 따라서 상기 처리를 실행한다. 또한, CPU(6)는, 프로그램에 따라서, 전술한 각 기억부에 대응하는 메모리 영역을 메인 메모리(7)에 확보한다.
스토리지(8)의 예로서는, HDD(Hard Disk Drive), SSD(Solid State Drive), 자기 디스크, 광자기 디스크, CD-ROM(Compact Disc Read Only Memory), DVD-ROM(Digital Versatile Disc Read Only Memory), 반도체 메모리 등을 들 수 있다. 스토리지(8)는, 컴퓨터(5)의 버스에 직접 접속된 내부 미디어여도 되고, 인터페이스(9) 또는 통신 회선을 통해서 컴퓨터(5)에 접속되는 외부 미디어여도 된다. 또한, 이 프로그램이 통신 회선에 의해서 컴퓨터(5)에 전송되는 경우, 전송을 받은 컴퓨터(5)가 해당 프로그램을 메인 메모리(7)에 전개하고, 상기 처리를 실행해도 된다. 적어도 하나의 실시형태에 있어서, 스토리지(8)는, 일시적이 아닌 유형의 기억 매체이다.
또한, 상기 프로그램은, 전술한 기능의 일부를 실현해도 된다. 또, 상기 프로그램은, 전술한 기능을 컴퓨터 시스템에 이미 기록되어 있는 프로그램과의 조합으로 실현할 수 있는 파일, 이른바 차분 파일(차분 프로그램)이어도 된다.
본 발명의 몇 개의 실시형태를 설명했지만, 이들 실시형태는, 예이고 발명의 범위를 한정하지 않는다. 이들 실시형태는, 발명의 요지를 일탈하지 않는 범위에서, 여러 가지의 추가, 생략, 치환, 변경을 행해도 된다.
본 발명의 실시형태에 의한 정보 처리 시스템에 의하면, 정보 처리 시스템이 기동할 때에, 레지스터를 구비하는 주변 디바이스를 즉시 초기화할 수 있다.
1…정보 처리 시스템
6, 20…CPU
7…메인 메모리
8…스토리지
9…인터페이스
10…전원
30…표준 디바이스
40…비표준 디바이스
50…메모리
60…스토리지
70…셀렉터
401…레지스터

Claims (5)

  1. 어드레스와, 상기 어드레스에 데이터를 기입하는 것을 지시하는 기입 지시 신호 또는 상기 어드레스로부터 데이터를 판독하는 것을 지시하는 판독 지시 신호를 셀렉터에 출력하는 CPU(Central Processing Unit)와,
    상기 어드레스, 상기 기입 지시 신호 및 상기 판독 지시 신호에 따라서, 상기 CPU로부터 입력된 데이터의 출력처(output destination)가 결정되도록 하드웨어로 구성된 상기 셀렉터와,
    상기 셀렉터가 출력하는 신호에 기초해서, 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 레지스터를 구비하는 비표준 디바이스의 초기 설정 데이터를 포함하는 데이터를 기억하는 휘발성 메모리와,
    상기 휘발성 메모리가 상기 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는 상기 레지스터
    를 구비하는 정보 처리 시스템.
  2. 제 1 항에 있어서,
    상기 셀렉터는,
    상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 기입 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 휘발성 메모리와 상기 레지스터에 출력하고, 상기 휘발성 메모리와 상기 레지스터의 양쪽에 대해서 기입 데이터를 출력하는,
    정보 처리 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 셀렉터는,
    상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 판독 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 레지스터에 출력하고,
    상기 레지스터로부터 판독 데이터를 취득하고, 상기 기입 지시 신호와, 상기 레지스터로부터 취득한 판독 데이터를 상기 휘발성 메모리에 출력하는,
    정보 처리 시스템.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 셀렉터는,
    상기 휘발성 메모리와 상기 레지스터가 갖는 동일한 어드레스가 입력되고, 상기 판독 지시 신호가 입력된 경우, 상기 동일한 어드레스를 상기 메모리에 출력하고,
    상기 메모리로부터 판독 데이터를 취득하고, 상기 기입 지시 신호와, 상기 메모리로부터 취득한 판독 데이터를 상기 레지스터에 출력하는,
    정보 처리 시스템.
  5. CPU, 어드레스, 기입 지시 신호 및 판독 지시 신호에 따라서, 상기 CPU로부터 입력된 데이터의 출력처가 결정되도록 하드웨어로 구성된 셀렉터, 휘발성 메모리, 및 상기 휘발성 메모리가 레지스터를 구비하는 비표준 디바이스의 초기 설정 데이터를 기억하는 메모리 영역의 어드레스와 동일한 어드레스를 갖는 레지스터를 갖는 정보 처리 시스템에 의한 정보 처리 방법으로서,
    상기 CPU는,
    상기 어드레스와, 상기 어드레스에 데이터를 기입하는 것을 지시하는 상기 기입 지시 신호 또는 상기 어드레스로부터 데이터를 판독하는 것을 지시하는 상기 판독 지시 신호를 상기 셀렉터에 출력하고,
    상기 휘발성 메모리는,
    상기 셀렉터가 출력하는 신호에 기초해서, 상기 정보 처리 시스템이 기동할 때에, 스냅샷 이미지 정보와 상기 초기 설정 데이터를 포함하는 데이터를 기억하는,
    정보 처리 시스템에 의한 정보 처리 방법.
KR1020207013538A 2017-11-17 2017-11-17 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법 KR102281418B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/041548 WO2019097693A1 (ja) 2017-11-17 2017-11-17 情報処理システム及び情報処理システムによる情報処理方法

Publications (2)

Publication Number Publication Date
KR20200066698A KR20200066698A (ko) 2020-06-10
KR102281418B1 true KR102281418B1 (ko) 2021-07-23

Family

ID=66539430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207013538A KR102281418B1 (ko) 2017-11-17 2017-11-17 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법

Country Status (6)

Country Link
US (1) US11249904B2 (ko)
JP (1) JP6966568B2 (ko)
KR (1) KR102281418B1 (ko)
GB (1) GB2581719B (ko)
SG (1) SG11202004378VA (ko)
WO (1) WO2019097693A1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010094A1 (en) 1998-08-10 2000-02-24 Micron Electronics, Inc. Processor or core logic unit with internal register for peripheral status
US20100121988A1 (en) 2008-11-12 2010-05-13 Microchip Technology Incorporated Dynamic state configuration restore
JP2015156205A (ja) 2014-01-20 2015-08-27 キヤノン株式会社 情報処理装置およびその制御方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4675813A (en) * 1985-01-03 1987-06-23 Northern Telecom Limited Program assignable I/O addresses for a computer
JPS62123545A (ja) * 1985-11-22 1987-06-04 Nec Home Electronics Ltd デ−タ入出力装置
JPH06131241A (ja) * 1992-10-19 1994-05-13 Fujitsu Ltd データ処理装置
US6212609B1 (en) * 1997-06-30 2001-04-03 Intel Corporation Alternate access mechanism for saving and restoring state of read-only register
JP4961781B2 (ja) * 2006-03-14 2012-06-27 ソニー株式会社 情報処理装置、その起動方法およびプログラム
JP6160273B2 (ja) * 2013-06-06 2017-07-12 富士通株式会社 半導体回路装置、及び、電子装置
US9916173B2 (en) * 2013-11-25 2018-03-13 Red Hat Israel, Ltd. Facilitating execution of MMIO based instructions
JP6294732B2 (ja) * 2014-03-31 2018-03-14 株式会社メガチップス データ転送制御装置及びメモリ内蔵装置
TWI564802B (zh) * 2015-12-14 2017-01-01 財團法人工業技術研究院 初始化週邊裝置之方法與使用此方法之電子裝置
US10223149B2 (en) * 2016-12-15 2019-03-05 Intel Corporation Implementing device models for virtual machines with reconfigurable hardware

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000010094A1 (en) 1998-08-10 2000-02-24 Micron Electronics, Inc. Processor or core logic unit with internal register for peripheral status
US20100121988A1 (en) 2008-11-12 2010-05-13 Microchip Technology Incorporated Dynamic state configuration restore
JP2015156205A (ja) 2014-01-20 2015-08-27 キヤノン株式会社 情報処理装置およびその制御方法

Also Published As

Publication number Publication date
GB2581719A (en) 2020-08-26
GB2581719B (en) 2022-03-09
US20200278928A1 (en) 2020-09-03
SG11202004378VA (en) 2020-06-29
US11249904B2 (en) 2022-02-15
KR20200066698A (ko) 2020-06-10
JPWO2019097693A1 (ja) 2020-11-26
JP6966568B2 (ja) 2021-11-17
GB202006897D0 (en) 2020-06-24
WO2019097693A1 (ja) 2019-05-23

Similar Documents

Publication Publication Date Title
US10002085B2 (en) Peripheral component interconnect (PCI) device and system including the PCI
CN110286856B (zh) 卷克隆方法、装置、电子设备及机器可读存储介质
TWI605388B (zh) 顯示器控制器以及其操作方法
JP5518103B2 (ja) 伝送制御装置及び前記伝送制御装置を備えたｐｌｃ
JP2009093501A (ja) 画像処理装置及びその制御方法
KR102281418B1 (ko) 정보 처리 시스템 및 정보 처리 시스템에 의한 정보 처리 방법
JP2007164355A (ja) 不揮発性記憶装置、そのデータ読出方法及びそのデータ書込み方法
US20130238881A1 (en) Data transmission device, data transmission method, and computer program product
US20040184306A1 (en) Memory device
US20080091902A1 (en) Memory card and method of updating memory card program
WO2016106933A1 (zh) 一种基于若干分区的mcu芯片信息保护方法和装置
JP2014153822A (ja) 半導体デバイス、通信システム、手振れ補正コントローラ、撮像装置、電子機器
US10628159B2 (en) Processor with selection circuit and selectively controllable register and method of operating same
JP7018067B2 (ja) 情報処理システム、情報処理方法及びプログラム
US20110255001A1 (en) Video signal processing device, video signal processing system, and video signal processing method
US20240103725A1 (en) Loading multi-segmented software image files into memory using a nested file structure
KR102290229B1 (ko) 병렬 처리를 위한 데이터 생성 장치
US11593289B2 (en) Direct memory access
JP5774941B2 (ja) コンフィグレーション装置及びコンフィグレーション方法
US20200201599A1 (en) Control system, control method and nonvolatile computer readable medium for operating the same
JP2008225894A (ja) Ｓｄｒａｍコントローラ
JP2016151803A (ja) ストレージ制御装置、ストレージ制御プログラム、およびストレージ制御方法
JP2015148851A (ja) 画像処理装置
JP2015034891A (ja) レジスタ設定制御装置
JP2020087021A (ja) 情報処理装置、画像形成装置およびプログラム

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant