KR102257119B1

KR102257119B1 - Array substrate and organic light emitting display device including the same

Info

Publication number: KR102257119B1
Application number: KR1020130125416A
Authority: KR
Inventors: 곽원규
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-06-17
Filing date: 2013-10-21
Publication date: 2021-05-31
Also published as: KR20230008659A; TWI650850B; JP7079803B2; KR102482331B1; KR20210065078A; JP2020170148A; TW201505160A; KR20140146510A

Abstract

어레이 기판 및 이를 포함하는 유기 발광 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 어레이 기판은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 제2 절연막 상에 배치되되, 리세스 패턴에 의해 노출되는 기판의 상면을 적어도 부분적으로 노출시키는 유기 절연막을 포함한다.An array substrate and an organic light emitting display device including the same are provided. The array substrate according to an embodiment of the present invention includes a substrate, a barrier layer disposed on the substrate, a buffer layer disposed on the barrier layer, a first insulating film disposed on the buffer layer, a second insulating film disposed on the first insulating film, and a second insulating film. 1 A plurality of wiring patterns interposed between the insulating film and the second insulating film or disposed on the second insulating film, but spaced apart from each other and extending toward one side of the substrate, and recessed at a predetermined depth from the upper surface of the second insulating film to reduce the upper surface of the substrate at least. A recess pattern partially exposed and an organic insulating layer disposed on the second insulating layer, and at least partially exposing an upper surface of the substrate exposed by the recess pattern.

Description

Array substrate and organic light emitting display device including the same BACKGROUND OF THE INVENTION

본 발명은 어레이 기판 및 이를 포함하는 표시 장치에 대한 것으로 보다 상세하게는 표시 영역과 비표시 영역을 포함하는 어레이 기판 및 이를 포함하는 표지 장치에 대한 것이다. The present invention relates to an array substrate and a display device including the same, and more particularly, to an array substrate including a display area and a non-display area, and a labeling device including the same.

액정표시장치(LCD) 또는 유기발광표시장치(OLED)등과 같은 표시 장치는 표시 영역과 표시 영역에 외측에 배치되는 비표시 영역을 포함하는 어레이 기판을 포함할 수 있다. 상기와 같은 표시 장치는 영상을 표시하기 위한 기본 구성 요소로서, 표시 영역 내에 다수의 화소를 포함하고, 각 화소는 독립적인 구동을 위해서 스위칭 소자를 포함한다. A display device such as a liquid crystal display device (LCD) or an organic light emitting display device (OLED) may include an array substrate including a display area and a non-display area disposed outside the display area. The display device as described above is a basic component for displaying an image, and includes a plurality of pixels in a display area, and each pixel includes a switching element for independent driving.

한편, 어레이 기판은 액정 표시 장치나 유기 발광 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로 사용된다. 어레이 기판 상에는 주사 신호를 전달하는 게이트 배선과 화상 신호를 전달하는 데이터 배선, 박막 트랜지스터, 각종 유기 또는 무기 절연막 등이 배치되어 있고, 이 중 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 등으로 이루어져, 스위칭 소자로서의 역할을 한다. Meanwhile, the array substrate is used as a circuit board for independently driving each pixel in a liquid crystal display device or an organic light emitting display device. On the array substrate, a gate wiring for transmitting a scan signal, a data wiring for transmitting an image signal, a thin film transistor, and various organic or inorganic insulating films are arranged, among which the thin film transistor is a semiconductor forming a gate electrode and a channel that are part of the gate wiring It consists of a layer and a source electrode and a drain electrode, which are part of a data line, and serves as a switching element.

표시 영역의 외측에 배치되는 비표시 영역에는 표시 영역의 게이트 라인 또는 데이터 라인과 연결되는 복수의 배선이 배치된다. 복수의 배선은 다양한 형태로 연장되며 그 일단이 어레이 기판 하부 패드부에 배치된 패드들과 연결될 수 있다. In the non-display area disposed outside the display area, a plurality of wirings connected to the gate line or the data line of the display area are disposed. The plurality of wirings may extend in various forms, and one end thereof may be connected to pads disposed on the lower pad portion of the array substrate.

이와 같은 어레이 기판은 그 제조 공정에서부터 다양한 충격에 노출될 수 있다. 구체적으로, 어레이 기판을 운반하거나, 각종 검사 작업 수행 시 어레이 기판에 일정한 충격이 가해질 수 있는데, 이러한 충격에 의해 어레이 기판에는 크랙이 형성될 수 있다. 이러한 크랙은 기판 상에 배치되는 무기 절연막 층을 통하여 성장하거나, 전파되는 경향성을 갖는다. 즉, 예시적으로 비표시 영역의 일부분에 크랙이 발생되면, 이와 같은 크랙은 무기 절연막을 타고 표시 영역까지 전파될 수 있으며, 이로 인해 표시 영역의 신뢰성 불량을 초래할 수 있다. 이러한 문제들을 해결하기 위해, 충격에 강한 어레이 기판의 구조 및 비표시 영역에서 발생한 크랙의 전파를 억제할 수 있는 어레이 기판의 구조에 대한 다양한 기술적 시도가 행해지고 있는 실정이다. Such an array substrate may be exposed to various impacts from its manufacturing process. Specifically, when transporting the array substrate or performing various inspection tasks, a certain impact may be applied to the array substrate, and cracks may be formed on the array substrate by such impact. These cracks tend to grow or propagate through the inorganic insulating layer disposed on the substrate. That is, for example, when a crack occurs in a portion of the non-display area, the crack may propagate to the display area through the inorganic insulating layer, which may lead to poor reliability of the display area. In order to solve these problems, various technical attempts have been made on the structure of the array substrate resistant to impact and the structure of the array substrate capable of suppressing the propagation of cracks generated in the non-display area.

본 발명이 해결하고자 하는 과제는 크랙의 발생을 방지하는 구조를 갖는 어레이 기판을 제공하는 것이다.The problem to be solved by the present invention is to provide an array substrate having a structure that prevents the occurrence of cracks.

본 발명이 해결하고자 하는 다른 과제는 발생한 크랙의 전파를 억제하는 구조를 갖는 어레이 기판을 제공하는 것이다. Another problem to be solved by the present invention is to provide an array substrate having a structure that suppresses propagation of generated cracks.

발명이 해결하고자 하는 다른 과제는 크랙의 발생을 방지하는 구조를 갖는 유기 발광 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide an organic light emitting display device having a structure that prevents the occurrence of cracks.

본 발명이 해결하고자 하는 다른 과제는 발생한 크랙의 전파를 억제하는 구조를 갖는 유기 발광 표시 장치를 제공하는 것이다. Another problem to be solved by the present invention is to provide an organic light emitting display device having a structure that suppresses propagation of generated cracks.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이 기판은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함한다.The array substrate according to an embodiment of the present invention for solving the above problems is a substrate, a barrier layer disposed on the substrate, a buffer layer disposed on the barrier layer, a first insulating film disposed on the buffer layer, and disposed on the first insulating film. A plurality of wiring patterns interposed between the first insulating film and the second insulating film, or disposed on the second insulating film, but spaced apart from each other and extending toward one side of the substrate, and a predetermined depth recess from the upper surface of the second insulating film A recess pattern for at least partially exposing an upper surface of the substrate, and an organic insulating layer disposed on the second insulating layer and at least partially exposing an upper surface of the substrate exposed by the recess pattern.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 어레이 기판은 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하되, 비표시 영역은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함한다. An array substrate according to an embodiment of the present invention for solving the above problem includes a display area and a non-display area disposed outside the display area, wherein the non-display area includes a substrate, a barrier layer disposed on the substrate, and a barrier layer. The buffer layer disposed thereon, the first insulating film disposed on the buffer layer, the second insulating film disposed on the first insulating film, the substrate interposed between the first insulating film and the second insulating film, or disposed on the second insulating film, but spaced apart from each other. A plurality of wiring patterns extending toward one side of the second insulating film, a recess pattern recessed from the upper surface of the second insulating film to at least partially expose the upper surface of the substrate, and disposed on the second insulating film, by the recess pattern And an organic insulating layer at least partially exposing the exposed upper surface of the substrate.

본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 영역과 표시 영역 외측에 배치되는 비표시 영역을 갖는 어레이 기판으로서, 비표시 영역은 기판, 기판 상에 배치되는 배리어층, 배리어층 상에 배치되는 버퍼층, 버퍼층 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 제2 절연막, 제1 절연막과 제2 절연막 사이에 개재되거나, 제2 절연막 상에 배치되되, 서로 이격되어 기판의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막 상면으로부터 소정 깊이 리세스되어 기판의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막을 포함하는 어레이 기판 및 어레이 기판 상에 배치되는 봉지 부재를 포함한다. An organic light emitting diode display according to an embodiment of the present invention is an array substrate having a display area and a non-display area disposed outside the display area, wherein the non-display area is disposed on a substrate, a barrier layer disposed on the substrate, and a barrier layer. The buffer layer to be formed, the first insulating film disposed on the buffer layer, the second insulating film disposed on the first insulating film, interposed between the first insulating film and the second insulating film, or disposed on the second insulating film, but spaced apart from each other to form one side of the substrate. A plurality of wiring patterns extending toward, a recess pattern recessed at a predetermined depth from an upper surface of the second insulating film to at least partially expose the upper surface of the substrate, and the second insulating film, the recess pattern exposed by the recess pattern And an array substrate including an organic insulating layer exposing an upper surface of the substrate at least partially, and an encapsulation member disposed on the array substrate.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.According to the embodiments of the present invention, there are at least the following effects.

즉, 외부의 충격에 의해 어레이 기판에 크랙이 발생하는 것을 방지할 수 있다. That is, it is possible to prevent the occurrence of cracks in the array substrate due to external impact.

또한, 외부에 충격에 의해 발생한 크랙이 성장하거나, 전파되는 것을 억제할 수 있다. In addition, it is possible to suppress the growth or propagation of cracks generated by impact to the outside.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이고,
도 2는 도 1의 'A' 부분을 확대한 부분 확대도이며,
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 4는 도 1의 'B' 부분을 확대한 부분 확대도이고,
도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이며,
도 6은 도 4의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이고,
도 7은 도 4의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다.
도 8은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 9는 도 8의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 10은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 11는 도 10의 Ⅴ-Ⅴ' 라인을 따라 절단한 단면도이다.
도 12은 도 10의 Ⅵ-Ⅵ'라인을 따라 절단한 단면도이다.
도 13은 도 11의 변형예예에 따른 어레이 기판의 단면도이다.
도 14는 도 12의 변형예예에 따른 어레이 기판의 단면도이다.
도 15는 도 10의 변형예에 따른 어레이 기판의 부분 확대도이다.
도 16은 도 15의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다.
도 17은 도 6의 변형예에 따른 어레이 기판의 단면도이다.
도 18은 도 7의 변형예에 따른 어레이 기판의 단면도이다.
도 19는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다.
도 20은 도 19의 Ⅷ-Ⅷ'선을 따라 절단한 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다.
도 22는 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다.
도 23은 도 22의 'C'부분을 확대한 부분 확대도이다.
도 24는 도 23의 Ⅸ-Ⅸ' 라인을 따라 절단한 단면도이다.
도 25는 도 22의 'D'부분을 확대한 부분 확대도이다.
도 26는 도 25의 Ⅹ-Ⅹ라인을 따라 절단한 단면도이다.
도 27은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 28은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다.1 is a plan view of an array substrate according to an embodiment of the present invention,
FIG. 2 is a partially enlarged view of an enlarged portion'A' of FIG. 1,
3 is a cross-sectional view taken along line I-I' of FIG. 2.
4 is a partially enlarged view of an enlarged portion'B' of FIG. 1,
5 is a cross-sectional view taken along the line II-II' of FIG. 4,
6 is a cross-sectional view taken along the line III-III' of FIG. 4;
7 is a cross-sectional view taken along the line IV-IV' of FIG. 4.
8 is a partially enlarged view of the array substrate according to the modified example of FIG. 4.
9 is a partially enlarged view of the array substrate according to the modified example of FIG. 8.
10 is a partially enlarged view of the array substrate according to the modified example of FIG. 4.
11 is a cross-sectional view taken along the line V-V' of FIG. 10.
12 is a cross-sectional view taken along the line VI-VI' of FIG. 10.
13 is a cross-sectional view of an array substrate according to the modified example of FIG. 11.
14 is a cross-sectional view of an array substrate according to the modified example of FIG. 12.
15 is a partially enlarged view of the array substrate according to the modified example of FIG. 10.
16 is a cross-sectional view taken along the line VII-VII' of FIG. 15.
17 is a cross-sectional view of an array substrate according to a modified example of FIG. 6.
18 is a cross-sectional view of an array substrate according to a modified example of FIG. 7.
19 is a partially enlarged view of an array substrate according to another embodiment of the present invention.
FIG. 20 is a cross-sectional view taken along line VIII-VIII' of FIG. 19.
21 is a partially enlarged view of an array substrate according to another embodiment of the present invention.
22 is a plan view of an array substrate according to another embodiment of the present invention.
23 is a partially enlarged view of an enlarged portion'C' of FIG. 22.
24 is a cross-sectional view taken along the line IX-IX' of FIG. 23.
25 is a partially enlarged view of an enlarged portion'D' of FIG. 22.
FIG. 26 is a cross-sectional view taken along line X-X of FIG. 25.
27 is a cross-sectional view of an organic light emitting diode display according to an exemplary embodiment of the present invention.
28 is a cross-sectional view of an organic light emitting diode display according to another exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only these embodiments make the disclosure of the present invention complete, and common knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.When an element or layer is referred to as “on” of another element or layer, it includes all cases of interposing another layer or another element directly on or in the middle of another element. The same reference numerals refer to the same elements throughout the specification.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.Although the first, second, and the like are used to describe various components, it goes without saying that these components are not limited by these terms. These terms are only used to distinguish one component from another component. Therefore, it goes without saying that the first component mentioned below may be the second component within the technical idea of the present invention.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다. Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 어레이 기판의 평면도이고, 도 2는 도 1의 'A' 부분을 확대한 부분 확대도이며, 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.1 is a plan view of an array substrate according to an embodiment of the present invention, FIG. 2 is a partially enlarged view of an enlarged portion'A' of FIG. 1, and FIG. 3 is a cut along line I-I of FIG. It is a cross-sectional view.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 어레이 기판(100)은 표시 영역(DA)과 표시 영역(DA)의 외측에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 1 to 3, the array substrate 100 according to an embodiment of the present invention may include a display area DA and a non-display area NDA disposed outside the display area DA. .

표시 영역(DA)은 일방향으로 연장되는 복수개의 게이트 라인(50), 게이트 라인(50)과 교차하는 방향으로 연장되는 복수개의 데이터 라인(60)을 포함할 수 있다. 또한, 복수의 게이트 라인(50)과 데이터 라인(60)에 의해 둘러 쌓인 화소 영역이 정의될 수 있다. 복수의 게이트 라인(50)과 데이터 라인(60)에 의해 정의된 각 화소 영역에는 게이트 라인(50) 및 데이터 라인(60)과 연결된 박막 트랜지스터가 형성될 수 있다. The display area DA may include a plurality of gate lines 50 extending in one direction and a plurality of data lines 60 extending in a direction crossing the gate line 50. Also, a pixel area surrounded by the plurality of gate lines 50 and data lines 60 may be defined. A thin film transistor connected to the gate line 50 and the data line 60 may be formed in each pixel area defined by the plurality of gate lines 50 and data lines 60.

표시 영역(DA)에 대한 자세한 설명을 위해 도 2 및 도 3이 참조된다. 2 and 3 are referred to for a detailed description of the display area DA.

기판(10)은 판 형상을 갖는 부재로서, 후술하는 다른 구성들을 지지하는 역할을 할 수 있다. 기판(10)은 절연 기판으로서, 유리 또는 플라스틱을 포함하는 고분자 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(10)은 폴리 이미드(Poly imide, PI)로 형성될 수 있으나, 이는 예시적인 것으로 기판(10)의 재질이 이에 제한되는 것은 아니다. The substrate 10 is a member having a plate shape and may serve to support other components to be described later. The substrate 10 is an insulating substrate and may be formed of a polymer material including glass or plastic. In an exemplary embodiment, the substrate 10 may be formed of polyimide (PI), but this is exemplary and the material of the substrate 10 is not limited thereto.

기판(10)은 경성(rigid) 기판(10)일 수 있으나, 이에 제한되지 않으며, 연성이나 가요성을 갖는 기판(10)일 수 있다. 즉, 본 명세서에서, "기판"이라 함은 구부리거나(bending), 접거나(folding), 마는 것(rolling)이 가능한 플렉서블 기판을 포함하는 개념으로 이해될 수 있다.The substrate 10 may be a rigid substrate 10, but is not limited thereto, and may be a substrate 10 having flexibility or flexibility. That is, in this specification, the term "substrate" may be understood as a concept including a flexible substrate capable of bending, folding, or rolling.

도 2에 도시된 바와 같이, 기판(10)은 단일층 구조를 가질 수 있으나 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 기판(10)은 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다. 다시 말하면, 기판(10)은 베이스층 및 베이스층 상에 배치되는 보호층을 포함할 수 있다. As shown in FIG. 2, the substrate 10 may have a single layer structure, but is not limited thereto. That is, in another exemplary embodiment, the substrate 10 may have a stacked structure in which two or more layers are stacked. In other words, the substrate 10 may include a base layer and a protective layer disposed on the base layer.

베이스 층은 절연 물질로 형성될 수 있다. 예시적인 실시예에서 베이스층은 폴리이미드 (Poly imide, PI)로 형성될 수 있으나, 베이스 층의 재질이 이에 제한되는 것은 아니다. 베이스층 상에는 보호층이 배치될 수 있다. 보호층은 유기 물질 또는 무기 물질로 이루어질 수 있다. 예컨대, 보호층은 폴리에틸렌테레프탈레이트(PET, Polyehtylene terephthalate) 및 폴리에틸렌나프탈레이트(PEN, Polyethylene naphthalate)에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있으나, 이는 예시적인 것으로 보호층의 재질이 이에 제한되는 것은 아니다. The base layer may be formed of an insulating material. In an exemplary embodiment, the base layer may be formed of polyimide (PI), but the material of the base layer is not limited thereto. A protective layer may be disposed on the base layer. The protective layer may be made of an organic material or an inorganic material. For example, the protective layer may include any one or more selected from polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), but this is exemplary and the material of the protective layer is not limited thereto. .

기판(10) 상에는 배리어층(11)이 배치될 수 있다. 배리어층(11)은 기판(10)으로부터 불순 원소의 침투를 방지하는 역할을 할 수 있다. 예시적인 실시예에서 배리어층(11)은 산화규소(SiOx) 및 질화규소(SiNx)으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있으나, 배리어층(11)의 재질이 이에 제한되는 것은 아니다. 배리어층(11)은 단일막 구조 또는 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다, 배리어층(11)이 두 개의 층을 갖는 예시적인 실시예에서, 두 개의 층은 서로 상이한 물질로 형성될 수 있다. 예컨대, 제1 층은 산화 규소로 이루어지고, 제2 층은 질화 규소로 이루어질 수 있다. 다만, 이는 예시적인 것으로 배리어층(11)의 구조가 이에 제한되지는 않는다. A barrier layer 11 may be disposed on the substrate 10. The barrier layer 11 may serve to prevent penetration of impurity elements from the substrate 10. In an exemplary embodiment, the barrier layer 11 may include at least one selected from the group consisting of silicon oxide (SiOx) and silicon nitride (SiNx), but the material of the barrier layer 11 is not limited thereto. The barrier layer 11 may have a single layer structure or a stacked structure in which two or more layers are stacked. In an exemplary embodiment in which the barrier layer 11 has two layers, the two layers are formed of different materials. Can be. For example, the first layer may be made of silicon oxide, and the second layer may be made of silicon nitride. However, this is exemplary, and the structure of the barrier layer 11 is not limited thereto.

또한, 다른 예시적인 실시예에서 배리어층(11)은 기판(10)의 재질 또는 공정 조건에 따라 생략될 수도 있다. In addition, in another exemplary embodiment, the barrier layer 11 may be omitted depending on the material or process conditions of the substrate 10.

배리어층(11) 상에는 배리어층(11)을 덮는 버퍼층(12)이 배치될 수 있다. 버퍼층(12)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 버퍼층(12)은 산화규소(SiOx), 질화규소(SiNx), 산화알루미늄(AlOx) 및 산질화규소(SiON)으로 이루어진 군에서 선택된 하나 이상을 포함하여 형성될 수 있으나, 버퍼층(12)의 재질이 이에 제한되는 것은 아니다. 또한, 버퍼층(12)은 단일막 구조 또는 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다, 버퍼층(12)이 두 개의 층을 갖는 예시적인 실시예에서, 두 개의 층은 서로 상이한 물질로 형성될 수 있다. 예컨대, 제1 층은 산화 규소로 이루어지고, 제2 층은 질화 규소로 이루어질 수 있다. 다만, 이는 예시적인 것으로 버퍼층(12)의 구조가 이에 제한되지는 않는다. A buffer layer 12 covering the barrier layer 11 may be disposed on the barrier layer 11. The buffer layer 12 may be an inorganic film formed of an inorganic material. In an exemplary embodiment, the buffer layer 12 may be formed by including at least one selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), and silicon oxynitride (SiON), but the buffer layer ( The material of 12) is not limited thereto. In addition, the buffer layer 12 may have a single layer structure or a stacked structure in which two or more layers are stacked. In an exemplary embodiment in which the buffer layer 12 has two layers, the two layers are formed of different materials. Can be. For example, the first layer may be made of silicon oxide, and the second layer may be made of silicon nitride. However, this is exemplary, and the structure of the buffer layer 12 is not limited thereto.

반도체층(40)은 비정질 규소 또는 다결정 규소를 포함하여 이루어질 수 있다. 예시적인 실시예에서 반도체층(40)은 비정질 규소를 도포하고 패터닝한 후 이를 결정화하는 방법으로 형성될 수 있으나, 반도체층(40)의 형성 방법이 이에 제한되는 것은 아니다. 또한, 본 명세서에서 "반도체층"이라고 지칭되는 것은 산화물 반도체를 포함하는 것으로 이해될 수 있다. The semiconductor layer 40 may include amorphous silicon or polycrystalline silicon. In an exemplary embodiment, the semiconductor layer 40 may be formed by applying and patterning amorphous silicon and then crystallizing it, but the method of forming the semiconductor layer 40 is not limited thereto. Also, what is referred to herein as a “semiconductor layer” may be understood as including an oxide semiconductor.

반도체층(40) 상에는 게이트 절연막(20)이 형성될 수 있다. 게이트 절연막(20)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 게이트 절연막(20)의 재질이 이에 제한되는 것은 아니다. 게이트 절연막(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. A gate insulating layer 20 may be formed on the semiconductor layer 40. The gate insulating layer 20 may include silicon nitride (SiNx) or silicon oxide (SiOx), but the material of the gate insulating layer 20 is not limited thereto. The gate insulating layer 20 may have a single layer structure, but is not limited thereto, and may have a multilayer structure including at least two insulating layers having different physical properties.

게이트 절연막(20) 상에는 게이트 라인(50), 게이트 전극(51) 및 게이트 패드(55)를 포함하는 게이트 배선이 배치될 수 있다. 게이트 배선은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 게이트 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 게이트 배선을 형성하는데 사용될 수 있다. A gate wiring including a gate line 50, a gate electrode 51, and a gate pad 55 may be disposed on the gate insulating layer 20. Gate wiring is aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, and molybdenum-based metal such as molybdenum (Mo) or molybdenum alloy , Chromium (Cr), tantalum (Ta), and titanium (Ti), but may be formed of one or more materials selected from the group consisting of, but the material of the gate wiring is not limited thereto, and the material having a conductivity is transparent or Translucent materials can be used to form the gate wiring.

게이트 라인(50)은 앞서 설명한 바와 같이 복수개 배치되며, 서로 평행하도록 일 방향으로 연장될 수 있다. A plurality of gate lines 50 are disposed as described above, and may extend in one direction so as to be parallel to each other.

게이트 배선 상에는 게이트 배선을 덮는 층간 절연막(30)이 배치될 수 있다. 층간 절연막(30)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 층간 절연막(30)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 층간 절연막(30)의 재질이 이에 제한되는 것은 아니다. 층간 절연막(30)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 다층막 구조를 갖는 층간 절연막(30)에 대해서는 후술하기로 한다.An interlayer insulating layer 30 covering the gate wiring may be disposed on the gate wiring. The interlayer insulating layer 30 may be an inorganic layer formed of an inorganic material. In an exemplary embodiment, the interlayer insulating layer 30 may include silicon nitride (SiNx) or silicon oxide (SiOx), but the material of the interlayer insulating layer 30 is not limited thereto. The interlayer insulating layer 30 may have a single layer structure, but is not limited thereto, and may have a multilayer structure including at least two insulating layers having different physical properties. The interlayer insulating film 30 having a multilayer structure will be described later.

층간 절연막(30) 상에는 소스 전극(61), 드레인 전극(62) 및 데이터 라인(60)을 포함하는 데이터 배선이 배치될 수 있다. 데이터 배선은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 형성될 수 있으나, 데이터 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 데이터 배선을 형성하는데 사용될 수 있다. A data line including a source electrode 61, a drain electrode 62, and a data line 60 may be disposed on the interlayer insulating layer 30. The data wiring may be formed of refractory metals such as molybdenum, chromium, tantalum and titanium, or an alloy thereof, but the material of the data wiring is not limited thereto, and a transparent or translucent material as a conductive material forms the data wiring. Can be used.

데이터 라인(60)은 데이터 신호를 전달하며, 게이트 라인(50)과 교차하도록 배치될 수 있다. 즉, 예시적인 실시예에서 게이트 라인(50)은 가로 방향으로 연장되고, 데이터 라인(60)은 이와 교차하도록 세로 방향으로 연장될 수 있다. The data line 60 transmits a data signal and may be disposed to cross the gate line 50. That is, in an exemplary embodiment, the gate line 50 may extend in a horizontal direction, and the data line 60 may extend in a vertical direction so as to cross it.

도 2에서는 데이터 라인(60) 및 게이트 라인(50)이 일직선 형상인 경우를 예시하였으나, 예시적인 실시예에서 데이터 라인(60) 및 게이트 라인(50)은 절곡부를 포함할 수도 있다. 다만, 이는 당업자에게 자명한 것으로 본 발명의 범위가 모호해지는 것을 막기 위해 이에 대한 자세한 설명은 생략하기로 한다. 2 illustrates a case where the data line 60 and the gate line 50 have a straight line shape, but in an exemplary embodiment, the data line 60 and the gate line 50 may include a bent portion. However, this is obvious to those skilled in the art, and a detailed description thereof will be omitted in order to avoid obscuring the scope of the present invention.

소스 전극(61)은 데이터 라인(60)의 일부로서 데이터 라인(60)과 동일선 상에 배치될 수 있다. 드레인 전극(62)은 소스 전극(61)과 나란하게 뻗도록 형성될 수 있으며, 이 경우, 드레인 전극(62)은 데이터 라인(60)의 일부와 나란할 수 있다. The source electrode 61 may be disposed on the same line as the data line 60 as a part of the data line 60. The drain electrode 62 may be formed to extend parallel to the source electrode 61. In this case, the drain electrode 62 may be parallel to a part of the data line 60.

게이트 전극(51), 소스 전극(61) 및 드레인 전극(62))은 반도체층(40)과 함께 하나의 박막 트랜지스터(Thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(61)과 드레인 전극(62) 사이의 반도체층(40)에서 형성될 수 있다. The gate electrode 51, the source electrode 61, and the drain electrode 62 form one thin film transistor (TFT) together with the semiconductor layer 40, and a channel of the thin film transistor is a source electrode. It may be formed in the semiconductor layer 40 between 61 and the drain electrode 62.

데이터 배선 상에는 데이터 배선 및 층간 절연막(30)을 덮는 평탄화막(70)이 배치될 수 있다. 평탄화막(70)의 두께는 층간 절연막(30)에 비해 상대적으로 두꺼울 수 있다. 이러한, 두께차로 인하여, 평탄화막(70)의 상면은 층간 절연막(30) 및 소스/드레인 전극(62)과 접하는 하면에 비해 상대적으로 평탄할 수 있다. 평탄화막(70)은 기판(10) 상의 단차를 완화하기 위해 예컨대, 아크릴, BCB(Benzocyclicbutene) 및 폴리이미드로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 평탄화막(70)은 감광이 가능한 물질로 이루어질 수 있다. A planarization layer 70 covering the data line and the interlayer insulating layer 30 may be disposed on the data line. The thickness of the planarization layer 70 may be relatively thicker than that of the interlayer insulating layer 30. Due to this difference in thickness, the top surface of the planarization layer 70 may be relatively flat compared to the bottom surface in contact with the interlayer insulating layer 30 and the source/drain electrodes 62. The planarization layer 70 may include, for example, any one or more materials selected from the group consisting of acrylic, benzocyclic butene (BCB), and polyimide in order to alleviate the step difference on the substrate 10, but is not limited thereto. In addition, the planarization layer 70 may be made of a material capable of photosensitive.

평탄화막(70)에는 드레인 전극(62)을 적어도 부분적으로 노출시키는 제1 콘택홀(71)이 형성될 수 있다. 구체적으로, 제1 콘택홀(71)은 평탄화막(70)을 관통하며, 드레인 전극(62)의 상면을 부분적으로 노출시킬 수 있다. A first contact hole 71 for at least partially exposing the drain electrode 62 may be formed in the planarization layer 70. Specifically, the first contact hole 71 may penetrate the planarization layer 70 and may partially expose the upper surface of the drain electrode 62.

평탄화막(70) 및 노출된 드레인 전극(62) 상에는 제1 전극(80)이 배치될 수 있다. 즉, 제1 전극(80)이 평탄화막(70), 제1 콘택홀의 측벽 및 드레인 전극(62)의 상면을 덮도록 배치될 수 있으며, 이에 의해 제1 전극(80)과 드레인 전극(62)이 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 전극(80)은 애노드(Anode)전극일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(80)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제1 전극(80)의 재질이 이에 제한되지는 않는다. 제1 전극(80) 상에는 화소 정의막, 유기층 및 제2 전극이 배치될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다. The first electrode 80 may be disposed on the planarization layer 70 and the exposed drain electrode 62. That is, the first electrode 80 may be disposed to cover the planarization layer 70, the sidewall of the first contact hole, and the upper surface of the drain electrode 62, whereby the first electrode 80 and the drain electrode 62 This can be electrically connected. In an exemplary embodiment, the first electrode 80 may be an anode electrode, but is not limited thereto. The first electrode 80 may be made of indium tin oxide (ITO) or indium zinc oxide (IZO), but the material of the first electrode 80 is not limited thereto. A pixel defining layer, an organic layer, and a second electrode may be disposed on the first electrode 80. A detailed description of this will be described later.

이하에서는 본 발명의 일 실시예에 따른 어레이 기판의 비표시 영역(NDA)에 대해 설명하기로 한다. Hereinafter, a non-display area NDA of an array substrate according to an exemplary embodiment will be described.

다시 도 1을 참조하면, 표시 영역(DA)의 외측에 배치되는 비표시 영역(NDA)에는 스캔 드라이버(200), 에미션 드라이버(300), 및 스캔 드라이버(200), 에미션 드라이버(300) 또는 표시 영역(DA)과 연결되는 복수개의 배선 패턴이 배치될 수 있다. 배선 패턴은 스캔 드라이버(200), 에미션 드라이버(300) 또는 표시 영역(DA)으로부터 연장되는 배선 라인부(401)와 배선 라인부(401)의 일단부에 배치되며, 타단이 배선 라인부(401)보다 넓은 폭을 갖는 배선 패드부(402)를 포함할 수 있다. 배선 패턴의 구조에 대한 자세한 설명은 후술하기로 한다. Referring to FIG. 1 again, a scan driver 200, an emission driver 300, and a scan driver 200, and an emission driver 300 are included in the non-display area NDA disposed outside the display area DA. Alternatively, a plurality of wiring patterns connected to the display area DA may be disposed. The wiring pattern is disposed at one end of the scan driver 200, the emission driver 300, or the wiring line portion 401 and the wiring line portion 401 extending from the display area DA, and the other end is the wiring line portion ( A wiring pad part 402 having a width greater than that of the 401 may be included. A detailed description of the structure of the wiring pattern will be described later.

비표시 영역(NDA)에 대한 보다 구체적인 설명을 위해, 도 4 내지 도 7이 참조된다.For a more detailed description of the non-display area NDA, refer to FIGS. 4 to 7.

도 4는 도 1의 'B' 부분을 확대한 부분 확대도이고, 도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이며, 도 6은 도 4의 Ⅲ-Ⅲ'라인을 따라 절단한 단면도이고, 도 7은 도 4의 Ⅳ-Ⅳ' 라인을 따라 절단한 단면도이다. FIG. 4 is a partially enlarged view of an enlarged portion'B' of FIG. 1, FIG. 5 is a cross-sectional view taken along line II-II' of FIG. 4, and FIG. 6 is a cut along line III-III' It is a cross-sectional view, and FIG. 7 is a cross-sectional view taken along the line IV-IV' of FIG. 4.

도 4 내지 도 7을 참조하면 본 발명의 일 실시예에 따른 어레이 기판의 비표시 영역(NDA)은 기판(10), 기판(10) 상에 배치되는 배리어층(11), 배리어층(11) 상에 배치되는 버퍼층(12), 버퍼층(12) 상에 배치되는 제1 절연막(25), 제1 절연막(25) 상에 배치되는 제2 절연막(35),제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치되되, 서로 이격되어 기판(10)의 일측을 향해 연장 형성되는 복수개의 배선 패턴, 제2 절연막(35) 상면으로부터 소정 깊이 리세스되어 기판(10)의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막(75)을 포함한다. 4 to 7, a non-display area NDA of an array substrate according to an exemplary embodiment of the present invention includes a substrate 10, a barrier layer 11 disposed on the substrate 10, and a barrier layer 11. The buffer layer 12 disposed thereon, the first insulating film 25 disposed on the buffer layer 12, the second insulating film 35 disposed on the first insulating film 25, the first insulating film 25 and the second A plurality of wiring patterns interposed between the insulating layers 35 or disposed on the second insulating layer 35 and extending toward one side of the substrate 10 are spaced apart from each other, and a predetermined depth is removed from the upper surface of the second insulating layer 35. The organic insulating layer 75 is disposed on the second insulating layer and a recess pattern that is recessed to at least partially expose the upper surface of the substrate 10, and at least partially exposes the upper surface of the substrate exposed by the recess pattern Includes.

기판(10), 배리어층(11) 및 버퍼층(12)에 대한 것은 앞서 도 1 내지 도 3에서 설명한 바와 실질적으로 동일할 수 있으므로, 이에 대한 설명은 생략하기로 한다.Since the substrate 10, the barrier layer 11, and the buffer layer 12 may be substantially the same as those described in FIGS. 1 to 3 above, a description thereof will be omitted.

버퍼층(12) 상에는 제1 절연막(25)이 배치될 수 있다. 제1 절연막(25)은 무기 물질로 형성된 무기 절연막일 수 있다. 제1 절연막(25)은 예컨대, 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하여 형성될 수 있으나, 이는 예시적인 것으로 제1 절연막(25)의 재질이 이에 제한되는 것은 아니다. A first insulating layer 25 may be disposed on the buffer layer 12. The first insulating layer 25 may be an inorganic insulating layer formed of an inorganic material. The first insulating layer 25 may be formed of, for example, silicon nitride (SiNx) or silicon oxide (SiOx), but this is exemplary and the material of the first insulating layer 25 is not limited thereto.

예시적인 실시예에서 제1 절연막(25)은 표시 영역(DA)의 게이트 절연막(20)과 실질적으로 동일한 물질로 형성될 수 있다. 다시 말하면, 비표시 영역(NDA)의 제1 절연막(25)은 표시 영역(DA)의 게이트 절연막(20)과 실질적으로 동시에 형성될 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 비표시 영역(NDA)의 제1 절연막(25)과 표시 영역(DA)의 게이트 절연막(20)이 각각 별개의 구성으로서 독립적으로 형성될 수도 있다. In an exemplary embodiment, the first insulating layer 25 may be formed of substantially the same material as the gate insulating layer 20 of the display area DA. In other words, the first insulating layer 25 of the non-display area NDA may be formed substantially simultaneously with the gate insulating layer 20 of the display area DA. However, this is illustrative and is not limited thereto, and the first insulating layer 25 of the non-display area NDA and the gate insulating layer 20 of the display area DA may be independently formed as separate configurations.

제1 절연막(25) 상에는 제2 절연막(35)이 배치될 수 있다. 제2 절연막(35)은 제1 절연막(25)과 마찬가지로 무기 물질로 형성된 무기 절연막일 수 있다. 제2 절연막(35)도 제1 절연막(25)과 같이 질화규소(SiNx) 또는 산화규소(SiOx)를 포함하여 형성될 수 있다. 제1 절연막(25)과 제2 절연막(35)은 서로 상이한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니며, 제1 절연막(25)과 제2 절연막(35)은 서로 동일한 물질로 형성될 수도 있다. 예시적인 실시예에서 제2 절연막은 표시 영역의 층간 절연막과 실질적으로 동일한 물질로 이루어질 수 있다. 즉, 제2 절연막은 표시 영역의 층간 절연막과 실질적으로 동시에 형성될 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 표시 영역의 층간 절연막과 비표시 영역의 제2 절연막은 독립한 별개의 구성으로서, 각각 독립적으로 형성될 수도 있다. A second insulating layer 35 may be disposed on the first insulating layer 25. Like the first insulating layer 25, the second insulating layer 35 may be an inorganic insulating layer formed of an inorganic material. Like the first insulating layer 25, the second insulating layer 35 may be formed of silicon nitride (SiNx) or silicon oxide (SiOx). The first insulating layer 25 and the second insulating layer 35 may be formed of different materials, but are not limited thereto, and the first insulating layer 25 and the second insulating layer 35 may be formed of the same material. have. In an exemplary embodiment, the second insulating layer may be made of substantially the same material as the interlayer insulating layer in the display area. That is, the second insulating layer may be formed substantially simultaneously with the interlayer insulating layer in the display area. However, this is illustrative and not limited thereto, and the interlayer insulating layer in the display area and the second insulating layer in the non-display area are separate and separate configurations, and may be formed independently.

제1 절연막(25) 또는 제2 절연막(35) 상에는 배선 패턴이 배치될 수 있다. 다시 말하면, 배선 패턴은 제1 절연막(25) 상에 배치되어, 제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치될 수 있다. 또한, 예시적인 실시예에서 배선 패턴의 일부는 제1 절연막(25) 상에 형성되고, 잔부는 제2 절연막(35) 상에 형성될 수도 있다.A wiring pattern may be disposed on the first insulating layer 25 or the second insulating layer 35. In other words, the wiring pattern may be disposed on the first insulating layer 25, interposed between the first insulating layer 25 and the second insulating layer 35, or disposed on the second insulating layer 35. In addition, in an exemplary embodiment, a part of the wiring pattern may be formed on the first insulating layer 25 and the remainder may be formed on the second insulating layer 35.

배선 패턴은 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)와 연결되어, 신호를 전달하거나, 전달 받는 역할을 할 수 있다. 이를 위해 배선 패턴은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 배선 패턴의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 도전체는 배선 패턴을 형성하는데 사용될 수 있다. The wiring pattern may be connected to the display area DA, the scan driver 200 or the emission driver 300 to transmit or receive a signal. To this end, the wiring pattern is aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, and molybdenum such as molybdenum (Mo) or molybdenum alloy. It may be formed by including any one or more materials selected from the group consisting of series metals, chromium (Cr), tantalum (Ta), and titanium (Ti), but the material of the wiring pattern is not limited thereto, and a conductor having conductivity Can be used to form a wiring pattern.

예시적인 실시예에서, 배선 패턴은 배선 라인부(401), 배선 패드부(402) 및 배선 접속부(403)를 포함할 수 있다. In an exemplary embodiment, the wiring pattern may include a wiring line portion 401, a wiring pad portion 402, and a wiring connection portion 403.

배선 라인부(401)는 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)와 전기적으로 연결되며, 표시 영역(DA), 스캔 드라이버(200) 또는 에미션 드라이버(300)로부터 기판(10)의 일측을 향해 연장 형성될 수 있다. 배선 라인부(401)는 일정 간격 이격되어 복수개 배치될 수 있으며, 각 배선 라인부(401)는 일직선으로 연장되거나, 적어도 하나 이상의 절곡부를 가지며 기판(10)의 일측을 향해 연장될 수 있다. The wiring line part 401 is electrically connected to the display area DA, the scan driver 200 or the emission driver 300, and from the display area DA, the scan driver 200 or the emission driver 300 It may be formed to extend toward one side of the substrate 10. A plurality of wiring line portions 401 may be disposed at a predetermined interval, and each wiring line portion 401 may extend in a straight line or may have at least one bent portion and extend toward one side of the substrate 10.

예시적인 실시예에서 배선 라인부(401)는 제1 절연막(25) 상에 배치될 수 있다. 즉, 제1 절연막(25)과 제2 절연막(35) 사이에 배선 라인부(401)가 개재될 수 있다. 배선 라인부(401)는 표시 영역(DA)의 게이트 배선과 동일한 물질로 형성될 수 있다. 다시 말하면, 배선 라인부(401)는 표시 영역(DA)의 게이트 배선과 실질적으로 동시에 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 비표시 영역(NDA)의 배선 라인부(401)와 표시 영역(DA)의 게이트 배선은 각각 독립적으로 형성될 수도 있다. In an exemplary embodiment, the wiring line part 401 may be disposed on the first insulating layer 25. That is, the wiring line portion 401 may be interposed between the first insulating layer 25 and the second insulating layer 35. The wiring line part 401 may be formed of the same material as the gate wiring of the display area DA. In other words, the wiring line portion 401 may be formed substantially simultaneously with the gate wiring of the display area DA. However, the present invention is not limited thereto, and the wiring line portion 401 of the non-display area NDA and the gate wiring of the display area DA may be formed independently.

배선 라인부(401)의 일단은 후술하는 배선 패드부(402)의 타단과 부분적으로 중첩될 수 있다. One end of the wiring line portion 401 may partially overlap with the other end of the wiring pad portion 402 to be described later.

배선 패드부(402)는 배선 라인부(401)의 일단과 전기적으로 연결되며, 배선 라인부(401)의 일단으로부터 기판(10)의 일측을 향해 연장 형성될 수 있다. 배선 패드부(402)는 복수개 배치될 수 있으며, 각 배선 패드부(402)는 상기 기판(10)의 일측변을 따라 정렬되어 배치될 수 있다. 예시적인 실시예에서 연장된 배선 패드부(402)의 일단은 기판(10)의 일측변과 접할 수 있으나, 이에 제한되는 것은 아니다. 배선 패드부(402) 타단의 폭은 배선 라인부(401)의 폭보다 상대적으로 클 수 있다. 배선 패드부(402)에는 기판(10)의 성능 검사 등을 위한 검사 장치 또는 인쇄회로기판(10)과 연결된 연성회로기판(10)(Flexible Printed Circuit, FPC) 등의 외부 회로 모듈이 연결될 수 있는데, 배선 패드부(402)가 배선 라인부(401)에 비해 넓은 폭을 갖는 경우, 회로 모듈과의 전기적 접촉이 보다 용이하게 이루어질 수 있다. The wiring pad portion 402 is electrically connected to one end of the wiring line portion 401, and may extend from one end of the wiring line portion 401 toward one side of the substrate 10. A plurality of wiring pad portions 402 may be disposed, and each wiring pad portion 402 may be arranged and arranged along one side of the substrate 10. In an exemplary embodiment, one end of the extended wiring pad unit 402 may contact one side of the substrate 10, but is not limited thereto. The width of the other end of the wiring pad portion 402 may be relatively larger than the width of the wiring line portion 401. An external circuit module such as a flexible printed circuit (FPC) connected to the printed circuit board 10 or a testing device for testing the performance of the board 10 or the like may be connected to the wiring pad part 402. , When the wiring pad portion 402 has a wider width than the wiring line portion 401, electrical contact with the circuit module may be made more easily.

예시적인 실시예에서 배선 패드부(402)는 제2 절연막(35) 상에 배치될 수 있다. 즉, 배선 패드부(402)는 배선 라인부(401)와 서로 상이한 레벨을 갖도록 배치될 수 있다. 다시 말하면, 배선 패드부(402)와 배선 라인부(401)는 서로 다른 층에 배치될 수 있다. In an exemplary embodiment, the wiring pad part 402 may be disposed on the second insulating layer 35. That is, the wiring pad portion 402 may be disposed to have a different level from that of the wiring line portion 401. In other words, the wiring pad portion 402 and the wiring line portion 401 may be disposed on different layers.

배선 라인부(401) 배선 패드부(402)는 전기적으로 연결될 수 있다. 구체적으로 배선 라인부(401)의 일단과 배선 패드부(402)의 타단이 전기적으로 연결될 수 있다. 배선 라인부(401)가 제1 절연막(25) 상에 배치되고, 배선 패드부(402)가 제2 절연막(35) 상에 배치되는 예시적인 실시예에서, 배선 패드부(402)와 배선 라인부(401)는 배선 접속부(403)를 통해 전기적으로 연결될 수 있다. 배선 접속부(403)에 대한 구체적인 설명을 위해 도 5가 참조된다. The wiring line portion 401 and the wiring pad portion 402 may be electrically connected. Specifically, one end of the wiring line portion 401 and the other end of the wiring pad portion 402 may be electrically connected. In an exemplary embodiment in which the wiring line portion 401 is disposed on the first insulating film 25 and the wiring pad portion 402 is disposed on the second insulating film 35, the wiring pad portion 402 and the wiring line The part 401 may be electrically connected through the wiring connection part 403. Reference is made to FIG. 5 for a detailed description of the wiring connection part 403.

도 5를 참조하면, 배선 라인부(401) 상에 제2 절연막(35)이 배치되되, 제2 절연막(35)이 배선 라인부(401)를 적어도 부분적으로 노출시킬 수 있다. 즉, 배선 패드부(402)가 제2 절연막(35)에 의해 노출된 배선 라인부(401) 상에 배치됨으로써, 배선 패드부(402)와 배선 라인부(401)가 전기적으로 연결될 수 있다. Referring to FIG. 5, a second insulating layer 35 is disposed on the wiring line portion 401, and the second insulating layer 35 may at least partially expose the wiring line portion 401. That is, since the wiring pad portion 402 is disposed on the wiring line portion 401 exposed by the second insulating layer 35, the wiring pad portion 402 and the wiring line portion 401 may be electrically connected.

복수개의 배선 패턴과 인접하도록, 적어도 하나의 리세스 패턴(500)이 배치될 수 있다. 리세스 패턴(500)은 제2 절연막(35) 상면으로부터 일정 간격 리세스되어 형성될 수 있다. 제2 절연막(35) 상면으로부터 일정 간격 리세스되어 형성되는 리세스 패턴(500)은 기판(10)의 상면을 적어도 부분적으로 노출할 수 있다. 바꾸어 말하면, 리세스 패턴(500)의 바닥면은 적어도 부분적으로 기판(10)의 상면을 포함할 수 있다. At least one recess pattern 500 may be disposed to be adjacent to the plurality of wiring patterns. The recess pattern 500 may be formed by being recessed at a predetermined interval from the upper surface of the second insulating layer 35. The recess pattern 500 formed by being recessed at a predetermined interval from the upper surface of the second insulating layer 35 may at least partially expose the upper surface of the substrate 10. In other words, the bottom surface of the recess pattern 500 may at least partially include the top surface of the substrate 10.

바꾸어 설명하면, 리세스 패턴(500)은 배리어층(11), 버퍼층(12), 제1 절연막(25), 제2 절연막(35)을 관통하여, 기판(10)의 상면을 적어도 부분적으로 노출시킬 수 있다. 즉, 예시적인 실시예에서, 리세스 패턴(500)의 바닥면은 기판(10)의 상면으로 이루어지고, 리세스 패턴(500)의 측벽은 배리어층(11), 버퍼층(12), 제1 절연막(25), 및 제2 절연막(35)의 내측면으로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 절연막(35)과 기판(10) 사이에 중간층이 개재되거나, 제2 절연막(35) 상에 또 다른 층이 배치되는 경우, 리세스 패턴(500)의 측벽은 중간층의 내측면 및 제2 절연막(35) 상에 배치되는 또 다른 층의 내측면을 포함하여 이루어질 수도 있다. 이에 대한 자세한 설명은 후술하기로 한다.In other words, the recess pattern 500 penetrates the barrier layer 11, the buffer layer 12, the first insulating layer 25, and the second insulating layer 35 to at least partially expose the upper surface of the substrate 10. I can make it. That is, in an exemplary embodiment, the bottom surface of the recess pattern 500 is made of the top surface of the substrate 10, and the sidewalls of the recess pattern 500 are the barrier layer 11, the buffer layer 12, and the first The insulating layer 25 and the second insulating layer 35 may be formed as inner surfaces. However, the present invention is not limited thereto, and when an intermediate layer is interposed between the second insulating layer 35 and the substrate 10 or another layer is disposed on the second insulating layer 35, the sidewall of the recess pattern 500 Silver may be formed including an inner side of the intermediate layer and an inner side of another layer disposed on the second insulating layer 35. A detailed description of this will be described later.

예시적인 실시예에서 적어도 하나의 리세스 패턴(500)은 배선 라인부(401)와 인접하게 또는 하나의 배선 라인부와 다른 배선 라인부 사이에 배치될 수 있다. In an exemplary embodiment, at least one recess pattern 500 may be disposed adjacent to the wiring line portion 401 or between one wiring line portion and another wiring line portion.

도 4 및 도 6에서는 리세스 패턴(500)이 배선 라인부(401)와 인접하되, 배선 라인부(401)로부터 일정 간격 이격되어 있는 것을 예시하고 있으나, 이에 제한되지 않으며, 리세스 패턴(500)은 적어도 부분적으로 배선 라인부(401)와 접하도록 형성될 수도 있다. 4 and 6 illustrate that the recess pattern 500 is adjacent to the wiring line portion 401 but is spaced apart from the wiring line portion 401 by a predetermined interval, but is not limited thereto, and the recess pattern 500 ) May be formed to at least partially contact the wiring line part 401.

이와 같이, 기판(10) 상에 적어도 하나 이상의 무기 절연막을 관통하는 리세스 패턴(500)이 형성되는 경우, 어레이 기판의 제조 공정, 검사 공정 및 운반 공정 등에서 가해진 충격에 의해 발생되는 크랙의 전파가 억제될 수 있다. 즉, 각종 충격에 의해 발생한 크랙은 기판(10)의 무기 절연막을 통해 성장하거나, 전파되는 경향성을 갖는데, 상술한 바와 같이 무기 절연막을 제거한 리세스 패턴(500)을 배치하는 경우, 리세스 패턴(500)이 크랙이 진행하는 경로를 차단하여, 크랙이 전파되는 것을 억제할 수 있다. 즉, 비표시 영역(NDA)에서 발생한 크랙이 성장하여, 표시 영역(DA)까지 도달하는 것을 차단할 수 있다. 바꾸어 말하면, 리세스 패턴(500)은 크랙 스토퍼(Crack Stopper)의 역할을 할 수 있다. In this way, when the recess pattern 500 penetrating at least one inorganic insulating film is formed on the substrate 10, the propagation of cracks caused by the impact applied in the manufacturing process, inspection process, and transportation process of the array substrate is prevented. Can be suppressed. That is, cracks generated by various impacts tend to grow or propagate through the inorganic insulating film of the substrate 10. When the recess pattern 500 from which the inorganic insulating film is removed is disposed as described above, the recess pattern ( 500) blocks the path through which the crack proceeds, and it is possible to suppress the propagation of the crack. That is, cracks generated in the non-display area NDA can be prevented from growing and reaching the display area DA. In other words, the recess pattern 500 may serve as a crack stopper.

제2 절연막(35) 상에는 유기 절연막(75)이 배치될 수 있다. 유기 절연막(75)은 유기 물질로 이루어질 수 있다. 예시적으로 유기 절연막(75)는 아크릴, BCB(Benzocyclicbutene) 및 폴리이미드로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 유기 절연막(75)은 감광이 가능한 물질로 이루어질 수 있다. . An organic insulating layer 75 may be disposed on the second insulating layer 35. The organic insulating layer 75 may be made of an organic material. For example, the organic insulating layer 75 may include any one or more materials selected from the group consisting of acrylic, benzocyclicbutene (BCB), and polyimide, but is not limited thereto. In addition, the organic insulating layer 75 may be made of a material capable of photosensitive. .

배선 라인부(401)가 형성되는 영역에서 제2 절연막(35) 상에 배치되는 유기 절연막(75)은 리세스 패턴(500)을 적어도 부분적으로 노출시킬 수 있다. (도 6 참조) 즉, 유기 절연막(75)은 리세스 패턴(500)에 의해 노출되는 기판(10)의 상면을 적어도 부분적으로 노출시킬 수 있다. 바꾸어 말하면, 유기 절연막(75)은 리세스 패턴(500)에 의해 노출되는 기판(10)의 상면의 전부 또는 일부를 노출시킬 수 있다. The organic insulating layer 75 disposed on the second insulating layer 35 in the region where the wiring line portion 401 is formed may at least partially expose the recess pattern 500. (See FIG. 6) That is, the organic insulating layer 75 may at least partially expose the upper surface of the substrate 10 exposed by the recess pattern 500. In other words, the organic insulating layer 75 may expose all or part of the upper surface of the substrate 10 exposed by the recess pattern 500.

배선 패드부(402)가 배치되는 영역에서 유기 절연막(75)은 제2 절연막(35) 및 제2 절연막(35) 상에 배치되는 배선 패드부(402)의 일부를 덮을 수 있다. (도 7 참조) 즉, 유기 절연막(75)은 배선 패드부(402)의 일부를 노출시킬 수 있다. 다시 말하면, 유기 절연막(75)은 유기 절연막(75)을 관통하여 배선 패드부(402)의 상면을 적어도 부분적으로 노출하는 콘택부(72)를 포함할 수 있다. 앞서 설명한 바와 같이 배선 패드부(402)에는 기판(10)의 성능을 검사하기 위한 각종 검사 장치 또는 인쇄회로기판(10)과 연결된 연성회로기판(10)(Flexible Printed Circuit, FPC)등이 접속될 수 있다. 즉, 콘택부는 배선 패드부(402)를 노출시킴으로써, 상기한 장치 등과 배선 패드부(402)가 접속되도록 유도할 수 있다. In the region where the wiring pad portion 402 is disposed, the organic insulating layer 75 may cover the second insulating layer 35 and a part of the wiring pad portion 402 disposed on the second insulating layer 35. (See FIG. 7) That is, the organic insulating layer 75 may expose a part of the wiring pad part 402. In other words, the organic insulating layer 75 may include a contact portion 72 penetrating the organic insulating layer 75 and at least partially exposing the upper surface of the wiring pad portion 402. As described above, various inspection devices for testing the performance of the board 10 or a flexible printed circuit (FPC) connected to the printed circuit board 10 may be connected to the wiring pad part 402. I can. That is, by exposing the wiring pad portion 402 to the contact portion, it is possible to induce the wiring pad portion 402 to be connected to the above-described device or the like.

예시적인 실시예에서 유기 절연막(75)은 표시 영역(DA)의 평탄화막(70)과 실질적으로 동일한 물질로 형성될 수 있다. 바꾸어 말하면, 유기 절연막(75)은 표시 영역(DA)에서 평탄화막 (70)을 형성함과 동시에 형성할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 표시 영역(DA)의 평탄화막(70)과 비표시 영역(NDA)의 유기 절연막(75)은 각각 별개의 구성으로서, 각자가 독립적으로 형성될 수도 있다. In an exemplary embodiment, the organic insulating layer 75 may be formed of substantially the same material as the planarization layer 70 of the display area DA. In other words, the organic insulating layer 75 can be formed at the same time as the planarization layer 70 is formed in the display area DA. However, this is illustrative and is not limited thereto, and the planarization layer 70 of the display area DA and the organic insulating layer 75 of the non-display area NDA are separate configurations, and may be independently formed. have.

이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.Hereinafter, other embodiments of the present invention will be described. In the following embodiments, the same components as those previously described are referred to by the same reference numerals, and redundant descriptions will be omitted or simplified.

도 8은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 8을 참조하면, 본 발명의 변형예에 따른 어레이 기판은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 복수개의 리세스 패턴(507)이 형성되는 점이 도 4의 실시예와 다른 점이다. 8 is a partially enlarged view of the array substrate according to the modified example of FIG. 4. Referring to FIG. 8, the array substrate according to the modified example of the present invention differs from the embodiment of FIG. 4 in that a plurality of recess patterns 507 are formed between one wiring line portion and another adjacent wiring line portion. to be.

하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에는 적어도 하나 이상의 리세스 패턴(507)이 배치될 수 있다. 도 8은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 3 개의 리세스 패턴(507)이 일렬로 정렬되어 배치되는 것을 예시하고 있으나, 리세스 패턴(507)의 개수와 배열은 이에 제한되지 않는다. 즉, 리세스 패턴(507)은 복수개 일 수 있으며, 복수개의 리세스 패턴(507)은 일렬로 정렬되거나 복수개의 열과 행을 갖는 매트릭스 형상으로 배열될 수도 있다. 이에 대해서는 후술한다.At least one or more recess patterns 507 may be disposed between one wiring line portion and another adjacent wiring line portion. 8 illustrates that three recess patterns 507 are arranged and arranged in a line between one wiring line portion and another adjacent wiring line portion, but the number and arrangement of the recess patterns 507 are limited thereto. It doesn't work. That is, there may be a plurality of recess patterns 507, and the plurality of recess patterns 507 may be arranged in a line or in a matrix shape having a plurality of columns and rows. This will be described later.

도 9는 도 8의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 9를 참조하면, 본 발명의 변형예에 따른 어레이 기판은 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에 복수개의 리세스 패턴(508)이 배치되되, 복수개의 리세스 패턴(508)이 열과 행을 갖는 매트릭스 형상으로 배열된 점이 도 8의 변형예와 다른 점이다. 9 is a partially enlarged view of the array substrate according to the modified example of FIG. 8. Referring to FIG. 9, in an array substrate according to a modified example of the present invention, a plurality of recess patterns 508 are disposed between one wiring line portion and another adjacent wiring line portion, and a plurality of recess patterns 508 The difference from the modified example of Fig. 8 is that the columns and rows are arranged in a matrix shape.

앞서 설명한 바와 같이 하나의 배선 라인부와 인접하는 다른 배선 라인부 사이에는 복수개의 리세스 패턴(508)이 배치될 수 있다. 복수개의 리세스 패턴(508)은 일렬로 정렬되거나 복수개의 열과 행을 갖는 매트릭스 형상으로 배열될 수 있다. 도 9는 복수개의 리세스 패턴(508)이 3행 곱하기 2열 형태인 것을 예시하나, 이는 예시적인 것으로, 리세스 패턴(508)의 배열 형상이 이에 제한되는 것은 아니다. 즉, 행의 수와 열의 수는 2보다 크거나 같을 수 있다. 또한, 도 9는 복수개의 리세스 패턴(508)이 규칙적으로 배열된 것을 예시하나, 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(508)은 불규칙적으로 산개하여 배치될 수도 있다. As described above, a plurality of recess patterns 508 may be disposed between one wiring line portion and another adjacent wiring line portion. The plurality of recess patterns 508 may be arranged in a line or may be arranged in a matrix shape having a plurality of columns and rows. 9 illustrates that the plurality of recess patterns 508 are in the form of 3 rows times 2 columns, but this is exemplary, and the arrangement shape of the recess patterns 508 is not limited thereto. That is, the number of rows and the number of columns may be greater than or equal to 2. In addition, FIG. 9 illustrates that the plurality of recess patterns 508 are regularly arranged, but is not limited thereto, and the plurality of recess patterns 508 may be arranged irregularly and scattered.

도 10은 도 4의 변형예에 따른 어레이 기판의 부분 확대도이고, 도 11는 도 10의 Ⅴ-Ⅴ' 라인을 따라 절단한 단면도이며, 도 12은 도 10의 Ⅵ-Ⅵ'라인을 따라 절단한 단면도이다. FIG. 10 is a partially enlarged view of the array substrate according to the modified example of FIG. 4, FIG. 11 is a cross-sectional view taken along line V-V' of FIG. 10, and FIG. 12 is a cut along line VI-VI' of FIG. 10. It is a cross-sectional view.

도 10 내지 도 12을 참조하면, 도 4의 변형예예에 따른 어레이 기판은 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)이 배선 패드부(402) 사이까지 연장되어 형성되는 점이 도 4의 실시예와 다른 점이다. 10 to 12, the array substrate according to the modified example of FIG. 4 is a point in which the recess pattern 501 disposed between the wiring line portions 401 extends between the wiring pad portions 402 and is formed. It is different from Example 4.

한 배선 라인부(401)와 다른 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)은 한 배선 라인부와 연결된 배선 패드부와 다른 배선 라인부와 연결된 배선 패드부 사이까지 연장될 수 있다. 즉, 서로 인접하는 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)은 기판(10)의 일측을 향해 연장될 수 있다. 앞서 설명한 바와 같이, 배선 패드부(402)의 폭은 배선 라인부(401)의 폭에 비해 상대적으로 클 수 있다. 이에 따라, 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)의 폭(d1)에 비해 배선 패드부(402) 사이에 배치되는 리세스 패턴(501)의 폭(d2)이 상대적으로 작을 수 있다. 다만, 이에 제한되는 것은 아니며, 배선 라인부(401) 사이에 배치되는 리세스 패턴(501)과 배선 패드부(402) 사이에 배치되는 리세스 패턴(501)의 폭은 실질적으로 동일할 수도 있다. The recess pattern 501 disposed between one wiring line portion 401 and the other wiring line portion 401 may extend between a wiring pad portion connected to one wiring line portion and a wiring pad portion connected to another wiring line portion. have. That is, the recess patterns 501 disposed between the wiring line portions 401 adjacent to each other may extend toward one side of the substrate 10. As described above, the width of the wiring pad portion 402 may be relatively larger than the width of the wiring line portion 401. Accordingly, the width d2 of the recess pattern 501 disposed between the wiring pad parts 402 is relatively larger than the width d1 of the recess pattern 501 disposed between the wiring line parts 401. It can be small. However, the present invention is not limited thereto, and the width of the recess pattern 501 disposed between the wiring line portion 401 and the recess pattern 501 disposed between the wiring pad portion 402 may be substantially the same. .

도 13은 도 11의 변형예예에 따른 어레이 기판의 단면도이고, 도 14는 도 12의 변형예예에 따른 어레이 기판의 단면도이다. 13 is a cross-sectional view of an array substrate according to the modified example of FIG. 11, and FIG. 14 is a cross-sectional view of the array substrate according to the modified example of FIG. 12.

도 13 및 도 14를 참조하면, 제2 절연막(35) 상에 배치되는 유기 절연막(75)이 리세스 패턴(501)에 의해 노출된 기판(10)을 덮는 점이 도 11 및 도 12의 실시예와 다른 점이다.13 and 14, the organic insulating layer 75 disposed on the second insulating layer 35 covers the substrate 10 exposed by the recess pattern 501 according to the exemplary embodiment of FIGS. 11 and 12. Is different from that.

앞서 설명한 바와 같이 제2 절연막(35) 상에는 유기 절연막(75)이 배치될 수 있다. 예시적인 실시예에서, 유기 절연막(75)은 리세스 패턴(501)에 의해 노출되는 기판(10)의 상면을 완전하게 덮을 수 있다.즉, 유기 절연막(75)은 제2 절연막(35), 리세스 패턴(500)의 측벽 및 리세스 패턴(500)의 바닥면을 덮을 수 있다. 도 11 및 도 12는 유기 절연막(75)이 리세스 패턴(501)에 의해 노출되는 기판(10)의 상면 을 완전하게 덮는 것을 예시하고 있지만, 이에 제한되는 것은 아니며, 유기 절연막(75)은 리세스 패턴(501)에 의해 노출되는 기판(10) 상면의 전부 또는 일부를 노출시킬 수 있다. 유기 절연막(75)에 배선 패드부(402)를 적어도 부분적으로 노출시키는 콘택부(72)가 형성될 수 있음은 앞서, 도 7에서 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.As described above, an organic insulating layer 75 may be disposed on the second insulating layer 35. In an exemplary embodiment, the organic insulating layer 75 may completely cover the upper surface of the substrate 10 exposed by the recess pattern 501. That is, the organic insulating layer 75 may be the second insulating layer 35 and the second insulating layer 35. A sidewall of the recess pattern 500 and a bottom surface of the recess pattern 500 may be covered. 11 and 12 illustrate that the organic insulating layer 75 completely covers the upper surface of the substrate 10 exposed by the recess pattern 501, but is not limited thereto, and the organic insulating layer 75 is not limited thereto. All or part of the upper surface of the substrate 10 exposed by the recess pattern 501 may be exposed. Since the contact portion 72 for at least partially exposing the wiring pad portion 402 may be formed on the organic insulating layer 75 as described above with reference to FIG. 7, a detailed description thereof will be omitted. .

도 15는 도 10의 변형예에 따른 어레이 기판의 부분 확대도이다. 도 16은 도 15의 Ⅶ-Ⅶ' 라인을 따라 절단한 단면도이다.15 is a partially enlarged view of the array substrate according to the modified example of FIG. 10. 16 is a cross-sectional view taken along the line VII-VII' of FIG. 15.

도 15 및 도 16을 참조하면, 도 10의 변형예에 따른 어레이 기판은 배선 패드부(402)의 내측에 배치되며, 배선 패드부(402)를 관통하여 기판(10)의 상면을 노출시키는 리세스 홈(502)을 더 포함하는 점이 도 8과 다른 점이다. 15 and 16, the array substrate according to the modified example of FIG. 10 is disposed inside the wiring pad portion 402, and penetrates the wiring pad portion 402 to expose the upper surface of the substrate 10. It is different from FIG. 8 in that it further includes the recess groove 502.

배선 패드부(402)의 내측에는 리세스 홈(502)이 배치될 수 있다. 구체적으로 리세스 홈(502)은 배선 패드부(402)의 외주의 내측에 배치될 수 있다. A recess groove 502 may be disposed inside the wiring pad part 402. Specifically, the recess groove 502 may be disposed inside the outer periphery of the wiring pad part 402.

리세스 홈(502)은 배선 패드부(402), 제2 절연막(35), 제1 절연막(25), 버퍼층(12) 및 배리어층(11)을 순차적으로 관통하여 기판(10)의 상면을 노출시킬 수 있다. 즉, 리세스 홈(502)의 바닥면은 기판(10)의 상면을 포함하고, 리세스 홈(502)의 측벽은 배선 패드부(402), 제2 절연막(35), 제1 절연막(25), 버퍼층(12) 및 배리어층(11)의 내측면을 포함할 수 있다.The recess groove 502 sequentially penetrates the wiring pad portion 402, the second insulating film 35, the first insulating film 25, the buffer layer 12, and the barrier layer 11, thereby forming the upper surface of the substrate 10. You can expose it. That is, the bottom surface of the recess groove 502 includes the upper surface of the substrate 10, and the sidewall of the recess groove 502 is the wiring pad part 402, the second insulating film 35, and the first insulating film 25. ), the inner surface of the buffer layer 12 and the barrier layer 11.

앞서 설명한 바와 같이 제2 절연막(35) 및 배선 패드부(402) 상에는 유기 절연막(75)이 배치될 수 있다. 도 16은 유기 절연막(75)이 제2 절연막(35), 배선 패드부(402) 및 리세스 홈(502)에 의해 노출된 기판(10)의 상면을 전부 노출시키는 것을 예시하고 있지만, 상술한 바와 같이 이에 제한되는 것은 아니며, 유기 절연막(75)은 리세스 홈(502)에 의해 노출된 기판(10)의 상면을 적어도 부분적으로 덮을 수도 있다. 배선 패드부(402)에 배선 패드부(402)를 관통하여 기판(10)의 상면을 노출시키는 리세스 홈(502)이 배치되는 경우, 배선 패드부(402)에 기판(10) 검사 장치나 FPC 등이 접속되거나, 접속 해제 시 배선 패드부(402)에 가해지는 충격에 의해 발생한 크랙이 배선 패드부(402) 또는 배선 패드부(402) 하부에 배치되는 무기 절연막을 통해 표시 영역(DA)으로 전파되는 것을 차단할 수 있다. As described above, an organic insulating layer 75 may be disposed on the second insulating layer 35 and the wiring pad part 402. 16 illustrates that the organic insulating film 75 exposes all the upper surfaces of the substrate 10 exposed by the second insulating film 35, the wiring pad part 402, and the recess groove 502, but the above-described As such, the present invention is not limited thereto, and the organic insulating layer 75 may at least partially cover the upper surface of the substrate 10 exposed by the recess groove 502. When a recess groove 502 that penetrates the wiring pad portion 402 to expose the upper surface of the substrate 10 is disposed in the wiring pad portion 402, the substrate 10 inspection apparatus or A crack generated by an impact applied to the wiring pad portion 402 when the FPC is connected or disconnected is the display area DA through the wiring pad portion 402 or the inorganic insulating film disposed under the wiring pad portion 402 Can be blocked from propagating.

도 17은 도 6의 변형예에 따른 어레이 기판의 단면도이다. 도 18은 도 7의 변형예에 따른 어레이 기판의 단면도이다. 17 is a cross-sectional view of an array substrate according to a modified example of FIG. 6. 18 is a cross-sectional view of an array substrate according to a modified example of FIG. 7.

도 17 및 도 18을 참조하면, 도 6 및 도 7의 변형예에 따른 어레이 기판은 제2 절연막(35)이 제1 서브 절연막(31) 및 제2 서브 절연막(32)을 포함하는 점이 도 6 및 도 7의 실시예와 다른 점이다. Referring to FIGS. 17 and 18, in the array substrate according to the modified example of FIGS. 6 and 7, FIG. 6 shows that the second insulating layer 35 includes the first sub insulating layer 31 and the second sub insulating layer 32. And the difference from the embodiment of FIG. 7.

앞서 설명한 바와 같이, 제2 절연막(35)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며, 적어도 두개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 설명의 편의상, 제1 절연막(25)을 덮는 절연막을 제1 서브 절연막(31), 제1 서브 절연막(31)을 덮는 절연막을 제2 서브 절연막(32)으로 지칭하기로 한다. As described above, the second insulating layer 35 may have a single layer structure, but is not limited thereto, and may have a multilayer structure including at least two insulating layers. For convenience of description, the insulating layer covering the first insulating layer 25 will be referred to as a first sub insulating layer 31, and the insulating layer covering the first sub insulating layer 31 will be referred to as a second sub insulating layer 32.

제1 서브 절연막(31)과 제2 서브 절연막(32)은 무기 재질로 이루어진 무기 절연막일 수 있다. 예컨대, 제1 서브 절연막(31)과 제2 서브 절연막(32)은 산화규소 및 질화규소에서 선택된 하나 이상을 포함할 수 있으나, 제1 서브 절연막(31)과 제2 서브 절연막(32)의 재질이 이에 제한되지 않는다. 제1 서브 절연막(31)과 제2 서브 절연막(32)은 서로 상이한 물질로 이루어질 수 있다.The first sub-insulating layer 31 and the second sub-insulating layer 32 may be inorganic insulating layers made of an inorganic material. For example, the first sub insulating layer 31 and the second sub insulating layer 32 may include at least one selected from silicon oxide and silicon nitride, but the material of the first sub insulating layer 31 and the second sub insulating layer 32 is It is not limited thereto. The first sub-insulating layer 31 and the second sub-insulating layer 32 may be made of different materials.

제2 절연막(35)이 다층막 구조를 갖는 것은 표시 영역(DA)의 구조에 기인할 수 있다. 구체적으로, 도면에 도시하지는 않았지만, 표시 영역(DA)에는 박막 트랜지스터와 인접하게 스토리지 캐패시터가 배치될 수 있다. 예시적인 실시예에서 스토리지 캐패시터는 게이트 절연막(20) 상에 배치되는 제1 게이트 메탈, 제1 게이트 메탈 상에 배치되는 제1 서브 절연막(31), 제1 서브 절연막(31) 상에 배치되는 제2 서브 절연막(32) 및 제2 서브 절연막(32) 상에 배치되는 제2 게이트 메탈을 포함할 수 있다. 또한, 이 같은 스토리지 캐패시터에 대응하여, 박막 트랜지스터의 소스/드레인 전극(62)은 제2 서브 절연막(32) 상에 배치될 수 있다. 다만, 이는 예시적인 것으로, 표시 영역(DA)의 구체적인 구조가 이에 제한되지 않음은 물론이다.The fact that the second insulating layer 35 has a multilayer structure may be due to the structure of the display area DA. Specifically, although not shown in the drawing, a storage capacitor may be disposed adjacent to the thin film transistor in the display area DA. In an exemplary embodiment, the storage capacitor includes a first gate metal disposed on the gate insulating layer 20, a first sub insulating layer 31 disposed on the first gate metal, and a first sub insulating layer 31 disposed on the first sub insulating layer 31. It may include a second gate metal disposed on the 2 sub insulating layer 32 and the second sub insulating layer 32. In addition, corresponding to such a storage capacitor, the source/drain electrodes 62 of the thin film transistor may be disposed on the second sub insulating layer 32. However, this is merely an example, and it goes without saying that the specific structure of the display area DA is not limited thereto.

도 19는 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다. 도 20은 도 19의 Ⅷ-Ⅷ'선을 따라 절단한 단면도이다. 19 is a partially enlarged view of an array substrate according to another embodiment of the present invention. FIG. 20 is a cross-sectional view taken along line VIII-VIII' of FIG. 19.

도 19 및 도 20을 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 배선 라인부(411)가 기판(10)의 일측을 향해 연장되되, 지그 재그 형상을 갖는 점이 도 4의 실시예와 다른 점이다. 19 and 20, in the array substrate according to another embodiment of the present invention, the wiring line portion 411 is extended toward one side of the substrate 10, but the point having a zigzag shape is similar to that of the embodiment of FIG. It's different.

배선 라인부(411)는 적어도 하나 이상의 절곡부를 가질 수 있다. 예시적인 실시예에서 배선 라인부(411)는 지그 재그 형상을 가지며, 기판(10)의 일측을 향해 연장될 수 있다. 설명의 편의상 기판(10)의 일측을 향하는 방향을 제1 방향으로 정의하기로 한다. 또한, 제1 방향과 수직한 방향을 제2 방향, 제2 방향과 반대 방향을 제3 방향으로 지칭하기로 한다.The wiring line part 411 may have at least one bent part. In an exemplary embodiment, the wiring line part 411 has a zigzag shape and may extend toward one side of the substrate 10. For convenience of description, a direction toward one side of the substrate 10 will be defined as a first direction. In addition, a direction perpendicular to the first direction will be referred to as a second direction, and a direction opposite to the second direction will be referred to as a third direction.

도 19에 도시된 바와 같이, 제1 방향으로 연장되는 배선 라인부(411)는 제2 방향으로 일정 간격 연장되고, 다시 제1 방향으로 일정 간격 연장된 후에, 제3 방향으로 일정 간격 연장되고, 재차 제1 방향으로 연장될 수 있다. 즉, 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장될 수 있다. As shown in FIG. 19, the wiring line portions 411 extending in the first direction extend at a predetermined interval in the second direction, extend at a predetermined interval in the first direction, and then extend at a predetermined interval in the third direction, It may extend in the first direction again. That is, the first direction, the second direction, the first direction, the third direction, and may be sequentially extended in the order of the first direction.

예시적인 실시예에서 제2 방향으로 연장된 거리와 제3 방향으로 연장된 거리는 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다. In an exemplary embodiment, the distance extending in the second direction and the distance extending in the third direction may be substantially the same, but are not limited thereto.

다시 말하면, 배선 라인부(411)는 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장되되, 이와 같은 순서를 적어도 한 번 이상 반복하며 연장될 수 있다. In other words, the wiring line part 411 is sequentially extended in the order of a first direction, a second direction, a first direction, a third direction, and a first direction, but may be extended by repeating this order at least once. have.

상술한 바와 같이 배선 라인부(411)가 제1 방향, 제2 방향, 제1 방향, 제3 방향 및 제1 방향의 순서로 순차적으로 연장되면, 제2 방향, 제1 방향 및 제3 방향 또는 제3 방향, 제1 방향 및 제2 방향으로 연장된 배선 라인부(411)의 내측에는 일정한 공간이 구획될 수 있다. 예시적인 실시예에서 리세스 패턴(503)은 제2 방향, 제1 방향 및 제3 방향 또는 제3 방향, 제1 방향 및 제2 방향으로 연장된 배선 라인부(411)에 의해 구획되는 공간에 배치될 수 있다. 다시 말하면, 배선 라인부(411)는 각 리세스 패턴(503) 외주와 인접하게 배치되며, 각 리세스 패턴(503) 외주의 일부를 따라 배치될 수 있다. 바꾸어 말하면, 리세스 패턴(503)은 지그 재그 형상으로 연장되는 각 배선 라인부(411)의 사이 사이에 배치될 수 있다. 즉, 리세스 패턴(503)은 각 배선 라인부(411) 사이에서 적어도 하나 이상 배치될 수 있다. As described above, when the wiring line portion 411 is sequentially extended in the order of a first direction, a second direction, a first direction, a third direction, and a first direction, the second direction, the first direction, and the third direction, or A predetermined space may be partitioned inside the wiring line portion 411 extending in the third direction, the first direction, and the second direction. In an exemplary embodiment, the recess pattern 503 is in a space partitioned by the wiring line portion 411 extending in the second direction, the first direction and the third direction, or the third direction, the first direction, and the second direction. Can be placed. In other words, the wiring line part 411 is disposed adjacent to the outer circumference of each recess pattern 503, and may be disposed along a part of the outer circumference of each recess pattern 503. In other words, the recess pattern 503 may be disposed between each wiring line portion 411 extending in a zigzag shape. That is, at least one recess pattern 503 may be disposed between each wiring line portion 411.

리세스 패턴(503)을 기준으로 다시 설명하면, 복수개의 리세스 패턴(503)이 열과 행을 갖는 매트릭스 형상으로 배치되고, 복수개의 열과 행을 갖는 매트릭스 형상을 갖는 리세스 패턴(503) 사이 사이에 지그 재그 형상으로 연장된 배선 라인부(411)가 배치될 수 있다. 도 19는 복수개의 리세스 패턴(503)이 행 방향으로 일직선을 따라 정렬되고, 열 방향으로 엇갈려서 정렬되는 경우를 예시하고 있으나, 리세스 패턴(503)의 배열 형상이 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(503)은 행과 열 방향으로 일직선을 따라 정렬되거나, 행 방향으로 엇갈려서 정렬되고, 열 방향으로 일직선으로 정렬되거나, 열 방향으로 엇갈려서 정렬되고, 행 방향으로 일직선을 따라 정렬될 수도 있다. Re-described based on the recess pattern 503, a plurality of recess patterns 503 are arranged in a matrix shape having columns and rows, and between the recess patterns 503 having a matrix shape having a plurality of columns and rows. The wiring line part 411 extending in a zigzag shape may be disposed. 19 illustrates a case in which a plurality of recess patterns 503 are aligned along a straight line in a row direction and alternately aligned in a column direction, but the arrangement shape of the recess patterns 503 is not limited thereto, and a plurality of The recess patterns 503 may be aligned along a straight line in the row and column directions, or staggered in the row direction, aligned in a straight line in the column direction, staggered in the column direction, and arranged along a straight line in the row direction. have.

또한, 배선 라인부(411)는 매트릭스 형상으로 배열된 리세스 패턴(503) 사이 사이에 배치될 수 있으며, 하나의 배선 라인부(411)와 다른 배선 라인부(411) 사이에는 적어도 하나 이상의 리세스 패턴(503)이 배치될 수 있다. In addition, the wiring line portion 411 may be disposed between the recess patterns 503 arranged in a matrix shape, and at least one or more lines between the one wiring line portion 411 and the other wiring line portion 411 A recess pattern 503 may be disposed.

도 21은 본 발명의 다른 실시예에 따른 어레이 기판의 부분 확대도이다. 도 21을 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 배선 라인부(421)가 피치(pitch)를 갖는 곡선 형태로 연장되는 점이 도 4의 실시예와 다른 점이다. 21 is a partially enlarged view of an array substrate according to another embodiment of the present invention. Referring to FIG. 21, the array substrate according to another embodiment of the present invention differs from the embodiment of FIG. 4 in that the wiring line portion 421 extends in a curved shape having a pitch.

본 발명의 다른 실시예에 따른 어레이 기판에서 배선 라인부(421)는 피치를 갖는 곡선 형태로 연장될 수 있다. 다시 말하면, 배선 라인부(421)는 주름진 형상을 가질 수 있다. 바꾸어 말하면, 배선 라인부(421)는 완만한 곡선을 그리며 구불구불하게 연장될 수 있다. In the array substrate according to another embodiment of the present invention, the wiring line portion 421 may extend in a curved shape having a pitch. In other words, the wiring line portion 421 may have a corrugated shape. In other words, the wiring line portion 421 may be meanderingly extended while drawing a gentle curve.

배선 라인부(421)가 피치를 갖는 곡선 형태로 연장되는 경우, 배선 라인부(421)의 양측에는 골부와 마루부가 형성될 수 있다. 즉, 각 배선 라인부(421)의 일측에는 골부와 마루부가 적어도 한 번 이상 반복되고, 이와 대응되도록 각 배선 라인부(421)의 타측에는 마루부와 골부가 적어도 한 번 이상 반복될 수 있다. When the wiring line portion 421 extends in a curved shape having a pitch, valleys and ridges may be formed on both sides of the wiring line portion 421. That is, the valley and the valley may be repeated at least once on one side of each wiring line portion 421, and the valley and the valley may be repeated on the other side of each wiring line portion 421 to correspond thereto.

리세스 패턴(504)은 배선 라인부(421)의 골부와 인접하도록 배치될 수 있다. 리세스 패턴(504)은 각 배선 라인부(421) 일측 및 타측에 형성된 골부와 인접하도록 적어도 하나 이상 배치될 수 있다. 도 19는 배선 라인부(421)가 골부와 인접한 경우를 예시하나, 이에 제한되는 것은 아니며, 리세스 패턴(504)은 배선 라인부(421)의 골부와 부분적으로 접할 수도 있다. The recess pattern 504 may be disposed adjacent to the valley of the wiring line part 421. At least one recess pattern 504 may be disposed so as to be adjacent to the valleys formed on one side and the other side of each wiring line part 421. 19 illustrates a case where the wiring line portion 421 is adjacent to the valley portion, but is not limited thereto, and the recess pattern 504 may partially contact the valley portion of the wiring line portion 421.

리세스 패턴(504)을 기준으로 다시 설명하면, 복수개의 리세스 패턴(504)이 열과 행을 갖는 매트릭스 형상으로 배치되고, 복수개의 열과 행을 갖는 매트릭스 형상을 갖는 리세스 패턴(504) 사이 사이에 피치를 갖는 곡선 형상을 가지며 연장된 배선 라인부(421)가 배치될 수 있다.Re-described based on the recess pattern 504, a plurality of recess patterns 504 are arranged in a matrix shape having columns and rows, and between the recess patterns 504 having a matrix shape having a plurality of columns and rows. An extended wiring line portion 421 having a curved shape having a pitch may be disposed.

도 19는 복수개의 리세스 패턴(504)이 행 방향으로 일직선을 따라 정렬되고, 열 방향으로 엇갈려서 정렬되는 경우를 예시하고 있으나, 리세스 패턴(504)의 배열 형상이 이에 제한되는 것은 아니며, 복수개의 리세스 패턴(504)은 행과 열 방향으로 일직선을 따라 정렬되거나, 행 방향으로 엇갈려서 정렬되고, 열 방향으로 일직선으로 정렬되거나, 열 방향으로 엇갈려서 정렬되고, 행 방향으로 일직선을 따라 정렬될 수도 있다. 19 illustrates a case in which a plurality of recess patterns 504 are aligned along a straight line in a row direction and alternately aligned in a column direction, but the arrangement shape of the recess patterns 504 is not limited thereto, and a plurality of The four recess patterns 504 may be aligned along a straight line in the row and column directions, alternately aligned in the row direction, aligned in a straight line in the column direction, staggered in the column direction, and arranged along a straight line in the row direction. have.

또한, 배선 라인부(421)는 매트릭스 형상으로 배열된 리세스 패턴(504) 사이 사이에 배치될 수 있으며, 하나의 배선 라인부(421)와 다른 배선 라인부(421) 사이에는 적어도 하나 이상의 리세스 패턴(504)이 배치될 수 있다. In addition, the wiring line portion 421 may be disposed between the recess patterns 504 arranged in a matrix shape, and at least one or more lines between the one wiring line portion 421 and the other wiring line portion 421 A recess pattern 504 may be disposed.

도 222는 본 발명의 다른 실시예에 따른 어레이 기판의 평면도이다. 도 23은 도 22의 'C'부분을 확대한 부분 확대도이다. 도 24는 도 23의 Ⅸ-Ⅸ' 라인을 따라 절단한 단면도이다. 도 25는 도 22의 'D'부분을 확대한 부분 확대도이다. 도 26는 도 25의 Ⅹ-Ⅹ라인을 따라 절단한 단면도이다.222 is a plan view of an array substrate according to another embodiment of the present invention. 23 is a partially enlarged view of an enlarged portion'C' of FIG. 22. 24 is a cross-sectional view taken along the line IX-IX' of FIG. 23. 25 is a partially enlarged view of an enlarged portion'D' of FIG. 22. FIG. 26 is a cross-sectional view taken along line X-X of FIG. 25.

도 22 내지 도 25를 참조하면, 본 발명의 다른 실시예에 따른 어레이 기판은 비표시 영역(NDA)에 셀아이디 패턴(45) 및/또는 절단 라인(700)이 형성된 점이 도 1의 실시예와 다른 점이다. 22 to 25, in the array substrate according to another embodiment of the present invention, the cell ID pattern 45 and/or the cutting line 700 is formed in the non-display area NDA. It's different.

본 발명의 다른 실시예에 따른 어레이 기판은 비표시 영역(NDA)에 셀아이디 패턴(45) 및/또는 절단 라인(700)을 포함할 수 있다. The array substrate according to another embodiment of the present invention may include the cell ID pattern 45 and/or the cutting line 700 in the non-display area NDA.

셀아이디 패턴(45)은 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서 셀아이디 패턴(45)은 복수개의 배선 라인부(401) 중 최외곽에 배치된 배선 라인부(401) 외측에 배치될 수 있다. 즉, 최외곽에 배치되는 배선 라인부(401)와 인접하도록 배치될 수 있다. 셀아이디 패턴(45) 상에는 어레이 기판을 식별하기 위한 고유 번호나 각종 도형 및 식별 부호 등이 패터닝될 수 있다. 즉, 셀아이디 패턴(45) 상에 패터닝된 고유 번호, 각종 도형 및 식별 부호 등을 통해 어레이 기판에 대한 정보를 취득할 수 있다. The cell ID pattern 45 may be disposed in the non-display area NDA. In an exemplary embodiment, the cell ID pattern 45 may be disposed outside the wiring line portion 401 disposed at the outermost of the plurality of wiring line portions 401. That is, it may be disposed to be adjacent to the wiring line portion 401 disposed at the outermost side. On the cell ID pattern 45, a unique number or various figures and identification codes for identifying the array substrate may be patterned. That is, information on the array substrate can be obtained through a unique number patterned on the cell ID pattern 45, various figures, identification codes, and the like.

셀 아이디 패턴에 대한 자세한 설명을 위해, 도 23 내지 24가 참조된다. For a detailed description of the cell ID pattern, reference is made to FIGS. 23 to 24.

도 23 및 도 24는 셀아이디 패턴(45)이 사각형 형상을 갖는 것을 예시한다. 다만, 셀아이디 패턴(45)의 형상이 이에 제한되는 것은 아니며, 셀아이디 패턴(45)의 형상은 원 형상이거나, 적어도 부분적으로 곡선을 포함하는 형상일 수 있다. 23 and 24 illustrate that the cell ID pattern 45 has a square shape. However, the shape of the cell ID pattern 45 is not limited thereto, and the shape of the cell ID pattern 45 may be a circular shape or a shape including at least partially curved lines.

앞서 설명한 바와 같이 셀아이디 패턴(45) 상에는 고유 번호, 각종 도형 또는 식별 부호 등이 패터닝될 수 있다. 도 23은 셀아이디 패턴(45) 상에 십자가 형상의 도형(46)이 패터닝된 경우를 예시하나, 이는 예시적인 것으로, 셀아이디 패턴(45) 상에 형성되는 각종 도형 등의 형상이 이에 제한되는 것은 아니다. As described above, a unique number, various figures, or identification codes may be patterned on the cell ID pattern 45. 23 illustrates a case in which a cross-shaped figure 46 is patterned on the cell ID pattern 45, but this is exemplary, and shapes such as various figures formed on the cell ID pattern 45 are limited thereto. It is not.

예시적인 실시예에서 셀아이디 패턴(45)은 버퍼층(12) 상에 배치될 수 있다. 다만, 이는 예시적인 것으로 셀아이디 패턴(45)의 위치가 이에 제한되는 것은 아니다. 셀아이디 패턴(45)이 버퍼층(12) 상에 배치되는 경우, 셀아이디 패턴(45)은 표시 영역(DA)의 반도체층(40)과 실질적으로 동일한 물질로 이루어질 수 있다. 즉, 표시 영역(DA)의 반도체층(40)과 동시에 비표시 영역(NDA)의 셀아이디 패턴(45)을 형성할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니며, 셀 아이디 패턴은 표시 영역(DA)의 반도체층(40)과 별개로 독립적으로 형성될 수도 있다.In an exemplary embodiment, the cell ID pattern 45 may be disposed on the buffer layer 12. However, this is exemplary, and the location of the cell ID pattern 45 is not limited thereto. When the cell ID pattern 45 is disposed on the buffer layer 12, the cell ID pattern 45 may be made of substantially the same material as the semiconductor layer 40 of the display area DA. That is, the cell ID pattern 45 in the non-display area NDA may be formed at the same time as the semiconductor layer 40 in the display area DA. However, this is exemplary and is not limited thereto, and the cell ID pattern may be formed independently from the semiconductor layer 40 of the display area DA.

셀아이디 패턴(45) 외주를 따라 리세스 패턴(505)이 배치될 수 있다. 리세스 패턴(505)은 셀아이디 패턴(45) 외주와 접하거나, 외주와 인접하도록 배치될 수 있다. 셀아이디 패턴(45)이 사각형 형상을 갖는 예시적인 실시예에서 리세스 패턴(505)은 중공을 갖는 사각형 형상일 수 있으나, 앞서 설명한 바와 같이 셀아이디 패턴(45)의 형상은 제한되지 않으며, 리세스 패턴(505)은 셀아이디 패턴(45)의 외주의 형상과 대응되는 형상을 가질 수 있다. 셀아이디 패턴(45) 외주를 따라 리세스 패턴(505)이 배치되는 경우, 어레이 기판의 제조 공정 또는 운반 공정 중에 발생한 크랙이 셀아이디 패턴(45)으로 전파되어, 셀아이디 패턴(45)에 손상을 가하는 것을 막을 수 있다. A recess pattern 505 may be disposed along the outer periphery of the cell ID pattern 45. The recess pattern 505 may be disposed to be in contact with the outer periphery of the cell ID pattern 45 or to be adjacent to the outer periphery. In an exemplary embodiment in which the cell ID pattern 45 has a square shape, the recess pattern 505 may be a square shape having a hollow, but as described above, the shape of the cell ID pattern 45 is not limited, and The recess pattern 505 may have a shape corresponding to the shape of the outer periphery of the cell ID pattern 45. When the recess pattern 505 is disposed along the outer periphery of the cell ID pattern 45, cracks generated during the manufacturing process or transport process of the array substrate propagate to the cell ID pattern 45 and damage the cell ID pattern 45 Can be prevented from being applied.

본 발명의 다른 실시예에 따른 어레이 기판의 비표시 영역(NDA)에는 절단 라인(700)이 형성될 수 있다. 제품의 종류에 따라, 어레이 기판 비표시 영역(NDA)의 모서리부는 절단될 수 있다. 즉, 어레이 기판의 모서리 부분이 모따기(chamfering) 될 수 있다. A cutting line 700 may be formed in the non-display area NDA of the array substrate according to another embodiment of the present invention. Depending on the type of product, the edge portion of the non-display area NDA of the array substrate may be cut. That is, the edge portion of the array substrate may be chamfering.

이를 위해, 어레이 기판 상에는 절단 라인(700)이 형성될 수 있다. 예시적인 실시예에서 절단 라인(700)은 어레이 기판 비표시 영역(NDA)의 양측에 사선 방향으로 연장되어 형성될 수 있다. 즉, 절단 라인(700)은 어레이 기판을 적어도 부분적으로 가로지를 수 있다. To this end, a cutting line 700 may be formed on the array substrate. In an exemplary embodiment, the cutting line 700 may be formed to extend in a diagonal direction on both sides of the non-display area NDA on the array substrate. That is, the cutting line 700 may at least partially cross the array substrate.

절단 라인(700)과 어레이 기판 일측변이 이루는 각은 제한되지 않는다. 즉, 적용되는 제품에 따라 절단 라인(700)과 어레이 기판의 일측변이 이루는 각은 달라질 수 있다. The angle formed by the cutting line 700 and one side of the array substrate is not limited. That is, the angle formed by the cutting line 700 and one side of the array substrate may vary depending on the applied product.

절단 과정에서 발생할 수 있는 크랙을 예방하기 위해, 절단 라인(700)은 제2 절연막(35) 상면으로부터 소정 간격 리세스될 수 있다. 즉, 도 26의 단면도에서 도시한 바와 같이 절단 라인(700)은 제2 절연막(35) 상면으로부터 리세스 되어 기판(10)의 상면을 노출시킬 수 있다. 다시 말하면, 절단 라인(700)의 바닥면은 기판(10)의 상면을 포함하고, 절단 라인(700)의 측벽은 배리어층(11), 버퍼층(12), 제1 절연막(25) 및 제2 절연막(35)의 내측면을 포함할 수 있다. In order to prevent cracks that may occur during the cutting process, the cutting line 700 may be recessed at a predetermined distance from the upper surface of the second insulating layer 35. That is, as shown in the cross-sectional view of FIG. 26, the cutting line 700 may be recessed from the upper surface of the second insulating layer 35 to expose the upper surface of the substrate 10. In other words, the bottom surface of the cutting line 700 includes the upper surface of the substrate 10, and the sidewalls of the cutting line 700 include the barrier layer 11, the buffer layer 12, the first insulating layer 25, and the second insulating layer. It may include an inner surface of the insulating layer 35.

절단 라인(700)과 인접하도록 리세스 패턴(506)이 배치될 수 있다. 구체적으로 리세스 패턴(506)은 절단 라인(700)의 타측부와 인접하게 배치될 수 있다. 다시 말하면, 절단 공정에 의해 어레이 기판이 절단 라인(700)을 따라 절단되면, 절단 라인(700)의 일측부는 제거되고, 절단 라인(700)의 타측부는 그대로 유지될 수 있다. 리세스 패턴(506)은 절단 라인(700)의 타측부와 인접하게 배치되며, 적어도 하나 이상의 리세스 패턴(506)이 산개되어 배치될 수 있다. 리세스 패턴(506)은 열과 행 방향으로 정렬되어 배치될 수 있으나, 이에 제한되는 것은 아니며, 규칙적 또는 불규칙적으로 배치될 수 있다. The recess pattern 506 may be disposed adjacent to the cutting line 700. Specifically, the recess pattern 506 may be disposed adjacent to the other side of the cutting line 700. In other words, when the array substrate is cut along the cutting line 700 by the cutting process, one side of the cutting line 700 is removed, and the other side of the cutting line 700 may be maintained as it is. The recess pattern 506 may be disposed adjacent to the other side of the cutting line 700, and at least one or more recess patterns 506 may be scattered and disposed. The recess patterns 506 may be arranged and arranged in column and row directions, but are not limited thereto, and may be regularly or irregularly arranged.

절단 공정에 의해 절단 라인(700)의 일측부가 제거되면, 절단 라인(700)의 타측부는 충격에 취약해질 수 있다. 이 경우, 절단 라인(700)의 타측부에 충격이 가해지면, 그 충격으로 인해 크랙이 발생하고, 발생한 크랙이 성장하여, 표시 영역(DA)까지 전파될 수 있다. 절단 라인(700)의 타측부와 인접하게 적어도 하나 이상의 리세스 패턴(506)이 배치되는 경우, 리세스 패턴(506)은 크랙 스토퍼(Crack stopper)의 역할을 할 수 있다. 즉, 발생한 크랙의 전파가 리세스 패턴(506)에 의해 차단될 수 있다. When one side of the cutting line 700 is removed by the cutting process, the other side of the cutting line 700 may be vulnerable to impact. In this case, when an impact is applied to the other side of the cutting line 700, cracks are generated due to the impact, and the generated cracks may grow and propagate to the display area DA. When at least one recess pattern 506 is disposed adjacent to the other side of the cutting line 700, the recess pattern 506 may serve as a crack stopper. That is, propagation of the generated crack may be blocked by the recess pattern 506.

도 27은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면도이다. 27 is a cross-sectional view of an organic light emitting diode display according to an exemplary embodiment of the present invention.

도 27을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 표시 영역(DA)과 표시 영역(DA) 외측에 배치되는 비표시 영역(NDA)을 갖는 어레이 기판으로서, 비표시 영역(NDA)은 기판(10), 기판(10) 상에 배치되는 배리어층(11), 배리어층(11) 상에 배치되는 버퍼층(12), 버퍼층(12) 상에 배치되는 제1 절연막(25), 제1 절연막(25) 상에 배치되는 제2 절연막(35), 제1 절연막(25)과 제2 절연막(35) 사이에 개재되거나, 제2 절연막(35) 상에 배치되되, 서로 이격되어 기판(10)의 일측을 향해 연장 형성되는 복수개의 배선 패턴 제2 절연막(35) 상면으로부터 소정 깊이 리세스되어 기판(10)의 상면을 적어도 부분적으로 노출시키는 리세스 패턴 및 상기 제2 절연막 상에 배치되되, 상기 리세스 패턴에 의해 노출되는 상기 기판의 상면을 적어도 부분적으로 노출하는 유기 절연막(75)을 포함하는 어레이 기판 및 어레이 기판 상에 배치되는 봉지 부재를 포함한다. Referring to FIG. 27, an organic light emitting diode display according to an embodiment of the present invention is an array substrate having a display area DA and a non-display area NDA disposed outside the display area DA. NDA) is a substrate 10, a barrier layer 11 disposed on the substrate 10, a buffer layer 12 disposed on the barrier layer 11, and a first insulating film 25 disposed on the buffer layer 12 , The second insulating film 35 disposed on the first insulating film 25, interposed between the first insulating film 25 and the second insulating film 35, or disposed on the second insulating film 35, but spaced apart from each other A plurality of wiring patterns extending toward one side of the substrate 10 are recessed at a predetermined depth from the upper surface of the second insulating film 35 to at least partially expose the upper surface of the substrate 10 and on the second insulating film. It is disposed, and includes an array substrate including an organic insulating layer 75 that at least partially exposes an upper surface of the substrate exposed by the recess pattern, and an encapsulation member disposed on the array substrate.

도 27은 설명의 편의를 위해 하나의 단위 화소 영역을 한정하여 도시한 것으로서, 본 발명의 일 실시예에 따른 유기 발광 표시 장치가 이에 제한되지 않음은 물론이다. 즉, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 복수개의 단위 화소 영역을 포함할 수 있음은 앞서 본 발명의 몇몇 실시예에 따른 어레이 기판에서 설명한 바와 같다. 27 illustrates one unit pixel area being limited for convenience of description, and the organic light emitting display device according to the exemplary embodiment of the present invention is not limited thereto. That is, the organic light emitting display device according to the exemplary embodiment of the present invention may include a plurality of unit pixel regions as described above with respect to the array substrate according to some exemplary embodiments of the present invention.

먼저, 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 어레이 기판의 표시 영역(DA)에 대해 설명하기로 한다. First, a description will be given of a display area DA of an array substrate in an organic light emitting diode display according to an exemplary embodiment.

기판(10)은 판 형상을 갖는 부재로서, 후술하는 다른 구성들을 지지하는 역할을 할 수 있다. 기판(10)은 절연 기판(10)으로서, 유리 또는 플라스틱을 포함하는 고분자 물질로 형성될 수 있다. 예시적인 실시예에서, 기판(10)은 폴리 이미드(Poly imide, PI)로 형성될 수 있으나, 이는 예시적인 것으로 기판(10)의 재질이 이에 제한되는 것은 아니다. The substrate 10 is a member having a plate shape and may serve to support other components to be described later. The substrate 10 is an insulating substrate 10 and may be formed of a polymer material including glass or plastic. In an exemplary embodiment, the substrate 10 may be formed of polyimide (PI), but this is exemplary and the material of the substrate 10 is not limited thereto.

기판(10)은 경성(rigid) 기판(10)일 수 있으나, 이에 제한되지 않으며, 연성이나 가요성을 갖는 기판(10)일 수 있다. 즉, 본 명세서에서, "기판(10)"이라 함은 구부리거나(bending), 접거나(folding), 마는 것(rolling)이 가능한 플렉서블 기판(10)을 포함하는 개념으로 이해될 수 있다.The substrate 10 may be a rigid substrate 10, but is not limited thereto, and may be a substrate 10 having flexibility or flexibility. That is, in the present specification, the term "substrate 10" may be understood as a concept including a flexible substrate 10 capable of bending, folding, or rolling.

도 27에 도시된 바와 같이, 기판(10)은 단일층 구조를 가질 수 있으나 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 기판(10)은 두 개 이상의 층이 적층된 적층 구조를 가질 수 있다. 다시 말하면, 기판(10)은 베이스층 및 베이스층 상에 배치되는 보호층을 포함할 수 있다. As shown in FIG. 27, the substrate 10 may have a single layer structure, but is not limited thereto. That is, in another exemplary embodiment, the substrate 10 may have a stacked structure in which two or more layers are stacked. In other words, the substrate 10 may include a base layer and a protective layer disposed on the base layer.

베이스 층은 절연 물질로 형성될 수 있다. 예시적인 실시예에서 베이스층은 폴리이미드 (Poly imide, PI)로 형성될 수 있으나, 베이스 층의 재질이 이에 제한되는 것은 아니다. 베이스층 상에는 보호층이 배치될 수 있다. 보호층은 유기 물질로 이루어질 수 있다. 예컨대, 보호층은 폴리에틸렌테레프탈레이트(PET, Polyehtylene terephthalate) 및 폴리에틸렌나프탈레이트(PEN, Polyethylene naphthalate)에서 선택된 어느 하나 이상을 포함하여 이루어질 수 있으나, 이는 예시적인 것으로 보호층의 재질이 이에 제한되는 것은 아니다. The base layer may be formed of an insulating material. In an exemplary embodiment, the base layer may be formed of polyimide (PI), but the material of the base layer is not limited thereto. A protective layer may be disposed on the base layer. The protective layer may be made of an organic material. For example, the protective layer may include any one or more selected from polyethylene terephthalate (PET) and polyethylene naphthalate (PEN), but this is exemplary and the material of the protective layer is not limited thereto. .

기판(10) 상에는 배리어층(11)이 배치될 수 있다. 배리어층(11)은 불순 원소의 침투를 방지하며, 표면을 평탄화하는 역할을 할 수 있다. 예시적이 실시예에서 배리어층(11)은 산화규소(SiOx) 또는 질화규소(SiNx)를 포함하여 형성될 수 있으나, 배리어층(11)의 재질이 이에 제한되는 것은 아니다. 또한, 다른 예시적인 실시예에서 배리어층(11)은 기판(10)의 재질 또는 공정 조건에 따라 생략될 수도 있다. A barrier layer 11 may be disposed on the substrate 10. The barrier layer 11 may prevent penetration of impurity elements and may serve to planarize the surface. In the exemplary embodiment, the barrier layer 11 may be formed of silicon oxide (SiOx) or silicon nitride (SiNx), but the material of the barrier layer 11 is not limited thereto. In addition, in another exemplary embodiment, the barrier layer 11 may be omitted depending on the material or process conditions of the substrate 10.

반도체층(40)은 비정질 규소 또는 다결정 규소를 포함하여 이루어질 수 있다. 예시적인 실시예에서 반도체층(40)은 비정질 규소를 도포하고 패터닝한 후 이를 결정화하는 방법으로 형성될 수 있으나, 반도체층(40)의 형성 방법이 이에 제한되는 것은 아니다. 본 명세서에서 "반도체층(40)"이라고 지칭되는 것은 산화물 반도체를 포함하는 것으로 이해될 수 있으나, 이에 제한되는 것은 아니다. The semiconductor layer 40 may include amorphous silicon or polycrystalline silicon. In an exemplary embodiment, the semiconductor layer 40 may be formed by applying and patterning amorphous silicon and then crystallizing it, but the method of forming the semiconductor layer 40 is not limited thereto. In the present specification, what is referred to as the "semiconductor layer 40" may be understood as including an oxide semiconductor, but is not limited thereto.

반도체층(40) 상에는 게이트 절연막(20)이 형성될 수 있다. 게이트 절연막(20)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 게이트 절연막(20) 의 재질이 이에 제한되는 것은 아니다. 게이트 절연막(20)(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. A gate insulating layer 20 may be formed on the semiconductor layer 40. The gate insulating layer 20 may include silicon nitride (SiNx) or silicon oxide (SiOx), but the material of the gate insulating layer 20 is not limited thereto. The gate insulating layers 20 and 20 may have a single layer structure, but are not limited thereto, and may have a multilayer structure including at least two insulating layers having different physical properties.

게이트 절연막(20) 상에는 게이트 라인(50), 게이트 전극(51) 및 게이트 패드를 포함하는 게이트 배선이 배치될 수 있다. 게이트 배선은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 게이트 배선의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 게이트 배선을 형성하는데 사용될 수 있다. A gate wiring including a gate line 50, a gate electrode 51, and a gate pad may be disposed on the gate insulating layer 20. Gate wiring is aluminum-based metal such as aluminum (Al) or aluminum alloy, silver-based metal such as silver (Ag) or silver alloy, copper-based metal such as copper (Cu) or copper alloy, and molybdenum-based metal such as molybdenum (Mo) or molybdenum alloy , Chromium (Cr), tantalum (Ta), and titanium (Ti), but may be formed of one or more materials selected from the group consisting of, but the material of the gate wiring is not limited thereto, and the material having a conductivity is transparent or Translucent materials can be used to form the gate wiring.

게이트 배선 상에는 게이트 배선을 덮는 층간 절연막(30)이 배치될 수 있다. 층간 절연막(30)은 무기 물질로 형성된 무기막일 수 있다. 예시적인 실시예에서, 층간 절연막(30)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 층간 절연막(30)(20)의 재질이 이에 제한되는 것은 아니다. 층간 절연막(30)(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다. 다층막 구조를 갖는 층간 절연막(30)에 대해서는 후술하기로 한다.An interlayer insulating layer 30 covering the gate wiring may be disposed on the gate wiring. The interlayer insulating layer 30 may be an inorganic layer formed of an inorganic material. In an exemplary embodiment, the interlayer insulating layer 30 may include silicon nitride (SiNx) or silicon oxide (SiOx), but the material of the interlayer insulating layers 30 and 20 is not limited thereto. The interlayer insulating layers 30 and 20 may have a single layer structure, but are not limited thereto, and may have a multilayer structure including at least two insulating layers having different physical properties. The interlayer insulating film 30 having a multilayer structure will be described later.

예시적인 실시예에서 데이터 라인(60) 및 게이트 라인(50) 은 절곡부를 포함할 수도 있다. 다만, 이는 당업자에게 자명한 것으로 본 발명의 범위가 모호해지는 것을 막기 위해 이에 대한 자세한 설명은 생략하기로 한다. In an exemplary embodiment, the data line 60 and the gate line 50 may include a bent portion. However, this is obvious to those skilled in the art, and a detailed description thereof will be omitted in order to avoid obscuring the scope of the present invention.

소스 전극(61) 은 데이터 라인(60) 의 일부로서 데이터 라인(60) 과 동일선 상에 배치될 수 있다. 드레인 전극(62) 은 소스 전극(61) 과 나란하게 뻗도록 형성될 수 있으며, 이 경우, 드레인 전극(62) 은 데이터 라인(60) 의 일부와 나란할 수 있다. The source electrode 61 may be disposed on the same line as the data line 60 as a part of the data line 60. The drain electrode 62 may be formed to extend parallel to the source electrode 61. In this case, the drain electrode 62 may be parallel to a part of the data line 60.

게이트 전극(51), 소스 전극(61) 및 드레인 전극(62) 은 반도체층(40) 과 함께 하나의 박막 트랜지스터(Thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(61) 과 드레인 전극(62) 사이의 반도체층(40) 에서 형성될 수 있다. The gate electrode 51, the source electrode 61, and the drain electrode 62 form one thin film transistor (TFT) together with the semiconductor layer 40, and a channel of the thin film transistor is a source electrode ( 61) and the drain electrode 62 may be formed in the semiconductor layer 40 between.

데이터 배선 상에는 데이터 배선 및 층간 절연막(30)을 덮는 평탄화막(70)이 배치될 수 있다. 평탄화막(70)의 두께는 층간 절연막(30)에 비해 상대적으로 두꺼울 수 있다. 이러한, 두께차로 인하여, 평탄화막(70)의 상면은 층간 절연막(30) 및 소스/드레인 전극(62)과 접하는 하면에 비해 상대적으로 평탄할 수 있다. A planarization layer 70 covering the data line and the interlayer insulating layer 30 may be disposed on the data line. The thickness of the planarization layer 70 may be relatively thicker than that of the interlayer insulating layer 30. Due to this difference in thickness, the top surface of the planarization layer 70 may be relatively flat compared to the bottom surface in contact with the interlayer insulating layer 30 and the source/drain electrodes 62.

평탄화막(70)에는 드레인 전극(62)을 적어도 부분적으로 노출시키는 제1 콘택홀이 형성될 수 있다. 구체적으로, 제1 콘택홀은 평탄화막(70)을 관통하며, 드레인 전극(62)의 상면을 부분적으로 노출시킬 수 있다. A first contact hole for at least partially exposing the drain electrode 62 may be formed in the planarization layer 70. Specifically, the first contact hole may penetrate the planarization layer 70 and partially expose the upper surface of the drain electrode 62.

평탄화막(70) 및 노출된 드레인 전극(62) 상에는 제1 전극(80)이 배치될 수 있다. 즉, 제1 전극(80)이 평탄화막(70), 제1 콘택홀의 측벽 및 드레인 전극(62)의 상면을 덮도록 배치될 수 있으며, 이에 의해 제1 전극(80)과 드레인 전극(62)이 전기적으로 연결될 수 있다. 예시적인 실시예에서 제1 전극(80)은 애노드(Anode) 전극일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(80)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제1 전극(80)(70)의 재질이 이에 제한되지는 않는다.The first electrode 80 may be disposed on the planarization layer 70 and the exposed drain electrode 62. That is, the first electrode 80 may be disposed to cover the planarization layer 70, the sidewall of the first contact hole, and the upper surface of the drain electrode 62, whereby the first electrode 80 and the drain electrode 62 This can be electrically connected. In an exemplary embodiment, the first electrode 80 may be an anode electrode, but is not limited thereto. The first electrode 80 may be made of indium tin oxide (ITO) or indium zinc oxide (IZO), but the material of the first electrodes 80 and 70 is not limited thereto. Does not.

제1 전극(80) 상에는 화소 정의막이 배치될 수 있다. 화소 정의막은 제1 전극(80)을 적어도 부분적으로 노출시킬 수 있다. 화소 정의막(40)은 벤조사이클로부텐(Benzo Cyclo Butene, BCB), 폴리이미드(polyimide, PI), 폴리아마이드(poly amide, PA), 아크릴 수지 및 페놀수지 등으로부터 선택된 적어도 하나의 유기 물질을 포함하여 이루어지거나, 실리콘 질화물 등과 같은 무기 물질을 포함하여 이루어질 수도 있다. 화소 정의막(40)은 또한 검정색 안료를 포함하는 감광제로 이루어질 수 있는데, 이 경우 화소 정의막(40)은 차광 부재의 역할을 할 수 있다.A pixel defining layer may be disposed on the first electrode 80. The pixel defining layer may at least partially expose the first electrode 80. The pixel defining layer 40 includes at least one organic material selected from benzocyclobutene (BCB), polyimide (PI), polyamide (PA), acrylic resin, phenol resin, etc. It may be formed by using or may include an inorganic material such as silicon nitride. The pixel defining layer 40 may also be made of a photosensitive material including a black pigment. In this case, the pixel defining layer 40 may serve as a light blocking member.

화소 정의막에 의해 노출된 제1 전극(80) 상에는 유기층이 배치될 수 있다. 유기층(91)은 유기 발광 표시 장치(100)에 포함되는 유기 물질층들, 즉, 발광층(organic light emitting layer, EML), 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transport layer, HTL), 전자 주입층(electron injection layer, EIL), 전자 수송층(electron transport layer, ETL) 등을 포함할 수 있다. 유기층(91)은 상기 유기 물질층들 중에서 선택된 하나를 포함하는 단일막 구조를 갖거나 2 이상을 포함하는 다층막 구조를 가질 수 있다.An organic layer may be disposed on the first electrode 80 exposed by the pixel defining layer. The organic layer 91 includes organic material layers included in the organic light emitting display device 100, that is, an organic light emitting layer (EML), a hole injection layer (HIL), a hole transport layer, HTL), an electron injection layer (EIL), an electron transport layer (ETL), and the like. The organic layer 91 may have a single layer structure including one selected from among the organic material layers, or may have a multilayer structure including two or more.

유기층(91) 상에는 제2 전극(92)이 형성될 수 있다. 제2 전극(92)은 화소 정의막(90) 및 유기층(91)을 덮을 수 있다. 예시적인 실시예에서 제2 전극(92)은 화소 정의막(90) 및 유기층(91)을 덮는 전면 전극일 수 있으나, 이에 제한되는 것은 아니다. 또한, 예시적인 실시예에서 제2 전극(92)은 캐소드(Cathode)전극일 수 있다. A second electrode 92 may be formed on the organic layer 91. The second electrode 92 may cover the pixel defining layer 90 and the organic layer 91. In an exemplary embodiment, the second electrode 92 may be a front electrode covering the pixel defining layer 90 and the organic layer 91, but is not limited thereto. Also, in an exemplary embodiment, the second electrode 92 may be a cathode electrode.

제2 전극(92)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide, IZO) 등으로 이루어질 수 있으나, 제2 전극(92)의 재질이 이에 제한되지는 않는다.The second electrode 92 may be made of indium tin oxide (ITO) or indium zinc oxide (IZO), but the material of the second electrode 92 is not limited thereto.

어레이 기판의 비표시 영역(NDA)은 앞서 본 발명의 몇몇 실시예에 대한 어레이 기판에서 설명한 바와 실질적으로 동일할 수 있으며, 따라서, 이에 대한 자세한 설명은 생략하기로 한다.The non-display area NDA of the array substrate may be substantially the same as previously described for the array substrate for some embodiments of the present invention, and thus, a detailed description thereof will be omitted.

어레이 기판 상에는 봉지부재가 배치될 수 있다. 본 명세서에서 봉지 부재는 봉지막(803) 또는 봉지 기판(800)일 수 있다. 도 27은 봉지 부재가 봉지 기판(800)인 경우를 예시하나, 봉지 부재가 이에 제한되는 것은 아니다. 봉지 부재가 봉지막(803)인 경우에 대해서는 도 28에서 설명하기로 한다. 예시적인 실시예에서, 봉지 기판(800)(10)은 봉지재(도시하지 않음)에 의해 어레이 기판과 접착되어 밀봉될 수 있다. An encapsulation member may be disposed on the array substrate. In the present specification, the encapsulation member may be an encapsulation film 803 or an encapsulation substrate 800. 27 illustrates a case where the encapsulation member is the encapsulation substrate 800, but the encapsulation member is not limited thereto. A case where the sealing member is the sealing film 803 will be described with reference to FIG. 28. In an exemplary embodiment, the encapsulation substrate 800 and 10 may be bonded to and sealed with the array substrate by an encapsulant (not shown).

봉지 기판(800) 이 어레이 기판과 접착될 수 있도록 하기 위해, 봉지재는 접착성이 있는 에폭시 접착제, 자외선 경화 접착제, 프릿트(frit) 및 그 등가물 중 선택된 적어도 어느 하나일 수 있으나, 이는 예시적인 것으로 봉지재의 재질이 이에 제한되는 것은 아니다. In order to allow the encapsulation substrate 800 to be adhered to the array substrate, the encapsulant may be at least one selected from an adhesive epoxy adhesive, an ultraviolet curing adhesive, a frit, and an equivalent thereof, but this is exemplary. The material of the encapsulant is not limited thereto.

봉지기판(10)은 상술한 봉지재에 의해 어레이 기판과 접착되어 결합될 수 있다. 예시적인 실시예에서 봉지 기판(800) 은 투명 글래스, 투명 플라스틱, 투명 폴리머 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 봉지 기판(800) 의 재질이 이에 제한되는 것은 아니다. The encapsulation substrate 10 may be bonded to and bonded to the array substrate by the above-described encapsulant. In an exemplary embodiment, the encapsulation substrate 800 may be formed of any one selected from transparent glass, transparent plastic, transparent polymer, and equivalents thereof, but the material of the encapsulation substrate 800 is not limited thereto.

어레이 기판과 대향하는 봉지 기판(800) 의 일면에는 도전막(801)이 형성될 수 있다. 이러한 도전막(801)은 유기 발광 표시 장치 외부에서 발생되어 봉지기판(10)을 통해 유입되는 정전기를 접지시키는 역할을 할 수 있다. 다만, 이에 대한 것은 당업자에게 자명한 것으로, 본 발명의 범위를 모호하게 하지 않기 위해, 이에 대한 자세한 설명은 생략하기로 한다.A conductive film 801 may be formed on one surface of the encapsulation substrate 800 facing the array substrate. The conductive layer 801 may serve to ground static electricity generated outside the organic light emitting display device and flowing through the encapsulation substrate 10. However, this is apparent to those skilled in the art, and in order not to obscure the scope of the present invention, a detailed description thereof will be omitted.

도 28은 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다.28 is a cross-sectional view of an organic light emitting diode display according to another exemplary embodiment of the present invention.

도 28을 참조하면, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 봉지 부재가 봉지막인 점이 도 28 의 실시예와 다른 점이다. Referring to FIG. 28, in an organic light emitting diode display according to another exemplary embodiment of the present invention, the encapsulation member is different from the exemplary embodiment of FIG. 28.

앞서 설명한 바와 같이 예시적인 실시예에서 봉지 부재는 봉지막(803)일 수 있다. 봉지막(803)은 표시 영역(DA)과 비표시 영역(NDA)를 덮을 수 있다. 예시적인 실시예에서 봉지막(803)은 배선 라인부(401) 및/또는 배선 패드부(402)를 적어도 부분적으로 노출시킬 수 있으나, 이에 제한되는 것은 아니다. As described above, in the exemplary embodiment, the encapsulation member may be the encapsulation film 803. The encapsulation layer 803 may cover the display area DA and the non-display area NDA. In an exemplary embodiment, the encapsulation layer 803 may at least partially expose the wiring line portion 401 and/or the wiring pad portion 402, but is not limited thereto.

봉지막(803)은 유기 물질 및/또는 무기 물질로 이루어질 수 있다. The encapsulation layer 803 may be made of an organic material and/or an inorganic material.

봉지막(803)을 형성하기 위한 유기 물질은 예컨대, 에폭시, 아크릴레이트 및 우레탄아크릴레이트일 수 있으나, 이에 제한되는 것은 아니다. 봉지막(803)을 형성하기 위한 무기 물질은 예컨대, 알루미늄 산화물 또는 실리콘 산화물일 수 있으나, 이에 제한되는 것은 아니다. The organic material for forming the encapsulation layer 803 may be, for example, epoxy, acrylate, and urethane acrylate, but is not limited thereto. The inorganic material for forming the encapsulation layer 803 may be, for example, aluminum oxide or silicon oxide, but is not limited thereto.

도 28은 봉지막(803)이 단일층 구조를 갖는 것을 예시하나, 봉지막(803)의 구조는 이에 제한되지 않으며, 봉지막(803)은 하나 이상의 층이 적층된 적층구조를 가질 수도 있다. 예시적인 실시예에서 봉지막(803)은 유기막과 무기막이 적어도 한번 교번하여 적층된 구조를 가질 수 있으나, 이는 예시적인 것으로 봉지막(803)의 구조가 이에 제한되는 것은 아니다. 28 illustrates that the encapsulation film 803 has a single layer structure, but the structure of the encapsulation film 803 is not limited thereto, and the encapsulation film 803 may have a stacked structure in which one or more layers are stacked. In an exemplary embodiment, the encapsulation layer 803 may have a structure in which an organic layer and an inorganic layer are alternately stacked at least once, but this is exemplary and the structure of the encapsulation layer 803 is not limited thereto.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features of the present invention. You will be able to understand. Therefore, it should be understood that the embodiments described above are illustrative and non-limiting in all respects.

100: 어레이 기판
50: 게이트 라인
60: 데이터 라인
402: 배선 라인부
401: 배선 패드부
403: 배선 접속부
500, 501, 503, 504, 505, 506, 507, 508: 리세스 패턴
502: 리세스 홈
200: 스캔 드라이버
300: 에미션 드라이버
10: 기판
11: 배리어층
12: 버퍼층
20: 게이트 절연막
30: 층간절연막
70: 평탄화막
80: 제1 전극
90: 화소 정의막
91: 유기층
92: 제2 전극
51: 게이트 전극
61: 소스 전극
62: 드레인 전극
72: 콘택부
75: 유기 절연막
35: 제2 절연막
25: 제1 절연막
45: 셀아이디 패턴
700: 절단 라인
800: 봉지 기판
803: 봉지막100: array substrate
50: gate line
60: data line
402: wiring line part
401: wiring pad part
403: wiring connection
500, 501, 503, 504, 505, 506, 507, 508: recess pattern
502: recess groove
200: scan driver
300: emission driver
10: substrate
11: barrier layer
12: buffer layer
20: gate insulating film
30: interlayer insulating film
70: flattening film
80: first electrode
90: pixel defining layer
91: organic layer
92: second electrode
51: gate electrode
61: source electrode
62: drain electrode
72: contact unit
75: organic insulating film
35: second insulating film
25: first insulating film
45: Cell ID pattern
700: cutting line
800: encapsulation substrate
803: encapsulation film

Claims

Board;
A plurality of pixels arranged in the display area;
A first insulating layer disposed on the substrate;
A semiconductor layer disposed on the first insulating layer;
A plurality of wiring patterns disposed in a non-display area located around the display area and electrically connected to the pixels;
A recess pattern disposed adjacent to the wiring pattern and penetrating the first insulating layer in a thickness direction; And
An organic insulating layer disposed on the plurality of wiring patterns and in contact with an upper surface of the substrate exposed by the recess pattern,
The plurality of wiring patterns are disposed on the first insulating layer and directly contact the first insulating layer.

The method of claim 1,
An array substrate, wherein a bottom surface of the recess pattern includes an upper surface of the substrate, and a sidewall of the recess pattern includes an inner surface of the first insulating layer.

The method of claim 1,
The array substrate includes a plurality of recess patterns, and the plurality of recess patterns are disposed between the plurality of wiring patterns.

The method of claim 3,
Each of the wiring patterns may include a wiring line portion extending toward one side of the substrate;
A wiring pad portion at least partially overlapping the other end of the wiring line portion, and having one end wider than that of the wiring line portion; And
An array substrate including a wiring connection portion that is electrically connected to the wiring line portion and the wiring pad portion in contact with each other.

The method of claim 4,
The recess pattern is disposed between adjacent wiring line portions and extends between adjacent wiring pad portions.

The method of claim 5,
An array substrate in which a width of the recess pattern disposed between the wiring line portions is greater than the width of the recess pattern disposed between the wiring pad portions.

The method of claim 4,
The wiring line portion extends in a zigzag shape, and at least one recess pattern is disposed between adjacent wiring line portions.

The method of claim 7,
The recess pattern is disposed between a plurality of wiring line portions, and the array substrate is arranged in a matrix form having a plurality of columns and a plurality of rows.

The method of claim 4,
The array substrate further comprising a recess groove disposed inside the wiring pad portion and penetrating the wiring pad portion, the first insulating layer, and the buffer layer to expose an upper surface of the substrate.

The method of claim 4,
The recess pattern is an array substrate disposed outside an outermost wiring line portion of the plurality of wiring line portions.

The method of claim 10,
An array substrate further comprising a cell ID pattern disposed outside an outermost wiring line portion among the plurality of wiring line portions, wherein the recess pattern is disposed along an outer periphery of the cell ID pattern.

The method of claim 1,
At least one cutting line at least partially crossing the substrate is defined on the substrate, and the recess pattern is disposed to be adjacent to the cutting line.

The method of claim 1,
The first insulating layer is an array substrate comprising silicon oxide or silicon nitride.

The method of claim 1,
The substrate is an array substrate that is a flexible substrate.

The method of claim 1,
The substrate includes a base layer and a protective layer disposed on the base layer, and the first insulating layer is disposed on the protective layer.

The method of claim 15,
The base layer is made of polyimide (PI), and the protective layer is an array substrate made of polyethylene terephthalate (PET) or polyethylene naphthalate (PEN).

The method of claim 1,
The first insulating layer is an array substrate in direct contact with the substrate.

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