KR102251766B1 - 뉴런 및 이를 포함하는 뉴로모픽 시스템 - Google Patents

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Abstract

본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템을 개시한다. 본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하고, 상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 한다.

Description

뉴런 및 이를 포함하는 뉴로모픽 시스템{NEURON, NEUROMORPHIC SYSTEM INCLUDING THE SAME}
본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는, 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하여 0.06mW로 전력 소모량을 감소시킬 수 있는 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것이다.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려고 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있으므로 이에 대한 관심 및 연구가 증가되고 있다.
신경 세포의 원리를 이용하여 뉴로모픽 시스템(Neuromorphic System)을 구현할 수 있다. 뉴모로픽 시스템은 인간의 뇌를 구성하는 뉴런을 복수의 소자를 이용하여 구현함으로써 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다. 따라서, 뉴런을 포함하는 뉴로모픽 시스템을 이용함으로써 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다.
즉, 뉴런은 뉴런의 시냅스를 통하여 다른 뉴런과 연결되고, 시냅스를 통하여 다른 뉴런으로부터 데이터를 수신할 수 있다. 이때, 뉴런은 수신된 데이터를 축적 및 통합하고 임계값(Vt) 이상일 경우 이를 발화하여 출력한다. 즉, 뉴런은 데이터의 축적 및 발화(integrate and fire) 기능을 한다. 또한, 시냅스 소자는 입력값에 따라 선별적으로 출력한다. 즉, 시냅스 소자는 입력되는 데이터를 누적(potentiation)하거나 감소(depression)시켜 뉴런에 전달한다.
종래에는 이러한 뉴런을 C-MOSFET 기반으로 제작하였다. C-MOSFET 기반의 뉴런은 데이터의 축적(integrate) 기능을 담당하는 캐패시터, 특정 임계값 이상의 신호가 인가되면 발화하는 비교기(comparator)가 필요하고, 그 이외에 딜레이, 안정성 확보를 위한 부가 회로들로 구성된다.
그런데, 캐패시터가 차지하는 면적이 상당히 크므로 뉴런의 전체 면적이 매우 커지고, 전력 소모 또한 매우 크게 된다. 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하지만 캐패시터의 축전용량이 작을 경우 누설 전류로 인해 전하량을 축적(integrate)하는 것이 불가능하다. 일반적으로 뉴런이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하나, 현재 기술로 이 정도의 축전용량을 구현하기 위해서는 1000F2 이상의 면적이 필요하기 때문에 캐패시터 기반의 뉴런은 고집적의 인공지능 하드웨어 구현에 있어 어려움이 있다.
따라서, 이러한 구조적 한계로 인해 뉴모로픽 시스템의 구성이 복잡해지고, 정밀도가 제한되는 등 다양한 문제를 가지게 된다.
대한민국 등록특허 제10-1727546호, "뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로" 대한민국 공개특허 제10-2016-0019682호, "시냅스 모방 소자 및 이의 제조방법"
본 발명의 실시예의 목적은 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공하기 위한 것이다.
본 발명의 실시예의 목적은 적분 및 발화를 수행하는 2단자 스핀 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공하기 위한 것이다.
본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하고, 상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성된다.
상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적될 수 있다.
상기 2단자 스핀 소자에 전압이 인가되면 상기 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행할 수 있다.
상기 전압은 펄스 형태일 수 있다.
상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)할 수 있다.
상기 2단자 스핀 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행할 수 있다.
상기 2단자 스핀 소자는, 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극을 포함할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 프리 뉴런(Pre-neuron); 상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse); 상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)을 포함하고, 상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 발화(fire)를 수행한다.
상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성될 수 있다.
상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 가질 수 있다.
상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
상기 뉴로모픽 시스템은 제어기(controller)를 더 포함할 수 있다.
상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시킬 수 있다.
본 발명의 실시예에 따르면 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공할 수 있다.
본 발명의 실시예에 따르면 적분 및 발화를 수행하는 2단자 스핀 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공할 수 있다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자를 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.
도 10a는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 적분 및 발화 특성을 도시한 그래프이다.
도 10b는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 펄스 진폭(voltage amplitude)에 따른 적분 및 발화 특성을 도시한 그래프이다.
도 11a는 본 발명의 실시예에 따른 뉴런의 반복 적분/발화 및 리셋 특성을 도시한 그래프이고, 도 11b는 본 발명의 실시예에 따른 뉴런의 펄스 진폭(voltage amplitude)에 따른 반복 적분/발화 및 리셋 특성을 도시한 그래프이다.
도 12은 본 발명의 실시예에 따른 뉴런의 랜덤 펄스를 도시한 그래프이고, 도 13은 도 12의 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.
도 14는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 15은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.
도 16은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
도 17a는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 예시를 도시한 개략도이고, 도 17b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장(magnetic field)에 따른 자기 모멘트(magnetic moment) 및 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 자기 모멘트를 도시한 그래프이며, 도 17c는 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 저항(resistance)를 도시한 그래프이고, 도 17d는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 전압(voltage)에 따른 저항을 도시한 그래프이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 1a 및 도 1b의 LIF 그래프(100b)를 참조하면, 신경망(100a) 내에서 뉴런(200)은 시냅스(110, 130)를 통해 전기적 신호가 입력되면 LIF 동작을 수행하여, 인접한 뉴런(200)에서 유입되는 전기적 신호(input spikes)를 뉴런(200)의 막전위(membrane potential)의 형태로 축적(integration)하고, 막전위가 특정 임계치에 도달하였을 때 발화(fire)하여 인접 뉴런(200)으로 전기적 신호(output spikes)를 보낼 수 있다.
그러나, 종래에는 뉴런(200)으로 CMOS(complementary metal oxide semiconductor) 소자를 기반으로 사용하여 신경망 내의 축적(integration)을 모사하기 위해서는 반드시 캐패시터(capacitor)가 요구되었다.
캐패시터는 뉴런(200)으로 입력되는 전기적 신호를 전하의 형태로 저장하는데, 저장된 전하량은 캐패시터의 양단에 전위차를 발생시키고, 뉴런 회로는 전위차를 감지하여 전위차가 특정 이상이 되었을 경우 발화(fire)되었다고 판단하여 인접한 뉴런(200)으로 전기적 신호를 방출하게 된다.
이러한, 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하게 사용될 수 있으나, 캐패시터의 축전용량이 작을 경우, 누설 전류로 인해 전하량을 축적하는 것이 불가능하다.
일반적으로 뉴런(200)이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하고, 최소 수백 pF의 축전 용량을 구현하기 위해서는 1000F2 이상의 면적이 요구되기 때문에 캐패시터를 포함하는 뉴런은 고집적화가 요구되는 인공지능 하드웨어 구현에 어려움이 따른다.
이하에서는, 본 발명의 실시예에 따른 뉴런에 대해 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
본 발명의 실시예에 따른 뉴런(200)은 적분(Integration, 210) 및 발화(fire, 220)를 수행하는 2단자 스핀 소자를 포함하고, 2단자 스핀 소자(two terminal spin device)는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성된다.
구체적으로, 2단자 스핀 소자는 서로 구별되고 전기적으로 가역적인 두 개 또는 그 이상의 저항 상태를 포함할 수 있고, 2단자 스핀 소자의 I-V 곡선은 전압증가에 따라 전류가 감소되는 영역을 구비할 수 있다.
따라서, 2단자 스핀 소자에 전압이 증가함에 따라 전류가 완만하게 감소하는 NDR 영역이 나타나고, NDR 영역의 전압이 인가되는 경우에 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 스위칭될 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스와 전기적으로 연결되어 있고, 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되어 적분(210)을 수행할 수 있다.
바람직하게는, 본 발명의 실시예에 따른 뉴런(200)은 2단자 스핀 소자를 포함하므로, 적어도 하나 이상의 시냅스을 통해 2단자 스핀 소자에 전압이 인가되면 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적분(210)이 수행될 수 있다.
이 때, 본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압은 펄스 형태일 수 있다. 즉, 본 발명의 실시예에 따른 뉴런(200)에 데이터를 입력하는 입력 뉴런은 패턴 데이터가 입력되면 이에 대응하는 펄스를 적어도 하나 이상의 시냅스로 제공하고 상이한 웨이트를 가지는 적어도 하나 이상의 시냅스를 통해 전류가 본 발명의 실시예에 따른 뉴런(200)으로 입력될 수 있다.
또한, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스는 반복적(Repeatability)으로 인가되거나, 램덤(Random)하게 인가될 수 있다.
실제로, 신경망 내에서 뉴런이 동작할 때, 일정한 크기 또는 간격을 갖는 펄스가 아닌 랜덤한 크기 또는 간격을 갖는 펄스가 뉴런에 입력되는데, 본 발명의 실시예에 따른 뉴런(200)은 2단자 스핀 소자를 포함함으로써 펄스가 랜덤으로 인가되어도 뉴런으로써의 역할을 할 수 있다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스가 반복적으로 인가되는 경우, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스 진폭(Pulse amplitude) 또는 펄스 너비(Pulse width)과 같은 펄스 파라미터에 따라 특성이 조절될 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 진폭이 너무 크면 2단 스핀 소자의 터널 배리어층에 브레이크 다운(breakdown)이 발생할 수 있고, 적분(Integrate) 특성이 사라지고 바로 발화(Fire)되는 특성을 나타내게 된다. 반대로 펄스 진폭이 너무 작으면 적분(integrate) 특성이 없어지므로 발화(fire) 특성도 함께 사라지게 된다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 진폭이 증가하면 전위의 변화가 커지게 된다. 반대로 펄스의 진폭이 작아지면 전위의 변화가 작아지게 된다.
또한, 구동에서는 본 발명의 실시예에 따른 뉴런(200)에 입력되는 펄스의 진폭은 본 발명의 실시예에 따른 뉴런(200)과 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트에 따라 결정되게 된다.
본 발명의 실시예에 따른 뉴런(200)에 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트가 크다면 적어도 하나 이상의 시냅스 쪽으로 인가되는 펄스의 진폭이 커지게 되고, 반대로 시냅틱 웨이트가 작다면 작은 진폭의 펄스가 인가되게 된다.
본 발명의 실시예에 따른 뉴런(200)은 시냅틱 웨이트가 큰 적어도 하나 이상의 시냅스 쪽에서 들어오는 펄스에 더 민감하게 반응해야 하기에 본 발명의 실시예에 따른 뉴런(200)에 큰 입력 펄스가 들어오면 전위의 변화량이 커지게 된다.
따라서, 본 발명의 실시예에 따른 뉴런(200)에 너무 큰 전압이 인가되는 경우 본 발명의 실시예에 따른 뉴런(200)이 단 한번의 펄스로 임계 저항(Rth)에 도달하게 되는 문제가 있고, 본 발명의 실시예에 따른 뉴런(200)에 너무 작은 전압이 인가되는 경우 저항 변화가 발생하지 않는 문제가 있다.
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 너비는 큰 영향을 미치지 못하고, 본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자의 스핀이 스위칭(switching)되는데 필요한 시간은 수 ns 수준이므로 μsec 단위와 msec 단위는 본 발명의 실시예에 따른 뉴런(200)의 특성에 영향을 미치지 않는다.
본 발명의 실시예에 따른 뉴런(200)은 누설(leaky)을 수행하지 않기 때문에 입력되는 펄스 간격은 동작에 큰 영향을 미치지 않는다.
또한, 본 발명의 실시예에 따른 뉴런(200)은 본 발명의 실시예에 따른 뉴런(200)에 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 발화(220)를 수행할 수 있다.
바람직하게는, 2단자 스핀 소자는 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 발화(220)를 수행할 수 있다. 임계 저항(Rth)은 20Ω 내지 30 Ω일 수 있으나, 이에 제한되지는 않는다.
임계 저항의 범위는 본 발명의 실시예에 따른 뉴런(200)이 최대 동작하는 범위 사이에서 결정될 수 있다.
본 발명의 실시예에 따른 뉴런(200)의 임계 저항이 커질수록 신경망의 정밀도(거짓을 거짓이라고 판단하는 비율)는 증가하나 재현율(참을 참이라고 판단하는 비율)은 감소하는 경향을 나타내기에, 정밀도와 재현율은 트레이드오프 관계에 있으므로 적절한 임계 저항 값을 설정하는 것이 중요하다.
이 때, 적절한 임계 저항 값이라는 것은 신경망의 사용 목적에 따라서 조절될 수 있고, 예를 들어, 정밀도가 중요한 경우에는 높은 임계 저항 값이 요구되고, 재현율이 중요한 경우에서는 낮은 임계 저항 값이 요구될 수 있다.
따라서, 본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소시킬 수 있다.
본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 2단자 스핀 소자를 포함함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있다.
본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자는 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극을 포함할 수 있고, 본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자의 구조에 대해서는 도 3a 및 도 3b에서 상세히 설명하기로 한다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자를 도시한 단면도이다.
도 3a는 상부 자유층 구조를 갖는 2단자 스핀 소자를 도시한 것이고, 도 3b는 하부 자유층 구조를 갖는 2단자 스핀 소자를 도시한 것으로, 도 3a 및 도 2b는 자유층의 위치가 상이할 뿐 동일한 구성요소를 포함하고 있으므로, 한번에 설명하기로 한다.
본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자(300a, 300b)는 하부 전극(310), 시드층(320), 고정층(330), 피고정층(340), 터널 배리어층(350), 자유층(360) 및 상부 전극(370)을 포함할 수 있다.
하부 전극(310)은 기판 상에 형성될 수 있다. 하부 전극(310)은 금속, 금속 질화물 등의 도전 물질을 이용하여 형성될 수 있고, 적어도 하나의 층으로 형성될 수 있다. 즉, 하부 전극(310)은 단일층으로 형성될 수도 있고, 둘 이상의 복수의 층으로 형성될 수도 있다. 예를 들어, 하부 전극(310)은 제 1 및 제 2 하부 전극의 이중 구조로 형성될 수 있다.
하부 전극(310)이 단일층으로 형성되는 경우 예를 들어 티타늄 질화막(TiN) 등의 금속 질화물로 형성되거나, 텅스텐(W) 등의 금속으로 형성될 수 있고, 하부 전극(310)이 이중층으로 형성되는 경우, 제 1 하부 전극은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제 2 하부 전극은 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.
또한, 제 1 하부 전극은 기판 상에 형성될 수 있고, 제 2 하부 전극은 제 1 하부 전극 상에 형성될 수 있다. 한편, 기판 상에 절연층이 형성되는 경우 제 1 하부 전극은 절연층 상에 형성되거나, 절연층 내부에 형성될 수 있다.
하부 전극(310)은 다결정(polycrystal)의 도전 물질로 형성될 수 있고, 예를 들어, 하부 전극은 bcc 구조의 도전 물질로 형성될 수 있다.
시드층(320)은 하부 전극(310) 상에 형성될 수 있고, 시드층(320)은 자기 터널 접합(Magnetic Tunnel Junction; MTJ)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다.
시드층(320)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 시드층(320)은 탄탈륨(Ta)으로 형성할 수 있고, 1㎚∼3㎚의 두께로 형성할 수 있다.
고정층(330)은 시드층(320) 상에 형성되고, 강자성체 물질로 형성될 수 있다. 고정층(330)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있다.
또한, 고정층(330)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다.
풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다.
그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다.
이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 Co/Pt 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다. 또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 뿐만 아니라 CoFeB는 두께를 조절함으로써 수직 자화 뿐만 아니라 수평 자화를 가질 수 있다.
따라서, 본 발명의 실시 예는 CoFeB 단일층을 이용하여 고정층(330)을 형성하고, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)될 수 있다. 한편, 고정층(330)은 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.
피고정층(340)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(340)은 강자성 물질을 포함하는 단일층을 포함할 수 있고, 피고정층(340)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.
터널 배리어층(350)는 피고정층(340) 상에 형성되어 고정층(330)과 자유층(360)을 분리시킨다. 터널 배리어층(350)는 고정층(330)과 자유층(360) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.
이러한 터널 배리어층(350)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다.
바람직하게는, 터널 배리어층(350)으로 다결정의 마그네슘 산화물을 이용할 수 있고, 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링될 수 있다.
한편, 터널 배리어층(350)는 고정층(330)과 동일하거나 두껍게 형성될 수 있는데, 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.
자유층(360)은 터널 배리어층(350) 상에 형성된다. 이러한 자유층(360)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(360)은 고정층(330)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.
자유층(360)의 자화 방향이 고정층(330)과 반평행일 때, 자기 터널 접합의 저항값이 커질 수 있다.
이러한 자유층(360)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.
한편, 자유층(360)은 제 1 자유층, 삽입층 및 제 2 자유의 적층 구조로 형성될 수 있다. 즉, 자유층(360)은 삽입층에 의해 상하 분리된 제 1 및 제 2 자유층의 구조로 형성될 수 있다. 여기서, 제 1 및 제 2 자유층은 동일 방향의 자화를 가질 수 있고, 서로 다른 방향의 자화를 가질 수 있다. 예를 들어, 제 1 및 제 2 자유층은 수직 자화를 각각 가질 수 있고, 제 1 자유층이 수직 자화를 갖고 제 2 자유가 수평 자화를 가질 수 있다. 또한, 삽입층은 자화를 갖지 않는 bcc 구조의 물질로 형성할 수 있다. 즉, 제 1 자유층이 수직으로 자화되고, 삽입층이 자화되지 않으며, 제 2 자유가 수직 또는 수평으로 자화될 수 있다. 이때, 제 1 및 제 2 자유층은 각각 CoFeB로 형성되며, 제 1 자유층이 제 2 자유보다 얇거나 같은 두께로 형성될 수 있다.
또한, 삽입층은 제 1 및 제 2 자유보다 얇은 두께로 형성될 수 있다. 예를 들어, 제 1 및 제 2 자유층은 CoFeB를 이용하여 0.5㎚∼1.5㎚의 두께로 형성하고, 삽입층은 bcc 구조의 물질, 예를 들어 W을 0.2㎚∼0.5㎚의 두께로 형성할 수 있다. 여기서, 제 1 및 제 2 자유층은 고정층(330)과 동일하거나 얇은 두께로 형성될 수 있고, 자유층(360) 전체 두께는 고정층(330)의 두께보다 두꺼울 수 있다.
상부 전극(370)은 자유층(360) 상에 형성된다. 이러한 상부 전극(370)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(370)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
실시예에 따라, 2단자 스핀 소자는 절연층, 버퍼층, 합성 교환 반자성층, 분리층, 확산 배리어층 및 캐핑층 중 적어도 어느 하나를 더 포함할 수 있고, 형성되는 위치는 특별히 제한되지 않는다.
예를 들어, 버퍼층은 하부 전극(310)과 시드층(320) 사이의 격자 상수 불일치를 해소하기 위해 하부 전극(310)과 정합성이 우수한 물질로 형성될 수 있다.
또한, 합성 교환 반자성층은 고정층(330)의 자화를 고정시키도록 형성될 수 있고, 분리층은 합성 교환 반자성층과 고정층(330)을 분리시키기 위해 형성될 수 있다.
또한, 확산 배리어층은 캐핑층의 물질이 확산되는 것을 방지하기 위해 형성될 수 있고, 캐핑층은 상부 전극(370)의 확산을 방지하도록 형성될 수 있다.
본 발명의 실시예에 따른 뉴런은 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도를 향상시키고, 전력 소비를 감소시킬 수 있다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.
컴퓨터에는 중앙처리장치(CPU)와 메모리가 분리되어 있고 CPU와 메모리 사이의 데이터 전송은 버스(bus)를 통해 이루어지는 폰노이만 구조가 일반적으로 사용되고 있으나, 폰노이만 구조는 사용자가 하고자 하는 작업에 따라 하드웨어를 재구성할 필요가 없이 소프트웨어 프로그래밍만으로 원하는 작업이 가능하다는 이점이 있지만, CPU와 메모리사이의 대역폭이 낮다는 단점을 가지고 있다.
특히, 최근 인공지능 분야에서 각광을 받고 있는 딥러닝은 대규모의 병렬 처리가 요구되는데, 폰노이만 구조에서 딥러닝을 구현할 경우 폰노이만 병목으로 인해서 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 떨어지게 된다.
따라서, 인공지능 분야와 같이 대규모 병렬 연산이 요구되는 작업에서 효율적인 새로운 구조의 하드웨어에 대한 필요성이 증대되고 있고, 인간의 뇌를 모방하는 뉴로모픽 구조(neuromorphic architecture)가 대안으로 제시되고 있다.
따라서, 본 발명의 실시예에 따른 뉴로모픽 시스템은 크로스바 어레이 구조(400)로 형성함으로써, 본 발명의 실시예에 따른 뉴런(neurons)과 뉴런 사이의 연결로 이루어진 신경망 구조를 구현함으로써, 본 발명의 실시예에 따른 뉴런들 간의 상호 작용으로 동작하기 때문에 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 향상된 인공지능 하드웨어를 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)은 본 발명의 실시예에 따른 뉴런을 사용하므로, 동일한 구성요소에 대해서는 생략하도록 한다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(Pre-neuron, 510), 적어도 하나 이상의 프리 뉴런(510)과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse, 520), 적어도 하나 이상의 시냅스(520)와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron, 120)을 포함하고, 적어도 하나 이상의 포스트 뉴런(530)은 적분(531) 및 발화(532)를 수행한다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)을 구분하여 설명하고 있지만, 적어도 하나 이상의 프리 뉴런(510)은 적어도 하나 이상의 프리 뉴런(510)인 동시에 적어도 하나 이상의 포스트 뉴런(530)일 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템이 제1 뉴런 내지 제3 뉴런을 포함하는 경우, 제2 뉴런은 제1 뉴런과 대비하면 적어도 하나 이상의 포스트 뉴런(530)될 수 있고, 제3 뉴런과 대비하면 적어도 하나 이상의 프리 뉴런(510)이 될 수 있다.
적분(531)은 적어도 하나 이상의 시냅스(520)를 통해 적어도 하나 이상의 프리 뉴런(510)으로부터 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 적어도 하나 이상의 포스트 뉴런(530)에 축적되는 것이다.
보다 구체적으로, 2단자 스핀 소자에 전압이 인가되면 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적어도 하나 이상의 포스트 뉴런(530)이 적분(531)을 수행할 수 있다.
발화(532)는 적어도 하나 이상의 포스트 뉴런(530)에 축적된 전위(potential)가 임계치에 도달하여 인접한 적어도 하나 이상의 포스트 뉴런으로 전기적 신호를 출력(output spikes)하는 것이다.
보다 구체적으로, 2단자 스핀 소자는 적분(531)을 수행하여 저항이 임계 저항(Rth)에 도달하면 적어도 하나 이상의 포스트 뉴런(530)이 발화(532)를 수행할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템은 제어기(controller)를 더 포함(500)할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 제어기는 적어도 하나 이상의 포스트 뉴런(530)을 리셋(reset)시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 포스트 뉴런(530)은 단독으로 동작하지 않기에, 적어도 하나 이상의 프리 뉴런(510)과 적어도 하나 이상의 포스트 뉴런(530)이 서로 상호 작용하기 위해서는 제어기가 필요하다.
예를 들어, 적어도 하나 이상의 포스트 뉴런(530)이 발화(fire) 되었다고 가정한다면, 제어기는 적어도 하나 이상의 포스트 뉴런(530)의 출력 단에서 나오는 신호를 감지하여 발화된 적어도 하나 이상의 포스트 뉴런(530) 이외의 뉴런이 발화되지 못하게 막는 동작(winner takes all 기능)을 수행 할 수 있다.
또는, 적어도 하나 이상의 포스트 뉴런(530)이 발화되었다면 제어기는 이를 감지하여 다음 동작에 발화가 발생한 적어도 하나 이상의 포스트 뉴런(530)에게 리셋 신호를 보내어 발화가 발생했던 적어도 하나 이상의 포스트 뉴런(530)의 전위를 초기화(reset)시킬 수 있다.
리셋은 회로적인 구성을 통해 이루어질 수 있고, 적어도 하나 이상의 포스트 뉴런(530)이 적분(integration) 시 인가되었던 펄스와 반대의 극성을 가진 큰 펄스를 인가시켜 저항 값을 초기화 시킬 수 있다. 이러한 동작들은 적어도 하나 이상의 포스트 뉴런(530)이 단독으로 수행하기는 어렵기 때문에 제어기를 별도로 배치하여 전체적으로 관리할 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 가산기를 더 포함할 수 있다. 가산기는 회로 방정식을 이용하여 계산될 수 있다.
가산기는 적어도 하나 이상의 포스트 뉴런(530)에 동시에 여러 개의 입력신호가 인가될 경우에 이 신호들을 합해서 적어도 하나 이상의 포스트 뉴런(530)의 입력으로 넣는데 사용될 수 있다. 일반적으로 LIF 뉴런으로 구성된 신경망에서는 한 층에서는 하나의 뉴런만 발화(fire)되게 하므로(winner take all 기능) 동시에 여러 개의 입력이 들어오는 경우는 없으나, winner take all 기능을 사용하지 않는 신경망도 존재 할 수 있으므로, 이 경우에는 동시에 들어오는 입력 신호를 더해 주어야 하기에, 실시예에 따라 가산기가 요구될 수 있다.
적어도 하나 이상의 시냅스(520)는 크로스바 어레이 구조를 가질 수 있고, 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 시냅스(520)는 선택 소자를 포함함으로써 크로스바 어레이 구조를 갖는 적어도 하나 이상의 시냅스(520)가 스니크 전류(sneak current)를 억제할 수 있다.
적어도 하나 이상의 시냅스(520)에 포함되는 멤리스터 및 선택소자에 대해서는 도 6 및 도 7을 참조하면 설명하도록 한다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스는 멤리스터(660) 및 선택소자(760)를 포함할 수 있다. 도 6 및 도 7은 멤리스터(660) 및 선택소자(760)를 구체적으로 도시하기 위해, 각각 형성되도록 도시하고 있으나, 멤리스터(660) 및 선택소자(760)는 직렬로 연결될 수 있다.
또한, 멤리스터(660)의 제1 전극(620)은 층간 절연층(610, 630, 640) 내에 형성된 배선(620)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 멤리스터(660)의 제2 전극(662)는 선택소자(760)와 전기적으로 연결될 수 있으며, 선택소자(760)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또는, 선택소자(760)의 제1 전극(720)은 층간 절연층(710, 730, 740) 내에 형성된 배선(720)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 선택소자(760)의 제2 전극(767)은 멤리스터(660)와 전기적으로 연결될 수 있으며, 멤리스터(660)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)가 턴-온되면 전기적 신호는 멤리스터(660)로 제공될 수 있다. 전기적 신호는 멤리스터(660)를 학습시켜 멤리스터(660)의 저항 상태가 조절되거나, 멤리스터(660)의 저항 상태에 따른 전류 값으로 변환될 수 있다. 즉, 멤리스터(660)는 전기적 신호에 의해 저항 상태가 변화되거나, 전기적 신호에 의해 멤리스터(660)의 저항 상태에 따른 전류 값을 출력할 수 있다.
도 6을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터(660)는 제1 전극(620), 절연층(661) 및 제2 전극(662)을 포함할 수 있고, 배선(620)은 콘택(contact)으로 사용되는 동시에 멤리스터(660)의 제1 전극(620)으로도 사용될 수 있다.
멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
또한, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 동일한 물질 또는 상이한 물질로 형성될 수 있다.
절연층(661)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화되는 물질을 포함할 수 있다. 예를 들어, 절연층(661)은 비정질 탄소 산화물(α-COx), 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철산화물과 같은 금속 산화물을 포함할 수 있다.
도 7을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765), 금속이 도핑된 스위치층(763) 및 스위치층(761, 765)과 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하는 적어도 하나 이상의 확산 억제층(762, 764, 766)을 포함할 수 있다.
또한, 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765) 및 금속이 도핑된 스위치층(763)을 적어도 하나 이상 포함할 수 있다.
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720), 제1 스위치층(761), 제1 확산 억제층(762), 금속이 도핑된 스위치층(763), 제2 확산 억제층(764), 제2 스위치층(765), 제3 확산 억제층(766) 및 제2 전극(767)이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층, 제2 스위치층, 제4 확산 억제층, 제3 금속이 도핑된 스위치층, 제4 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.
선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.
스위치층(761, 765)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 스위치층(761, 765)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
바람직하게는, 스위치층(761, 765)는 게르마늄 셀레나이드(Germanium selenide, GeSe)을 포함할 수 있다.
금속이 도핑된 스위치층(763)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 금속이 도핑된 스위치층(763)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.
또한, 금속이 도핑된 스위치층(763)에 도핑되는 금속으로는 구리(Cu) 또는 은(Ag)을 포함할 수 있다.
바람직하게는, 금속이 도핑된 스위치층(763)은 구리가 도핑된 게르마늄 셀레나이드(Cu doped Germanium selenide, CuGeSe)를 포함할 수 있다.
적어도 하나 이상의 확산 억제층(762, 764, 766)은 금속 질화물이 사용될 수 있고, 바람직하게는 티타늄 질화물(TiN)이 사용될 수 있다.
일반적으로, 선택소자(760)는 제1 전극(720) 또는 제2 전극(767)에 양의 전압이 인가되는 경우, 금속 양이온들이 아래쪽 금속이 도핑된 스위치층(763)으로 확산(diffusion) 또는 표류(drift)될 수 있고, 제1 전극(720) 또는 제2 전극(767)에 음의 전압이 인가되는 경우, 금속 양이온들이 위쪽 금속이 도핑된 스위치층(763)으로 확산 또는 표류될 수 있다.
따라서, 제1 전극(720) 또는 제2 전극(767)에 양의 전압이나 음의 전압이 인가되더라도 선택소자(700) 층에는 강한 금속 필라멘트가 형성되지 않는다.
그러나, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 확산 억제층(762, 764, 766)을 포함함으로써, 금속 양이온의 농도 분포를 의도적으로 조절하여 문턱전압(Vth)이 ~0.65 V 이고, 선택비가 107 이상을 나타낼 수 있다.
구체적으로, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 금속이 도핑된 스위치층(763) 및 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하도록 확산 억제층(762, 764, 766)을 형성하여, 금속이 도핑된 스위치층(763)에서의 구리 양이온의 농도가 가장 높도록 형성하고, 스위치층(761, 765)에서의 구리 양이온의 농도는 감소시켜, 금속이 도핑된 스위치층(763)과 스위치층(761, 765)의 구리 양이온 농도 차를 증가시켜 선택비를 향상시킬 수 있다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.
도 8 및 도 9는 동기식 뉴런을 나타낸 것으로 이에 제한되지는 않는다.
도 8을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템은 인공 뉴런(pre-neuro, post-neuron)과 인공 시냅스(synapse) 배열을 포함하고, 또한, 각각의 인공 뉴런(pre-neuro, post-neuron)을 제어하는 제어기(controller)로 구성될 수 있다.
구체적으로, 포스트 뉴런(post-neuron)은 프리 뉴런(pre-neuron)과 연결되어 있고, 포스트 뉴런과 프리 뉴런의 연결은 시냅스(W로 표시)를 통해 이루어질 수 있다. 또한, 특정 프리 뉴런이 발화(fire)하면 발화(fire)된 프리 뉴런과 연결된 시냅스를 통해 전압 펄스(pre-synaptic spike)가 포스트 뉴런으로 전파될 수 있다.
이 때, 펄스의 진폭은 포스트 뉴런과 프리 뉴런을 연결하는 시냅스의 시냅틱 웨이트의 크기에 따라 결정될 수 있고, 가산기(내부에 합 기호가 표시되어 있는 동그라미 기호)는 신호들이 동시에 들어올 경우, 신호가 합해져서 포스트 뉴런으로 들어가도록 할 수 있다. 일반적으로 한번에 한 개의 뉴런만 발화될 수 있다.
도 8의 경우, 동기식 뉴런이기 때문에 클럭 신호에 맞춰 동작될 수 있고, 제어기는 클럭 신호에 맞춰서 포스트 뉴런을 제어할 수 있다.
도 9를 참조하면, 본 발명의 실시예에 따른 뉴런의 회로는 하단의 제어 신호에 따라 적분(integration), 발화(fire) 및 리셋(reset) 기능을 수행할 수 있다.
적분(Integrate) 시에는 SA_ENb 발화(Fire) 신호가 하이(high)가 되어서 뉴런에 회로적으로 뉴런 회로에 입력된 신호(전압 펄스)가 2단자 스핀 소자(300a 또는 300b)에 인가될 수 있다.
다음 클럭에서는 2단자 스핀 소자(300a 또는 300b)의 저항 값이 임계치에 도달하였는지 확인하는 단계로, Reset_b 신호가 하이(high)가 되고, 이때, 2단자 스핀 소자(300a 또는 300b)의 저항이 임계치에 도달하였다면 뉴런 회로의 출력단이 하이(high)가 될 수 있다.
만약, 임계치에 도달하지 않았다면 다음 동작은 다시 적분(integrate)이고, 발화(Fire)가 발생하면 제어기는 발화(fire) 신호를 감지하여 다음 동작에 초기화 신호를 보낼 수 있다.
리셋(Reset) 동작에서는 리셋(Reset) 신호가 하이(high)가 되고 2단자 스핀 소자(300a 또는 300b)에 적분(integrate) 단계와는 반대 방향의 극성의 전압을 인가하여 2단자 스핀 소자(300a 또는 300b)의 저항값을 초기화 시킬 수 있다.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 본 발명의 실시예에 따른 뉴런이 온전한 뉴런 동작을 하기 위해서는 추가적인 회로가 필요하다.
구체적으로, 본 발명의 실시예에 따른 뉴런의 회로는 본 발명의 실시예에 따른 뉴런의 저항 값이 특정 이상이 되었을 때 출력 전압을 발생시키도록 설계되어야 하고, 발화(fire) 동작 이 후에는 다음 동작을 위해 저항 값을 초기화시키는 기능을 포함하여야 한다.
2단자 스핀 소자(300a 또는 300b)는 적분(integrate)을 수행할 수 있기에, 뉴런의 온전한 동작을 위해서는 발화(fire) 및 리셋(reset) 기능이 추가로 필요하다.
발화(Fire)를 수행하기 위해서는 2단자 스핀 소자(300a 또는 300b)의 저항값이 임계치에 도달하였는지 확인 할 수 있는 비교기가 필요하고, 리셋(Reset)을 수행하기 위해서는 발화(fire)를 감지하고 2단자 스핀 소자(300a 또는 300b)에 리셋(reset)을 시킬 수 있는 전압을 인가해 주는 회로가 필요하다.
도 9는 뉴런 회로의 한 예를 나타낸 것으로 저항의 비교는 센스 앰프(sense amplifier)를 이용하여 구현할 수 있고, 리셋의 경우, 트랜지스터를 추가하여 구현할 수 있는데, 리셋이 필요하면 리셋 트랜지스터의 게이트 쪽으로 제어기가 신호를 인가할 수 있다.
도 10a는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 적분 및 발화 특성을 도시한 그래프이다.
도 10a를 참조하면, 본 발명의 실시예에 따른 뉴런에 고정된 값의 펄스 전압(voltage pulse)이 반복하여 인가되면 점차적으로 본 발명의 실시예에 따른 뉴런의 저항이 저저항 상태에서 고저항 상태로 변하는 구간을 나타내게 되고, 점차 포화된 저항 값을 나타내는 것을 알 수 있다.
따라서, 저항이 점차 증가하고 있는 상태가 적분을 나타내고, 특정 임계 저항(Rth)에 도달한 상태에서 발화(Fire)를 나타내는 것을 알 수 있다.
도 10b는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 펄스 진폭(voltage amplitude)에 따른 적분 및 발화 특성을 도시한 그래프이다.
도 10b를 참조하면, 다양한 펄스 진폭에서 본 발명의 실시예에 따른 뉴런의 적분 및 발화가 뚜렷이 관찰되고, 특히, 펄스 진폭이 증가함에 따라 본 발명의 실시예에 따른 뉴런의 적분 및 발화가 보다 뚜렷이 나타나는 것을 알 수 있다.
도 11a는 본 발명의 실시예에 따른 뉴런의 반복 적분/발화 및 리셋 특성을 도시한 그래프이고, 도 11b는 본 발명의 실시예에 따른 뉴런의 펄스 진폭(voltage amplitude)에 따른 반복 적분/발화 및 리셋 특성을 도시한 그래프이다.
도 11a 및 도 11b를 참조하면, 본 발명의 실시예에 따른 뉴런은 반복 적분/발화 및 리셋이 반복적으로 나타나는 것을 알 수 있고, 특히, 펄스 진폭이 증가함에 따라 본 발명의 실시예에 따른 뉴런의 적분/발화 및 리셋이 보다 뚜렷이 나타나는 것을 알 수 있다.
도 12은 본 발명의 실시예에 따른 뉴런의 랜덤 펄스를 도시한 그래프이고, 도 13은 도 12의 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.
도 13은 본 발명의 실시예에 따른 뉴런에 도 12와 같은 랜덤 펄스를 인가하였다.
도 13을 참조하면, 본 발명의 실시예에 따른 뉴런에 랜덤 펄스를 인가하여도 적분 및 발화가 뚜렷이 나타나는 것을 알 수 있다.
도 14는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 14를 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템을 784개의 입력 뉴런과 300개의 출력 뉴런으로 구성된 단일 층의 스파이킹 신경 네트워크(spiking neural network, SNN)로 시뮬레이션 하였다.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용한 인식률 테스트는 MNIST 이미지 세트(MNIST image set)를 사용하였고, 학습은 STDP(spike timing dependent plasticity) 학습 규칙을 적용하였다. 또한, 이 때의 시냅스의 특성은 이상적이라고 가정하였다.
도 15은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.
도 15은 도 14에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.
도 15을 참조하면, 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템은 학습 후 시냅스의 웨이트(weight)는 도 12에서와 같이 정확한 결과를 나타내는 것을 알 수 있다,
도 16은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
도 16은 도 14에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템의 학습 진행에 따른 인식률은 점차 증가하여 최대 79%의 인식률을 나타내는 것을 알 수 있다.
도 17a는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 예시를 도시한 개략도이고, 도 17b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장(magnetic field)에 따른 자기 모멘트(magnetic moment) 및 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 자기 모멘트를 도시한 그래프이며, 도 17c는 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 저항(resistance)를 도시한 그래프이고, 도 17d는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 전압(voltage)에 따른 저항을 도시한 그래프이다.
본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 예를 들면 도 17a에서 같이 제조될 수 있다.
도 17b내지 도 17d를 참조하면, 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 각 자성층의 스핀 방향이 외부 자기장에 의해 VSM(Vibration sample magnetometer)을 나타내는 것을 알 수 있다.
특히, 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 작은 자기장 범위(-500~+500Oe)에서 자유층의(CoFeB Free)의 스핀 방향을 확인할 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100a: 신경망 100b: LIF 그래프
110, 520: 시냅스 120, 200: 뉴런
210, 531: 적분 220, 532: 발화
300a, 300b: 2단자 스핀 소자 310: 하부 전극
320: 시드층 330: 고정층
340: 피고정층 350: 터널 배리어층
360: 자유층 370: 상부 전극
400: 크로스바 어레이 구조 500: 뉴로모픽 시스템
510: 프리 뉴런 530: 포스트 뉴런
610, 630, 640, 710, 730, 740: 층간 절연막
620, 720: 배선, 제1 전극 650, 750: 컨택
660: 멤리스터 661: 절연층
662, 767: 제2 전극 760: 선택소자
761, 765: 스위치층 762, 764, 766: 확산 억제층
763: 금속이 도핑된 스위치층

Claims (13)

  1. 누설(leaky)을 수행하지 않고, 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하고,
    상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴런.
  2. 제1항에 있어서,
    상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되는 것을 특징으로 하는 뉴런.
  3. 제2항에 있어서,
    상기 2단자 스핀 소자에 전압이 인가되면 상기 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행하는 것을 포함하는 것을 특징으로 하는 뉴런.
  4. 제3항에 있어서,
    상기 전압은 펄스 형태인 것을 특징으로 하는 뉴런.
  5. 제2항에 있어서,
    상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 것을 특징으로 하는 뉴런.
  6. 제5항에 있어서,
    상기 2단자 스핀 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행하는 것을 특징으로 하는 뉴런.
  7. 제1항에 있어서,
    상기 2단자 스핀 소자는, 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극
    을 포함하는 것을 특징으로 하는 뉴런.
  8. 적어도 하나 이상의 프리 뉴런(Pre-neuron);
    상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse);
    상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)
    을 포함하고,
    상기 적어도 하나 이상의 포스트 뉴런은 누설(leaky)을 수행하지 않고, 적분(Integration) 및 발화(fire)를 수행하는 것을 특징으로 하는 뉴로모픽 시스템.
  9. 제8항에 있어서,
    상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴로모픽 시스템.
  10. 제8항에 있어서,
    상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 갖는 것을 특징으로 하는 뉴로모픽 시스템.
  11. 제8항에 있어서,
    상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
  12. 제8항에 있어서,
    상기 뉴로모픽 시스템은 제어기(controller)를 더 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
  13. 제12항에 있어서,
    상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시키는 것을 특징으로 하는 뉴로모픽 시스템.
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140214738A1 (en) * 2013-01-29 2014-07-31 Hewlett-Packard Development Company, L.P. Neuristor-based reservoir computing devices

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160019682A (ko) 2014-08-12 2016-02-22 포항공과대학교 산학협력단 시냅스 모방 소자 및 이의 제조방법
KR101727546B1 (ko) 2014-11-12 2017-05-02 서울대학교산학협력단 뉴런 디바이스 및 뉴런 디바이스를 포함하는 집적회로
KR101721618B1 (ko) * 2015-03-18 2017-03-30 한양대학교 산학협력단 메모리 소자
KR102058579B1 (ko) * 2016-06-03 2019-12-24 서울대학교 산학협력단 뉴런 모방 소자 및 회로
KR101997868B1 (ko) * 2017-02-14 2019-07-09 서울대학교 산학협력단 뉴로모픽 시스템, 및 기억 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140214738A1 (en) * 2013-01-29 2014-07-31 Hewlett-Packard Development Company, L.P. Neuristor-based reservoir computing devices

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MRIGANK 외, Proposal For Neuromorphic Hardware Using Spin Devices, Purdue Unversity, 2012.06.30*

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