KR102251766B1 - Neuron, neuromorphic system including the same - Google Patents
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Abstract
본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템을 개시한다. 본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하고, 상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 한다.The present invention discloses a neuron and a neuromorphic system including the same. A neuron according to an embodiment of the present invention includes a two-terminal spin element that performs integration and fire, and the two-terminal spin element has a negative differential resistance (NDR) whose current decreases as a voltage increases. , negative differential resistance).
Description
본 발명은 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는, 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하여 0.06mW로 전력 소모량을 감소시킬 수 있는 뉴런 및 이를 포함하는 뉴로모픽 시스템에 관한 것이다.The present invention relates to a neuron and a neuromorphic system including the same, and more particularly, including a two-terminal spin element that performs integration and fire, which can reduce power consumption to 0.06mW. It relates to neurons and neuromorphic systems including the same.
최근 폰 노이만 아키텍처 기반의 집적회로에서 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하려고 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있으므로 이에 대한 관심 및 연구가 증가되고 있다.Recently, in integrated circuits based on the von Neumann architecture, power consumption has increased significantly and the heat problem has become serious, and many attempts have been made to imitate the nervous system of animals. In particular, in the technology that mimics the nervous system of animals, it is possible to improve the cognitive function and judgment function by enabling cognitive function and learning while greatly reducing power consumption. Accordingly, since the function of the existing von Neumann type integrated circuit can be replaced or greatly improved, interest and research on this can be increased.
신경 세포의 원리를 이용하여 뉴로모픽 시스템(Neuromorphic System)을 구현할 수 있다. 뉴모로픽 시스템은 인간의 뇌를 구성하는 뉴런을 복수의 소자를 이용하여 구현함으로써 뇌가 데이터를 처리하는 것을 모방한 시스템을 말한다. 따라서, 뉴런을 포함하는 뉴로모픽 시스템을 이용함으로써 뇌와 유사한 방식으로 데이터를 처리하고 학습할 수 있다.Neuromorphic System can be implemented using the principle of nerve cells. The pneumotropic system refers to a system that mimics the brain's processing of data by implementing neurons that make up the human brain using a plurality of devices. Therefore, by using a neuromorphic system containing neurons, data can be processed and learned in a manner similar to that of the brain.
즉, 뉴런은 뉴런의 시냅스를 통하여 다른 뉴런과 연결되고, 시냅스를 통하여 다른 뉴런으로부터 데이터를 수신할 수 있다. 이때, 뉴런은 수신된 데이터를 축적 및 통합하고 임계값(Vt) 이상일 경우 이를 발화하여 출력한다. 즉, 뉴런은 데이터의 축적 및 발화(integrate and fire) 기능을 한다. 또한, 시냅스 소자는 입력값에 따라 선별적으로 출력한다. 즉, 시냅스 소자는 입력되는 데이터를 누적(potentiation)하거나 감소(depression)시켜 뉴런에 전달한다.That is, a neuron may be connected to another neuron through a synapse of the neuron, and may receive data from another neuron through the synapse. At this time, the neuron accumulates and integrates the received data, and when it is above the threshold value Vt, it fires and outputs it. In other words, neurons function as data accumulation and fire (integrate and fire). In addition, synaptic devices selectively output according to input values. That is, the synaptic device transmits input data to neurons by potentiating or decreasing it.
종래에는 이러한 뉴런을 C-MOSFET 기반으로 제작하였다. C-MOSFET 기반의 뉴런은 데이터의 축적(integrate) 기능을 담당하는 캐패시터, 특정 임계값 이상의 신호가 인가되면 발화하는 비교기(comparator)가 필요하고, 그 이외에 딜레이, 안정성 확보를 위한 부가 회로들로 구성된다.Conventionally, these neurons were fabricated based on C-MOSFETs. C-MOSFET-based neurons require a capacitor in charge of data integration, a comparator that fires when a signal above a certain threshold is applied, and additional circuits to ensure delay and stability. do.
그런데, 캐패시터가 차지하는 면적이 상당히 크므로 뉴런의 전체 면적이 매우 커지고, 전력 소모 또한 매우 크게 된다. 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하지만 캐패시터의 축전용량이 작을 경우 누설 전류로 인해 전하량을 축적(integrate)하는 것이 불가능하다. 일반적으로 뉴런이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하나, 현재 기술로 이 정도의 축전용량을 구현하기 위해서는 1000F2 이상의 면적이 필요하기 때문에 캐패시터 기반의 뉴런은 고집적의 인공지능 하드웨어 구현에 있어 어려움이 있다.However, since the area occupied by the capacitor is quite large, the total area of the neuron is very large, and the power consumption is also very large. Capacitors are useful for simulating changes in the membrane potential of biological neurons, but if the capacitor's capacity is small, it is impossible to integrate the amount of charge due to leakage current. In general, the RC time constant required for neurons to operate is about a few ms. To obtain this level of RC time constant, even if a high resistance of several tens of M ohm is used, a storage capacity of at least several hundred pF is required. Capacitor-based neurons have difficulty in realizing highly integrated artificial intelligence hardware because an area of 1000F 2 or more is required to implement a high-capacity capacity.
따라서, 이러한 구조적 한계로 인해 뉴모로픽 시스템의 구성이 복잡해지고, 정밀도가 제한되는 등 다양한 문제를 가지게 된다.Therefore, due to this structural limitation, the configuration of the pneumotropic system becomes complicated and the precision is limited, and various problems arise.
본 발명의 실시예의 목적은 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공하기 위한 것이다.An object of an embodiment of the present invention is to provide a neuron with improved integration by removing a capacitor by including a two-terminal spin device.
본 발명의 실시예의 목적은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공하기 위한 것이다.An object of an embodiment of the present invention is to provide a neuron in which the power consumption is significantly reduced to 0.06mW by including a two-terminal spin element that performs integration and fire.
본 발명의 실시예의 목적은 적분 및 발화를 수행하는 2단자 스핀 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공하기 위한 것이다.An object of an embodiment of the present invention is to provide a neuromorphic system that can be used in an artificial intelligence system capable of learning and logical thinking by including neurons including a two-terminal spin element that performs integration and speech. .
본 발명의 실시예에 따른 뉴런은 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함하고, 상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성된다.A neuron according to an embodiment of the present invention includes a two-terminal spin element that performs integration and fire, and the two-terminal spin element has a negative differential resistance (NDR) whose current decreases as a voltage increases. , negative differential resistance).
상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적될 수 있다.In the integral, electrical signals input through at least one synapse may be accumulated in the form of a potential.
상기 2단자 스핀 소자에 전압이 인가되면 상기 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행할 수 있다.When a voltage is applied to the two-terminal spin element, the two-terminal spin element gradually increases from a low resistance state to a high resistance state to perform the integration.
상기 전압은 펄스 형태일 수 있다.The voltage may be in the form of a pulse.
상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)할 수 있다.The firing may cause the accumulated potential to reach a threshold and output electrical signals to adjacent neurons (output spikes).
상기 2단자 스핀 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행할 수 있다.The two-terminal spin device may perform the ignition when a resistance reaches a critical resistance Rth by performing the integration.
상기 2단자 스핀 소자는, 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극을 포함할 수 있다.The two-terminal spin device may include a lower electrode, a seed layer, a pinned layer, a pinned layer, a tunnel barrier layer, a free layer, and an upper electrode.
본 발명의 실시예에 따른 뉴로모픽 시스템은 적어도 하나 이상의 프리 뉴런(Pre-neuron); 상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse); 상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)을 포함하고, 상기 적어도 하나 이상의 포스트 뉴런은 적분(Integration) 및 발화(fire)를 수행한다.A neuromorphic system according to an embodiment of the present invention includes at least one or more pre-neurons; At least one or more synapses electrically connected to the at least one or more free neurons; Electrically connected to the at least one or more synapses, including at least one post-neuron including a two-terminal spin element, and the at least one or more post neurons perform integration and fire do.
상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성될 수 있다.The two-terminal spin device may be formed to have a negative differential resistance (NDR) region in which a current decreases as a voltage increases.
상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 가질 수 있다.The at least one or more synapses may have a cross-bar array structure.
상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.The at least one or more synapses may include a memristor and a selection device.
상기 뉴로모픽 시스템은 제어기(controller)를 더 포함할 수 있다.The neuromorphic system may further include a controller.
상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시킬 수 있다.The controller may reset the at least one post neuron.
본 발명의 실시예에 따르면 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도가 향상된 뉴런을 제공할 수 있다.According to an embodiment of the present invention, by including a two-terminal spin device, a capacitor may be removed to provide a neuron with improved integration.
본 발명의 실시예에 따르면 적분(Integration) 및 발화(fire)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소된 뉴런을 제공할 수 있다.According to an embodiment of the present invention, by including a two-terminal spin element that performs integration and fire, it is possible to provide a neuron whose power consumption is significantly reduced to 0.06mW.
본 발명의 실시예에 따르면 적분 및 발화를 수행하는 2단자 스핀 소자를 포함하여 뉴런을 구비함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있는 뉴로모픽 시스템을 제공할 수 있다.According to an embodiment of the present invention, a neuromorphic system that can be used in an artificial intelligence system capable of learning and logical thinking can be provided by including a two-terminal spin element that performs integration and utterance and neurons. .
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자를 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.
도 10a는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 적분 및 발화 특성을 도시한 그래프이다.
도 10b는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 펄스 진폭(voltage amplitude)에 따른 적분 및 발화 특성을 도시한 그래프이다.
도 11a는 본 발명의 실시예에 따른 뉴런의 반복 적분/발화 및 리셋 특성을 도시한 그래프이고, 도 11b는 본 발명의 실시예에 따른 뉴런의 펄스 진폭(voltage amplitude)에 따른 반복 적분/발화 및 리셋 특성을 도시한 그래프이다.
도 12은 본 발명의 실시예에 따른 뉴런의 랜덤 펄스를 도시한 그래프이고, 도 13은 도 12의 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.
도 14는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.
도 15은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.
도 16은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.
도 17a는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 예시를 도시한 개략도이고, 도 17b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장(magnetic field)에 따른 자기 모멘트(magnetic moment) 및 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 자기 모멘트를 도시한 그래프이며, 도 17c는 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 저항(resistance)를 도시한 그래프이고, 도 17d는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 전압(voltage)에 따른 저항을 도시한 그래프이다. 1A and 1B are schematic diagrams and graphs showing a neuron and a leaky integration and fire (LIF) operation.
2 is a block diagram showing a neuron according to an embodiment of the present invention.
3A and 3B are cross-sectional views illustrating a two-terminal spin device included in a neuron according to an exemplary embodiment of the present invention.
4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention, and FIG. 7 is a diagram illustrating a synaptic selection device included in the neuromorphic system according to an embodiment of the present invention. It is a cross-sectional view.
8 is a schematic diagram showing a circuit of a neuromorphic system according to an embodiment of the present invention, and FIG. 9 is a circuit diagram showing a circuit of a neuron according to an embodiment of the present invention.
10A is a graph showing integration and firing characteristics when a fixed pulse voltage of a neuron is repeatedly applied according to an embodiment of the present invention.
10B is a graph showing integration and firing characteristics according to a pulse amplitude when a fixed pulse voltage of a neuron is repeatedly applied according to an embodiment of the present invention.
FIG. 11A is a graph showing repetitive integration/ignition and reset characteristics of neurons according to an embodiment of the present invention, and FIG. 11B is a repetitive integration/ignition and repetition according to voltage amplitude of neurons according to an embodiment of the present invention. It is a graph showing the reset characteristics.
12 is a graph showing a random pulse of a neuron according to an embodiment of the present invention, and FIG. 13 is a graph showing integration and firing of a neuron according to an embodiment of the present invention according to the random pulse of FIG. 12.
14 is an image showing a schematic diagram of a single-layer spiking neural network (SNN).
15 is an image showing the weight of a synapse after completion of learning.
16 shows image recognition accuracy according to the number of times of learning.
17A is a schematic diagram showing an example of a two-terminal spin element included in a neuron according to an embodiment of the present invention, and FIG. 17B is a magnetic field of a two-terminal spin element included in a neuron according to an embodiment of the present invention. A graph showing a magnetic moment according to a magnetic field of a two-terminal spin element included in a neuron according to an embodiment of the present invention in a magnetic moment and a small magnetic field range (-500 to +500Oe) according to the present invention, FIG. 17C Is a graph showing resistance according to a magnetic field of a two-terminal spin element included in a neuron according to an embodiment of the present invention in a small magnetic field range (-500 to +500Oe), and FIG. 17D is an embodiment of the present invention. Is a graph showing resistance according to voltage of a two-terminal spin element included in a neuron according to FIG.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and contents described in the accompanying drawings, but the present invention is not limited or limited by the embodiments.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for explaining examples and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used herein, "comprises" and/or "comprising" refers to the presence of one or more other components, steps, actions and/or elements in which the recited component, step, operation and/or element is Or does not preclude additions.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, "an embodiment", "example", "side", "example", etc. should be construed as having any aspect or design described better than or having an advantage over other aspects or designs. It is not.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.In addition, the term'or' means an inclusive OR'inclusive or' rather than an exclusive OR'exclusive or'. That is, unless stated otherwise or unless clear from context, the expression'x uses a or b'means any one of natural inclusive permutations.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.In addition, the singular expression ("a" or "an") used in this specification and claims generally means "one or more" unless otherwise stated or unless it is clear from the context that it relates to the singular form. Should be interpreted as.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예를 설명하기 위한 예시적 용어로 이해되어야 한다.The terms used in the description below have been selected as general and universal in the related technical field, but there may be other terms depending on the development and/or change of technology, customs, preferences of technicians, and the like. Therefore, the terms used in the following description should not be understood as limiting the technical idea, but should be understood as illustrative terms for describing the embodiments.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.In addition, in certain cases, there are terms arbitrarily selected by the applicant, and in this case, detailed meanings of the terms will be described in the corresponding description. Therefore, terms used in the following description should be understood based on the meaning of the term and the contents throughout the specification, not just the name of the term.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.Meanwhile, terms such as first and second may be used to describe various components, but the components are not limited by terms. The terms are used only to distinguish one component from another.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.In addition, when a part such as a film, layer, region, configuration request, etc. is said to be "on" or "on" another part, not only is it directly above the other part, but also another film, layer, region, component in the middle thereof. This includes cases where such as are intervened.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used with meanings that can be commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in a commonly used dictionary are not interpreted ideally or excessively unless explicitly defined specifically.
한편, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Meanwhile, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted. In addition, terms used in the present specification are terms used to properly express an embodiment of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Therefore, definitions of these terms should be made based on the contents throughout the present specification.
도 1a 및 도 1b는 뉴런과 LIF(leaky integration and fire) 동작을 도시한 모식도 및 그래프이다.1A and 1B are schematic diagrams and graphs showing a neuron and a leaky integration and fire (LIF) operation.
도 1a 및 도 1b의 LIF 그래프(100b)를 참조하면, 신경망(100a) 내에서 뉴런(200)은 시냅스(110, 130)를 통해 전기적 신호가 입력되면 LIF 동작을 수행하여, 인접한 뉴런(200)에서 유입되는 전기적 신호(input spikes)를 뉴런(200)의 막전위(membrane potential)의 형태로 축적(integration)하고, 막전위가 특정 임계치에 도달하였을 때 발화(fire)하여 인접 뉴런(200)으로 전기적 신호(output spikes)를 보낼 수 있다.Referring to the
그러나, 종래에는 뉴런(200)으로 CMOS(complementary metal oxide semiconductor) 소자를 기반으로 사용하여 신경망 내의 축적(integration)을 모사하기 위해서는 반드시 캐패시터(capacitor)가 요구되었다.However, conventionally, in order to simulate the integration in the neural network by using the
캐패시터는 뉴런(200)으로 입력되는 전기적 신호를 전하의 형태로 저장하는데, 저장된 전하량은 캐패시터의 양단에 전위차를 발생시키고, 뉴런 회로는 전위차를 감지하여 전위차가 특정 이상이 되었을 경우 발화(fire)되었다고 판단하여 인접한 뉴런(200)으로 전기적 신호를 방출하게 된다.The capacitor stores the electrical signal inputted to the
이러한, 캐패시터는 생물학적 뉴런의 막전위 변화를 모사하는데 유용하게 사용될 수 있으나, 캐패시터의 축전용량이 작을 경우, 누설 전류로 인해 전하량을 축적하는 것이 불가능하다.Such a capacitor can be usefully used to simulate a change in the membrane potential of a biological neuron, but when the capacitor has a small capacity, it is impossible to accumulate the amount of charge due to a leakage current.
일반적으로 뉴런(200)이 동작하기 위해 필요한 RC 시간 상수는 약 수ms 정도로 이 정도의 RC 시간 상수 값을 얻기 위해서는 수십 M ohm의 고 저항을 사용하더라도 최소 수백 pF의 축전 용량을 필요로 하고, 최소 수백 pF의 축전 용량을 구현하기 위해서는 1000F2 이상의 면적이 요구되기 때문에 캐패시터를 포함하는 뉴런은 고집적화가 요구되는 인공지능 하드웨어 구현에 어려움이 따른다.In general, the RC time constant required for the
이하에서는, 본 발명의 실시예에 따른 뉴런에 대해 설명하기로 한다.Hereinafter, a neuron according to an embodiment of the present invention will be described.
도 2는 본 발명의 실시예에 따른 뉴런을 도시한 블록이다.2 is a block diagram showing a neuron according to an embodiment of the present invention.
본 발명의 실시예에 따른 뉴런(200)은 적분(Integration, 210) 및 발화(fire, 220)를 수행하는 2단자 스핀 소자를 포함하고, 2단자 스핀 소자(two terminal spin device)는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성된다.The
구체적으로, 2단자 스핀 소자는 서로 구별되고 전기적으로 가역적인 두 개 또는 그 이상의 저항 상태를 포함할 수 있고, 2단자 스핀 소자의 I-V 곡선은 전압증가에 따라 전류가 감소되는 영역을 구비할 수 있다.Specifically, the two-terminal spin element may include two or more resistance states that are distinguished from each other and are electrically reversible, and the IV curve of the two-terminal spin element may have a region in which current decreases with an increase in voltage. .
따라서, 2단자 스핀 소자에 전압이 증가함에 따라 전류가 완만하게 감소하는 NDR 영역이 나타나고, NDR 영역의 전압이 인가되는 경우에 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 스위칭될 수 있다.Accordingly, an NDR region in which the current gradually decreases as the voltage increases in the two-terminal spin element appears, and when the voltage in the NDR region is applied, the two-terminal spin element can be switched from a low resistance state to a high resistance state.
본 발명의 실시예에 따른 뉴런(200)은 적어도 하나 이상의 시냅스와 전기적으로 연결되어 있고, 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되어 적분(210)을 수행할 수 있다.The
바람직하게는, 본 발명의 실시예에 따른 뉴런(200)은 2단자 스핀 소자를 포함하므로, 적어도 하나 이상의 시냅스을 통해 2단자 스핀 소자에 전압이 인가되면 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적분(210)이 수행될 수 있다.Preferably, since the
이 때, 본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압은 펄스 형태일 수 있다. 즉, 본 발명의 실시예에 따른 뉴런(200)에 데이터를 입력하는 입력 뉴런은 패턴 데이터가 입력되면 이에 대응하는 펄스를 적어도 하나 이상의 시냅스로 제공하고 상이한 웨이트를 가지는 적어도 하나 이상의 시냅스를 통해 전류가 본 발명의 실시예에 따른 뉴런(200)으로 입력될 수 있다.In this case, the voltage input to the
또한, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스는 반복적(Repeatability)으로 인가되거나, 램덤(Random)하게 인가될 수 있다.In addition, to the
실제로, 신경망 내에서 뉴런이 동작할 때, 일정한 크기 또는 간격을 갖는 펄스가 아닌 랜덤한 크기 또는 간격을 갖는 펄스가 뉴런에 입력되는데, 본 발명의 실시예에 따른 뉴런(200)은 2단자 스핀 소자를 포함함으로써 펄스가 랜덤으로 인가되어도 뉴런으로써의 역할을 할 수 있다.In fact, when a neuron operates in a neural network, a pulse having a random size or interval, not a pulse having a constant size or interval, is input to the neuron, and the
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스가 반복적으로 인가되는 경우, 본 발명의 실시예에 따른 뉴런(200)은 입력되는 전압의 펄스 진폭(Pulse amplitude) 또는 펄스 너비(Pulse width)과 같은 펄스 파라미터에 따라 특성이 조절될 수 있다.When the pulse of the voltage input to the
예를 들어, 본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 진폭이 너무 크면 2단 스핀 소자의 터널 배리어층에 브레이크 다운(breakdown)이 발생할 수 있고, 적분(Integrate) 특성이 사라지고 바로 발화(Fire)되는 특성을 나타내게 된다. 반대로 펄스 진폭이 너무 작으면 적분(integrate) 특성이 없어지므로 발화(fire) 특성도 함께 사라지게 된다.For example, if the pulse amplitude of the voltage input to the
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 진폭이 증가하면 전위의 변화가 커지게 된다. 반대로 펄스의 진폭이 작아지면 전위의 변화가 작아지게 된다.When the pulse amplitude of the voltage input to the
또한, 구동에서는 본 발명의 실시예에 따른 뉴런(200)에 입력되는 펄스의 진폭은 본 발명의 실시예에 따른 뉴런(200)과 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트에 따라 결정되게 된다.In addition, in driving, the amplitude of the pulse input to the
본 발명의 실시예에 따른 뉴런(200)에 연결되어 있는 적어도 하나 이상의 시냅스의 시냅틱 웨이트가 크다면 적어도 하나 이상의 시냅스 쪽으로 인가되는 펄스의 진폭이 커지게 되고, 반대로 시냅틱 웨이트가 작다면 작은 진폭의 펄스가 인가되게 된다.If the synaptic weight of at least one synapse connected to the
본 발명의 실시예에 따른 뉴런(200)은 시냅틱 웨이트가 큰 적어도 하나 이상의 시냅스 쪽에서 들어오는 펄스에 더 민감하게 반응해야 하기에 본 발명의 실시예에 따른 뉴런(200)에 큰 입력 펄스가 들어오면 전위의 변화량이 커지게 된다.Since the
따라서, 본 발명의 실시예에 따른 뉴런(200)에 너무 큰 전압이 인가되는 경우 본 발명의 실시예에 따른 뉴런(200)이 단 한번의 펄스로 임계 저항(Rth)에 도달하게 되는 문제가 있고, 본 발명의 실시예에 따른 뉴런(200)에 너무 작은 전압이 인가되는 경우 저항 변화가 발생하지 않는 문제가 있다.Therefore, when a too large voltage is applied to the
본 발명의 실시예에 따른 뉴런(200)에 입력되는 전압의 펄스 너비는 큰 영향을 미치지 못하고, 본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자의 스핀이 스위칭(switching)되는데 필요한 시간은 수 ns 수준이므로 μsec 단위와 msec 단위는 본 발명의 실시예에 따른 뉴런(200)의 특성에 영향을 미치지 않는다.The pulse width of the voltage input to the
본 발명의 실시예에 따른 뉴런(200)은 누설(leaky)을 수행하지 않기 때문에 입력되는 펄스 간격은 동작에 큰 영향을 미치지 않는다.Since the
또한, 본 발명의 실시예에 따른 뉴런(200)은 본 발명의 실시예에 따른 뉴런(200)에 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 발화(220)를 수행할 수 있다.In addition, the
바람직하게는, 2단자 스핀 소자는 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 발화(220)를 수행할 수 있다. 임계 저항(Rth)은 20Ω 내지 30 Ω일 수 있으나, 이에 제한되지는 않는다.Preferably, the two-terminal spin element may perform integration to perform
임계 저항의 범위는 본 발명의 실시예에 따른 뉴런(200)이 최대 동작하는 범위 사이에서 결정될 수 있다.The range of the threshold resistance may be determined between the maximum operating range of the
본 발명의 실시예에 따른 뉴런(200)의 임계 저항이 커질수록 신경망의 정밀도(거짓을 거짓이라고 판단하는 비율)는 증가하나 재현율(참을 참이라고 판단하는 비율)은 감소하는 경향을 나타내기에, 정밀도와 재현율은 트레이드오프 관계에 있으므로 적절한 임계 저항 값을 설정하는 것이 중요하다.As the critical resistance of the
이 때, 적절한 임계 저항 값이라는 것은 신경망의 사용 목적에 따라서 조절될 수 있고, 예를 들어, 정밀도가 중요한 경우에는 높은 임계 저항 값이 요구되고, 재현율이 중요한 경우에서는 낮은 임계 저항 값이 요구될 수 있다.In this case, the appropriate threshold resistance value can be adjusted according to the purpose of use of the neural network. For example, when precision is important, a high threshold resistance value is required, and when a reproducibility is important, a low threshold resistance value may be required. have.
따라서, 본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 2단자 스핀 소자를 포함함으로써 전력소모량이 0.06mW으로 월등히 감소시킬 수 있다.Accordingly, the
본 발명의 실시예에 따른 뉴런(200)은 적분(210) 및 발화(220)를 수행하는 2단자 스핀 소자를 포함함으로써, 학습 및 논리적 사고를 수행할 수 있는 인공지능 시스템에 사용할 수 있다.The
본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자는 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극을 포함할 수 있고, 본 발명의 실시예에 따른 뉴런(200)에 포함되는 2단자 스핀 소자의 구조에 대해서는 도 3a 및 도 3b에서 상세히 설명하기로 한다.The two-terminal spin element included in the
도 3a 및 도 3b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자를 도시한 단면도이다.3A and 3B are cross-sectional views illustrating a two-terminal spin device included in a neuron according to an exemplary embodiment of the present invention.
도 3a는 상부 자유층 구조를 갖는 2단자 스핀 소자를 도시한 것이고, 도 3b는 하부 자유층 구조를 갖는 2단자 스핀 소자를 도시한 것으로, 도 3a 및 도 2b는 자유층의 위치가 상이할 뿐 동일한 구성요소를 포함하고 있으므로, 한번에 설명하기로 한다.3A shows a two-terminal spin device having an upper free layer structure, and FIG. 3B shows a two-terminal spin device having a lower free layer structure, and FIGS. 3A and 2B are only different positions of the free layer. Since it includes the same components, it will be described at once.
본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자(300a, 300b)는 하부 전극(310), 시드층(320), 고정층(330), 피고정층(340), 터널 배리어층(350), 자유층(360) 및 상부 전극(370)을 포함할 수 있다.The two-
하부 전극(310)은 기판 상에 형성될 수 있다. 하부 전극(310)은 금속, 금속 질화물 등의 도전 물질을 이용하여 형성될 수 있고, 적어도 하나의 층으로 형성될 수 있다. 즉, 하부 전극(310)은 단일층으로 형성될 수도 있고, 둘 이상의 복수의 층으로 형성될 수도 있다. 예를 들어, 하부 전극(310)은 제 1 및 제 2 하부 전극의 이중 구조로 형성될 수 있다.The
하부 전극(310)이 단일층으로 형성되는 경우 예를 들어 티타늄 질화막(TiN) 등의 금속 질화물로 형성되거나, 텅스텐(W) 등의 금속으로 형성될 수 있고, 하부 전극(310)이 이중층으로 형성되는 경우, 제 1 하부 전극은 텅스텐(W) 등의 금속으로 형성될 수 있고, 제 2 하부 전극은 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있다.When the
또한, 제 1 하부 전극은 기판 상에 형성될 수 있고, 제 2 하부 전극은 제 1 하부 전극 상에 형성될 수 있다. 한편, 기판 상에 절연층이 형성되는 경우 제 1 하부 전극은 절연층 상에 형성되거나, 절연층 내부에 형성될 수 있다.In addition, the first lower electrode may be formed on the substrate, and the second lower electrode may be formed on the first lower electrode. Meanwhile, when the insulating layer is formed on the substrate, the first lower electrode may be formed on the insulating layer or inside the insulating layer.
하부 전극(310)은 다결정(polycrystal)의 도전 물질로 형성될 수 있고, 예를 들어, 하부 전극은 bcc 구조의 도전 물질로 형성될 수 있다. The
시드층(320)은 하부 전극(310) 상에 형성될 수 있고, 시드층(320)은 자기 터널 접합(Magnetic Tunnel Junction; MTJ)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다.The
시드층(320)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co), 알루미늄(Al) 및 텅스텐(W)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있다. 바람직하게, 시드층(320)은 탄탈륨(Ta)으로 형성할 수 있고, 1㎚∼3㎚의 두께로 형성할 수 있다.The
고정층(330)은 시드층(320) 상에 형성되고, 강자성체 물질로 형성될 수 있다. 고정층(330)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 상부에서 하부로 향하는 방향으로 자화가 고정될 수 있다.The pinned
또한, 고정층(330)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다.In addition, the fixed
풀-호이슬러 반금속 계열의 합금으로는 CoFeAl, CoFeAlSi 등이 있고, 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다.Full-Heisler semimetal-based alloys include CoFeAl and CoFeAlSi, and amorphous rare-earth element alloys include alloys such as TbFe, TbCo, TbFeCo, DyTbFeCo, and GdTbCo. In addition, as a multilayer thin film in which nonmagnetic and magnetic metals are alternately stacked, Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl /Pt, CoFeB/Pd, CoFeB/Pt, etc.
그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다.And, as an alloy having an L10 type crystal structure, there are Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50, and the like. Further, examples of cobalt-based alloys include CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB, and the like.
이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 Co/Pt 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다. 또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 뿐만 아니라 CoFeB는 두께를 조절함으로써 수직 자화 뿐만 아니라 수평 자화를 가질 수 있다.Among these materials, the CoFeB single layer may be formed thicker than the multilayer structure of CoFeB and Co/Pt or Co/Pd, thereby increasing the magnetoresistive ratio. In addition, since CoFeB is more easily etched than a metal such as Pt or Pd, a single layer of CoFeB is easier to manufacture than a multilayer structure containing Pt or Pd. In addition, CoFeB can have horizontal magnetization as well as vertical magnetization by controlling its thickness.
따라서, 본 발명의 실시 예는 CoFeB 단일층을 이용하여 고정층(330)을 형성하고, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)될 수 있다. 한편, 고정층(330)은 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.Accordingly, in an embodiment of the present invention, the fixed
피고정층(340)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 피고정층(340)은 강자성 물질을 포함하는 단일층을 포함할 수 있고, 피고정층(340)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 적어도 하나를 포함할 수 있다.The pinned
터널 배리어층(350)는 피고정층(340) 상에 형성되어 고정층(330)과 자유층(360)을 분리시킨다. 터널 배리어층(350)는 고정층(330)과 자유층(360) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다.The
이러한 터널 배리어층(350)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다.The
바람직하게는, 터널 배리어층(350)으로 다결정의 마그네슘 산화물을 이용할 수 있고, 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링될 수 있다.Preferably, polycrystalline magnesium oxide may be used as the
한편, 터널 배리어층(350)는 고정층(330)과 동일하거나 두껍게 형성될 수 있는데, 예를 들어 0.5㎚∼1.5㎚의 두께로 형성될 수 있다.Meanwhile, the
자유층(360)은 터널 배리어층(350) 상에 형성된다. 이러한 자유층(360)은 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(360)은 고정층(330)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다.The
자유층(360)의 자화 방향이 고정층(330)과 반평행일 때, 자기 터널 접합의 저항값이 커질 수 있다.When the magnetization direction of the
이러한 자유층(360)은 예를 들어 풀-호이슬러(Full-Heusler) 반금속 계열의 합금, 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다.The
한편, 자유층(360)은 제 1 자유층, 삽입층 및 제 2 자유의 적층 구조로 형성될 수 있다. 즉, 자유층(360)은 삽입층에 의해 상하 분리된 제 1 및 제 2 자유층의 구조로 형성될 수 있다. 여기서, 제 1 및 제 2 자유층은 동일 방향의 자화를 가질 수 있고, 서로 다른 방향의 자화를 가질 수 있다. 예를 들어, 제 1 및 제 2 자유층은 수직 자화를 각각 가질 수 있고, 제 1 자유층이 수직 자화를 갖고 제 2 자유가 수평 자화를 가질 수 있다. 또한, 삽입층은 자화를 갖지 않는 bcc 구조의 물질로 형성할 수 있다. 즉, 제 1 자유층이 수직으로 자화되고, 삽입층이 자화되지 않으며, 제 2 자유가 수직 또는 수평으로 자화될 수 있다. 이때, 제 1 및 제 2 자유층은 각각 CoFeB로 형성되며, 제 1 자유층이 제 2 자유보다 얇거나 같은 두께로 형성될 수 있다.Meanwhile, the
또한, 삽입층은 제 1 및 제 2 자유보다 얇은 두께로 형성될 수 있다. 예를 들어, 제 1 및 제 2 자유층은 CoFeB를 이용하여 0.5㎚∼1.5㎚의 두께로 형성하고, 삽입층은 bcc 구조의 물질, 예를 들어 W을 0.2㎚∼0.5㎚의 두께로 형성할 수 있다. 여기서, 제 1 및 제 2 자유층은 고정층(330)과 동일하거나 얇은 두께로 형성될 수 있고, 자유층(360) 전체 두께는 고정층(330)의 두께보다 두꺼울 수 있다.In addition, the intercalation layer may be formed to have a thickness thinner than that of the first and second freedoms. For example, the first and second free layers are formed with a thickness of 0.5 nm to 1.5 nm using CoFeB, and the intercalation layer is formed of a material having a bcc structure, for example, W to a thickness of 0.2 nm to 0.5 nm. I can. Here, the first and second free layers may be formed to have the same or thinner thickness as the fixed
상부 전극(370)은 자유층(360) 상에 형성된다. 이러한 상부 전극(370)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(370)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.The
실시예에 따라, 2단자 스핀 소자는 절연층, 버퍼층, 합성 교환 반자성층, 분리층, 확산 배리어층 및 캐핑층 중 적어도 어느 하나를 더 포함할 수 있고, 형성되는 위치는 특별히 제한되지 않는다.Depending on the embodiment, the two-terminal spin device may further include at least one of an insulating layer, a buffer layer, a synthetic exchange diamagnetic layer, a separation layer, a diffusion barrier layer, and a capping layer, and the position to be formed is not particularly limited.
예를 들어, 버퍼층은 하부 전극(310)과 시드층(320) 사이의 격자 상수 불일치를 해소하기 위해 하부 전극(310)과 정합성이 우수한 물질로 형성될 수 있다.For example, the buffer layer may be formed of a material having excellent compatibility with the
또한, 합성 교환 반자성층은 고정층(330)의 자화를 고정시키도록 형성될 수 있고, 분리층은 합성 교환 반자성층과 고정층(330)을 분리시키기 위해 형성될 수 있다.In addition, the synthetic exchange diamagnetic layer may be formed to fix the magnetization of the fixed
또한, 확산 배리어층은 캐핑층의 물질이 확산되는 것을 방지하기 위해 형성될 수 있고, 캐핑층은 상부 전극(370)의 확산을 방지하도록 형성될 수 있다.In addition, the diffusion barrier layer may be formed to prevent diffusion of the material of the capping layer, and the capping layer may be formed to prevent diffusion of the
본 발명의 실시예에 따른 뉴런은 2단자 스핀 소자를 포함함으로써 캐패시터를 제거하여 집적도를 향상시키고, 전력 소비를 감소시킬 수 있다.The neuron according to the exemplary embodiment of the present invention includes a two-terminal spin element, thereby removing a capacitor, thereby improving integration and reducing power consumption.
도 4는 본 발명의 실시예에 따른 뉴로모픽 시스템의 크로스바 어레이(cross-bar array) 구조를 도시한 모식도이다.4 is a schematic diagram showing a cross-bar array structure of a neuromorphic system according to an embodiment of the present invention.
컴퓨터에는 중앙처리장치(CPU)와 메모리가 분리되어 있고 CPU와 메모리 사이의 데이터 전송은 버스(bus)를 통해 이루어지는 폰노이만 구조가 일반적으로 사용되고 있으나, 폰노이만 구조는 사용자가 하고자 하는 작업에 따라 하드웨어를 재구성할 필요가 없이 소프트웨어 프로그래밍만으로 원하는 작업이 가능하다는 이점이 있지만, CPU와 메모리사이의 대역폭이 낮다는 단점을 가지고 있다.In a computer, the central processing unit (CPU) and memory are separated, and the von Neumann structure in which data is transmitted between the CPU and the memory through a bus is generally used. There is an advantage in that the desired operation is possible only by software programming without the need to reconfigure, but it has the disadvantage that the bandwidth between the CPU and the memory is low.
특히, 최근 인공지능 분야에서 각광을 받고 있는 딥러닝은 대규모의 병렬 처리가 요구되는데, 폰노이만 구조에서 딥러닝을 구현할 경우 폰노이만 병목으로 인해서 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 떨어지게 된다.In particular, deep learning, which has recently been in the spotlight in the field of artificial intelligence, requires large-scale parallel processing.If deep learning is implemented in the Von Neumann structure, the efficiency in terms of data processing, transmission speed, and energy consumption decreases due to the Von Neumann bottleneck. .
따라서, 인공지능 분야와 같이 대규모 병렬 연산이 요구되는 작업에서 효율적인 새로운 구조의 하드웨어에 대한 필요성이 증대되고 있고, 인간의 뇌를 모방하는 뉴로모픽 구조(neuromorphic architecture)가 대안으로 제시되고 있다.Accordingly, the necessity for a new structure of efficient hardware is increasing in tasks that require large-scale parallel computing, such as in the field of artificial intelligence, and a neuromorphic architecture that mimics the human brain is being proposed as an alternative.
따라서, 본 발명의 실시예에 따른 뉴로모픽 시스템은 크로스바 어레이 구조(400)로 형성함으로써, 본 발명의 실시예에 따른 뉴런(neurons)과 뉴런 사이의 연결로 이루어진 신경망 구조를 구현함으로써, 본 발명의 실시예에 따른 뉴런들 간의 상호 작용으로 동작하기 때문에 데이터 처리와 전송 속도 그리고 에너지소비 측면에서 효율성이 향상된 인공지능 하드웨어를 구현할 수 있다.Accordingly, the neuromorphic system according to the embodiment of the present invention is formed with a
도 5는 본 발명의 실시예에 따른 뉴로모픽 시스템의 블록도를 도시한 것이다.5 is a block diagram of a neuromorphic system according to an embodiment of the present invention.
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)은 본 발명의 실시예에 따른 뉴런을 사용하므로, 동일한 구성요소에 대해서는 생략하도록 한다.Since at least one or more
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(Pre-neuron, 510), 적어도 하나 이상의 프리 뉴런(510)과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse, 520), 적어도 하나 이상의 시냅스(520)와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron, 120)을 포함하고, 적어도 하나 이상의 포스트 뉴런(530)은 적분(531) 및 발화(532)를 수행한다.The
본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 적어도 하나 이상의 프리 뉴런(510) 및 적어도 하나 이상의 포스트 뉴런(530)을 구분하여 설명하고 있지만, 적어도 하나 이상의 프리 뉴런(510)은 적어도 하나 이상의 프리 뉴런(510)인 동시에 적어도 하나 이상의 포스트 뉴런(530)일 수 있다.The
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템이 제1 뉴런 내지 제3 뉴런을 포함하는 경우, 제2 뉴런은 제1 뉴런과 대비하면 적어도 하나 이상의 포스트 뉴런(530)될 수 있고, 제3 뉴런과 대비하면 적어도 하나 이상의 프리 뉴런(510)이 될 수 있다.For example, when the neuromorphic system according to an embodiment of the present invention includes first to third neurons, the second neuron may be at least one
적분(531)은 적어도 하나 이상의 시냅스(520)를 통해 적어도 하나 이상의 프리 뉴런(510)으로부터 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 적어도 하나 이상의 포스트 뉴런(530)에 축적되는 것이다.
보다 구체적으로, 2단자 스핀 소자에 전압이 인가되면 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 적어도 하나 이상의 포스트 뉴런(530)이 적분(531)을 수행할 수 있다.More specifically, when a voltage is applied to the two-terminal spin element, the two-terminal spin element gradually increases from a low resistance state to a high resistance state, so that at least one
발화(532)는 적어도 하나 이상의 포스트 뉴런(530)에 축적된 전위(potential)가 임계치에 도달하여 인접한 적어도 하나 이상의 포스트 뉴런으로 전기적 신호를 출력(output spikes)하는 것이다.The firing 532 is a potential accumulated in at least one
보다 구체적으로, 2단자 스핀 소자는 적분(531)을 수행하여 저항이 임계 저항(Rth)에 도달하면 적어도 하나 이상의 포스트 뉴런(530)이 발화(532)를 수행할 수 있다.More specifically, when the two-terminal spin element performs the
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템은 제어기(controller)를 더 포함(500)할 수 있다.In addition, the neuromorphic system according to an embodiment of the present invention may further include a controller (500).
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 제어기는 적어도 하나 이상의 포스트 뉴런(530)을 리셋(reset)시킬 수 있다.The controller included in the neuromorphic system according to an embodiment of the present invention may reset at least one
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 포스트 뉴런(530)은 단독으로 동작하지 않기에, 적어도 하나 이상의 프리 뉴런(510)과 적어도 하나 이상의 포스트 뉴런(530)이 서로 상호 작용하기 위해서는 제어기가 필요하다.At least one or
예를 들어, 적어도 하나 이상의 포스트 뉴런(530)이 발화(fire) 되었다고 가정한다면, 제어기는 적어도 하나 이상의 포스트 뉴런(530)의 출력 단에서 나오는 신호를 감지하여 발화된 적어도 하나 이상의 포스트 뉴런(530) 이외의 뉴런이 발화되지 못하게 막는 동작(winner takes all 기능)을 수행 할 수 있다.For example, assuming that at least one
또는, 적어도 하나 이상의 포스트 뉴런(530)이 발화되었다면 제어기는 이를 감지하여 다음 동작에 발화가 발생한 적어도 하나 이상의 포스트 뉴런(530)에게 리셋 신호를 보내어 발화가 발생했던 적어도 하나 이상의 포스트 뉴런(530)의 전위를 초기화(reset)시킬 수 있다.Alternatively, if at least one
리셋은 회로적인 구성을 통해 이루어질 수 있고, 적어도 하나 이상의 포스트 뉴런(530)이 적분(integration) 시 인가되었던 펄스와 반대의 극성을 가진 큰 펄스를 인가시켜 저항 값을 초기화 시킬 수 있다. 이러한 동작들은 적어도 하나 이상의 포스트 뉴런(530)이 단독으로 수행하기는 어렵기 때문에 제어기를 별도로 배치하여 전체적으로 관리할 수 있다.The reset may be performed through a circuit configuration, and the resistance value may be initialized by applying a large pulse having a polarity opposite to the pulse applied at the time of integration of at least one
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템(500)은 가산기를 더 포함할 수 있다. 가산기는 회로 방정식을 이용하여 계산될 수 있다.In addition, the
가산기는 적어도 하나 이상의 포스트 뉴런(530)에 동시에 여러 개의 입력신호가 인가될 경우에 이 신호들을 합해서 적어도 하나 이상의 포스트 뉴런(530)의 입력으로 넣는데 사용될 수 있다. 일반적으로 LIF 뉴런으로 구성된 신경망에서는 한 층에서는 하나의 뉴런만 발화(fire)되게 하므로(winner take all 기능) 동시에 여러 개의 입력이 들어오는 경우는 없으나, winner take all 기능을 사용하지 않는 신경망도 존재 할 수 있으므로, 이 경우에는 동시에 들어오는 입력 신호를 더해 주어야 하기에, 실시예에 따라 가산기가 요구될 수 있다.When multiple input signals are simultaneously applied to at least one
적어도 하나 이상의 시냅스(520)는 크로스바 어레이 구조를 가질 수 있고, 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함할 수 있다.At least one or
본 발명의 실시예에 따른 뉴로모픽 시스템(500)에 포함되는 적어도 하나 이상의 시냅스(520)는 선택 소자를 포함함으로써 크로스바 어레이 구조를 갖는 적어도 하나 이상의 시냅스(520)가 스니크 전류(sneak current)를 억제할 수 있다.At least one or
적어도 하나 이상의 시냅스(520)에 포함되는 멤리스터 및 선택소자에 대해서는 도 6 및 도 7을 참조하면 설명하도록 한다.The memristor and the selection device included in at least one
도 6은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터를 도시한 단면도이고, 도 7은 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자를 도시한 단면도이다.6 is a cross-sectional view showing a memristor of a synapse included in a neuromorphic system according to an embodiment of the present invention, and FIG. 7 is a diagram illustrating a synaptic selection device included in the neuromorphic system according to an embodiment of the present invention. It is a cross-sectional view.
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스는 멤리스터(660) 및 선택소자(760)를 포함할 수 있다. 도 6 및 도 7은 멤리스터(660) 및 선택소자(760)를 구체적으로 도시하기 위해, 각각 형성되도록 도시하고 있으나, 멤리스터(660) 및 선택소자(760)는 직렬로 연결될 수 있다.The synapse included in the neuromorphic system according to an embodiment of the present invention may include a
또한, 멤리스터(660)의 제1 전극(620)은 층간 절연층(610, 630, 640) 내에 형성된 배선(620)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 멤리스터(660)의 제2 전극(662)는 선택소자(760)와 전기적으로 연결될 수 있으며, 선택소자(760)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.In addition, the
또는, 선택소자(760)의 제1 전극(720)은 층간 절연층(710, 730, 740) 내에 형성된 배선(720)을 통해 프리 뉴런과 전기적으로 연결될 수 있고, 선택소자(760)의 제2 전극(767)은 멤리스터(660)와 전기적으로 연결될 수 있으며, 멤리스터(660)는 배선을 통해 포스트 뉴런과 전기적으로 연결될 수 있다.Alternatively, the
또한, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)가 턴-온되면 전기적 신호는 멤리스터(660)로 제공될 수 있다. 전기적 신호는 멤리스터(660)를 학습시켜 멤리스터(660)의 저항 상태가 조절되거나, 멤리스터(660)의 저항 상태에 따른 전류 값으로 변환될 수 있다. 즉, 멤리스터(660)는 전기적 신호에 의해 저항 상태가 변화되거나, 전기적 신호에 의해 멤리스터(660)의 저항 상태에 따른 전류 값을 출력할 수 있다.In addition, when the
도 6을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 멤리스터(660)는 제1 전극(620), 절연층(661) 및 제2 전극(662)을 포함할 수 있고, 배선(620)은 콘택(contact)으로 사용되는 동시에 멤리스터(660)의 제1 전극(620)으로도 사용될 수 있다.6, the
멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.The
또한, 멤리스터(660)의 제1 전극(620) 및 제2 전극(662)은 동일한 물질 또는 상이한 물질로 형성될 수 있다.In addition, the
절연층(661)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화되는 물질을 포함할 수 있다. 예를 들어, 절연층(661)은 비정질 탄소 산화물(α-COx), 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철산화물과 같은 금속 산화물을 포함할 수 있다.The insulating
도 7을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765), 금속이 도핑된 스위치층(763) 및 스위치층(761, 765)과 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하는 적어도 하나 이상의 확산 억제층(762, 764, 766)을 포함할 수 있다.Referring to FIG. 7, a
또한, 선택소자(760)는 제1 전극(720) 및 제2 전극(767) 사이에 형성되는 스위치층(761, 765) 및 금속이 도핑된 스위치층(763)을 적어도 하나 이상 포함할 수 있다.In addition, the
예를 들어, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 전극(720), 제1 스위치층(761), 제1 확산 억제층(762), 금속이 도핑된 스위치층(763), 제2 확산 억제층(764), 제2 스위치층(765), 제3 확산 억제층(766) 및 제2 전극(767)이 순차적으로 적층될 수 있다.For example, the
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.Alternatively, the
또는, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(760)는 제1 금속이 도핑된 스위치층, 제1 확산 억제층, 제1 스위치층, 제2 확산 억제층, 제2 금속이 도핑된 스위치층, 제3 확산 억제층, 제2 스위치층, 제4 확산 억제층, 제3 금속이 도핑된 스위치층, 제4 확산 억제층 및 제2 전극이 순차적으로 적층될 수 있다.Alternatively, the
선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 선택소자(760)의 제1 전극(720) 및 제2 전극(767)은 W, Pt, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금 또는 이들의 조합으로 이루어질 수 있다.The
스위치층(761, 765)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 스위치층(761, 765)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.The switch layers 761 and 765 may include at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S). In addition, the switch layers 761 and 765 are boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P), It may further include at least one element selected from arsenic (As), antimony (Ab), and bismuth (Bi).
바람직하게는, 스위치층(761, 765)는 게르마늄 셀레나이드(Germanium selenide, GeSe)을 포함할 수 있다.Preferably, the switch layers 761 and 765 may include germanium selenide (GeSe).
금속이 도핑된 스위치층(763)은 텔루륨(Te), 셀레늄(Se) 및 황(S) 중에서 선택되는 적어도 하나 이상의 칼코겐 원소를 포함할 수 있다. 또한, 금속이 도핑된 스위치층(763)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 탄소(C), 규소(Si), 게르마늄(Ge), 질소(N), 인(P), 비소(As), 안티몬(Ab) 및 비스무트(Bi) 중에서 선택되는 적어도 하나 이상의 원소를 더 포함할 수 있다.The metal-doped
또한, 금속이 도핑된 스위치층(763)에 도핑되는 금속으로는 구리(Cu) 또는 은(Ag)을 포함할 수 있다.In addition, the metal doped to the metal-doped
바람직하게는, 금속이 도핑된 스위치층(763)은 구리가 도핑된 게르마늄 셀레나이드(Cu doped Germanium selenide, CuGeSe)를 포함할 수 있다.Preferably, the metal-doped
적어도 하나 이상의 확산 억제층(762, 764, 766)은 금속 질화물이 사용될 수 있고, 바람직하게는 티타늄 질화물(TiN)이 사용될 수 있다.Metal nitride may be used as the at least one
일반적으로, 선택소자(760)는 제1 전극(720) 또는 제2 전극(767)에 양의 전압이 인가되는 경우, 금속 양이온들이 아래쪽 금속이 도핑된 스위치층(763)으로 확산(diffusion) 또는 표류(drift)될 수 있고, 제1 전극(720) 또는 제2 전극(767)에 음의 전압이 인가되는 경우, 금속 양이온들이 위쪽 금속이 도핑된 스위치층(763)으로 확산 또는 표류될 수 있다.In general, when a positive voltage is applied to the
따라서, 제1 전극(720) 또는 제2 전극(767)에 양의 전압이나 음의 전압이 인가되더라도 선택소자(700) 층에는 강한 금속 필라멘트가 형성되지 않는다.Accordingly, even if a positive or negative voltage is applied to the
그러나, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 확산 억제층(762, 764, 766)을 포함함으로써, 금속 양이온의 농도 분포를 의도적으로 조절하여 문턱전압(Vth)이 ~0.65 V 이고, 선택비가 107 이상을 나타낼 수 있다.However, the synaptic selection device 700 included in the neuromorphic system according to the embodiment of the present invention includes the
구체적으로, 본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 시냅스의 선택소자(700)는 금속이 도핑된 스위치층(763) 및 금속이 도핑된 스위치층(763)의 표면 중 적어도 일부에 접합하도록 확산 억제층(762, 764, 766)을 형성하여, 금속이 도핑된 스위치층(763)에서의 구리 양이온의 농도가 가장 높도록 형성하고, 스위치층(761, 765)에서의 구리 양이온의 농도는 감소시켜, 금속이 도핑된 스위치층(763)과 스위치층(761, 765)의 구리 양이온 농도 차를 증가시켜 선택비를 향상시킬 수 있다.Specifically, the synaptic selection device 700 included in the neuromorphic system according to an embodiment of the present invention is formed on at least a portion of the surface of the
도 8은 본 발명의 실시예에 따른 뉴로모픽 시스템의 회로를 도시한 개략도이고, 도 9는 본 발명의 실시예에 따른 뉴런의 회로를 도시한 회로도이다.8 is a schematic diagram showing a circuit of a neuromorphic system according to an embodiment of the present invention, and FIG. 9 is a circuit diagram showing a circuit of a neuron according to an embodiment of the present invention.
도 8 및 도 9는 동기식 뉴런을 나타낸 것으로 이에 제한되지는 않는다.8 and 9 illustrate synchronous neurons, but are not limited thereto.
도 8을 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템은 인공 뉴런(pre-neuro, post-neuron)과 인공 시냅스(synapse) 배열을 포함하고, 또한, 각각의 인공 뉴런(pre-neuro, post-neuron)을 제어하는 제어기(controller)로 구성될 수 있다.8, the neuromorphic system according to an embodiment of the present invention includes an artificial neuron (pre-neuro, post-neuron) and an artificial synaptic arrangement, and further, each of the artificial neurons (pre-neuro , post-neuron) can be configured as a controller (controller) to control.
구체적으로, 포스트 뉴런(post-neuron)은 프리 뉴런(pre-neuron)과 연결되어 있고, 포스트 뉴런과 프리 뉴런의 연결은 시냅스(W로 표시)를 통해 이루어질 수 있다. 또한, 특정 프리 뉴런이 발화(fire)하면 발화(fire)된 프리 뉴런과 연결된 시냅스를 통해 전압 펄스(pre-synaptic spike)가 포스트 뉴런으로 전파될 수 있다.Specifically, post-neurons are connected to pre-neurons, and post-neurons and free neurons may be connected through synapses (indicated by W). In addition, when a specific free neuron is fired, a pre-synaptic spike may propagate to the post neuron through a synapse connected to the fired free neuron.
이 때, 펄스의 진폭은 포스트 뉴런과 프리 뉴런을 연결하는 시냅스의 시냅틱 웨이트의 크기에 따라 결정될 수 있고, 가산기(내부에 합 기호가 표시되어 있는 동그라미 기호)는 신호들이 동시에 들어올 경우, 신호가 합해져서 포스트 뉴런으로 들어가도록 할 수 있다. 일반적으로 한번에 한 개의 뉴런만 발화될 수 있다.At this time, the amplitude of the pulse can be determined according to the size of the synaptic weight of the synapse that connects the post neuron and the free neuron. It can cause it to get into the post neuron. Typically, only one neuron can fire at a time.
도 8의 경우, 동기식 뉴런이기 때문에 클럭 신호에 맞춰 동작될 수 있고, 제어기는 클럭 신호에 맞춰서 포스트 뉴런을 제어할 수 있다.In the case of FIG. 8, since it is a synchronous neuron, it can be operated according to a clock signal, and the controller can control a post neuron according to the clock signal.
도 9를 참조하면, 본 발명의 실시예에 따른 뉴런의 회로는 하단의 제어 신호에 따라 적분(integration), 발화(fire) 및 리셋(reset) 기능을 수행할 수 있다.Referring to FIG. 9, a circuit of a neuron according to an embodiment of the present invention may perform integration, fire, and reset functions according to a lower control signal.
적분(Integrate) 시에는 SA_ENb 발화(Fire) 신호가 하이(high)가 되어서 뉴런에 회로적으로 뉴런 회로에 입력된 신호(전압 펄스)가 2단자 스핀 소자(300a 또는 300b)에 인가될 수 있다.During integration, the SA_ENb fire signal becomes high, so that a signal (voltage pulse) input to the neuron circuit as a circuit to the neuron may be applied to the two-
다음 클럭에서는 2단자 스핀 소자(300a 또는 300b)의 저항 값이 임계치에 도달하였는지 확인하는 단계로, Reset_b 신호가 하이(high)가 되고, 이때, 2단자 스핀 소자(300a 또는 300b)의 저항이 임계치에 도달하였다면 뉴런 회로의 출력단이 하이(high)가 될 수 있다.In the next clock, it is a step to check whether the resistance value of the 2-terminal spin element (300a or 300b) has reached the threshold.The Reset_b signal becomes high, and at this time, the resistance of the 2-terminal spin element (300a or 300b) is Is reached, the output of the neuron circuit can be high.
만약, 임계치에 도달하지 않았다면 다음 동작은 다시 적분(integrate)이고, 발화(Fire)가 발생하면 제어기는 발화(fire) 신호를 감지하여 다음 동작에 초기화 신호를 보낼 수 있다.If the threshold is not reached, the next operation is integral again, and if a fire occurs, the controller can detect a fire signal and send an initialization signal to the next operation.
리셋(Reset) 동작에서는 리셋(Reset) 신호가 하이(high)가 되고 2단자 스핀 소자(300a 또는 300b)에 적분(integrate) 단계와는 반대 방향의 극성의 전압을 인가하여 2단자 스핀 소자(300a 또는 300b)의 저항값을 초기화 시킬 수 있다.In the reset operation, a reset signal becomes high and a voltage of a polarity opposite to that of the integral step is applied to the two-
본 발명의 실시예에 따른 뉴로모픽 시스템에 포함되는 본 발명의 실시예에 따른 뉴런이 온전한 뉴런 동작을 하기 위해서는 추가적인 회로가 필요하다.An additional circuit is required for the neuron according to the embodiment of the present invention included in the neuromorphic system according to the embodiment of the present invention to perform a complete neuron operation.
구체적으로, 본 발명의 실시예에 따른 뉴런의 회로는 본 발명의 실시예에 따른 뉴런의 저항 값이 특정 이상이 되었을 때 출력 전압을 발생시키도록 설계되어야 하고, 발화(fire) 동작 이 후에는 다음 동작을 위해 저항 값을 초기화시키는 기능을 포함하여야 한다.Specifically, the circuit of the neuron according to the embodiment of the present invention should be designed to generate an output voltage when the resistance value of the neuron according to the embodiment of the present invention reaches a certain abnormality, and after the fire operation, the following For operation, it must include a function to initialize the resistance value.
2단자 스핀 소자(300a 또는 300b)는 적분(integrate)을 수행할 수 있기에, 뉴런의 온전한 동작을 위해서는 발화(fire) 및 리셋(reset) 기능이 추가로 필요하다.Since the two-
발화(Fire)를 수행하기 위해서는 2단자 스핀 소자(300a 또는 300b)의 저항값이 임계치에 도달하였는지 확인 할 수 있는 비교기가 필요하고, 리셋(Reset)을 수행하기 위해서는 발화(fire)를 감지하고 2단자 스핀 소자(300a 또는 300b)에 리셋(reset)을 시킬 수 있는 전압을 인가해 주는 회로가 필요하다.In order to perform fire, a comparator that can check whether the resistance value of the 2-
도 9는 뉴런 회로의 한 예를 나타낸 것으로 저항의 비교는 센스 앰프(sense amplifier)를 이용하여 구현할 수 있고, 리셋의 경우, 트랜지스터를 추가하여 구현할 수 있는데, 리셋이 필요하면 리셋 트랜지스터의 게이트 쪽으로 제어기가 신호를 인가할 수 있다. 9 shows an example of a neuron circuit. Comparison of resistance can be implemented using a sense amplifier, and in the case of reset, a transistor can be added. If reset is required, the controller toward the gate of the reset transistor Can apply the signal.
도 10a는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 적분 및 발화 특성을 도시한 그래프이다.10A is a graph showing integration and firing characteristics when a fixed pulse voltage of a neuron is repeatedly applied according to an embodiment of the present invention.
도 10a를 참조하면, 본 발명의 실시예에 따른 뉴런에 고정된 값의 펄스 전압(voltage pulse)이 반복하여 인가되면 점차적으로 본 발명의 실시예에 따른 뉴런의 저항이 저저항 상태에서 고저항 상태로 변하는 구간을 나타내게 되고, 점차 포화된 저항 값을 나타내는 것을 알 수 있다.Referring to FIG. 10A, when a fixed voltage pulse is repeatedly applied to a neuron according to an embodiment of the present invention, the resistance of the neuron according to the embodiment of the present invention gradually increases from a low resistance state to a high resistance state. It can be seen that it shows a section that changes to and shows a gradually saturated resistance value.
따라서, 저항이 점차 증가하고 있는 상태가 적분을 나타내고, 특정 임계 저항(Rth)에 도달한 상태에서 발화(Fire)를 나타내는 것을 알 수 있다.Accordingly, it can be seen that the state in which the resistance is gradually increasing indicates the integral, and the state in which the specific threshold resistance Rth is reached indicates the fire (Fire).
도 10b는 본 발명의 실시예에 따른 뉴런의 고정된 펄스 전압을 반복하여 인가하였을 때의 펄스 진폭(voltage amplitude)에 따른 적분 및 발화 특성을 도시한 그래프이다.10B is a graph showing integration and firing characteristics according to a pulse amplitude when a fixed pulse voltage of a neuron is repeatedly applied according to an embodiment of the present invention.
도 10b를 참조하면, 다양한 펄스 진폭에서 본 발명의 실시예에 따른 뉴런의 적분 및 발화가 뚜렷이 관찰되고, 특히, 펄스 진폭이 증가함에 따라 본 발명의 실시예에 따른 뉴런의 적분 및 발화가 보다 뚜렷이 나타나는 것을 알 수 있다.10B, integration and firing of neurons according to the embodiment of the present invention are clearly observed at various pulse amplitudes, and in particular, integration and firing of neurons according to the embodiment of the present invention are more clearly observed as the pulse amplitude increases. You can see that it appears.
도 11a는 본 발명의 실시예에 따른 뉴런의 반복 적분/발화 및 리셋 특성을 도시한 그래프이고, 도 11b는 본 발명의 실시예에 따른 뉴런의 펄스 진폭(voltage amplitude)에 따른 반복 적분/발화 및 리셋 특성을 도시한 그래프이다.11A is a graph showing repetitive integration/ignition and reset characteristics of neurons according to an embodiment of the present invention, and FIG. 11B is a repetitive integration/ignition and repetition according to voltage amplitude of neurons according to an embodiment of the present invention. It is a graph showing the reset characteristics.
도 11a 및 도 11b를 참조하면, 본 발명의 실시예에 따른 뉴런은 반복 적분/발화 및 리셋이 반복적으로 나타나는 것을 알 수 있고, 특히, 펄스 진폭이 증가함에 따라 본 발명의 실시예에 따른 뉴런의 적분/발화 및 리셋이 보다 뚜렷이 나타나는 것을 알 수 있다.11A and 11B, it can be seen that the neuron according to the embodiment of the present invention repeatedly integrates/fires and resets, and in particular, as the pulse amplitude increases, the neuron according to the embodiment of the present invention It can be seen that the integration/ignition and reset are more pronounced.
도 12은 본 발명의 실시예에 따른 뉴런의 랜덤 펄스를 도시한 그래프이고, 도 13은 도 12의 랜덤 펄스에 따른 본 발명의 실시예에 따른 뉴런의 적분 및 발화를 도시한 그래프이다.12 is a graph showing a random pulse of a neuron according to an embodiment of the present invention, and FIG. 13 is a graph showing integration and firing of a neuron according to an embodiment of the present invention according to the random pulse of FIG. 12.
도 13은 본 발명의 실시예에 따른 뉴런에 도 12와 같은 랜덤 펄스를 인가하였다.13 is a random pulse as shown in FIG. 12 applied to a neuron according to an embodiment of the present invention.
도 13을 참조하면, 본 발명의 실시예에 따른 뉴런에 랜덤 펄스를 인가하여도 적분 및 발화가 뚜렷이 나타나는 것을 알 수 있다.Referring to FIG. 13, it can be seen that even when a random pulse is applied to a neuron according to an embodiment of the present invention, integration and firing are clearly displayed.
도 14는 단일층의 스파이킹 신경 네트워크(spiking neural network, SNN) 모식도를 도시한 이미지이다.14 is an image showing a schematic diagram of a single-layer spiking neural network (SNN).
도 14를 참조하면, 본 발명의 실시예에 따른 뉴로모픽 시스템을 784개의 입력 뉴런과 300개의 출력 뉴런으로 구성된 단일 층의 스파이킹 신경 네트워크(spiking neural network, SNN)로 시뮬레이션 하였다.Referring to FIG. 14, a neuromorphic system according to an embodiment of the present invention was simulated as a single-layer spiking neural network (SNN) composed of 784 input neurons and 300 output neurons.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용한 인식률 테스트는 MNIST 이미지 세트(MNIST image set)를 사용하였고, 학습은 STDP(spike timing dependent plasticity) 학습 규칙을 적용하였다. 또한, 이 때의 시냅스의 특성은 이상적이라고 가정하였다.The recognition rate test using the simulated neuromorphic system according to an embodiment of the present invention used an MNIST image set, and a spike timing dependent plasticity (STDP) learning rule was applied for learning. In addition, it was assumed that the characteristic of synapse at this time was ideal.
도 15은 학습 종료 후의 시냅스의 웨이트(weight)를 도시한 이미지이다.15 is an image showing the weight of a synapse after completion of learning.
도 15은 도 14에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.15 is a simulated neuromorphic system according to an embodiment of the present invention according to FIG. 14.
도 15을 참조하면, 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템은 학습 후 시냅스의 웨이트(weight)는 도 12에서와 같이 정확한 결과를 나타내는 것을 알 수 있다,Referring to FIG. 15, it can be seen that in the simulated neuromorphic system according to the embodiment of the present invention, the weight of the synapse after learning represents an accurate result as in FIG. 12.
도 16은 학습 횟수에 따른 이미지 인식 정확도를 도시한 것이다.16 shows image recognition accuracy according to the number of times of learning.
도 16은 도 14에 따른 시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템을 이용하였다.16 is a simulated neuromorphic system according to an embodiment of the present invention according to FIG. 14.
시뮬레이션된 본 발명의 실시예에 따른 뉴로모픽 시스템의 학습 진행에 따른 인식률은 점차 증가하여 최대 79%의 인식률을 나타내는 것을 알 수 있다.It can be seen that the recognition rate according to the learning progress of the simulated neuromorphic system according to the embodiment of the present invention gradually increases, indicating a maximum recognition rate of 79%.
도 17a는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 예시를 도시한 개략도이고, 도 17b는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장(magnetic field)에 따른 자기 모멘트(magnetic moment) 및 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 자기 모멘트를 도시한 그래프이며, 도 17c는 작은 자기장 범위(-500~+500Oe)에서의 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 자기장에 따른 저항(resistance)를 도시한 그래프이고, 도 17d는 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자의 전압(voltage)에 따른 저항을 도시한 그래프이다.17A is a schematic diagram showing an example of a two-terminal spin element included in a neuron according to an embodiment of the present invention, and FIG. 17B is a magnetic field of a two-terminal spin element included in a neuron according to an embodiment of the present invention. A graph showing the magnetic moment according to the magnetic field of the two-terminal spin element included in the neuron according to the embodiment of the present invention in the magnetic moment and a small magnetic field range (-500 to +500Oe) according to the present invention, FIG. 17C Is a graph showing resistance according to a magnetic field of a two-terminal spin element included in a neuron according to an embodiment of the present invention in a small magnetic field range (-500 to +500Oe), and FIG. 17D is an embodiment of the present invention. Is a graph showing resistance according to voltage of a two-terminal spin element included in a neuron according to FIG.
본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 예를 들면 도 17a에서 같이 제조될 수 있다.A two-terminal spin device included in a neuron according to an embodiment of the present invention may be manufactured, for example, as shown in FIG. 17A.
도 17b내지 도 17d를 참조하면, 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 각 자성층의 스핀 방향이 외부 자기장에 의해 VSM(Vibration sample magnetometer)을 나타내는 것을 알 수 있다.17B to 17D, it can be seen that in the two-terminal spin element included in the neuron according to the embodiment of the present invention, the spin direction of each magnetic layer represents a vibration sample magnetometer (VSM) by an external magnetic field.
특히, 본 발명의 실시예에 따른 뉴런에 포함되는 2단자 스핀 소자는 작은 자기장 범위(-500~+500Oe)에서 자유층의(CoFeB Free)의 스핀 방향을 확인할 수 있다.In particular, in the two-terminal spin device included in the neuron according to the exemplary embodiment of the present invention, the spin direction of the free layer (CoFeB Free) can be confirmed in a small magnetic field range (-500 to +500Oe).
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are only presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those of ordinary skill in the art that other modified examples based on the technical idea of the present invention may be implemented.
100a: 신경망 100b: LIF 그래프
110, 520: 시냅스 120, 200: 뉴런
210, 531: 적분 220, 532: 발화
300a, 300b: 2단자 스핀 소자 310: 하부 전극
320: 시드층 330: 고정층
340: 피고정층 350: 터널 배리어층
360: 자유층 370: 상부 전극
400: 크로스바 어레이 구조 500: 뉴로모픽 시스템
510: 프리 뉴런 530: 포스트 뉴런
610, 630, 640, 710, 730, 740: 층간 절연막
620, 720: 배선, 제1 전극 650, 750: 컨택
660: 멤리스터 661: 절연층
662, 767: 제2 전극 760: 선택소자
761, 765: 스위치층 762, 764, 766: 확산 억제층
763: 금속이 도핑된 스위치층100a:
110, 520:
210, 531: integral 220, 532: ignition
300a, 300b: 2-terminal spin element 310: lower electrode
320: seed layer 330: fixed layer
340: fixed layer 350: tunnel barrier layer
360: free layer 370: upper electrode
400: crossbar array structure 500: neuromorphic system
510: free neuron 530: post neuron
610, 630, 640, 710, 730, 740: interlayer insulating film
620, 720: wiring,
660: memristor 661: insulating layer
662, 767: second electrode 760: selection element
761, 765:
763: metal doped switch layer
Claims (13)
상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴런.
Including a two-terminal spin element that performs integration and fire without performing leakage,
The neuron, characterized in that the two-terminal spin element is formed to have a negative differential resistance (NDR) region in which a current decreases as a voltage increases.
상기 적분은 적어도 하나 이상의 시냅스를 통해 입력된 전기적 신호(input spikes)가 전위(potential)의 형태로 축적되는 것을 특징으로 하는 뉴런.
The method of claim 1,
The integration is a neuron, characterized in that electrical signals input through at least one synapse are accumulated in the form of a potential.
상기 2단자 스핀 소자에 전압이 인가되면 상기 2단자 스핀 소자는 저저항 상태에서 고저항 상태로 점진적으로 증가하여 상기 적분을 수행하는 것을 포함하는 것을 특징으로 하는 뉴런.
The method of claim 2,
And when a voltage is applied to the two-terminal spin element, the two-terminal spin element gradually increases from a low resistance state to a high resistance state to perform the integration.
상기 전압은 펄스 형태인 것을 특징으로 하는 뉴런.
The method of claim 3,
Neuron, characterized in that the voltage is in the form of a pulse.
상기 발화는 상기 축적된 전위(potential)가 임계치에 도달하여 인접한 뉴런으로 전기적 신호를 출력(output spikes)하는 것을 특징으로 하는 뉴런.
The method of claim 2,
The firing neuron, characterized in that the accumulated potential reaches a threshold and outputs electrical signals to adjacent neurons (output spikes).
상기 2단자 스핀 소자는 상기 적분을 수행하여 저항이 임계 저항(Rth)에 도달하면 상기 발화를 수행하는 것을 특징으로 하는 뉴런.
The method of claim 5,
The two-terminal spin element performs the integration to perform the firing when a resistance reaches a critical resistance (Rth).
상기 2단자 스핀 소자는, 하부 전극, 시드층, 고정층, 피고정층, 터널 배리어층, 자유층 및 상부 전극
을 포함하는 것을 특징으로 하는 뉴런.
The method of claim 1,
The two-terminal spin element includes a lower electrode, a seed layer, a fixed layer, a fixed layer, a tunnel barrier layer, a free layer, and an upper electrode.
Neurons comprising a.
상기 적어도 하나 이상의 프리 뉴런과 전기적으로 연결되는 적어도 하나 이상의 시냅스(Synapse);
상기 적어도 하나 이상의 시냅스와 전기적으로 연결되고, 2단자 스핀 소자를 포함하는 적어도 하나 이상의 포스트 뉴런(Post-neuron)
을 포함하고,
상기 적어도 하나 이상의 포스트 뉴런은 누설(leaky)을 수행하지 않고, 적분(Integration) 및 발화(fire)를 수행하는 것을 특징으로 하는 뉴로모픽 시스템.
At least one or more pre-neurons;
At least one or more synapses electrically connected to the at least one or more free neurons;
At least one post-neuron electrically connected to the at least one or more synapses and including a two-terminal spin element
Including,
The at least one post neuron does not leak, and performs integration and fire.
상기 2단자 스핀 소자는 전압이 증가함에 따라 전류가 감소되는 음의 미분 저항(NDR, negative differential resistance) 영역을 갖도록 형성되는 것을 특징으로 하는 뉴로모픽 시스템.
The method of claim 8,
The two-terminal spin element is a neuromorphic system, characterized in that it is formed to have a negative differential resistance (NDR) region in which a current decreases as a voltage increases.
상기 적어도 하나 이상의 시냅스는 크로스바 어레이(cross-bar array) 구조를 갖는 것을 특징으로 하는 뉴로모픽 시스템.
The method of claim 8,
The neuromorphic system, characterized in that the at least one synapse has a cross-bar array structure.
상기 적어도 하나 이상의 시냅스(Synapse)는 멤리스터(memristor) 및 선택소자를 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
The method of claim 8,
The at least one synapse (Synapse) neuromorphic system, characterized in that it comprises a memristor (memristor) and a selection element.
상기 뉴로모픽 시스템은 제어기(controller)를 더 포함하는 것을 특징으로 하는 뉴로모픽 시스템.
The method of claim 8,
The neuromorphic system further comprises a controller.
상기 제어기(controller)는 상기 적어도 하나 이상의 포스트 뉴런을 리셋(reset)시키는 것을 특징으로 하는 뉴로모픽 시스템.The method of claim 12,
The neuromorphic system, characterized in that the controller resets the at least one post neuron.
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