KR102250264B1 - 표시 패널 및 그의 제조 방법 - Google Patents

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Abstract

표시 특성을 개선할 수 있는 표시 패널이 개시된다. 표시 패널은 스위칭 소자 어레이를 포함하는 제1 기판, 상기 제1 기판과 이격되는 제2 기판 및 상기 제1 기판과 제2 기판 사이의 셀 갭을 유지하는 컬럼 스페이서를 포함하며, 상기 제1 기판은, 베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 화소 전극 및 상기 컬럼 스페이서에 인접하는 더미 패턴을포함 한다. 이에 따라, 상기 표시 패널의 단차를 방지함으로써, 제1 기판과 제2 기판 간의 미스 얼라인(misalign)에 의한 셀 갭 변동을 방지할 수 있다.

Description

표시 패널 및 그의 제조 방법 {DISPLAY PANEL AND A METHOD OF THE SAME}
본 발명은 표시 패널 및 그의 제조 방법에 관한 것으로, 보다 상세하게는, 표시 패널의 셀 갭을 유지하기 위한 표시 패널 및 그의 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(liquid crystal display; LCD)에서는 어레이 기판 및 대향 기판의 사이에 배치되는 액정들의 배향에 따라 상기 어레이 기판 및 대향 기판을 투과하는 광량이 조절됨으로써, 원하는 영상이 표시된다. 상기 어레이 기판에는 액정들의 배향을 제어하기 위한 신호 전극들이 배치된다.
기존 표시장치에서, 상기 대향 기판에는 화소 경계에 대응하는 차광 패턴과, 화소 내부에 대응하는 컬러 필터 패턴이 배치되며, 액정 셀 갭 유지를 위한 컬럼 스페이서(column spacer)가 더 배치된다.
한편, 상기 어레이 기판 및 대향 기판을 얼라인(align)할 때에 오차가 발생하는 미스 얼라인(misalign)을 방지하기 위하여, 다른 높이의 컬럼 스페이서(column spacer) 또는 다른 두께의 컬러 필터를 배치하여 사용하게 된다.
그러나, 상기 컬럼 스페이서의 높이 또는 두께의 차이로 인하여 상기 어레이 기판 및 대향 기판을 조립(assemble)할 경우에 상기 컬럼 스페이서로 인해 단차 변동이 발생하고 그에 따라 중력 갭이 발생한다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 표시 패널의 셀 갭을 유지하기 위한 표시 패널을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 스위칭 소자 어레이를 포함하는 제1 기판, 상기 제1 기판과 이격되는 제2 기판 및 상기 제1 기판과 제2 기판 사이의 셀 갭을 유지하는 컬럼 스페이서를 포함하며, 상기 제1 기판은 베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자, 상기 스위칭 소자와 전기적으로 연결된 화소 전극 및 상기 컬럼 스페이서에 인접하는 더미 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 소스 전극과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 소스 전극과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴 및 상기 소스 전극의 간격은 상기 컬럼 스페이서 표면의 지름 보다 더 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 전기적으로 플로팅 상태에 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 게이트 전극과 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 소스 전극을 부분적으로 주변을 부분적으로 둘러싸는 호의 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 컬럼 스페이서는 상기 게이트 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 사각 형상을 갖는 제1 서브 더미 패턴 및 상기 제1 서브 더미 패턴의 주변을 둘러싸는 형상을 갖는 제2 서브 더미 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 더미 패턴 및 상기 제2 서브 더미 패턴의 간격은 상기 컬럼 스페이서 표면의 지름보다 더 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 데이터 라인과 이격되고 상기 데이터 라인과 동일한 층에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은, 상기 데이터 라인과 동일한 층에 형성되는 제1 더미 패턴 및 상기 게이트 라인과 동일한 층에 형성되는 제2 더미 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 패널은 상기 제1 더미 패턴 및 상기 제2 더미 패턴 사이에 액티브 층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하며, 상기 데이터 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하며, 상기 게이트 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 사이에 배치될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 제조방법은, 베이스 기판 위에, 게이트 전극 및 게이트 라인을 포함하는 게이트 금속 패턴을 형성한다. 상기 게이트 전극과 중첩하는 액티브 패턴을 형성한다. 상기 게이트 라인과 교차하는 데이터 라인, 상기 액티브 패턴과 접촉하는 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극과과 이격되는 상기 더미 패턴을 포함하는 소스 금속 패턴을 형성한다. 상기 소스 전극과 전기적으로 연결되는 화소 전극을 형성한다. 따라서, 제1 기판이 형성된다. 상기 제1 기판 상의 상기 더미 패턴에 인접하는 영역에 상기 제1 기판과 제2 기판과의 셀 갭을 유지하기 위한 컬럼 스페이서를 제공한다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하고, 상기 데이터 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 소스 전극에 인접하며, 상기 소스 전극을 부분적으로 둘러싸는 호의 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴은 상기 게이트 라인과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 더미 패턴과 상기 소스 전극의 간격은 상기 컬럼 스페이서 표면의 지름 보다 더 작을 수 있다.
본 발명의 실시예들에 따른 표시 패널 및 이의 제조방법에 따르면, 컬럼 스페이서와 인접하게 더미 패턴이 형성되어 상기 컬럼 스페이서에 의한 표시 패널의 단차를 방지함으로써, 제1 기판과 제2 기판 간의 미스 얼라인(misalign)에 의한 셀 갭 변동을 방지할 수 있다. 따라서, 셀 갭 변동에 의한 표시 불균형을 제거하여 표시 특성을 개선할 수 있다.
또한, 소스 전극, 게이트 전극 또는 데이터 라인과 동시에 형성되는 더미 패턴에 의해 더미 패턴의 추가적인 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 표시 패널을 도시한 평면도이다.
도 2는 도 1의 표시 패널을 I-I'라인을 따라 절단한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 표시 패널을 도시한 평면도이다.
도 4는 도 3의 표시 패널을 II-II'라인을 따라 절단한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 표시 패널을 도시한 평면도이다.
도 6은 도 5의 표시 패널을 III-III'라인을 따라 절단한 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 표시 패널을 도시한 평면도이다.
도 8은 도 7의 표시 패널을 IV-IV'라인을 따라 절단한 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 표시 패널을 도시한 평면도이다.
도 10은 도 9의 표시 패널을 V-V'라인을 따라 절단한 단면도이다.
도 11 내지 도 19는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 도시한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 표시 패널을 도시한 평면도이다. 도 2는 도 1의 표시 패널을 I-I'라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널(1000)은 제1 기판(200), 상기 제1 기판(200)과 이격되는 제2 기판(400), 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 개재된 액정층(LC) 및 상기 제1 기판(200)과 상기 제2 기판(400) 사이의 셀 갭을 유지하는 컬럼 스페이서(CS1, CS2)를 포함한다.
상기 제1 기판(200)은 제1 베이스 기판(210), 게이트 라인(GL1, GL2), 데이터 라인(DL1, DL2), 게이트 전극(GE), 상기 게이트 라인(GL1, GL2) 및 상기 데이터 라인(DL1, DL2)과 전기적으로 연결되며, 소스 전극(SE1, SE2) 및 드레인 전극(DE1, DE2)을 포함하는 박막 트랜지스터(TFT1, TFT2), 화소 전극(PE) 및 더미 패턴(DP1, DP2)을 포함한다.
본 실시예에서, 상기 박막 트랜지스터(TFT1, TFT2)는 바텀-게이트 구조를 갖는 것으로 도시되었으나, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 어레이 기판에 포함되는 박막 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어, 다른 실시예들에서, 상기 박막 트랜지스터는 탑-게이트 구조 또는 이중 게이트 구조 등과 같이 다르게 형성될 수 있다.
상기 제1 베이스 기판(210)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제1 베이스 기판(210)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸렌(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 게이트 라인(GL1, GL2)은 상기 제1 베이스 기판(210) 위에 배치되며, 상기 제1 베이스 기판(210) 위에 제1 방향(D1)을 따라 연장된다. 또한 상기 게이트 라인(GL1, GL2)은 게이트 구동부(미도시)로부터 게이트 온/오프 전압을 인가 받는다. 예를 들어, 상기 게이트 라인(GL1, GL2)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
상기 박막 트랜지스터(TFT1)는 게이트 전극(GE1), 게이트 절연층(220), 액티브층(AL1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
게이트 전극(GE1)은 상기 게이트 라인(GL1)으로부터 상기 제1 방향(D1)과 실질적으로 수직하는 제2 방향(D2)을 따라 돌출되며, 상기 게이트 전극(GE1)은 상기 게이트 라인(GL1)과 일체로 형성될 수 있다.
상기 박막 트랜지스터(TFT2)는 게이트 전극(GE2), 게이트 절연층(220), 액티브층(AL2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다.
게이트 전극(GE2)은 상기 게이트 라인(GL1)으로부터 상기 제1 방향(D1)과 실질적으로 수직하는 제2 방향(D2)을 따라 돌출되며, 상기 게이트 전극(GE2)은 상기 게이트 라인(GL1)과 일체로 형성될 수 있다.
게이트 절연층(220)은 상기 게이트 라인(GL1) 및 게이트 전극(GE1, GE2)을 커버하며 상기 제1 베이스 기판(210) 위에 배치된다. 상기 게이트 절연층(220)은 투명한 절연 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
액티브층(AL1)은 상기 게이트 절연층(220) 위에 배치되며, 상기 게이트 전극(GE1)에 중첩한다. 예를 들어, 상기 액티브층(AL1)은 아몰퍼스 실리콘과 같은 반도체로 이루어지며, 상기 게이트 전극(GE1)에 대응하는 게이트 절연막(220) 위에 형성된다. 예를 들어, 상기 액티브층(AL1)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 액티브층(AL1)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
본 실시예에서, 상기 박막 트랜지스터(TFT1, TFT2)의 주변에 더미 액티브층(DAL1, DAL2)이 배치된다. 상기 더미 액티브층(DAL1, DAL2)은 상기 게이트 절연층(220) 위에 배치되며 상기 게이트 전극(GE1)과 중첩한다. 상기 더미 액티브층(DAL1)은 상기 액티브층(AL1)과 동일한 층에 형성된다. 상기 더미 액티브층(DAL2)은 상기 액티브층(AL2)과 동일한 층에 형성된다. 또한, 상기 더미 액티브층(DAL1)은 상기 더미 패턴(DP1)의 일면과 접촉하며 상기 더미 패턴(DP1)의 면적보다 큰 면적을 갖는다.
예를 들어, 상기 더미 액티브층(DAL1)은 아몰퍼스 실리콘과 같은 반도체로 이루어지며, 상기 게이트 전극(GE1)에 대응하는 게이트 절연막(220) 위에 형성된다. 예를 들어, 상기 더미 액티브층(DAL1)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 더미 액티브층(DAL1)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
상기 데이터 라인(DL1, DL2)은 상기 게이트 절연층(220) 위에 배치되며, 상기 제2 방향(D2)을 따라 연장된다. 상기 데이터 라인(DL1, DL2)은 상기 게이트 라인(GL1, GL2)과 교차되며, 상기 데이터 라인(DL1, DL2)과 상기 게이트 라인(GL1, GL2)에 의해 화소 영역이 정의된다. 상기 데이터 라인(DL1, DL2)은 데이터 구동부(미도시)로부터 소정의 데이터 전압을 인가 받는다. 상기 데이터 라인(DL1, DL2)은 상기 게이트 라인(GL1, GL2)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 데이터 라인(DL1, DL2)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
제1 소스 전극(SE1)은 상기 액티브층(AL1)의 일 단부에 중첩하도록 상기 액티브층(AL1) 위에 배치된다. 상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL1)으로부터 상기 제1 방향(D1)을 따라 돌출되어, 상기 데이터 라인(DL1)과 일체로 형성될 수 있다. 예를 들어, 상기 제1 소스 전극(SE1)은 U-자 형상을 갖는다.
제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 동일한 층에 형성되며, 상기 제1 소스 전극(SE1)과 이격된다. 상기 제1 드레인 전극(DE1)은 U-자 형상을 갖는 제1 소스 전극(SE1)의 중간에 배치된다. 따라서, 제1 드레인 전극(DE1)은 액티브층(AL1)과 일부 중첩되며, 상기 데이터 라인(DL1)을 따라 연장된다.
상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
더미 패턴(DP1, DP2)은 상기 박막 트랜지스터(TFT1, TFT2)의 주변 및 상기컬럼 스페이서(CS1)와 인접하게 배치된다. 또한, 더미 패턴(DP1)은 상기 게이트 전극(GE1)과 중첩한다. 상기 더미 패턴(DP1, DP2)은 상기 소스 전극(SE1, SE2) 및 상기 드레인 전극(DE1, DE2)과 동일한 층에 배치된다. 예를 들어, 상기 더미 패턴(DP1, DP2)은 각 소스 전극들(SE1, SE2)의 주변을 부분적으로 둘러싸는 호의 형상을 가질 수 있다.
상기 더미 패턴(DP1, DP2)은 상기 소스 전극(SE1, SE2) 및 상기 드레인 전극(DE1, DE2)과 실질적으로 동일한 재질을 포함할 수 있다. 상기 더미 패턴(DP1, DP2)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
또한, 상기 더미 패턴(DP1, DP2)은 전기적으로 플로팅 상태에 있을 수 있다.
상기 패시베이션층(230)은 상기 소스 전극(SE1), 드레인 전극(DE1), 더미 패턴(DP1, DP2) 위에 배치되며, 상기 소스 전극(SE1, SE2), 드레인 전극(DE1, DE2), 더미 패턴(DP1, DP2)을 커버한다. 상기 패시베이션층(230)은 상기 게이트 절연층(220)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(230)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
화소 전극(PE)은 상기 박막 트랜지스터(TFT1, TFT2)와 전기적으로 연결된다.
본 실시예에서, 화소 전극(PE)은 전기적으로 서로 분리된 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)을 포함한다. 상기 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)에는 도메인 분할패턴(DDP)이 형성된다. 상기 도메인 분할패턴(DDP)은 제1 서브 전극(SPE1) 및 제2 서브 전극(SPE2)의 일부가 V 자 형상으로 제거된 개구패턴이다. 다른 실시예에서, 도메인 분할패턴(DDP)은 돌기패턴일 수 있다.
제1 서브 전극(SPE1)은 제1 콘택홀(CH1)을 통해 제1 드레인 전극(DE1)과 전기적으로 연결되고, 제2 서브 전극(SPE2)은 제2 콘택홀(CH2)을 통해 제2 드레인 전극(DE2)과 전기적으로 연결된다.
상기 제2 기판(400)은 제1 베이스 기판(210)과 대향하는 제2 베이스 기판(410), 차광 패턴(BM), 컬러 필터(CF), 오버 코팅막(420) 및 공통 전극(CE)을 포함한다.
상기 제2 베이스 기판(410)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제2 베이스 기판(410)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸렌(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
차광 패턴(BM)은 상기 제1 베이스 기판(210)과 대향하는 상기 제2 베이스 기판(410)의 일면에 형성된다. 차광 패턴(BM)은 단위 화소영역들 간의 경계영역, 박막트랜지스터(TFT1, TFT2), 게이트 라인(GL1, GL2), 데이터 라인(DL1, DL2)을 커버한다. 차광 패턴(BM)은 단위 화소영역에 대응하는 형상을 갖는 개구부를 정의한다.
컬러 필터(CF)는 상기 제2 베이스 기판(410) 위에 형성되며, 차광 패턴(BM)과 일부 중첩된다. 상기 컬러 필터(CF)는 소정의 색을 갖는 유기 물질을 포함할 수 있다. 예를 들어, 적색(R), 녹색(G) 또는 청색(B)의 포토레지스트(photoresist) 물질을 포함할 수 있다.
오버코팅막(420)은 컬러 필터(CF) 및 차광 패턴(BM)을 커버하여 보호하며, 제2 기판(400)의 표면을 평탄화시킨다. 오버코팅막(420)은 투명한 유기물로 이루어지는 것이 바람직하다.
상기 공통 전극(CE)은 상기 화소 영역에 대응하며, 상기 컬러 필터(CF)에 중첩하도록 상기 오버 코팅막 (420) 위에 배치된다. 상기 공통 전극(CE)은 소정의 공통 전압을 인가받을 수 있다. 또한, 공통 전극(CE)에는 단위 화소영역에 대응하여 개구패턴이 형성될 수 있다.
상기 공통 전극(CE)은 상기 화소 전극(PE)과 동일한 재질로 형성될 수 있다. 예를 들어, 상기 공통 전극(CE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 컬럼 스페이서(CS1)는 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 배치된다. 상기 컬럼 스페이서(CS1)는 상기 박막 트랜지스터(TFT1)에 대응하는 영역에 배치된다. 상기 컬럼 스페이서(CS1)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS1)는 투명한 재질을 포함할 수 있다.
상기 더미 패턴(DP1, DP2)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS1)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 더미 패턴(DP1) 및 상기 제1 소스 전극(SE1)의 간격(g1)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS1) 표면의 지름(d1) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS1) 표면의 지름(d1)이 10㎛인 경우, 상기 더미 패턴(DP1) 및 상기 소스 전극(SE1)의 간격(g1)은 10㎛이하이므로 상기 컬럼 스페이서(CS1)가 상기 더미 패턴(DP1) 및 상기 제1 소스 전극(SE1)의 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 표시 패널을 도시한 평면도이다. 도 4는 도 3의 표시 패널을 II-II'라인을 따라 절단한 단면도이다.
도 3 및 도 4에 도시된 표시 패널(2000)은 컬럼 스페이서(CS3), 더미 패턴(DP3) 및 더미 액티브층(DAL3)을 제외하고는 도 1에 도시된 표시 패널(1000)과 동일하므로 상세한 설명은 생략 한다.
도 3 및 도 4를 참조하면, 표시 패널(2000)은 제1 기판(200), 상기 제1 기판(200)과 이격되는 제2 기판(400), 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 개재된 액정층(LC) 및 상기 제1 기판(200)과 상기 제2 기판(400) 사이의 셀 갭을 유지하는 상기 컬럼 스페이서(CS3)를 포함한다.
본 실시예에서, 상기 게이트 라인(GL1)과 중첩하도록 상기 게이트 절연층(220) 위에 더미 액티브층(DAL3)이 배치된다. 세 개의 상기 더미 액티브층(DAL3)은 각각 이격되어 상기 게이트 절연층(220) 위에 배치되며, 상기 액티브층(AL1)과 동일한 층에 형성된다. 또한, 상기 더미 액티브층(DAL3)은 더미 패턴(DP3)의 일면과 접촉하며 상기 더미 패턴(DP3)의 면적보다 큰 면적을 갖는다.
예를 들어, 상기 더미 액티브층(DAL3)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 더미 액티브층(DAL3)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 더미 액티브층(DAL3)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
상기 더미 패턴(DP3)은 상기 소스 전극(SE1)과 다른 하나의 소스 전극(SE2) 사이에 배치된다. 상기 더미 패턴(DP3)은 상기 게이트 라인(GL1)과 중첩한다. 상기 더미 패턴(DP3)은 상기 소스 전극(SE1, SE2) 및 상기 드레인 전극(DE1, DE2)과 동일한 층에 배치된다.
상기 더미 패턴(DP3)은 제1 서브 더미 패턴(SDP1) 및 제2 서브 더미 패턴(SDP2)을 포함한다. 상기 제1 서브 더미 패턴(SDP1)은 사각 형상을 가지며, 상기 제2 서브 더미 패턴(SDP2)은 상기 제1 서브 더미 패턴(SDP1)의 주변을 둘러싸는 액자 형상을 갖는다.
상기 더미 패턴(DP3)은 상기 소스 전극(SE1, SE2) 및 상기 드레인 전극(DE1, DE2)과 실질적으로 동일한 재질을 포함할 수 있다. 상기 더미 패턴(DP3)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
또한, 상기 더미 패턴(DP3)은 전기적으로 플로팅 상태에 있을 수 있다.
상기 패시베이션층(230)은 상기 소스 전극(SE1, SE2), 드레인 전극(DE1, DE2), 더미 패턴(DP3) 위에 배치되며, 상기 소스 전극(SE1, SE2), 드레인 전극(DE1, DE2), 더미 패턴(DP3)을 커버한다. 상기 패시베이션층(230)은 상기 게이트 절연층(220)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(230)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 컬럼 스페이서(CS3)는 상기 게이트 라인(GL)과 중첩하도록 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 배치된다. 상기 컬럼 스페이서(CS3)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS3)는 투명한 재질을 포함할 수 있다.
상기 더미 패턴(DP3)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS3)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 제1 서브 더미 패턴(SDP1) 및 상기 제2 서브 더미 패턴(SDP2)의 간격(g3)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS3) 표면의 지름(d3) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS3) 표면의 지름(d3)이 10㎛인 경우, 상기 제1 서브 더미 패턴(SDP1) 및 상기 제2 서브 더미 패턴(SDP2)의 간격(g3)은 10㎛이하이므로 상기 컬럼 스페이서(CS3)가 상기 제1 서브 더미 패턴(SDP1) 및 상기 제2 서브 더미 패턴(SDP2) 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 표시 패널을 도시한 평면도이다. 도 6은 도 5의 표시 패널을 III-III'라인을 따라 절단한 단면도이다.
도 5 및 도 6에 도시된 표시 패널(3000)은 컬럼 스페이서(CS4, CS5) 및 더미 패턴(DP4, DP5)을 제외하고는 도 1에 도시된 표시 패널(1000)과 동일하므로 상세한 설명은 생략 한다.
도 5 및 도 6을 참조하면, 표시 패널(3000)은 제1 기판(200), 상기 제1 기판(200)과 이격되는 제2 기판(400), 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 개재된 액정층(LC) 및 상기 제1 기판(200)과 상기 제2 기판(400) 사이의 셀 갭을 유지하는 상기 컬럼 스페이서(CS4, CS5)를 포함한다.
상기 더미 패턴(DP4)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS4)와 인접하게 배치된다. 상기 더미 패턴(DP5)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS5)와 인접하게 배치된다. 상기 더미 패턴(DP4, DP5)은 상기 제1 베이스 기판(210) 위에 형성된다. 또한, 상기 더미 패턴(DP4, DP5)은 상기 게이트 라인(GL1)과 이격되며, 상기 게이트 라인(GL1)과 동일한 층에 배치된다.
상기 더미 패턴(DP4, DP5)은 상기 제1 방향(D1)으로 배치되며 직사각형 형상을 갖는다. 상기 게이트 라인(GL1)은 두 개의 상기 더미 패턴(DP4) 및 두 개의 상기 더미 패턴(DP5)들의 사이로 배치된다.
상기 더미 패턴(DP4, DP5)은 상기 게이트 라인(GL1, GL2)과 실질적으로 동일한 재질을 포함할 수 있다. 예를들어, 상기 더미 패턴(DP4, DP5)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
또한, 상기 더미 패턴(DP4, DP5)은 전기적으로 플로팅 상태에 있을 수 있다.
게이트 절연층(220)은 상기 게이트 라인(GL1) 및 상기 더미 패턴(DP4, DP5)을 커버하며 상기 제1 베이스 기판(210) 위에 배치된다. 상기 게이트 절연층(220)은 투명한 절연 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
액티브층(AL2)은 상기 게이트 절연층(220) 위에 배치되며, 상기 게이트 전극(GE2)에 중첩한다. 예를 들어, 상기 액티브층(AL2)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 액티브층(AL2)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 액티브층(AL2)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
상기 패시베이션층(230)은 상기 데이터 라인(DL2) 위에 배치되며, 상기 소스 전극(SE2), 드레인 전극(DE2) 및 상기 데이터 라인(DL2)을 커버한다. 상기 패시베이션층(230)은 상기 게이트 절연층(220)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(230)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 컬럼 스페이서(CS4, CS5)는 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 상기 게이트 라인(GL1)과 중첩하도록 배치된다. 상기 컬럼 스페이서(CS4)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS5)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS4, CS5)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS4, CS5)는 투명한 재질을 포함할 수 있다.
상기 더미 패턴(DP4, DP5)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS4, CS5)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 게이트 라인(GL1) 및 상기 더미 패턴(DP5)의 간격 (g5)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS5) 표면의 지름(d5) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS5) 표면의 지름(d5)이 10㎛인 경우, 상기 게이트 라인(GL1) 및 상기 더미 패턴(DP5)의 간격(g5)은 10㎛이하이므로 상기 컬럼 스페이서(CS5)가 상기 게이트 라인(GL1) 및 상기 더미 패턴(DP5)의 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다.
도 7은 본 발명의 제4 실시예에 따른 표시 패널을 도시한 평면도이다. 도 8은 도 7의 표시 패널을 IV-IV'라인을 따라 절단한 단면도이다.
도 7 및 도 8에 도시된 표시 패널(4000)은 컬럼 스페이서(CS6, CS7), 더미 패턴(DP6, DP7) 및 더미 액티브층(DAL6, DAL7)을 제외하고는 도 1에 도시된 표시 패널(1000)과 동일하므로 상세한 설명은 생략 한다.
도 7 및 도 8을 참조하면, 표시 패널(4000)은 제1 기판(200), 상기 제1 기판(200)과 이격되는 제2 기판(400), 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 개재된 액정층(LC) 및 상기 제1 기판(200)과 상기 제2 기판(400) 사이의 셀 갭을 유지하는 상기 컬럼 스페이서(CS6, CS7)를 포함한다.
게이트 절연층(220)은 상기 게이트 라인(GL1)을 커버하며 상기 제1 베이스 기판(210) 위에 배치된다. 상기 게이트 절연층(220)은 투명한 절연 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
액티브층(AL2)은 상기 게이트 절연층(220) 위에 배치되며, 상기 게이트 전극(GE2)에 중첩한다. 예를 들어, 상기 액티브층(AL2)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 액티브층(AL2)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 액티브층(AL2)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
본 실시예에서, 상기 게이트 라인(GL1)과 중첩하도록 더미 액티브층(DAL6, DAL7)이 배치된다. 두 개의 상기 더미 액티브층(DAL6)은 각각 이격되어 상기 게이트 절연층(220) 위에 배치되며 상기 액티브층(AL1)과 동일한 층에 형성된다. 두 개의 상기 더미 액티브층(DAL7)은 각각 이격되어 상기 게이트 절연층(220) 위에 배치되며 상기 액티브층(AL2)과 동일한 층에 형성된다. 또한, 상기 더미 액티브층(DAL7)은 상기 게이트 절연막(220) 및 상기 더미 패턴(DP7)의 사이에 형성되고 상기 더미 패턴(DP7)의 일면을 접촉하며 상기 더미 패턴(DP7)의 면적보다 큰 면적을 갖는다.
예를 들어, 상기 더미 액티브층(DAL6, DAL7)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 더미 액티브층(DAL6, DAL7)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 더미 액티브층(DAL6, DAL7)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
상기 더미 패턴(DP6)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS6)와 인접하게 배치된다. 상기 더미 패턴(DP7)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS7)와 인접하게 배치된다. 상기 더미 패턴(DP6, DP7)은 상기 제1 베이스 기판(210) 위에 형성된다. 또한, 상기 더미 패턴(DP6)은 상기 데이터 라인(DL1)과 이격되며 상기 데이터 라인(DL1)과 동일한 층에 배치된다. 상기 더미 패턴(DP7)은 상기 데이터 라인(DL2)과 이격되며 상기 데이터 라인(DL2)와 동일한 층에 배치된다.
상기 더미 패턴(DP6, DP7)은 상기 제2 방향(D2)으로 배치되며 직사각형 형상을 갖는다. 상기 데이터 라인(DL1)은 두 개의 상기 더미 패턴(DP6)들의 사이로 배치된다. 상기 데이터 라인(DL2)은 두 개의 상기 더미 패턴(DP7)들의 사이로 배치된다.
상기 더미 패턴(DP6, DP7)은 상기 데이터 라인(DL1, DL2)과 실질적으로 동일한 재질을 포함할 수 있다. 예를들어, 상기 더미 패턴(DP6, DP7)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
또한, 상기 더미 패턴(DP6, DP7)은 전기적으로 플로팅 상태에 있을 수 있다.
상기 패시베이션층(230)은 상기 데이터 라인(DL1, DL2) 및 상기 더미 패턴(DP6, DP7) 위에 배치되며, 상기 데이터 라인(DL1, DL2) 및 상기 더미 패턴(DP6, DP7)을 커버한다. 상기 패시베이션층(230)은 상기 게이트 절연층(220)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(230)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 컬럼 스페이서(CS6, CS7)는 상기 게이트 라인(GL1)과 중첩하도록 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 배치된다. 상기 컬럼 스페이서(CS6)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS7)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS6, CS7)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS6, CS7)는 투명한 재질을 포함할 수 있다.
상기 더미 패턴(DP6, DP7)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS6, CS7)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 데이터 라인(DL2) 및 상기 더미 패턴(DP7)의 간격 (g7)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS7) 표면의 지름(d7) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS7) 표면의 지름(d7)이 10㎛인 경우, 상기 데이터 라인(DL2) 및 상기 더미 패턴(DP7)의 간격(g7)은 10㎛이하이므로 상기 컬럼 스페이서(CS7)가 상기 데이터 라인(DL2) 및 상기 더미 패턴(DP7)의 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다.
도 9는 본 발명의 제5 실시예에 따른 표시 패널을 도시한 평면도이다. 도 10은 도 9의 표시 패널을 V-V'라인을 따라 절단한 단면도이다.
도 9 및 도 10에 도시된 표시 패널(5000)은 컬럼 스페이서(CS8, CS9), 더미 패턴(DP8, DP9, DP10, DP11) 및 더미 액티브층(DAL8, DAL9)을 제외하고는 도 1에 도시된 표시 패널(1000)과 동일하므로 상세한 설명은 생략 한다.
도 9 및 도 10을 참조하면, 표시 패널(5000)은 제1 기판(200), 상기 제1 기판(200)과 이격되는 제2 기판(400), 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 개재된 액정층(LC) 및 상기 제1 기판(200)과 상기 제2 기판(400) 사이의 셀 갭을 유지하는 상기 컬럼 스페이서(CS8, CS9)를 포함한다.
상기 더미 패턴(DP8)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS8)와 인접하게 배치된다. 상기 더미 패턴(DP9)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS9)와 인접하게 배치된다. 상기 더미 패턴(DP8, DP9)은 상기 제1 베이스 기판(210) 위에 형성된다. 또한, 상기 더미 패턴(DP8, DP9)은 상기 게이트 라인(GL1)과 이격되며, 상기 게이트 라인(GL1)과 동일한 층에 배치된다.
상기 더미 패턴(DP8, DP9)은 상기 제1 방향(D1)으로 배치되며 직사각형 형상을 갖는다. 상기 게이트 라인(GL1)은 두 개의 상기 더미 패턴(DP8) 및 두 개의 상기 더미 패턴(DP9)들의 사이로 배치된다.
상기 더미 패턴(DP8, DP9)은 상기 게이트 라인(GL1, GL2)과 실질적으로 동일한 재질을 포함할 수 있다. 예를들어, 상기 더미 패턴(DP8, DP9)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
또한, 상기 더미 패턴(DP8, DP9)은 전기적으로 플로팅 상태에 있을 수 있다.
게이트 절연층(220)은 상기 게이트 라인(GL1) 및 상기 더미 패턴(DP8, DP9)을 커버하며 상기 제1 베이스 기판(210) 위에 배치된다. 상기 게이트 절연층(220)은 투명한 절연 물질, 예를 들어, 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
액티브층(AL1, AL2)은 상기 게이트 절연층(220) 위에 배치되며, 상기 게이트 전극(GE1, GE2)에 각각 중첩한다. 예를 들어, 상기 액티브층(AL1, AL2)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 액티브층(AL1, AL2)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 액티브층(AL1, AL2)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
본 실시예에서, 상기 더미 패턴(DP8, DP9)과 중첩하도록 더미 액티브층(DAL8, DAL9)이 배치된다. 두 개의 상기 더미 액티브층(DAL8)은 각각 이격되어 상기 게이트 절연층(220) 위에 배치되며 상기 액티브층(AL1)과 동일한 층에 형성된다. 두 개의 상기 더미 액티브층(DAL9)은 각각 이격되어 상기 게이트 절연층(220) 위에 배치되며 상기 액티브층(AL2)과 동일한 층에 형성된다.
상기 더미 액티브층(DAL8)은 상기 더미 패턴(DP8) 및 상기 더미 패턴(DP10)의 사이에 형성되고 상기 더미 패턴(DP10)의 일면을 접촉하며 상기 더미 패턴(DP10)의 면적보다 큰 면적을 갖는다.
상기 더미 액티브층(DAL9)은 상기 더미 패턴(DP9) 및 상기 더미 패턴(DP11)의 사이에 형성되고 상기 더미 패턴(DP11)의 일면을 접촉하며 상기 더미 패턴(DP11)의 면적보다 큰 면적을 갖는다.
예를 들어, 상기 더미 액티브층(DAL8, DAL9)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 더미 액티브층(DAL8, DAL9)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 더미 액티브층(DAL8, DAL9)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
상기 더미 패턴(DP10)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS8)와 인접하게 배치된다. 상기 더미 패턴(DP11)은 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된 상기 컬럼 스페이서(CS9)와 인접하게 배치된다. 상기 더미 패턴(DP10)은 상기 더미 액티브층(DAL8) 위에 배치된다. 상기 더미 패턴(DP11)은 상기 더미 액티브층(DAL9) 위에 배치된다. 또한, 상기 더미 패턴(DP10)은 상기 데이터 라인(DL1)과 이격되며 상기 데이터 라인(DL1)과 동일한 층에 배치된다. 상기 더미 패턴(DP11)은 상기 데이터 라인(DL2)과 이격되며 상기 데이터 라인(DL2)와 동일한 층에 배치된다.
상기 더미 패턴(DP10, DP11)은 상기 제2 방향(D2)으로 배치되며 직사각형 형상을 갖는다. 상기 데이터 라인(DL1)은 두 개의 상기 더미 패턴(DP10)들의 사이로 배치된다. 상기 데이터 라인(DL2)은 두 개의 상기 더미 패턴(DP11)들의 사이로 배치된다.
상기 더미 패턴(DP10, DP11)은 상기 데이터 라인(DL1, DL2)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 더미 패턴(DP10, DP11)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
또한, 상기 더미 패턴(DP10, DP11)은 전기적으로 플로팅 상태에 있을 수 있다.
상기 더미 패턴(DP8) 및 상기 더미 패턴(DP10)은 평면에서 서로 교차되는 형상을 갖는다.
상기 더미 패턴(DP9) 상기 더미 패턴(DP11)은 평면에서 서로 교차되는 형상을 갖는다.
상기 패시베이션층(230)은 상기 데이터 라인(DL1, DL2) 및 상기 더미 패턴(DP10, DP11) 위에 배치되며, 상기 데이터 라인(DL1, DL2) 및 상기 더미 패턴(DP10, DP11)을 커버한다. 상기 패시베이션층(230)은 상기 게이트 절연층(220)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(230)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 컬럼 스페이서(CS8, CS9)는 상기 게이트 라인(GL1)과 중첩하도록 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 배치된다. 상기 컬럼 스페이서(CS8)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL1)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS9)는 상기 게이트 라인(GL1)과 상기 데이터 라인(DL2)이 교차하는 지점에 배치된다. 상기 컬럼 스페이서(CS8, CS9)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS8, CS9)는 투명한 재질을 포함할 수 있다.
상기 더미 패턴(DP8, DP9, DP10, DP11)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS8, CS9)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 데이터 라인(DL2)과 상기 더미 패턴(DP9) 또는 상기 더미 패턴(DP11)의 간격(g9)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS9) 표면의 지름(d9) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS9) 표면의 지름(d9)이 10㎛인 경우, 상기 데이터 라인(DL2)과 상기 더미 패턴(DP9) 또는 상기 더미 패턴(DP11)의 간격(g9)은 10㎛ 이하이므로 상기 컬럼 스페이서(CS9)가 상기 데이터 라인(DL2)과 상기 더미 패턴(DP9) 또는 상기 더미 패턴(DP11)의 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다.
도 11 내지 도 19는 본 발명의 일 실시예에 따른 표시 패널의 제조 방법을 도시한 단면도이다.
도 11을 참조하면, 제1 베이스 기판(210)의 위에 게이트 금속층을 형성하고 상기 게이트 금속층을 패터닝하여 게이트 전극(GE1) 및 게이트 라인(GL1)을 포함하는 게이트 금속 패턴을 형성한다.
상기 제1 베이스 기판(210)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제1 베이스 기판(210)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 게이트 금속층은 구리(Cu)층을 포함할 수 있다. 또한, 상기 게이트 라인(GL1)은 상기 구리(Cu)층의 상부 또는 하부에 구리 산화물(CuOx), 갈륨 도핑된 아연 산화물(gallium doped zinc oxide GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide IZO) 또는 구리-망간 합금(CuMn)을 포함할 수 있다.
상기 제1 베이스 기판(210) 및 상기 게이트 금속 패턴 위에 게이트 절연층(220)을 형성한다. 상기 게이트 절연층(220)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기막 또는 투명한 재질의 유기막으로 형성될 수 있다. 또한, 상기 게이트 절연층(220)은 화학 기상 증착(CVD) 공정 또는 유기막 코팅 공정에 의해 형성할 수 있다.
도 12 및 도 13을 참조하면, 상기 게이트 절연층(220)이 형성된 제1 베이스 기판(210) 상에 액티브층(222)을 형성한다. 상기 액티브층(222)이 형성된 제1 베이스 기판(210) 상에 신호 금속층(224)을 형성한다. 예를 들어, 상기 신호 금속층(224)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
상기 신호 금속층(224)이 형성된 제1 베이스 기판(210) 상에 포토레지스트막을 형성한다. 예를 들어, 상기 포토레지스트막은 광이 조사되는 영역이 현상액에 의해 제거되고, 노광되지 않는 영역이 경화되어 잔류하는 포지티브형(positive-type) 포토레지스트 조성물을 포함할 수 있다. 상기 포토레지스트막은 스핀 코팅, 슬릿 코팅 또는 화학 기상 증착 공정에 의해 상기 신호 금속층(224) 상에 형성한다.
이어서, 상기 포토레지스트막이 형성된 제1 베이스 기판(210) 상에 하프톤 마스크를 이용하여 상기 포토레지스트막을 선택적으로 노광한다. 상기 하프톤 마스크는 광투과도에 따라서 불투과부, 반투과부 및 투과부로 구분될 수 있다. 상기 불투과부는 상기 노광 공정에서 사용되는 파장의 광을 실질적으로 투과시키지 않을 수 있으며, 상기 투과부는 상기 노광 공정에서 사용되는 파장의 광을 실질적으로 투과시킬 수 있다. 한편, 상기 반투과부는 상기 투과부보다 낮고, 상기 불투과부 보다 낮은 광투과도를 가질 수 있다.
이어서, 상기 하프톤 마스크를 정렬한 후, 광원을 이용하여 상기 포토레지스트막을 조사한다. 상기 포토레지스트막은 노광된 정도에 따라 서로 다른 정도로 경화될 수 있다.
이어서, 현상액을 이용하여 상기 광에 의해 경화되지 않은 상기 포지티브형 포토레지스트 조성물을 제거한다. 이에 따라, 현상 공정을 통해서 상기 신호 금속층(224) 상에는 포토레지스트 패턴이 형성된다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 신호 금속층(224)를 부분적으로 제거한다. 도 16에 도시된 액티브 패턴(AL1)이 형성되는 영역에 대응하는 상기 포토레지스트 패턴의 부분은 다른 두께를 가지므로 제거되지 않을 수 있다.
도 14를 참조하면, 신호 금속층(224)을 식각하여 소스 금속 패턴이 형성된다. 상기 소스 금속 패턴은 상기 게이트 라인(GL1)과 교차하는 데이터 라인(DL1), 소스 전극(SE1), 드레인 전극(DE2) 및 더미 패턴(DP1)을 포함하며, 상기 데이터 라인(DL1), 소스 전극(SE1), 드레인 전극(DE2) 및 더미 패턴(DP1)은 동일한 층 내에 동시에 형성된다. 상기 신호 금속층(224)의 식각 공정은 건식 식각(dry etch) 또는 습식 식각(wet etch)을 포함할 수 있다.
상기 소스 전극(SE1)은 상기 데이터 라인(DL1)으로부터 상기 제1 방향(D1)을 따라 돌출되어, 상기 데이터 라인(DL1)과 일체로 형성될 수 있다. 예를 들어, 상기 소스 전극(SE1)은 U-자 형상으로 형성된다.
드레인 전극(DE1)은 상기 소스 전극(SE1)과 동일한 층에 형성되며, 상기 소스 전극(SE1)과 이격된다. 상기 드레인 전극(DE1)은 U-자 형상을 갖는 소스 전극(SE1)의 중간에 형성된다. 상기 드레인 전극(DE1)은 액티브 패턴(AL1)과 일부 중첩되며, 상기 데이터 라인(DL1)을 따라 연장된다.
상기 드레인 전극(DE1)은 상기 소스 전극(SE1)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 소스 전극(SE1) 및 상기 드레인 전극(DE1)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
더미 패턴(DP1)은 상기 소스 전극(SE1)과 이격되며 상기 소스 전극(SE1) 및 상기 드레인 전극(DE1)과 동일한 층에 형성된다. 또한, 더미 패턴(DP1)은 상기 게이트 전극(GE1)과 중첩한다. 상기 더미 패턴(DP1)은 상기 소스 전극(SE1)의 주변을 부분적으로 둘러싸는 호의 형상으로 형성될 수 있다.
상기 더미 패턴(DP1)은 상기 소스 전극(SE1) 및 상기 드레인 전극(DE1)과 실질적으로 동일한 재질을 포함할 수 있다. 상기 더미 패턴(DP1)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
다른 실시예에서, 상기 더미 패턴(DP1)은 상기 게이트 라인(GL1)과 동일한 층 내에 동시에 형성될 수 있으며, 상기 데이터 라인(DL1)과 중첩할 수 있다.
다른 실시예에서, 상기 더미 패턴(DP1)은 상기 데이터 라인(DL1)과 동일한 층 내에 동시에 형성될 수 있으며, 상기 게이트 라인(DL1)과 중첩하는 제2 더미 패턴(DP2)을 동시에 형성할 수 있다.
상기 포토레지스트 패턴을 부분적으로 제거하여 잔류 포토레지스트 패턴을 형성한다. 본 실시예에서, 에치백(etch back) 공정 등을 수행하여 상기 포토레지스트 패턴을 부분적으로 제거할 수 있다. 이때, 비교적 작은 두께를 가지는 부분은 완전히 제거될 수 있으나, 비교적 두꺼운 두께를 가지는 부분은 부분적으로만 제거되고 잔류하여 잔류 포토레지스트 패턴을 형성할 수 있다.
도 15를 참조하면, 상기 잔류 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 액티브층(222)를 부분적으로 제거하여 액티브 패턴(AL1) 및 더미 서브 액티브 패턴(DAL1)이 형성된다. 따라서, 게이트 전극(GE1), 게이트 절연층(220), 액티브층(AL1), 소스 전극(SE1) 및 드레인 전극(DE1)을 포함하는 박막 트랜지스터(TFT1)가 형성된다.
상기 액티브 패턴(AL1)은 상기 게이트 전극(GE1)과 중첩한다. 또한 상기 액티브 패턴(AL1)은 상기 소스 전극(SE1) 및 상기 드레인 전극(DE1)과 접촉한다.
상기 더미 액티브 패턴(DAL1)은 상기 게이트 전극(GE1)과 중첩하며 상기 액티브 패턴(AL1)과 동일한 층에 형성된다. 또한, 상기 더미 액티브층(DAL1)은 상기 더미 패턴(DP1)의 일면과 접촉하며 상기 더미 패턴(DP1)의 면적보다 큰 면적으로 형성된다.
예를 들어, 상기 더미 액티브 패턴(DAL1) 및 상기 액티브 패턴(AL1)은 아몰퍼스 실리콘과 같은 반도체로 이루어진다. 예를 들어, 상기 더미 액티브 패턴(DAL1) 및 상기 액티브 패턴(AL1)은 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn) 또는 하프늄(hafnium; Hf)을 포함할 수 있다.
예를 들어, 상기 더미 액티브 패턴(DAL1) 및 상기 액티브 패턴(AL1)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함하는 산화물 반도체층일 수 있다.
다만, 상기 식각 공정은 상기 액티브 패턴(AL1)에 대해서 낮은 식각률을 갖도록 조절될 수 있다. 이에 따라, 하나의 마스크를 이용하여 서로 다른 평면 형상을 갖는 소스 금속 패턴, 액티브 패턴(AL1), 더미 패턴(DP1) 및 더미 서브 액티브 패턴(DAL1)을 패터닝할 수 있다. 결과적으로, 공정을 단순화할 수 있다.
이어서, 애싱 공정 또는 스트립 공정을 수행하여 상기 잔류 포토레지스트 패턴을 제거할 수 있다.
도 16 및 도 17을 참조하면, 상기 소스 금속 패턴이 형성된 제1 베이스 기판(210) 상에 패시베이션층(230)을 형성한다. 상기 패시베이션층(230)은 실리콘 수화물(silicon hydride) 및 암모니아(NH3)의 혼합 기체를 이용한 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 패시베이션층(230)은 고 수소(high H2) 조건에서 화학 기상 증착(CVD) 공정에 의해 형성될 수 있다.
상기 패시베이션층(230)이 형성된 제1 베이스 기판(210) 상에 콘택홀(CH1)을 형성한다. 상기 콘택홀(CH1)은 상기 드레인 전극(DE1)에 대응하는 상기 패시베이션층(230)을 관통하여 형성될 수 있다.
상기 콘택홀(CH1)을 통해 드레인 전극(DE1)에 접촉하도록 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 또는, 상기 화소 전극(PE)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다. 따라서, 제1 기판(200)이 형성된다.
도 18을 참조하면, 제1 베이스 기판(210)과 대향하는 제2 베이스 기판(410)을 형성한다.
상기 제2 베이스 기판(410)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제2 베이스 기판(410)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 제2 베이스 기판(410) 위에 차광 패턴(BM)가 형성된다. 상기 차광 패턴(BM)은 단위 화소영역에 대응하는 형상을 갖는 개구부를 정의한다.
상기 제2 베이스 기판(410) 위에 컬러 필터(CF)가 형성된다. 상기 컬러 필터(CF)는 차광 패턴(BM)과 일부 중첩된다. 상기 컬러 필터(CF)는 소정의 색을 갖는 유기 물질로부터 형성될 수 있다. 예를 들어, 적색(R), 녹색(G) 또는 청색(B)의 포토레지스트(photoresist) 물질을 포함할 수 있다.
상기 컬러 필터(CF) 및 상기 차광 패턴(BM) 상에 오버 코팅막(420)을 형성한다. 상기 오버 코팅막(420)은 컬러 필터(CF) 및 차광 패턴(BM)을 커버하여 보호하며, 제2 기판(400)의 표면을 평탄화시킨다. 오버코팅막(420)은 투명한 유기물로부터 형성된다.
상기 오버 코팅막(420) 상에 상기 컬러 필터(CF)와 중첩하도록 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)에는 단위 화소영역에 대응하여 개구패턴이 형성될 수 있다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 동일한 재질로 형성될 수 있다. 예를 들어, 상기 공통 전극(CE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 따라서, 제2 기판(400)이 형성된다.
상기 제1 기판(200) 위에 상기 제1 기판(200)과 제2 기판(400)과의 셀갭을 유지하기 위하여 컬럼 스페이서(CS1)가 제공된다.
상기 컬럼 스페이서(CS1)는 상기 제1 기판(200)과 상기 제2 기판(400)의 사이에 제공된다. 상기 컬럼 스페이서(CS1)는 상기 박막 트랜지스터(TFT1)에 대응하는 영역에 제공되며, 상기 게이트 라인(GL1)과 중첩한다. 상기 컬럼 스페이서(CS1)는 상기 차광 패턴(BM)에 중첩한다. 상기 컬럼 스페이서(CS1)는 투명한 재질을 포함할 수 있다.
도 19를 참조하면, 상기 제1 기판(200) 및 상기 제2 기판(400) 사이에 액정층(LC)이 형성된다. 상기 액정층(LC)은 전계에 의하여 액정 분자의 배열을 조절하여 상기 화소의 광 투과율을 조절할 수 있다.
상기 더미 패턴(DP1)은 상기 제1 기판(200)과 상기 제2 기판(400)을 합착할 경우에 발생하는 상기 컬럼 스페이서(CS1)의 단차를 방지하기 위한 역할을 한다.
또한, 상기 더미 패턴(DP1) 및 상기 제1 소스 전극(SE1)의 간격(g1)은 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS1) 표면의 지름(d1) 보다 더 작을 수 있다. 예를 들어, 상기 제1 기판(200)과 접촉하는 상기 컬럼 스페이서(CS1) 표면의 지름(d1)이 10㎛인 경우, 상기 더미 패턴(DP1) 및 상기 소스 전극(SE1)의 간격(g1)은 10㎛ 이하이므로 상기 컬럼 스페이서(CS1)가 상기 더미 패턴(DP1) 및 상기 제1 소스 전극(SE1)의 사이에 빠지게 되어 셀 갭이 변동되는 현상을 방지할 수 있다. 따라서, 표시 패널(1000)이 형성된다.
이와 같이, 본 실시예에 따른 표시 패널 및 이의 제조방법에 따르면, 컬럼 스페이서와 인접하게 더미 패턴이 형성되어 상기 컬럼 스페이서에 의한 표시 패널의 단차를 방지함으로써, 제1 기판과 제2 기판 간의 미스 얼라인(misalign)에 의한 셀 갭 변동을 방지할 수 있다. 따라서, 셀 갭 변동에 의한 표시 불균형을 제거하여 표시 특성을 개선할 수 있다.
또한, 소스 전극, 게이트 전극 또는 데이터 라인과 동시에 형성되는 더미 패턴에 의해 추가적인 제조 비용을 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DL: 데이터 라인 GL: 게이트 라인
PE: 화소 전극 SPE: 서브 화소 전극
CE: 공통 전극 BM: 차광 패턴
CH1. CH2: 콘택홀 CS: 컬럼 스페이서
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 AL: 액티브층
TFT: 박막 트랜지스터 DP: 더미 패턴
DAL: 더미 액티브층 1000,2000,3000,4000,5000: 표시 패널
200: 제1 기판 210: 제1 베이스 기판
220: 게이트 절연막 222: 제1 금속층
224: 제2 금속층 230: 패시베이션막
400: 제2 기판 410: 제2 베이스 기판
420: 오버 코팅층 LC: 액정층

Claims (20)

  1. 스위칭 소자 어레이를 포함하는 제1 기판;
    상기 제1 기판과 이격되는 제2 기판; 및
    상기 제1 기판과 제2 기판 사이의 셀갭을 유지하는 컬럼 스페이서를 포함하며,
    상기 제1 기판은,
    베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인;
    상기 게이트 라인과 교차하는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 스위칭 소자;
    상기 스위칭 소자와 전기적으로 연결된 화소 전극; 및
    상기 컬럼 스페이서에 인접하는 더미 패턴을 포함하고,
    상기 게이트 전극 상에 배치되는 액티브층 및 상기 액티브층과 동일한 층에 배치되는 더미 액티브층을 더 포함하며,
    상기 액티브층은 상기 소스 전극 및 상기 드레인 전극의 하부에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 중첩하며,
    상기 더미 액티브층은 상기 더미 패턴의 하부에 배치되고, 상기 더미 패턴과 중첩하는 것을 특징으로 하는 표시 패널.
  2. 제1항에 있어서, 상기 더미 패턴은 상기 소스 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 패널.
  3. 제1항에 있어서, 상기 더미 패턴은 상기 소스 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 패널.
  4. 제2항에 있어서, 상기 컬럼 스페이서는 상기 제1 기판과 인접하는 제1 면 및 상기 제2 기판과 인접하고, 상기 제1 면과 반대되는 제2 면을 포함하고,
    상기 더미 패턴과 상기 소스 전극 사이의 간격은 상기 컬럼 스페이서의 상기 제1 면의 지름 보다 더 작은 것을 특징으로 하는 표시 패널.
  5. 제4항에 있어서, 상기 더미 패턴은 전기적으로 플로팅 상태에 있는 것을 특징으로 하는 표시 패널.
  6. 제1항에 있어서, 상기 더미 패턴은 상기 게이트 전극과 중첩되는 것을 특징으로 하는 표시 패널.
  7. 제2항에 있어서, 상기 더미 패턴은 상기 소스 전극을 부분적으로 둘러싸는 호의 형상을 갖는 것을 특징으로 하는 표시 패널.
  8. 제1 항에 있어서, 상기 컬럼 스페이서는 상기 게이트 라인과 중첩하는 것을 특징으로 하는 표시 패널.
  9. 제8항에 있어서, 상기 더미 패턴은 사각 형상을 갖는 제1 서브 더미 패턴 및 상기 제1 서브 더미 패턴의 주변을 둘러싸는 형상을 갖는 제2 서브 더미 패턴을 포함하는 것을 특징으로 하는 표시 패널.
  10. 제9항에 있어서, 상기 컬럼 스페이서는 상기 제1 기판과 인접하는 제1 면 및 상기 제2 기판과 인접하고, 상기 제1 면과 반대되는 제2 면을 포함하고,
    상기 제1 서브 더미 패턴과 상기 제2 서브 더미 패턴 사이의 간격은 상기 컬럼 스페이서의 상기 제1 면의 지름보다 더 작은 것을 특징으로 하는 표시 패널.
  11. 제1항에 있어서, 상기 더미 패턴은 상기 데이터 라인과 이격되고 상기 데이터 라인과 동일한 층에 형성되는 것을 특징으로 하는 표시 패널.
  12. 제11항에 있어서, 상기 더미 패턴은, 상기 데이터 라인과 동일한 층에 형성되는 제1 더미 패턴 및 상기 게이트 라인과 동일한 층에 형성되는 제2 더미 패턴을 더 포함하는 것을 특징으로 하는 표시 패널.
  13. 삭제
  14. 제11항에 있어서, 상기 더미 패턴은, 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하며, 상기 데이터 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 사이에 배치되는 것을 특징으로 하는 표시 패널.
  15. 제1항에 있어서, 상기 더미 패턴은, 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하며, 상기 게이트 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴의 사이에 배치되는 것을 특징으로 하는 표시 패널.
  16. 베이스 기판 위에, 게이트 전극 및 게이트 라인을 포함하는 게이트 금속 패턴을 형성하는 단계;
    상기 게이트 전극과 중첩하는 액티브 패턴을 형성하는 단계;
    상기 게이트 라인과 교차하는 데이터 라인, 상기 액티브 패턴과 접촉하는 소스 전극, 상기 소스 전극과 이격된 드레인 전극 및 상기 데이터 라인, 상기 소스 전극, 상기 드레인 전극과 이격되는 더미 패턴을 포함하는 소스 금속 패턴을 형성하는 단계; 및
    상기 소스 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 포함하는 제1 기판을 형성하는 단계; 및
    상기 제1 기판 상의 상기 더미 패턴에 인접하는 영역에, 상기 제1 기판과 제2 기판과의 셀갭을 유지하기 위한 컬럼 스페이서를 제공하는 단계를 포함하고,
    상기 액티브 패턴을 부분적으로 제거하여 액티브층 및 상기 액티브층과 동일한 층에 배치되는 더미 액티브층을 형성하는 단계를 더 포함하며,
    상기 액티브층은 상기 소스 전극 및 상기 드레인 전극의 하부에 배치되고, 상기 소스 전극 및 상기 드레인 전극과 중첩하며,
    상기 더미 액티브층은 상기 더미 패턴의 하부에 배치되고, 상기 더미 패턴과 중첩하는 것을 특징으로 하는 표시 패널의 제조 방법.
  17. 제16항에 있어서, 상기 더미 패턴은, 서로 이격된 제1 더미 패턴과 제2 더미 패턴을 포함하고, 상기 데이터 라인은 상기 제1 더미 패턴과 상기 제2 더미 패턴 사이에 배치되는 것을 특징으로 하는 표시 패널의 제조 방법.
  18. 제16항에 있어서, 상기 더미 패턴은, 상기 소스 전극에 인접하며, 상기 소스 전극을 부분적으로 둘러싸는 호의 형상을 갖는 것을 특징으로 하는 표시 패널의 제조 방법.
  19. 제16항에 있어서, 상기 더미 패턴은 상기 게이트 라인과 중첩하는 것을 특징으로 하는 표시 패널의 제조 방법.
  20. 제16항에 있어서, 상기 컬럼 스페이서는 상기 제1 기판과 인접하는 제1 면 및 상기 제2 기판과 인접하고, 상기 제1 면과 반대되는 제2 면을 포함하고,
    상기 더미 패턴과 상기 소스 전극 사이의 간격은 상기 컬럼 스페이서의 상기 제1 면의 지름 보다 더 작은 것을 특징으로 하는 표시 패널의 제조 방법.
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