KR102249099B1 - 장치와 테스터 사이에서 신호를 전송하는 인터커넥트 - Google Patents

Abstract

시스템은: 제1 피치에서 배열된 전기 소자를 포함하는 회로 보드; 제2 피치에서 배열된 접점들을 포함하는 웨이퍼로서, 상기 제2 피치는 상기 제1 피치보다 작은 상기 웨이퍼; 및 상기 전기 소자와 상기 접점들 사이에서의 전기 경로의 일부인 부가적으로(additively) 제조된 전기 도관을 구비하는 인터커넥트;를 포함하고, 상기 부가적으로 제조된 전기 도관은 전기 도전성 재료를 포함한다.

Description

장치와 테스터 사이에서 신호를 전송하는 인터커넥트{INTERCONNECT FOR TRANSMITTING SIGNALS BETWEEN A DEVICE AND A TESTER}

본 발명은 일반적으로 장치와 테스터 사이에서 신호를 전송하는 인터커넥트에 관한 것이다.

웨이퍼 레벨의 테스트는 웨이퍼 상의 다이스의 테스트를 포함한다. 본 명세서에서는, "다이스"는 복수의 "다이"로서 사용된다. 다이스는 깨지기 쉽기 때문에, 테스트하는 동안 한 번 이상 다이를 접촉하지 않는 것이 바람직하다. 그러나, 다이스는 일반적으로 원형 웨이퍼 상에 패터닝 되어있기 때문에, 임의의 세트의 다이스를 테스트하는 것은 다수의 다이스를 한 번 이상 접촉하는 것을 포함할 수 있다. 또한, 다이스에 접촉하는 장치는 모든 다이스가 접촉되도록 웨이퍼에서 부분적으로 스텝(step)(워크(walk)) 오프되어야 할 수 있다. 이론상으로 필요한 터치다운에 대한 실제 터치다운의 비율을 터치다운 효율이라고 한다.

다이를 테스트하기 위해 양호한 전기 경로(예를 들면, 낮은 손실, 낮은 인덕턴스, 낮은 누화)를 가질 필요가 있는 일정한 크기의 테스트 회로가 있다. 이 회로는 대개 테스트되는 다이당 테스트 보드의 수 평방 인치를 차지한다(take-up). 통상적으로, 양호한 전기 경로는 웨이퍼 레벨 테스트를 수행하는 데 사용되는 테스트 보드에 대해 매우 짧은 전기 경로를 구현함으로써 얻어진다.

터치다운 효율 문제를 해결하기 위해, 조밀한(tight) 그룹에서의 다이를 테스트하는 것이 도움이 된다. 테스트 회로의 문제를 해결하기 위해, 하나의 다이의 테스트 회로가 전기적 또는 기계적으로 인접한 다이의 테스트 회로와 간섭하지 않도록, 웨이퍼 상에서 확산되는 다이스를 테스트하는 것이 도움이 된다. 이러한 두 경쟁적인 조건은 웨이퍼 레벨에서 병렬 테스트를 수행하는 기능에 영향을 미친다.

본 발명에 따르면, 웨이퍼가 절단되기 전에 웨이퍼 레벨에서 집적 회로를 테스트하여 불량 회로가 식별되고 일반적으로 패키징 전에 폐기되어, 불량 다이를 패키징하는 비용을 절감할 수 있다.

예시적인 시스템은: 제1 피치에서 배열된 전기 소자를 포함하는 회로 보드; 제2 피치에서 배열된 접점들을 포함하는 웨이퍼로서, 상기 제2 피치는 상기 제1 피치보다 작은 상기 웨이퍼; 및 상기 전기 소자와 상기 접점들 사이에서의 전기 경로의 일부인 부가적으로(additively) 제조된 전기 도관을 구비하는 인터커넥트;를 포함하고, 상기 부가적으로 제조된 전기 도관은 전기 도전성 재료를 포함한다. 상기 예시적인 시스템은 하기의 특징들 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

부가적으로 제조된 전기 도관은 적어도 하나의 유전체 재료에 의해 둘러싸인 전기 도전성 재료를 포함할 수 있다. 상기 적어도 하나의 유전체 재료는 실질적으로 전기 도전성 재료의 층에 의해 둘러싸일 수 있다. 상기 적어도 하나의 유전체 재료는 다수의 유전체 재료를 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 동축 구조를 가질 수 있고, 상기 적어도 하나의 유전체는 공기, 플라스틱 및/또는 세라믹을 포함할 수 있다. 본 시스템은 인터커넥트와 회로 기판 사이에 인터포저를 포함할 수 있다. 상기 인터포저는 상기 전기 소자와 접점들 사이의 전기 경로의 일부일 수 있다. 본 시스템은 상기 인터커넥트에서의 부가적으로 제조된 전기 도관과 상기 웨이퍼 상의 대응하는 접점들 사이에 전기 도전성 핀을 포함할 수 있다.

본 시스템은 전기 도전성이고 기계적으로 호환되는 상기 인터포저 상의 접점들을 포함할 수 있다. 상기 접점들은 상기 인터포저와 상기 웨이퍼 상의 대응하는 접점들 사이에 기계적으로 호환되는 전기 연결을 제공할 수 있다. 상기 웨이퍼 상의 접점들은 전기 회로를 형성할 수 있다. 상기 부가적으로 제조된 전기 도관은 동축 구조를 포함할 수 있다.

상기 회로 보드는 상기 전기 소자의 각각에 연관된 전자 기기를 더 포함할 수 있다. 대응하는 전기 소자에 연관된 전자 기기는 상기 대응하는 전기 소자의 동작을 지원하기 위한 것일 수 있다.

본 시스템은 상기 인터커넥트와 상기 웨이퍼 사이에 핀들을 포함하고, 여기서 상기 핀들은 상기 접점들과 상기 인터커넥트 사이에 전기 경로의 적어도 일부를 제공하기 위한 것이다. 인터페이스 보드가 상기 핀들과 상기 인터커넥트 사이에 있을 수 있다. 상기 인터페이스 보드는 상기 접점들과 상기 인터커넥트 사이에 상기 전기 경로의 적어도 일부를 포함할 수 있다. 상기 인터페이스 보드는 상기 전기 경로 내에 전자 컴포넌트를 포함할 수 있다. 상기 전자 컴포넌트는 커패시터, 발룬(balun) 및/또는 스위치와 같은 패시브 전자 컴포넌트일 수 있다. 상기 전자 컴포넌트는 액티브 전자 컴포넌트를 포함할 수 있다.

상기 전자 소자의 각각은 무선 주파수(RF) 프로브 카드의 일부일 수 있다. 상기 전자 소자는 상기 회로 보드 상에서 종단하는 전기 케이블을 포함할 수 있다. 상기 접점은 상기 웨이퍼 상에서 평행한 행으로 배열될 수 있고; 본 시스템은 상기 인터커넥트와 상기 접점들의 서브셋 사이에서 전기 접점을 만드는 테스터를 포함할 수 있다.

상기 부가적으로 제조된 전기 도관 중 적어도 일부는 실질적으로 매칭하는 전기 경로 길이, 임피던스 및 신호의 감쇠를 갖도록 구성될 수 있다. 상기 부가적으로 제조된 전기 도관은 상이한 부가적으로 제조된 전기 도관들 사이에서 실질적으로 매칭하는 전기 경로 길이 및 비행시간, 임피던스, 및 신호의 감쇠를 달성하도록 구성되는 곡선 또는 구불구불한 형상의 부분을 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 삼차원(3D) 인쇄 전기 도관을 포함할 수 있다.

제2 피치는 제1 피치의 1차원을 유지할 수 있다.

또한 본원에는 예시적인 방법으로서: 부가적 제조 프로세스를 통해, 회로 보드 상의 전기 소자와 웨이퍼 상의 접점들 사이에서의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 구비하는 인터커넥트를 생성하는 단계로서, 상기 부가적으로 제조된 전기 도관은 전기 도전성 재료를 구비하는 상기 인터커넥트를 생성하는 단계; 및 상기 회로 보드와 상기 웨이퍼 사이에 상기 인터커넥트를 연결하는 단계;를 포함하는 예시적인 방법이 기술된다. 상기 회로 보드는 제1 피치에서 배열된 상기 전기 소자를 구비하고; 상기 웨이퍼는 제2 피치에서 배열된 상기 접점들을 구비하고, 상기 제2 피치는 상기 제1 피치보다 작다. 상기 예시적인 방법은 하기의 특징들 중 하나 이상을, 단독으로 또는 조합하여 포함할 수 있다.

상기 부가적으로 제조된 전기 도관은 적어도 하나의 유전체 재료에 의해 둘러싸인 전기 도전성 재료를 포함할 수 있다. 상기 적어도 하나의 유전체 재료는 실질적으로 전기 도전성 재료의 층에 의해 둘러싸일 수 있다. 상기 적어도 하나의 유전체 재료는 다수의 유전체 재료를 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 동축 구조를 가질 수 있고, 상기 적어도 하나의 유전체는 공기를 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 유전체에 의해 둘러싸인 전기 도전성 재료를 포함할 수 있고, 여기서 상기 유전체는 전기 도전성 재료의 층에 의해 둘러싸인다. 상기 적어도 하나의 유전체 재료는 공기, 세라믹, 및 플라스틱 중 적어도 하나를 구비할 수 있다.

본 방법은 인터커넥트와 회로 보드 사이에 인터포저를 연결하는 단계를 더 포함할 수 있고, 여기서, 상기 인터포저는 상기 전기 소자와 접점들 사이의 전기 경로의 일부를 포함한다. 본 방법은 상기 인터커넥트에서의 부가적으로 제조된 전기 도관과 상기 웨이퍼 상의 대응하는 접점들 사이에 전기 도전성 핀을 연결하는 단계를 더 포함할 수 있다. 상기 부가적으로 제조된 전기 도관은 동축 구조를 구비할 수 있다. 상기 회로 보드는 상기 전기 소자의 각각에 연관된 전자기기를 포함하고, 여기서 대응하는 전기 소자에 연관된 전자 기기는 상기 대응하는 전기 소자의 동작을 지원하기 위한 것이다.

본 예시적인 방법은 상기 인터커넥트와 상기 웨이퍼 사이에 스프링 핀을 제공하는 단계로서, 상기 스프링 핀은 상기 접점들과 상기 인터커넥트 사이에 전기 경로의 적어도 일부를 제공하기 위한 것인 상기 스프링 핀을 제공하는 단계; 및 상기 핀들과 상기 인터커넥트 사이에 인터페이스 보드를 연결하는 단계로서, 여기서 상기 인터페이스 보드는 상기 접점들과 상기 인터커넥트 사이에서의 전기 경로의 적어도 일부이고, 상기 인터페이스 보드는 상기 전기 경로 내에 전자 컴포넌트를 구비하는 상기 인터페이스 보드를 연결하는 단계;를 더 포함한다. 상기 전자 컴포넌트는 커패시터, 발룬 및/또는 스위치와 같은 패시브 전자 컴포넌트일 수 있다. 상기 전자 컴포넌트는 액티브 전자 컴포넌트를 포함할 수 있다.

상기 전자 소자의 각각은 무선 주파수(RF) 프로브 카드의 일부일 수 있다. 상기 전자 소자는 상기 회로 보드 상에서 종단하는 전기 케이블을 포함할 수 있다. 상기 접점은 상기 웨이퍼 상에서 평행한 행으로 배열될 수 있고; 본 방법은 테스터로 하여금 상기 인터커넥트와 상기 접점들의 서브셋 사이에서 전기 접촉을 하도록 하는 단계를 더 포함할 수 있다.

상기 부가적으로 제조된 전기 도관 중 적어도 일부는 실질적으로 매칭하는 전기 경로 길이, 임피던스 및 신호의 감쇠를 갖도록 구성될 수 있다. 상기 부가적으로 제조된 전기 도관은 상이한 부가적으로 제조된 전기 도관들 사이에서 실질적으로 매칭하는 전기 경로 길이 및 비행시간, 임피던스, 및 신호의 감쇠를 달성하도록 구성되는 곡선 또는 구불구불한 형상의 부분을 포함할 수 있다. 상기 부가적 제조 프로세스는 삼차원(3D) 인쇄 프로세스를 포함할 수 있다. 상기 부가적 제조 프로세스는 3차원(3D) 구조가 재료의 적층에 의해 생성되는 인쇄 프로세스를 포함할 수 있다.

제2 피치는 제1 피치의 1차원을 유지할 수 있다.

또한, 예시적인 시스템으로서: 제1 피치에서 배열된 전기 소자를 구비하는 회로 보드; 제2 피치에서 배열된 접점들을 구비하는 웨이퍼로서, 상기 제2 피치는 상기 제1 피치보다 더 작은 상기 웨이퍼; 및 상기 전기 소자와 상기 접점들 사이에서의 전기 경로의 일부인 감산(subtractively) 제조된 전기 도관을 구비하는 인터커넥트;를 포함하는 예시적인 시스템이 본원에 기술된다. 감산 제조된 전기 도관은 전기 도전성 재료를 포함할 수 있다. 상기 감산 제조된 전기 도관은 스트립 선로(stripline) 구성, 마이크로 스트립 구성, 또는 공면(co-planar) 도파관 구성을 가질 수 있다.

본 써머리에서의 것들을 포함하는, 본 명세서에 기술된 임의의 2개 이상의 특징들은 본원에 구체적으로 기술되지 않은 구현을 형성하기 위해 조합될 수 있다.

본원에 기술된 테스트 시스템 및 기술, 또는 그의 일부는 하나 이상의 비일시적인 기계 판독가능 저장 매체에 저장되고, 본원에 기술된 동작들을 제어(예를 들면, 조정)하기 위해 하나 이상의 처리 장치 상에서 실행가능한 명령어들을 포함하는 컴퓨터 프로그램 제품으로서 구현되거나/ 그에 의해 제어될 수 있다. 본원에 기술된 상기 테스트 시스템 및 기술, 또는 그의 일부분들은 다양한 동작들을 구현하기 위한 실행가능한 명령어들을 저장하는 하나 이상의 메모리 및 처리 장치들을 포함할 수 있는 장비, 방법, 또는 전자 시스템으로서 구현될 수 있다.

하나 이상의 구현의 상세사항은 첨부 도면 및 하기의 설명과 함께 기술될 것이다. 다른 특징 및 이점은 설명 및 도면, 그리고 청구범위로부터 명확하게 될 것이다.

도 1은 전자 장치를 포함하는 테스트 보드의 예를 도시한다.
도 2는 웨이퍼 상의 DUT의 피치와 테스트 보드 상의 전자 장치의 피치의 예시적인 비교를 도시한다.
도 3은 테스트 보드와 인터커넥트를 포함하는 테스트 시스템, 및 테스트될 DUT를 포함하는 웨이퍼의 예시이다.
도 4는 부가적으로 제조된 전기 도관의 예시이다.
도 5는 부가적으로 제조된 인터커넥트의 예시이다.
도 6은 부가적으로 제조된 인터커넥트의 다른 예이다.
도 7은 부가적 제조 프로세스의 예시이다.
도 8은 동축 구조를 가진 부가적으로 제조된 인터커넥트를 생성하기 위해 사용될 수 있는 부가적 제조 프로세스의 일부의 예시이다.
도 9는 도 3의 유형의 테스트 시스템을 제조하는 프로세스의 흐름도이다.
도 10은 인터커넥트의 대안의 예시적인 실시예이다.
도 11은 인터커넥트의 대안의 예시적인 실시예이다.
도 12는 도 11의 예시적인 인터커넥트의 확대 단면도이다.
도 13은 도 13a, 도 13b 및 도 13c로 구성된 인터커넥트를 위해 도전성 도관을 제조하는 다양한 제조 기술을 도시한다.
도 14는 본 명세서에 개시된 인터커넥트로 사용될 수 있는 테스트 시스템의 테스트 헤드의 예시적인 실시예를 도시한다.
상이한 도면에서 유사한 참조 부호는 동일한 구성 요소를 나타낸다.

제조업체는 제조의 다양한 단계에서 장치를 테스트할 수 있다. 예시적인 제조 프로세스에서, 집적 회로는 단일 실리콘 웨이퍼 상에서 대량으로 제조된다. 웨이퍼는 다이스라고 하는 개별 집적 회로들로 절단된다. 각 다이는 프레임에 로딩되고, 본딩 와이어는 프레임으로부터 연장한 리드에 다이를 연결시키기 위해 부착된다. 로딩된 프레임은 그런 다음 플라스틱 또는 또다른 패키징 재료에 캡슐화되어 완성된 제품을 산출한다.

제조업체는 제조 프로세스에서 가능한 빨리 불량 부품을 검출하고 폐기하는데에 경제적 인센티브를 가진다. 따라서, 다수의 제조업체는 웨이퍼가 절단되기 전에 웨이퍼 레벨에서 집적 회로를 테스트한다. 불량 회로가 식별되고 일반적으로 패키징 전에 폐기되어, 불량 다이를 패키징하는 비용을 절감한다. 최종 체크로서, 다수의 제조업체들은 그것이 선적되기 전에 각각의 완성된 제품을 테스트한다. 이러한 프로세스는 베어 다이(bare die)에 대한 테스트에 부가된 추가 비용을 가지도록 하는 패키지 내에서의 부품들을 테스트한다. 따라서, 정확한 테스트 결과를 갖는 것은 중요한 부품들을 폐기할 필요성을 감소시킨다.

다수의 장치 테스트를 위해, 제조업체들은 일반적으로 자동 테스트 장비(또는 "테스터")와 같은 ATE를 이용한다. 테스트 프로그램 세트(TPS)에서의 명령에 응답하여, ATE는 자동으로 베어 다이 또는 다이스와 같은 피시험 정치에 인가되는 입력 신호를 생성하고, 그 결과인 출력 신호를 모니터링한다. ATE는 각각의 DUT가 불량이 있는지 여부를 판정하기 위해 출력 신호를 예측된 응답과 비교한다. ATE는 일반적으로 대응하는 기능을 가진 컴퓨터 시스템 및 테스트 기기 또는 장치를 포함한다.

일부 실시예에서, ATE는 웨이퍼 레벨의 전자 장치, 또는 다이스를 테스트하는 데에 이용된다. 웨이퍼 상에서 테스트되는 전자 장치는 DUT이고, 테스트를 가능하게하는 컴포넌트인 인쇄회로 기판(PCB) 상의 전자 장치와 상이하다. 일부 실시예에서, PCB는 무선 주파수 테스트에 사용되고, 다른 실시예에서, PCB는 다른 유형의 테스트에 사용될 수 있다. RF 테스트를 포함하는 예시적인 실시예에서, 무엇보다도, DUT로부터의 다수의 RF 채널과 더 적은 수의 테스터에서 가용한 테스트 채널들 사이에서의 스위칭 매트릭스를 제공하기 위한 RF 테스트를 위한 PCB 상의 컴포넌트가 있다. RF 테스트를 포함하는 예시적인 실시예에서, 또한 발룬(balun)(테스트 시스템의 50옴 라인들과 DUT의 임피던스(들) 사이에서의 임피던스 매칭에 사용되는) 및, 커패시터와 DUT에 저장된 에너지 사이에서 더 짧고 더 낮은 인덕턴스 연결을 제공함으로써 DUT의 다중 전원을 지원하는 커패시터가 애플리케이션 공간에서의 PCB에서 발견된다. 전원을 DUT에 연결하는 라인의 인덕턴스에 기인하여 전원이 DUT에서 원하는 전압을 따라잡을 수 없을 정도로 DUT가 너무 빨리 전력 상태를 스위칭하기 때문에 후자가 일부 경우에 중요하다. 이러한 현상은 케이블 길이와 구조의 함수이고, DUT에 가능한 전기적으로 근접하게 장착된 보충적인 바이패스 커패시터에 의해 보상된다. 이들 바이패스 커패시터는 그것이 켜지고 DUT가 전원이 꺼질 때의 과전압의 스파이크(spiking)를 억제할 때 DUT에 의해서 호출되는 저장된 에너지의 인근의(상대적으로 저 인덕턴스 경로에 의해 연결된) 예비 공급을 제공한다. 바이패스 커패시터가 없을 경우, 부족 전압(undervoltage)(순간전압강하(sag))과 과전압(스파이크) 상태 모두가 DUT에서 발생하여, 가벼운 또는 잠재적으로 큰 고장을 일으킬 수 있다.

PCB는 예를 들면 병렬로(또는 동시에) 집단으로 웨이퍼 상에서의 DUT(예를 들면, 다이스) 테스트에 사용될 수 있다. 예시적인 실시예에서, PCB는 그 자체가 ATE의 디바이스 인터페이스 보드(DIB)의 일부가 될 수 있는 테스트 프로브 카드(예를 들면, RF 테스트 또는 기타 테스트 프로브 카드와 같은)의 일부일 수 있다(또는 그를 형성할 수 있다). 프로브 카드는 웨이퍼 상에서 DUT에 대한 테스트를 수행하는 데에 이용될 수 있다. 예를 들면, 프로브 카드는 웨이퍼 상의 다수 DUT에 접촉하도록 할 수 있고, 이들 DUT에 대해 병렬로 테스트가 수행될 수 있다. 예시에서, 프로브 카드는 웨이퍼 상의 2x8 블록의 인접한 DUT들 또는 기타 적절한 블록의 DUT들과 접촉하게 될 수 있다. 그런 다음, 프로브 카드는 웨이퍼 상의 상이한(예를 들면, 인접한) 블록의 DUT들로 이동하고, 이들 DUT가 테스트될 수 있다. 이 프로세스는 웨이퍼 상의 모든 DUT가 테스트될 때까지 반복될 수 있다. 프로브 카드와 웨이퍼 상의 DUT들 사이의 접촉은 하기에 기술된다.

도 14는 프로브 카드를 구성하고 본원에 기술된 것과 같은 컴포넌트들을 포함하는 PCB(1401)를 포함하는 예시적인 테스트 시스템(1400)을 도시한다. 도시된 바와 같이, 신호들은 테스터 테스트 헤드(1403)의 일부일 수 있는 테스트 전자장치(1402)와 PCB(1401) 사이에서 라우팅된다. 테스트 전자장치는 예를 들면 케이블(1404), PCB(1401) 및 인터커넥트(1405)(그의 예시가 하기에 기술된)를 통과하여 신호를 DUT로 전송함으로써 DUT에 대한 실제 테스트를 수행할 수 있다. 이들 신호에 대한 응답은 테스트 전자장치에 도달하기 위해 그 경로를 추적하여 올라가고, 여기서 DUT가 적절하게 동작하고 있는지를 판정하기 위해 이들 응답들이 측정된다. 일부 실시예에서, 테스트 전자장치는 도시된 것과는 상이한 구성을 가질 수 있고, 예를 들면 컴퓨터와 같은 하나 이상의 처리 장치에서 테스트 헤드의 외부에서 처리를 수행할 수 있다.

PCB 상의 다양한 위치에 배열된 전자 장치(100)와 연관된 회로(101)가 도 1에 도시된다. PCB 상의 전자 장치는 특정 피치에서 배열될 수 있다. 본 실시예에서, 피치는 인접한 전자 장치들의 부품들(예를 들면, 중심) 사이에서의 거리를 포함한다. 다른 실시예에서, 피치는 상이하게 정의될 수 있다. PCB 상의 피치는 일반적으로 필수는 아닐지라도 웨이퍼 상의 대응하는 DUT 접점들의 피치보다 더 크다. 예를 들면, 일부 예시적인 실시예에서, PCB 상의 피치는 15mm이고, 웨이퍼 상의 피치는 5mm이다. 명백하게, 본원에 기술된 시스템은 임의의 피치값을 가지고 이용될 수 있고, PCB와 웨이퍼 상의 피치가 같은 경우가 있을 수 있다.

도 2는 웨이퍼 상의 DUT에 대한 대응하는 접점들(201)과 PCB 상의 전자 장치(200)의 피치들을 비교하는 예시를 도시한다. 도 2에 도시된 바와 같이, 프로브 카드 상의 전자 장치(200)에 대한 DUT 패턴은 웨이퍼 상의 실제 DUT(201)와는 상이한 피치를 가진다.

본원에 기술된 테스트 시스템은 PCB 상의 테스트 회로 전자 장치와 웨이퍼 상의 접점들 사이에서 신호를 라우팅하기 위한 인터커넥트를 제공한다. 이는 PCB의 피치를 웨이퍼의 피치로 전환하는 인터커넥트를 이용하여 수행된다. 이를 위해, 예시적인 실시예에서, 전자 장치와 연관된 회로가 예를 들면 장치들 사이에서 가능한 피치를 가진, 제1 피치로 PCB 상에 배열된다. 인터커넥트가 PCB 상의 제1 피치 공간으로부터 제1 피치 보다 더 작은 웨이퍼 상의 피치(제2 피치)로 전환하기 위해 사용된다. 일부 실시예에서, 공기-유전체(air-dielectric) 동축 라인이 인터커넥트에서 사용된다. 유전체로서 공기를 사용하면 공기의 더 낮은 유전율(dielectric constant)이 가장 일반적으로 사용되는 유전체에 비해 주어진 임피던스에 대해 더 큰 도전체와 더 낮은 전도 손실(conductive loss)를 허용하면서 유전체 손실(dielectric loss)을 감소시키지만; 공기 이외의 유전체가 사용될 수 있다. 동축 구성을 이용하는 것은 또한 표피 심층 전도 손실을 감소시킬 수 있다. 또한, 웨이퍼 레벨의 피치의 크기에 기인하여,웨이퍼 레벨 테스트를 위한 공기-유전체 동축 라인은 비실용적이었다.

일부 실시예에서, 본원에 기술된 테스트 시스템은 웨이퍼 레벨 테스트를 위한 동축 라인을 생성하기위해 부가적 제조 프로세스를 이용한다. 일 예시에서, 3D 프린팅이 그 예시인, 부가적 제조 프로세스가 테스트 PCB 상의 전자 장치들과 웨이퍼 레벨 DUT 접점들 사이에서 인터페이싱할 수 있는 피치에서 동축 라인을 산출하도록 이용될 수 있다. PCB 상의 전자 장치들과 웨이퍼 상의 DUT 접점들 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 이용하여 일부 전자 장치의 병렬 테스트를 개선할 수 있다.

이에 대해, 신호 전송에서의 연속성(consistency)을 개선시키기 위해, 상이한 도관들의 전기적 특징이 실질적으로 매칭해야 한다. 예를 들면, 상이한 도관들의 임피던스가 실질적으로 동일하도록 제어되어야 한다. 본 문맥에서, 임피던스 제어는 개별 도관들의 임피던스를 특정하고 상이한 도관들의 임피던스를 매칭시키는 기능을 포함한다. 또한, 상이한 도관들의 ToF(비행시간)에 의해 측정된 전기 경로 길이(물리적 경로와는 반대인)는 실질적으로 같아야 한다. 그리고, 상이한 전기 도관에 의해 산출된 신호 감쇠는 실질적으로 같아야 한다. 일부 실시예에서, 인터커넥터 내의 모든 전기 도관은 같은 임피던스, 전기 경로 길이, 및 감쇠를 가진다. 다른 실시예에서, 이는 그 경우일 필요는 없다. 예를 들면, 일부 실시예에서, 테스트 전자장치는 이들 파라미터 중 하나 이상에서의 변화에 대해 설명하고 및/또는 수정할 수 있다.

이를 위해, 예시적인 테스트 시스템은 제1 피치에 배열된 전기 소자(예를 들면 전자 장치, 케이블 종단부, 등)를 구비하는 회로 보드(예를 들면, PCB); 제2 피치에 배열된 접점들을 구비하는 웨이퍼로서, 제2 피치는 제1 피치와 상이한(예를 들면 더 적거나 더 큼) 상기 웨이퍼; 및 전기 소자와 접점들 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 구비하는 인터커넥트;를 포함한다. 본 예시에서, 부가적으로 제조된 전기 도관은 공기와 같은 유전체에 인접한 전기 도전성 재료를 포함하지만; 다른 예시에서는 상이한 유형의 전기 도관이 사용될 수 있다.

예시적인 실시예에서, 테스트에 사용되는 전기 소자는 무선 주파수(RF) 프로브 기능의 일부인 전자 장치를 포함한다. 다른 실시예에서, 본원에 기술된 테스트 시스템은 기타 유형의 터치다운, 또는 기타 테스트 기능들을 위한 인터커넥트를 제공하도록 사용될 수 있다.

도 3은 상술한 유형의 테스트 시스템(300)의 예시를 도시한다. 예시적인 테스트 시스템(300)은 전기 소자를 포함하는 도 1에 도시된 유형의 PCB(301)를 포함한다. 본 예시에서, 전기 소자는 DUT에 대한 웨이퍼 레벨의 테스트를 수행하는 데에 이용되는 프로브 카드의 일부인 전자 장치(302)를 포함한다. 그러나, 본원에 기술된 시스템은 프로브 카드의 일부인 전자 장치를 포함하는 PCB를 가지고 사용하는 데에 한정되는 것은 아니다. 오히려, 전기 소자는 예를 들면 신호가 그로부터 또는 그를 향해 라우팅될 수 있는 모든 것을 포함할 수 있다. 예를 들면, 전기 소자는 DUT 상에서 종단하는 케이블 또는 기타 유형의 전기 도관을 포함할 수 있다. 본 예시에서, PCB는 또한 도 1에 도시된 것과 같은 구조적 보강재(304)를 포함한다. 또한 본 예시에서, 회로(325)는 각각의 대응하는 전자 장치에 연관된다.

전자 장치(302)는 도 3에 도시된 바와 같이 제1 피치에 배열된다. 제1 피치는 전자 장치들 사이의 임의의 거리이다. 도 3의 예시에서, 전자 장치(302)가 배열되는 피치는 웨이퍼(305) 상의 대응하는 DUT 접점의 피치보다 더 크다. 그러나, 상술한 바와 같이, 다른 실시예에서, 이는 그 경우가 아니다. 예를 들면, 다른 실시예에서, 전자 장치(302)가 배열된 피치는 웨이퍼(305) 상의 대응하는 DUT 접점의 피치보다 작거나 같을 수 있다. PCB(301) 상의 전자 장치(302)는 웨이퍼(305) 상의 대응하는 DUT 접점들에 맵핑한다. 즉, 전자 장치(302)들 상의 적절한 신호 접점들과 웨이퍼(305) 상의 대응하는 DUT 접점들 사이에 전기 경로가 있다. 따라서, 웨이퍼(305) 상의 DUT의 테스트는 전기 경로를 통해 웨이퍼(305) 상의 DUT로/DUT로부터 신호를 라우팅함으로써 PCB(301) 상의 전자 장치(302)에 의해 가능하게될 수 있다.

전자 장치들(302)과 웨이퍼(305) 상의 접점들(306) 사이의 전기 경로는 인터커넥트(309)를 포함한다. 일부 실시예에서, 인터커넥트(309)는 임피던스 제어되고(예를 들면, 특정한 임피던스 또는 임피던스 범위를 얻기 위해 제조 또는 구성된), 동축 구조를 가지고, 전기 성능의 측면에서 동축 케이블을 시뮬레이션하는 부가적으로 제조된 전기 도관을 포함한다. 일부 실시예에서, 부가적으로 제조된 전기 도관은 공기(예를 들면, "공기 유전체")와 같은 유전체에 바로 인접한(예를 들면, 둘러싸이거나 또는 실질적으로 둘러싸인) 전기 도전성 재료(예를 들면, 구리와 같은 금속)를 포함한다. 예를 들면, 내부에서 외부로, 시퀀스는: 적용가능하다면, 내부 도전성 재료, 공기, 외부 재료, 등과 같이 진행할 수 있다.

일부 실시예에서, 다른 유전체가 공기에 부가하여, 또는 공기 대신에 사용될 수 있다. 이러한 유전체의 예시는 플라스틱, 세라믹, 및 유리를 포함하지만, 이에 한정되는 것은 아니다. 공기가 사용되는 예시에서, 추가적인 유전체 재료가 외부의 비공기 재료와 공기에 인접한 내부의 도전성 재료 사이의 공간을 유지 및/또는 지지하도록 사용될 수 있다. 일부 실시예에서, 내부 도전성 재료와 공기 사이에 추가적인 유전체 재료가 있을 수 있다. 예를 들면, 내부로부터 외부로, 시퀀스는: 적용가능하다면 내부 도전성 재료, 유전체, 공기, 외부 재료, 등과 같이 진행할 수 있다. 임의의 실시예에서 각각의 유전체는 다중 유전체 재료로 구성될 수 있다.

도 4는 하기에 기술된 바와 같은 부가적 제조 프로세스를 통해 제조된 부가적으로 제조된 전기 도관(400)의 예를 도시한다. 도관(400)은 적어도 부분적으로 공기(402)에 의해 둘러싸인 구리와 같은 내부 도전성 재료(401)를 포함한다. 또다른 재료(404)가 공기 주변에 있고, 부가적으로 제조된 전기 도관(400)의 구조를 형성한다. 다른 재료는 금속일 수 있고, 내부 도전성 재료를 위한 복귀 경로(return path)로서 기능할 수 있다. 다른 실시예에서, 부가적으로 제조된 전기 도관은 도 4에 도시된 것과는 상이한 구조 및/또는 컴포넌트를 구비할 수 있다. 일부 실시예에서, 전기 도관을 포함하는 인터커넥트를 산출하는 데에 이용되는 부가적 제조 프로세스는 3차원(3D) 프린팅이다. 다른 실시예에서, 부가적 제조 프로세스는, 그의 예가 전기주조법 및 상감(damascene) 구조를 포함하는(그러나 이에 한정되는 것은 아닌), 그 결과인 3D 구조를 산출하기 위해 층들 위에 층들을 형성하는 단계를 포함한다. 때때로, 이들과 같은 기술들은 2½-D 프린팅이라고도 할 수 있다. 일부 정의에서, 프린팅 프로세스는 인쇄된 제품의 다중 층들이 적층될 때의 그리고 층들 사이의 상호접속을 생성하는 2-1/2D이 된다. 다른 정의에서, 단일 인쇄 층을 산출하는 프로세스는 그 단일 층이 필수적으로 두께를 가지기 때문에 2-1/2D 프린팅 프로세스를 구성한다.

도 5는 임피던스 제어되고 PCB 상의 전자 장치와 웨이퍼 상의 DUT 접점들 사이의 전기 경로의 일부인 도 4에 도시된 것과 같은 부가적으로 제조된 전기 도관(501)으로 구성된 인터커넥트(500)의 예를 도시한다. 본 예시에서, 부가적으로 제조된 전기 도관(501)은 공기 유전체(502)에 인접하고 또다른 재료(503)에 의해 둘러싸인 전기 도전성 재료를 포함한다. 상술한 바와 같이, 그러나, 일부 실시예에서, 공기가 아닌, 또는 공기에 추가한 유전체가 이용될 수 있다. 예시적인 인터커넥트(500)는 PCB의 제1 피치(505)에서의 전기 연결을 웨이퍼의 더 촘촘한(예를 들면, 더 작은) 제2 피치(506)로 전환한다. 여기서, 제1 피치는 PCB 상의 전자 장치의 분리, 그리고 그에 따른 전기 연결에 대응하고, 제2 피치는 웨이퍼 상의 DUT 접점의 분리에 대응한다.

도 5의 예시에서, 내부 도전성 재료의 상대적 두께는 공기 유전체의 크기가 그런 것처럼, 인터커넥트 전체에서 거의 동일하게 유지한다. 그러나, 추가적인 재료의 양은 PCB에 가장 근접한 포인트와 웨이퍼에 가장 근접한 포인트 사이에서 변한다. 부가적 제조 프로세스는 웨이퍼에 인접한 이러한 촘촘한 피치의 생성을 가능하게 한다. 일부 실시예에서, 인터커넥트의 구조 전체에서, 예를 들면 50Ω 전송선에서와 같이 임피던스에 의해 측정될 수 있는 2개의 사이에서의 고정된 조정된 관계를 형성하도록 도관과 중심 도체의 외벽들 사이에서의 물리적 관계가 설계되고 생성된다.

도 6은 임피던스 제어되고 PCB 상의 전자 장치와 웨이퍼 상의 DUT 접점들 사이의 전기 경로의 일부인 부가적으로 제조된 전기 도관을 포함하는 본원에서 기술된 유형의 인터커넥트(600)의 또다른 예시를 도시한다. 도 6의 예시에서, 인터커넥트(600)는 공간(602)에 의해 분리되는 전자 장치들의 그룹들(600) 사이의 피치를 웨이퍼 상의 대응하는 그룹들에 대한 DUT 접점들이 더 작은 공간(606)에 의해 분리되는 더 촘촘한 피치(604)로 전환한다.

일부 실시예에서, 도 3에 도시된 바와 같이, PCB 상의 전자 장치와 웨이퍼 상의 접점들 사이의 전기 경로는 인터커넥트(309)에 부가한 구조를 포함한다. 예를 들면, 이러한 구조는 PCB(301)와 인터커넥트(309)를 전기적으로 그리고 물리적으로 연결하는 인터포저 재료(310)를 포함할 수 있다. 구조는 또한 접촉기 어셈블리(312)를 포함할 수 있다. 접촉기 어셈블리(312)는 인터커넥트(309)와 웨이퍼(305) 상의 접점들(306)을 전기적으로 그리고 물리적으로 연결할 수 있다. 일부 실시예에서, 접촉기 어셈블리(312)는 인터커넥트에서의 전기 도관을 웨이퍼 상의 대응하는 접점들로 전기적으로 물리적으로 연결하는 하나 이상의 핀들(예를 들면, 스프링 기반 POGO® 핀들)을 포함할 수 있다. 다른 실시예에서, 접촉기 어셈블리(312)는 인터커넥트에서의 전기 도관과 웨이퍼 상의 대응하는 접점들 사이의 적절한 전기적 및 물리적 연결을 하는 하나 이상의 MEMS(Micro Electro-Mechnical Systems) 장치들을 포함할 수 있다. 일부 실시예에서, 도 3에 도시된 것보다 더 적거나 더 많은 구조가 포함될 수 있다.

일부 실시예에서, PCB 상의 전자 장치와 웨이퍼 상의 접점들 사이의 전기 경로는 인터커넥트만을 포함한다. 이러한 실시예에서, 인터포저 재료(310), 접촉기 어셈블리(312), 및 임의의 기타 적절한 중간 구조물의 구조 및/또는 기능은 인터커넥트를 형성하는 부가적 제조 프로세스 동안 인터커넥트의 일부로서 구축될 수 있다. 일부 예시적인 실시예에서, 이들 구조는 부가적 제조가 아닌 프로세스들을 통해 인터커넥트의 내부에 또는 그에 통합하여 형성될 수 있다.

본원에 기술된 시스템에서 사용될 수 있는 부가적 제조 프로세스의 예시는 캘리포니아 밴나이즈의 Microfabrica, Inc.에서 개발한 MICA Freeform™ 프로세스 및 노스캐롤리나 더럼의 Nuvotronics, LLC에서 개발한 Polystrata™ 프로세스를 포함하지만, 이에 한정되는 것은 아니다.

도 7은 본원에 기술된 유형의 인터커넥트(임피던스 제어되고 공기와 같은 유전체에 인접한 전기 도전성 재료를 포함하는 부가적으로 제조되는 전기 도관을 포함하는)를 생성하는 프로세스에 사용될 수 있는 동작들을 포함하는 부가적 제조 프로세스(700)의 예를 도시한다. 예시적 프로세스(700)는 평판 기판(701)을 가지고 시작한다(710). 패터닝된 폴리머(702)가 평판 기판(701)에 부가된다(711). 금속층(703)이 패터닝된 폴리머(702)의 최상부에 부가되고(712), 이는 패터닝된 폴리머의 패턴으로 충전된다(fill). 표면이 그런다음 초과 금속을 제거하기 위해 평탄화된다(713). 동작(710 내지 713)은 내장된 금속을 가진 폴리머로 구성된 층의 스택(704)을 생성하기 위해 임의의 적절한 횟수로 반복된다(714). 적절한 수의 층들이 적층되면, 용제를 이용하여 폴리머가 제거되고(715), 그에 의해 노출된 금속(706)이 남는다. 동작(710 내지 715)으로 구성된 이 기본적인 프로세스는 그러나 일반적으로 동축 라인의 중심(예를 들면, 공기 유전체에 의해 둘러싸인 도전성 재료)을 지지하기 위해 증강된다.

예를 들면, 도 8은 프로세스(700)의 동작과 유사한 동작을 포함하고, 공기와 같은 유전체에 의해 둘러싸인 도전성 재료로 구성된 전기 도관을 생성하는 데에 이용될 수 있는 프로세스(800)의 예를 도시한다. 프로세스(800)에 따라, 완성될 때까지 단층(strata)이 층들을 부가함으로써 형성된다. 단층은 예를 들면, 리소그래피, 전기도금, 및 평탄화를 통해 상기 동작(710 내지 714)에 따라 형성되어, 내장된 금속층(들)을 가진 패터닝된 폴리머로 구성된 구조를 산출한다. 단층을 구축하는 동안 하나 이상의 포인트에서, 유전체 스트랩(807)이 금속 층에 내장되어(804), 내부 도전성 재료(808)를 지지한다. 리소그래피, 전기도금, 및 평탄화를 포함하는 연속 동작들을 수행함으로써 다수 단층(809)이 구축될 수 있다. 그런다음, 폴리머(또는 어떤 저항이 사용되더라도)가 용해되어(805) 그 결과인 전기 도관(810)을 남긴다.

다른 실시예에서, 본원에 기술된 프로세스가 아닌 부가적 제조 프로세스가 인터커넥트를 생성하기 위해 이용될 수 있다. 예를 들면, 트루 3D 프린팅이 인터커넥트를 생성하기 위해 이용될 수 있다.

도 9를 참조하면, 인터커넥트는 도 8에 도시된 것과 같은 부가적 제조 프로세스를 통해 공기 유전체에 인접한 전기 도전성 재료를 구비한 부가적으로 제조된 전기 도관을 구비하는 인터커넥트를 생성함(901)으로써 산출될 수 있다. 인터포저 재료가 도시된 바와 같이 인터커넥트에 연결되고(902), 접촉기 어셈블리가 도시된 바와 같이 인터커넥트에 연결될 수 있다(903). 그 결과인 구조가 PCB에 연결되어 웨이퍼 레벨의 DUT 테스트를 수행하기 위한 프로브 테스터를 형성한다. 도 9의 동작은 도시된 것과 상이한 순서로 수행될 수 있다.

다시 도 3을 참조하면, 테스트 프로세스의 일부로서, PCB(301), 인터포저 재료(310), 인터커넥트(309), 및 접촉기 어셈블리(312)로 구성된 구조(320)는 DUT(321)의 블록을 위한 접점들에 접촉하도록(예를 들면, 전기 연결) 할 수 있다. 이들 DUT는 예를 들면 동시에 병렬로 테스트될 수 있다. 그런 다음, 구조(320)는 웨이퍼(305) 상의 DUT의 또다른 블록(322)과 접촉하도록 할 수 있고, 이들 DUT는 병렬로 테스트될 수 있다. 이 프로세스는 웨이퍼 상의 모든 DUT가 테스트될 때까지 반복될 수 있다. 테스트 프로세스는 컴퓨터 제어될 수 있다. 예를 들면, 웨이퍼 전체에서의 이동은 컴퓨터 제어될 수 있고, 테스트 신호의 애플리케이션 및 분석이 컴퓨터 제어 등이 될 수 있다.

도 10은 PCB(1002) 상의 테스트 회로 전자 장치(도시되지 않음)와 웨이퍼(도시되지 않음) 상의 DUT 접점들 사이에서 신호를 라우팅하기 위해 부가적으로 제조된 전기 인터커넥트(1001), 연관된 구조의 또다른 예시적 실시예를 도시한다. 도 10의 예시적 실시예에서, 부가적으로 제조된 전기 인터커넥트는 개별적인 부가적으로 제조된 전기 도관(1003)을 포함한다. 개별적인 부가적으로 제조된 전기 도관(1003)은 본원에 기술된 유형의 것이 될 수 있고, 예를 들면, 그것들은 각각의 도관이 공기, 세라믹, 유리, 플라스틱 등과 같은 유전체 재료에 의해 둘러싸인 전기 도전성 코어(중심)를 구비하는 축소된 동축 구조가 될 수 있다. 전기적으로 도전성인 코어는 그런다음 코어에 대해 전기 복귀로서 기능하는 전기 도전성 외부 재료에 의해 둘러싸인다. 전기 도전성 외부 재료는 그런 다음 절연체에 의해 둘러싸이거나 공기에 의해 다른 도전체와 절연될 수 있고, 또는 다른 외부 재료에 전기적으로 연결될 수 있다.

예시적 인터커넥트(1001)에서, 부가적으로 제조된 전기 도관의 적어도 일부(예를 들면, 모두)는 전기 경로 길이/비행시간(ToF), 임피던스, 및 신호 감쇠와 같은 실질적으로 매칭하는 전기 특성을 가지도록 구성된다. 이들 전기 특성에 실질적으로 매칭함으로써, 도관들 사이에 신호 전송 시간 차이가 있을 가능성을 감소시키고, 그에 의해 인터커넥트를 통해 전송하는 것으로부터 타이밍 오류가 발생하는 것을 감소시키는 것이 가능하다. 본 문맥에서, 실질적인 매칭은 하나 이상의 미리정해진 공차와 같거나 또는 그 안에 있는 매칭을 포함할 수 있다. 일부 실시예에서, 전기 경로 길이, 임피던스, 및 신호 감쇠 중 하나 또는 2개만을 실질적으로 매칭하는 것만이 적절할 수 있다.

본 실시예에서, 전기 특성을 매칭하는 것은 적어도 부분적으로 곡선 또는 구불구불한 도관 부분을 이용함으로써 달성된다. 예를 들면, 도 10에 도시된 바와 같이, 개별 도관은 곡선 또는 구불구불한 부분(1004)을 포함한다. 이들 부분들은 전기 경로 길이, 임피던스, 및 신호 감쇠가 상이한 도관들 사이에서 같도록 구성된다. 도 10의 예시적 실시예에서, 도관(1003a)은 자신들의 시작(origin)으로부터 도관(1003b)보다 더 멀리있는 포인트로 신호들을 라우팅한다. 곡선 또는 구불구불한 부분(1004)없이, 이 차이는 도관(1003a)에서 도관(1003b)과 상이한 전기 특성을 가지는 결과를 가져온다. 그 결과, 도관(1003a)을 통과하는 신호에서, 상이한 도관을 통과하는 신호는 도관(1003b)을 통과하는 신호보다 상이한 전기 특성(예를 들면, 타이밍, 감쇠 등)을 가질 것이다. 그러나, 곡선 또는 구불구불한 부분(1004)의 추가는 도관(1003b)의 신호 전송 경로를 효과적으로 신장시키고, 그에 의해 전기 경로 길이, 임피던스, 및 신호 감쇠와 같은 상이한 도관의 전기 특성이 매칭하도록 하여, 인터커넥트의 상이한 도관을 통해 전송된 상이한 신호들에 대해 상이한 효과가 발생할 가능성을 감소시킨다. 곡선 또는 구불구불한 부분은 원하는 전기 특성을 달성하기 위해 도관의 적절한 일부 또는 일부분들에 부가될 수 있다.

도 10의 예시적인 실시예에서, 웨이퍼 상의 접점들의 피치는 1차원(예를 들면, X차원(1007))으로 유지되지만, 다른 차원(예를 들면, Y차원(1008))에서는 유지되지는 않는다. 즉, 도관들 사이의 거리는 웨이퍼 상의 접점들에 대해 Y차원(1008)에서 확산된다. X 방향(1007)에서, 도관들 사이의 거리는 웨이퍼 상의 접점들 사이의 거리와 거의 동일하다. 본 예시에서, 도관들(1009)의 그룹에 대해, X 방향(1007)으로 12개의 도관, 그리고 Y 방향(1008)으로 12개의 도관이 있다. 이것은 도 10에 도시된 각각의 도관들의 그룹에 대한 경우이거나 또는 그 경우들이 아닐 수 있다. 이러한 유형의 거리가 이점이 있을 수 있다. 예를 들면, 더 많은 수의 웨이퍼 접점들을 수용하기 위해 인터커넥트의 전면 또는 후면에서 추가적인 그룹의 도관들을 추가하는 것이 가능하다.

인터커넥트(1001)는 또한 DUT(웨이퍼) 상의 대응하는 접점들로의 전기 연결을 제공하는 핀들(예를 들면, POGO® 핀들과 같은 스프링 접촉 핀)을 포함하는 회로 보드와 같은 구조(1010)를 포함할 수 있다. 전기 경로는 구조(1010)를 통과하여 회로 보드(1011)(예를 들면, 인터포저 보드)에 도달한다. 회로 보드(1011)는 웨이퍼와 회로 보드(1002) 사이의 전기 전송 경로에서의 인덕턴스를 보상하기 위해 사용되는 액티브 및/또는 패시브 전자 컴포넌트를 포함한다. 일부 실시예에서, 패시브 전자 컴포넌트는 커패시터, 발룬, 또는 스위치가 될 수 있지만; 다른 액티브 및/또는 패시브 전자 컴포넌트가 사용될 수 있다.

전기 경로는 회로 보드(1011)를 통과하여 부가적으로 제조된 전기 도관(1003)으로 뻗는다. 이로부터, 전기 경로는 상술한 바와 같이 회로 보드(1002) 상의 전기 소자로 뻗는다.

상기 예시에서, 3개의 나사(1012)(또한 도 11 참조)는 평면(핀들이 DUT에 접촉하는)이 실질적으로 회로 보드(1002)와 평행하도록 구조(1010)의 각도를 조정하는 메커니즘으로서 사용된다. 예를 들면, 평면을 조정하기 위해 나사(1012) 중 하나 이상이 조여지거나 느슨해질 수 있다. 다른 실시예에서, 상이한 메커니즘이 핀들과 회로 보드가 평행하게 유지되도록 기계적 조정을 하는 데에 이용될 수 있다.

도 11은 인터커넥트를 통해 신호를 전송하는 전기 도관(1015)을 산출하기 위해 마이크로 스트립 구성, 스트립 선로 구성 또는 공면 도파관 구성을 이용하는 대안의 실시예의 예시를 도시한다. 이들 구성의 각각은 에칭을 이용하여 산출되고, 따라서 적절한 전기적 및 기계적 연결을 만들기 위해 재료가 장치로부터 제거된다는 의미에서 감산(subtractively) 제조된다.

이에 관해, 임피던스 제어된 채널을 생성하기 위해, 2가지: 포스(대개 "신호"라고 하는) 라인 및 복귀(대개 "접지"라고 하는) 라인이 요구된다. 완성된 회로는 채널을 생성할 필요가 있다. 포스와 복귀(신호와 접지)의 조합은 완성된 회로를 기술한다. 포스와 복귀 사이의 기하학적 관계가 임피던스를 생성한다.

도 13a를 참조하면, 스트립 선로 구성에서, 임피던스 제어된 신호 라인(1301)(신호를 전방으로 DUT를 향해 전달하는 라인)은 2개의 복귀(접지) 평면(1302)(이것들은 완성된 회로를 생성하기 위해 신호가 포스 및 복귀 모두를 가져야한다는 측면에서, 실제로 "복귀"이다) 사이에서 층을 이룬다. 이들 포스 및 복귀 라인들 사이의 기하학적 관계는 회로의 임피던스를 판정하는 인자이다. 수지 및 섬유(1303)가 도전성 경로 사이에 있을 수 있다.

도 13b를 참조하면, 마이크로스트립 구성은 접지 평면 중 하나를 제거하여, 신호 라인(1304)과 접지 평면(1305)을 남기도록 한다. 마이크로 스트립의 이점은, 실제 공기 환경이 신호 라인 주변에서 강제될(enforced) 수 있다면, 신호가 트레이스 아래로 통과할 때 전자기 손실이 더 적게될 것이라는 점이다.

도 13c를 참조하면, 공면 도파관은 접지 평면(1307)이 신호 라인(1308)과 동일한 평면에 있는 마이크로 스트립의 형태이다. 임피던스가 구조의 표면의 트레이스의 관계로부터 다수 도출된다. 공면 도파관은 신호가 서로 인접할 때 트레이스들 사이에서 누화 또는 유도 커플링에 노출될 수 있는 좋은 선택이다.

다시 도 11을 참조하면, 인터커넥트에서의 각각의 도관은 스트립 선로 구성, 마이크로 스트립 구성, 또는 공면 도파관 구성을 구비할 수 있다. 그렇지 않으면, 도관의 기능 및 특징은 실질적으로 상술한 부가적으로 제조된 도관과 동일하다. 도 11에서, 상이한 그룹의 도관(1013)이 절연 재료로 덮여진다. 졀연 재료의 일부(1014)는 웨이퍼와 프로브 카드 사이에서 전기 경로를 생성하는 도관의 구불구불한 부분(1004)을 노출시키기 위해 제거된다. 이는 도 12에서 확대하여 도시된다.

본원에 기술된 테스트는, 시스템 처리 장치, 임베디드 처리 장치, 및/또는 프로그래밍가능 로직의 조합을 이용하여 수행될 수 있다. 예를 들면, 이들 상이한 엘리먼트들 각각은 병렬로 또는 순차적으로 다수의 장치를 테스트하기 위해 하나 이상의 테스트 프로그램을 실행할 수 있다.

본 명세서는 "테스트" 및 "테스트 시스템"과 연관된 예시적인 실시예를 기술하였지만, 본원에 기재된 장치 및 방법은 임의의 적절한 시스템으로 사용될 수 있고, 본원에 기술된 테스트 시스템 또는 예시적 테스트 시스템에 한정되지 않는다.

본원에 기술된 바와 같은 테스트는 하드웨어 또는 하드웨어와 소프트웨어의 조합을 이용하여 구현 및/또는 제어될 수 있다. 예를 들면, 본원에 기술된 것들과 같은 테스트 시스템은 다양한 컨트롤러 및/또는 다양한 포인트에 위치된 처리 장치들을 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 처리 장치 간에 동작을 조정할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 처리 장치는 테스트 및 조종의 제어 및 조정을 실행하는 다양한 소프트웨어 루틴을 실행할 수 있다.

테스트는 예를 들면, 프로그래밍 가능한 프로세서, 컴퓨터, 다중 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트와 같은 하나 이상의 데이터 처리 장치에 의한 실행을 위해, 또는 그의 동작들을 제어하기 위해, 하나 이상의 비일시적인 기계 판독가능 매체와 같은 하나 이상의 정보 전달자에 촉지가능하게 내장된 하나 이상의 컴퓨터 프로그램과 같은 하나 이상의 컴퓨터 프로그램 제품을 이용하여 적어도 부분적으로 제어될 수 있다.

컴퓨터 프로그램은 컴파일 또는 인터프리터 언어를 포함하는 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 그것은 독립형 프로그램 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 기타 유닛을 포함하는 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 또는 하나의 위치의 다수의 컴퓨터에서 실행되거나 또는 다수의 위치에 걸쳐 분산되어 네트워크에 의해 상호 연결되어 전개될 수 있다.

테스트 및 조정의 전부 또는 일부를 구현하는 것과 연관된 동작들은 본원에 기술된 기능들을 수행하도록 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 테스트 및 조정의 전부 또는 일부는 예를 들면, FPGA(필드 프로그래머블 게이트 어레이) 및/또는 ASIC(주문형 반도체)과 같은 전용 논리 회로를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는 예로서, 범용 및 전용 목적 모두를 위한 마이크로프로세서, 및 임의의 유형의 디지털 컴퓨터의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 그 모두로부터 명령 및 데이터를 수신한다. 컴퓨터(서버 포함)의 엘리먼트는 명령을 실행하기 위한 하나 이상의 프로세서, 및 명령어 및 데이터를 저장하는 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 또한 예를 들면 자기, 자기-광 디스크, 또는 광디스크와 같은 데이터 저장을 위한 대용량 PCB와 같은 하나 이상의 기계 판독가능 저장 매체를 포함하고, 또는 그로부터 데이터를 송신 또는 수신, 또는 송수신 모두를 하도록 동작가능하게 결합될 것이다. 컴퓨터 프로그램 명령어 및 데이터를 구현하기에 적합한 기계 판독 가능 저장 매체는, 예를 들면 일례로서, EPROM, EEPROM, 플래시 저장 영역 장치와 같은 반도체 저장 영역 장치들; 예를 들면 내장 하드 디스크 또는 이동식 디스크와 같은 자기 디스크; 자기 광 디스크; 및 CD-ROM 및 DVD-ROM을 포함하는 모든 형태의 비휘발성 저장 영역을 포함한다.

본원에서 사용된 "전기 연결"은 직접적인 물리적 연결 또는 중간 컴포넌트를 포함하거나, 그럼에도 불구하고 전기 신호가 연결된 컴포넌트 사이에서 흐르도록 하는 연결을 가리킬 수 있다. 특별히 명시되지 않는 한, 본원에서 언급된 전기 회로를 포함하는 모든 "연결"은 "전기"라는 단어가 "연결"을 수정하는 데 사용되는지 여부에 관계없이 전기 연결이며, 반드시 직접 물리적 연결인 것은 아니다.

본원에 기술된 다양한 실시예의 엘리먼트는 구체적으로 상술되지 않은 다른 실시예를 형성하기 위해 조합될 수 있다. 엘리먼트들은 그들의 동작에 악영향을 주지 않으면서 본원에 기술된 구조에서 생략될 수 있다. 또한, 다양한 개별 엘리먼트들은 본원에 기술된 기능을 수행하기 위해 하나 이상의 개별 엘리먼트들로 결합 될 수 있다.

Claims (47)

1. 제1 피치에서 배열된 전기 소자를 포함하는 회로 보드;
   제2 피치에서 배열된 접점들을 포함하는 웨이퍼로서, 상기 제2 피치는 상기 제1 피치보다 작은 상기 웨이퍼; 및
   상기 전기 소자와 상기 접점들 사이에서의 전기 경로의 일부인 부가적으로(additively) 제조된 전기 도관을 구비하는 인터커넥트;
   를 포함하고,
   상기 부가적으로 제조된 전기 도관은 동축 구조를 갖고, 전기 도전성 재료를 포함하는 것을 특징으로 하는 시스템.
2. 제1 항에 있어서, 상기 동축 구조는 적어도 하나의 유전체 재료를 더 포함하는 것을 특징으로 하는 시스템.
3. 제2 항에 있어서, 상기 적어도 하나의 유전체 재료는 공기를 포함하는 것을 특징으로 하는 시스템.
4. 제2 항에 있어서, 상기 적어도 하나의 유전체 재료는 공기, 플라스틱 및/또는 세라믹을 포함하는 것을 특징으로 하는 시스템.
5. 제1 항에 있어서, 상기 인터커넥트와 상기 회로 보드 사이에서의 인터포저를 더 포함하고, 상기 인터포저는 상기 전기 소자와 상기 접점들 사이의 전기 경로의 일부를 포함하는 것을 특징으로 하는 시스템.
6. 제1 항에 있어서, 상기 인터커넥트에서의 부가적으로 제조된 전기 도관과 상기 웨이퍼 상의 대응하는 접점들 사이에서 전기 도전성 핀들을 더 포함하는 것을 특징으로 하는 시스템.
7. 제5 항에 있어서, 전기 도전성이고 기계적으로 호환되는 상기 인터포저 상의 접점들을 더 포함하고, 상기 접점들은 상기 인터포저와 상기 웨이퍼 상의 대응하는 접점들 사이에 기계적으로 호환되는 전기 연결을 제공하는 것을 특징으로 하는 시스템.
8. 제7 항에 있어서, 상기 웨이퍼 상의 접점들은 전기 회로를 형성하는 것을 특징으로 하는 시스템.
9. 제1 항에 있어서, 상기 회로 보드는:
   상기 전기 소자의 각각에 연관된 전자 기기를 더 포함하고, 대응하는 전기 소자에 연관된 전자 기기는 상기 대응하는 전기 소자의 동작을 지원하기 위한 것인 것을 특징으로 하는 시스템.
10. 제1 항에 있어서, 상기 인터커넥트와 상기 웨이퍼 사이에서의 핀으로서, 상기 접점들과 상기 인터커넥트 사이에서의 전기 경로의 적어도 일부를 제공하기 위한 상기 핀; 및
    상기 핀과 상기 인터커넥트 사이에서의 인터페이스 보드로서, 상기 접점들과 상기 인터커넥트 사이에서의 상기 전기 경로의 적어도 일부이고, 상기 전기 경로 내에 전자 컴포넌트를 구비하는 상기 인터페이스 보드;
    를 더 포함하는 것을 특징으로 하는 시스템.
11. 제10 항에 있어서, 상기 전자 컴포넌트는 패시브 전자 컴포넌트인 것을 특징으로 하는 시스템.
12. 제11 항에 있어서, 상기 전자 컴포넌트는 커패시터, 발룬 또는 스위치 중 적어도 하나를 구비하는 것을 특징으로 하는 시스템.
13. 제10 항에 있어서, 상기 전자 컴포넌트는 액티브 전자 컴포넌트를 포함하는 것을 특징으로 하는 시스템.
14. 제1 항에 있어서, 상기 전기 소자의 각각은 무선 주파수(RF) 프로브 카드의 일부를 포함하는 것을 특징으로 하는 시스템.
15. 제1 항에 있어서, 상기 전기 소자는 상기 회로 보드 상에서 종단하는 전기 케이블을 포함하는 것을 특징으로 하는 시스템.
16. 제1 항에 있어서, 상기 접점들은 상기 웨이퍼 상에서 평행한 행으로 배열되고;
    상기 시스템은:
    상기 인터커넥트와 상기 접점들의 서브셋 사이에서 전기 접촉을 하도록 하는 테스터를 더 포함하는 것을 특징으로 하는 시스템.
17. 제1 항에 있어서, 상기 부가적으로 제조된 전기 도관은 매칭하는 전기 경로 길이, 임피던스 및 신호의 감쇠를 갖도록 구성되는 것을 특징으로 하는 시스템.
18. 제1 항에 있어서, 상기 부가적으로 제조된 전기 도관 중 적어도 일부는 매칭하는 전기 경로 길이, 임피던스 및 신호의 감쇠를 갖도록 구성되는 것을 특징으로 하는 시스템.
19. 제1 항에 있어서, 상기 부가적으로 제조된 전기 도관은 상이한 부가적으로 제조된 전기 도관들 사이에서 매칭하는 전기 경로 길이 및 비행시간, 임피던스, 및 신호의 감쇠를 달성하도록 구성되는 곡선 또는 구불구불한 형상의 부분을 포함하는 것을 특징으로 하는 시스템.
20. 제1 항에 있어서, 상기 부가적으로 제조된 전기 도관은 삼차원(3D) 인쇄 전기 도관을 포함하는 것을 특징으로 하는 시스템.
21. 제1 항에 있어서, 상기 제2 피치는 상기 제1 피치의 1차원을 유지시키는 것을 특징으로 하는 시스템.
22. 제1 피치에서 배열된 전기 소자를 구비하는 회로 보드;
    제2 피치에서 배열된 접점들을 구비하는 웨이퍼로서, 상기 제2 피치는 상기 제1 피치보다 더 작은 상기 웨이퍼; 및
    상기 전기 소자와 상기 접점들 사이에서의 전기 경로의 일부인 감산(subtractively) 제조된 전기 도관을 구비하는 인터커넥트;
    를 포함하고,
    상기 감산 제조된 전기 도관은 동축 구조를 갖고, 전기 도전성 재료를 포함하는 것을 특징으로 하는 시스템.
23. 제22 항에 있어서, 상기 감산 제조된 전기 도관은 스트립 선로(stripline) 구성, 마이크로 스트립 구성, 또는 공면 도파관 구성을 가지는 것을 특징으로 하는 시스템.
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