KR102240057B1 - 버스 시스템용 가입자국, 그리고 버스 시스템 내의 라인 전도성 방출을 감소시키는 방법 - Google Patents

버스 시스템용 가입자국, 그리고 버스 시스템 내의 라인 전도성 방출을 감소시키는 방법 Download PDF

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Abstract

본 발명은, 버스 시스템(1)용 가입자국(10; 30) 및 버스 시스템(1) 내 라인 전도성 방출을 감소시키기 위한 방법에 관한 것이다. 가입자국(10; 30)은 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 컨버터(130)와, 아날로그/디지털 컨버터(149)를 포함하며, 상기 디지털/아날로그 컨버터(130)와 아날로그/디지털 컨버터(149)는 버스 시스템(1)의 우성 버스 상태의 밸런스 보정을 위해 연결된다.

Description

버스 시스템용 가입자국, 그리고 버스 시스템 내의 라인 전도성 방출을 감소시키는 방법{SUBSCRIBER STATION FOR A BUS SYSTEM AND METHOD FOR REDUCING WIRE-BOUND EMISSIONS IN A BUS SYSTEM}
본 발명은 버스 시스템용 가입자국, 그리고 버스 시스템 내의 라인 전도성 방출을 감소시키기 위한 방법에 관한 것으로, 상기 방법에 따라 우성 버스 상태의 밸런싱이 달성된다.
CAN 버스는 신호 밸런싱에 대한 요구도가 높은 차동 버스 시스템(differential bus system)이다. 이 경우, 신호 밸런싱이 좋아질수록, 예컨대 자동차 라디오, GPS, 무선 전화기 등과 같은 고주파 수신기들에서 간섭 및 고주파 간섭 방출은 더 약화된다. 역위상 신호들(CAN_H 및 CAN_L)은, 이들의 평균값이 중간 전압(middle voltage)(VCC5/2 = 2.5V)과 가능한 적은 편차를 갖도록 제어되어야 한다.
현재, 신호 밸런싱은, 신호들(CAN_H - CAN_L)의 차동 전압이 약 2V의 값을 갖는 우성 버스 상태 또는 버스의 우성 상태에서 평균값 전압이 2.5V가 되도록, 스위치의 대지(GND) 저항과 대전위(VCC5) 저항이 밸런싱되는 방법으로 달성된다. 스위치 저항들의 밸런싱은 예컨대 전문적인 설계를 통해, 또는 예컨대 DE10250576A1호에 기술되어 있는 제어 회로들을 통해 수행된다.
그러나 한편으로는 지금까지 밸런스의 온칩 보정(On-Chip calibration)이 실행될 수 없었다는 점이 문제이다. 다른 한편으로, 현재로서는 노후화 및 온도 드리프트 시에도 최적의 밸런싱이 불가능하다. 또한, 방출되는 간섭의 상당한 감소가 달성되어야 한다.
그러므로 본 발명의 과제는 앞에서 언급한 문제들을 해결하는 버스 시스템용 가입자국 및 방법을 제공하는 것이다. 특히, 방출되는 간섭의 유의적인 감소가 가능하며, 노후화 및 온도 드리프트 조건에서도 버스 신호의 밸런싱에 대한 요건이 충족되게 하는 버스 시스템용 가입자국 및 방법을 제공해야 한다.
상기 과제는 특허 청구항 제1항에 따른 버스 시스템용 가입자국에 의해 해결된다. 가입자국은 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 컨버터와, 아날로그/디지털 컨버터를 포함하며, 디지털/아날로그 컨버터와 아날로그/디지털 컨버터는 버스 시스템의 우성 버스 상태의 밸런스 보정(balance calibration)을 위해 연결된다.
본원의 가입자국을 이용하여 우성 버스 상태를 밸런싱할 수 있다. 그에 따라, 상이한 신호 경로들에서, 부품 부정합(component mismatch)으로 인해 발생할 수 있는 전류 오차는 방지될 수 있다.
또한, 본원의 가입자국에 의해 밸런싱의 온칩 보정(On-Chip calibration)이 실현될 수 있으며, 최종 테스트에서의 보정도 가능하다.
본원의 가입자국의 추가 장점은 노후화 및 온도 드리프트 시에도 최적의 밸런싱이 가능하다는 점에 있다.
본원의 가입자국의 바람직한 추가 구현예들은 특허 종속 청구항들에 명시되어 있다.
본원의 가입자국의 경우, 디지털/아날로그 컨버터는 밸런스 보정의 주기적 실행 및/또는 온칩 실행에 적합하게 형성될 수 있다.
또한, 본원의 가입자국은, 밸런스 보정을 실행하기 위한 디지털/아날로그 컨버터의 제어 워드가 저장된 휘발성 메모리를 포함할 수 있다.
그 밖에도, 본원의 가입자국은, 밸런스 보정을 실행하기 위해, 버스 시스템의 버스로부터 디지털/아날로그 컨버터 및 아날로그/디지털 컨버터를 분리하기 위한 스위치를 추가로 포함할 수 있다. 이 경우, 스위치는, 밸런스 보정을 실행하도록, 버스 시스템의 버스로부터 디지털/아날로그 컨버터 및 아날로그/디지털 컨버터를 분리하기 위해, 하이 임피던스로 스위칭될 수 있는 PMOS-HV 캐스코드(cascode) 및 NMOS-HV 캐스코드를 포함할 수 있다.
또한, 본원의 가입자국은 밸런스 보정을 위한 디지털 제어 루프를 시동하기 위해 NV-NMOS 트랜지스터로부터 NV-PMOS 트랜지스터로의 단락 경로를 포함할 수 있다.
전술한 가입자국은, 하나의 버스와, 상호 간에 통신이 가능하도록 버스를 통해 서로 연결된 둘 이상의 가입자국을 포함하는 버스 시스템의 부분일 수 있으며, 둘 이상의 가입자국 중 하나 이상의 가입자국은 전술한 가입자국이다.
또한, 앞에서 언급한 과제는, 특허 청구항 제8항에 따라 버스 시스템 내의 라인 전도성 방출을 감소시키기 위한 방법을 통해 해결된다. 상기 방법의 경우, 버스 시스템의 가입자국에 디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 컨버터와, 아날로그/디지털 컨버터가 제공되며, 상기 디지털/아날로그 컨버터와 아날로그/디지털 컨버터는, 이 디지털/아날로그 컨버터 및 아날로그/디지털 컨버터가 버스 시스템의 우성 버스 상태의 밸런스 보정을 실행하는 방식으로, 상호 연결된다.
본원의 방법은 가입자국과 관련하여 앞에서 언급한 것과 동일한 장점들을 제공한다.
본원의 방법의 바람직한 추가 구현예들은 특허 종속 청구항들에 명시되어 있다.
본원의 방법의 경우, 밸런스 보정의 실행은 주기적으로, 그리고/또는 온칩 밸런스 보정으로서 실행될 수 있다.
그에 추가로, 또는 그 대안으로, 밸런스 보정을 실행하기 위해, 본원의 방법에서는, 휘발성 레지스터에 저장되어 있는 디지털/아날로그 컨버터의 제어 워드를 이용할 수 있다.
또한, 밸런스 보정을 실행하도록, PMOS-HV 캐스코드 및 NMOS-HV 캐스코드는, 버스 시스템의 버스로부터 디지털/아날로그 컨버터 및 아날로그/디지털 컨버터를 분리하기 위해, 하이 임피던스로 스위칭될 수 있다. 그 결과, 출력 전류 미러 CAN_H 측의 전류 결정 소자(current determining element)로부터 출력 전류 미러 CAN_L 측의 전류 결정 소자로의 단락 경로를 이용하여, 출력 전류 미러 CAN_H 측의 전류 결정 소자의 전류와 출력 전류 미러 CAN_L 측의 전류 결정 소자의 전류가 거의 동일한 값으로 조절되게 하는 디지털 제어 루프가 밸런스 보정을 위해 시동될 수 있다.
본 발명의 추가의 가능한 구현예들은 실시예들과 관련하여 앞에서 또는 하기에 기술된 특징들 또는 실시형태들의 명시되지 않은 조합들도 포함한다. 이 경우, 통상의 기술자라면 본 발명의 각각의 기본 형태의 개량 또는 보완으로서의 개별 양태들도 부가할 것이다.
하기에서는 첨부한 도면과 관련하여, 그리고 실시예들에 기초하여 본 발명을 더 상세히 기술한다.
도 1은 제1 실시예에 따른 버스 시스템의 간소화된 블록 회로도이다.
도 2는 제1 실시예에 따른 버스 시스템에서 시간에 걸친 버스 신호의 설정 전압 특성곡선을 나타낸 그래프이다.
도 3은 상기 실시예에 따른 버스 시스템의 가입자국의 송신 유닛의 전기 회로도이다.
도면들에서 동일하거나 기능이 동일한 요소들은, 별도의 사항이 명시되어 있지 않는 한, 동일한 도면부호들을 갖는다.
도 1에는, 예컨대 CAN 버스 시스템, CAN-FD 버스 시스템 등일 수 있는 버스 시스템(1)이 도시되어 있다. 버스 시스템(1)은 운송수단, 특히 자동차, 비행기 등에서, 또는 병원 등에서 이용될 수 있다.
도 1에서, 버스 시스템(1)은 제1 버스 코어(41) 및 제2 버스 코어(42)를 가진 버스(40)에 각각 연결되는 복수의 가입자국(10, 20, 30)을 포함한다. 버스 코어들(41, 42)은 CAN_H 및 CAN_L로도 지칭될 수 있고, 송신 상태에서 우성 레벨의 결합을 위해 이용된다. 버스(40)를 통해, 메시지들(45, 46, 47)은 신호들의 형태로 개별 가입자국들(10, 20, 30) 간에 전송될 수 있다. 가입자국들(10, 20, 30)은 예컨대 자동차의 제어 유닛들 또는 표시(display) 장치들일 수 있다.
도 1에 도시된 것처럼, 가입자국들(10, 30)은 각각 통신 제어 유닛(11)과, 송신 유닛(12)과, 수신 유닛(13)을 포함한다. 그에 비해, 가입자국(20)은 통신 제어 유닛(11)과, 송/수신 유닛(14)을 포함한다. 가입자국(10, 30)의 송신 유닛들(12) 및 수신 유닛들(13)과, 가입자국(20)의 송/수신 유닛(14)은, 비록 도 1에는 도시되어 있지 않지만, 각각 버스(40)에 직접 연결되어 있다.
통신 제어 유닛(11)은, 버스(40)에 연결된 가입자국들(10, 20, 30) 중 타측 가입자국과 버스(40)를 통한 각각의 가입자국(10, 20, 30)의 통신을 제어하기 위해 이용된다. 송신 유닛(12)은 메시지들(45, 47)의 신호 형태의 송신을 위해, 그리고 차후에 훨씬 더 상세히 기술되겠지만, 신호 밸런싱에 대한 버스 시스템(1)의 요건을 충족하기 위해, 버스 시스템(1) 내 라인 전도성 방출을 감소시키는 데 이용된다. 라인 전도성 방출은 버스(40) 상에서 발생할 수 있다. 통신 제어 유닛(11)은 종래의 CAN 컨트롤러처럼 구현될 수 있다. 수신 유닛(13)은 그 수신 기능과 관련하여 종래의 CAN 트랜시버처럼 구현될 수 있다. 송/수신 유닛(14)은 종래의 CAN 트랜시버처럼 구현될 수 있다.
도 2에는, 도 3에 더 구체적으로 도시되어 있는 송신 유닛(12)에 의해 생성되는 것과 같은 스위칭 에지들(51, 52)을 갖는, 시간(t)에 걸친 전압 특성곡선(U)이 도시되어 있다. 스위칭 에지(51)는 우성 상태(53)에서 열성 상태(54)로 신호의 전이에 상응한다. 스위칭 에지(52)는 열성 상태(54)에서 우성 상태(53)로 신호의 전이에 상응한다. 도시된 전압 특성곡선은 송신 유닛(12)에 의해 생성될 설정 전압 특성곡선처럼 스위칭 에지들(51, 52)을 갖는다. 우성 상태(53)는 우성 버스 상태에 상응한다. 열성 상태(54)는 열성 버스 상태에 상응한다.
도 3에 따라 송신 유닛(12)은, 미도시된 PMOS 트랜지스터로부터 저항(125)을 경유하여 입력 신호 또는 입력 전류(I)가 그 내부로 공급되는 전류 뱅크(130)(current bank)와, 버스 코어(41)(CAN_H)로 전류를 전도하는 출력 전류 미러 CAN_H(140)와, 버스 코어(42)(CAN_L)로 전류를 전도하는 출력 전류 미러 CAN_L(145)를 포함한다.
전류 뱅크(130)는 NMOS 트랜지스터들(131A, 131B)과 디지털/아날로그 컨버터로 형성되는 전류 미러(131)를 포함하고, 상기 전류 미러 중에서 도 3에는 특수한 예시로서 트랜지스터들(131C, 131D, 131E, 131F, 131G, 131H, 131I, 131J)이 도시되어 있다. 실제로 전류 미러(131)는 디지털/아날로그 컨버터 내에 n개의 트랜지스터(131C, 131D, 131E, 131F)와, 스위치로서 n개의 트랜지스터를 포함하며, 여기서 n은 1보다 큰 자연수이다. 그에 따라, 도 3의 예에서 n = 4가 적용된다. 또한, 전류 뱅크(130)는 하기에서 NMOS-HV 캐스코드(132)로도 지칭되는 NMOS-고전압 캐스코드(132)와, 저전압(low voltage)용의 PMOS 전류 미러(133)를 갖는다. NMOS-HV 캐스코드(132)는 출력 전류 미러(140)와 연결된다. PMOS 전류 미러(133)는 출력 전류 미러(145)와 연결된다.
트랜지스터들(131C, 131D, 131E, 131F, 131G, 131H, 131I, 131J)은 워드 폭(n)을 갖는 전류 디지털/아날로그 컨버터를 형성한다. 트랜지스터들(131C, 131D, 131E, 131F)에 의해 형성되고 이진 가중치를 갖는 각각의 전류원 출력단에 직렬로, 트랜지스터들(131G, 131H, 131I, 131J) 중 하나의 트랜지스터가 각각의 데이터 비트(dn -1, dn -2, dn -3 ~ d0)에 의해 제어되는 스위칭 트랜지스터(131)로서 연결된다.
전류 뱅크(130) 내로 미도시된 PMOS 트랜지스터로부터 입력 신호 또는 입력 전류(I)가 공급되기 때문에, 저항(125)은 고정 전위로 연결되지 않는다. 전류 뱅크(130)의 입력단 옆의 NMOS 트랜지스터(131B)는 전류 뱅크(130)의 PMOS 측을 위한 기본 전류(Ip)를 공급한다. 이 경우, 기본 전류(Ip)는 표준 전류에서 보정 전류의 절반(1/2)을 뺀 값이며, 보정 전류의 1/2는 트랜지스터들(131C, 131G)의 경로에서 흐르고, 보정 전류의 1/4는 트랜지스터들(131D, 131H)의 경로에서 흐르고, 보정 전류의 1/8은 트랜지스터들(131E, 131I)의 경로에서 흐르는 등의 방식으로 진행되다가, 최종적으로 보정 전류의 1/2n은 n번째 트랜지스터 경로인 트랜지스터들(131F, 131J)의 경로에서 흐른다. 이 경우, 최상위 부분 전류는 보정 범위의 1/2이다. 상기 최상위 부분 전류는 데이터 비트(dn - 1)로 제어된다. 데이터 비트(dn - 1)는 최상위 비트(MSB = Most Significant Bit)이다. 도 3에서 우측으로 그 옆에는 보정 범위의 1/4을 갖는 두 번째 최상위 부분 전류가 위치한다. 이런 부분 전류는 데이터 비트(dn-2)로 제어된다. 가장 우측에는 값(1/2n)(2의 n승분의 1)을 갖는 최하위 부분 전류가 위치한다. 최하위 부분 전류는 데이터 비트(d0)에 의해 제어된다. 데이터 비트(0)는 최하위 비트(LSB = Least Significant Bit)이다. 도 3의 전류 뱅크(130)에서 가장 우측에는 트랜지스터(131Z)가 제공되며, 이 트랜지스터로부터 N 측을 위한 전류(IN)가 전류 미러(133) 내로 공급된다.
출력 전류 미러 CAN_H(140)는 CAN_H 출력 전류 발생을 위한 저전압(low voltage)용 PMOS 전류 미러이다. 출력 전류 미러 CAN_L(145)은 CAN_L 출력 전류 발생을 위한 저전압(low voltage)용 NMOS 전류 미러이다. 전류 미러들(140, 145)은, 도 3에 도시된 회로의 CAN_H 분기 및 그 CAN_L 분기에서 동일한 신호 지연 및 동일한 포화 거동(saturation behavior)을 유지하기 위해, 레이아웃에서 동일하게 구성된 MOS-저전압 트랜지스터들로 형성된다.
도 3에서, 출력 전류 미러 CAN_H(140)에는, 하기에서 PMOS-HV 캐스코드(141)로도 지칭되는 PMOS 고전압 캐스코드(141)가 연결된다. PMOS-HV 캐스코드(141)는 "-27V로의 CAN_H의 단락"의 에러 발생 시 요구된다. 그 밖에도, 출력 전류 미러 CAN_H(140)에는, CAN_H의 양의 과전압에 대해 회로를 보호하기 위한 극성반전 보호 다이오드(142)가 연결된다.
또한, 도 3에서, 출력 전류 미러 CAN_L(145)에는, 하기에서 NMOS-HV 캐스코드(146)로도 지칭되는 NMOS 고전압 캐스코드(146)가 연결된다. NMOS-HV 캐스코드(146)는 "-27V로의 CAN_L의 단락"의 에러 발생 시 요구된다. 그 밖에, 출력 전류 미러 CAN_L(145)에는 극성반전 보호 다이오드(147)가 연결된다. 극성반전 보호 다이오드(147)는 "40V로의 CAN_L의 단락"의 에러 발생 시 요구된다. PMOS-HV 캐스코드(141)와 극성반전 보호 다이오드(147) 사이에는 저항(143)에서 종결되는 버스 코어들(41, 42)을 갖는 버스(40)가 스위칭된다. 그에 따라, 저항(143)은 버스(40)의 파동 임피던스와 동일한 저항을 가지며, 그로 인해 버스(40) 상에서 반사가 발생하지 않는다. 이 경우, 버스 코어(41)는 신호 CAN_H의 전송을 위해 제공되고, 버스 코어(42)는 신호 CAN_L의 전송을 위해 제공된다. 도면부호 148은 단락 경로를 나타낸다. NMOS-HV 캐스코드(146)는 아날로그/디지털 컨버터(149)와 연결된다. 아날로그/디지털 컨버터(149)는 1비트 컨버터인 비교기일 수 있다. 아날로그/디지털 컨버터(149)는 전류 미러(145)의 출력단에 있는 트랜지스터(1451) 및 MOSFET로서 형성되어 단락 경로(148)를 형성하는 스위칭 트랜지스터(150)에 연결된다. 2개의 전류원인 트랜지스터들(1401 및 1451)의 단락을 통해, 높은 민감도를 갖는 구성이 확보된다. 이미 최소인 전류차는 아날로그/디지털 컨버터(149)의 입력단의 전위를 0V로, 또는 전압/전위(VCC5) 쪽으로 스위칭되게 한다. 아날로그/디지털 컨버터(149)로서의 간단한 비교기는 대부분의 경우에 충분히 기능성을 충족한다. 도면부호 151은 휘발성 메모리를 나타낸다.
전술한 회로는 저항(143)과 관련하여 매우 간소화되어 있다. 실제로는, 버스 코어들(41, 42)의 각각의 라인 종단에 종결을 위해 직렬로 연결된 각각 2개의 60Ω짜리 저항이 제공된다. 각각의 중점은 2.5V로 결정된다.
도 3에서, 인버터(161)는 NMOS-HV 캐스코드(146)의 게이트의 구동을 위해 제공된다. 그에 따라, 캐스코드들(146/141) 또는 스위칭 트랜지스터(150)는, 단락 경로(148)를 스위칭하기 위해, 로우 임피던스로 스위칭된다. 인버터(161)는 전류원(163)에 연결되어 있는 NMOS-HV 캐스코드(162)의 게이트의 구동을 위해서도 제공된다. 전류원(163)은 자신의 전류를 PMOS 측에 제공한다. 상기 전류는 제너 다이오드(165) 및 저항(164)으로 유입된다. 제너 다이오드(165)는 HV-PMOS 캐스코드(141)를 위한 음의 게이트 전위를 결정한다. 저항(164)은, 전류원(163)의 차단 시 캐스코드(141)가 스위치 오프되도록 한다. 또한, 스위칭 트랜지스터(150)의 구동을 위해 인버터(160)가 제공된다. 그러나 인버터(160)는 버퍼일 수도 있다.
도 3의 송신 유닛(12)의 경우, 버스 시스템(1) 내의 라인 전도성 방출의 감소 방법에서 밸런스 보정이 하기와 같은 방식으로 실행될 수 있다. 밸런스 보정을 위해, 트랜지스터로서 PMOS-HV 캐스코드(141) 및 NMOS-HV 캐스코드(146)와, 스위칭 트랜지스터(150)를 포함하는 스위치가 제공되며, 이 스위치는 단자들(CAN_L 또는 CAN_H)로부터 전류 경로들을 분리하여 양측 전류 결정 요소 간의 단락을 형성한다. 본 실시예의 경우, 두 전류 결정 요소는 전류원들이며, 요컨대 트랜지스터들(1401 및 1451)이다. 그에 따라, 밸런스 보정을 위해, 트랜지스터로서 PMOS-HV 캐스코드(141) 및 NMOS-HV 캐스코드(146)가 하이 임피던스로 스위칭되고, 전류 미러(140)의 저전압 PMOS 트랜지스터(1401)[이 트랜지스터(1401)는 하기에서 NV-PMOS 트랜지스터라 지칭됨]로부터 전류 미러(145)의 저전압 NMOS 트랜지스터(1451)[이 트랜지스터(1451)는 하기에서 NV-NMOS 트랜지스터로 지칭됨]로의 단락 경로(148)가 스위치 온된다. 이제, 예컨대 NV-PMOS 트랜지스터(1401)의 공칭 전류를 작은 값으로부터 큰 값으로 변경시키는 디지털 제어 루프가 시동된다. 처음에는, NMOS 전류로도 지칭될 수 있는 NV-NMOS 트랜지스터(1451)의 전류가 우세한데, 그 이유는 PMOS 전류로도 지칭될 수 있는 NV-PMOS 트랜지스터(1401)의 전류가 낮기 때문이다. 그 결과, 아날로그/디지털 컨버터(149)의 입력단은 접지(GND)된다. PMOS 전류의 증가와 더불어, 아날로그/디지털 컨버터(149)의 입력단은 갑자기 더 높은 전압값에 도달한다. 이 시점에서 PMOS 전류가 NMOS 전류보다 더 크다. 디지털/아날로그 컨버터(130)의 충분히 낮은 전류 단계들에 의해, PMOS 전류와 NMOS 전류가 거의 동일한 점이 달성될 수 있다. DAC 제어 워드로도 지칭될 수 있는 디지털/아날로그 컨버터(130)의 제어 워드는 휘발성 메모리(151), 특히 레지스터에 저장되며, 송신 유닛(12)의 각각의 정상적인 송신 과정에서 이용된다. 보정은 디지털부 또는 디지털/아날로그 컨버터(130)에 의해 주기적으로, 예컨대 저출력 상태(파워다운 상태)에서 송신 유닛(12)의 웨이크업 시마다 실행된다.
따라서, 도 3의 송신 유닛(12)에 의해, 버스 시스템(1) 내의 라인 전도성 방출의 감소를 위한 방법이 실행된다. 이 경우, 송신 유닛(12)은 우성 버스 상태의 밸런싱을 위해 전술한 것처럼 보정을 실행한다.
요구되는 내전압성은 캐스코드 단들 및 스위칭 트랜지스터(150)를 통해 달성된다. 캐스코드 단들은 MOS 고전압 트랜지스터들, 요컨대 캐스코드들(141, 146, 132)로 형성된다.
도 3에서 알 수 있듯이, 송신 유닛(12)의 경우, 전술한 회로는 우성 버스 상태의 밸런싱을 위해 버스 코어들(41, 42) 및 저항(143)에 의해 대표되는 버스(40)로부터 실질적으로 분리된다. 이런 장점은 캐스코드 트랜지스터들, 요컨대 캐스코드들(141, 146)을 통해 달성된다. 그에 따라, 조사된 간섭들은, DPI, BCI 등을 통한 것처럼, 디지털/아날로그 컨버터(130)와 같은 민감한 블록들로부터 이격 유지된다.
그에 따라, 본 발명은, 저전압 신호 트랜지스터와 고전압 캐스코드 트랜지스터로의 CAN 구동 트랜지스터들의 분할을 이용한다. CAN 송신 유닛(12)이, 구동 트랜지스터들이 스위치 오프되어 있는 열성 모드에 있다면, 우성 버스 상태의 밸런스의 온칩 보정을 실행하는 것이 가능하다. 그러나 그 대안으로, CAN 송신 유닛(12)의 최종 테스트 시 내장형 셀프 테스트(built-in self-test)으로서, 특히 최종 테스트 동안 1회 보정으로서 전술한 방법을 이용할 수 있고, 검출된 트리밍 값들은 차후의 이용을 위해 OTP 레지스터 내에 고정 저장할 수 있고, 특히 버닝(burning)할 수 있다.
앞서 기재한 버스 시스템(1), 가입자국(10, 30), 송신 유닛(12) 및 방법의 모든 구현예는 개별적으로, 또는 가능한 모든 조합으로 이용될 수 있다. 특히 실시예들의 특징들의 임의의 조합 및 그 변형도 가능하다. 추가로 특히 하기의 추가 변형들도 생각해 볼 수 있다.
실시예들에 따른 버스 시스템(1)은 특히 CAN 네트워크 또는 CAN FD 네트워크 또는 플렉스레이 네트워크이다.
버스 시스템(1) 내에서 가입자국들(10, 20, 30)의 개수 및 배치는 임의적이다. 특히 가입자국들(10)만, 또는 가입자국들(30)만, 또는 가입자국들(10, 30)만 실시예들의 버스 시스템(1) 내에 제공될 수도 있다.
전술한 가입자국들(10, 30) 및 이들에 의해 실행되는 방법은 특히 바람직하게는 2011년 05월 02일 인터넷 사이트 http://www.semiconductors. bosch.de/veroeffentlichte Dokument "CAN with Flexible Data-Rate, White Paper, Version 1.0"에서 공개된 한 변형 데이터 프로토콜에서 적용될 수 있으며, 상기 데이터 프로토콜은 특히 데이터 필드의 확장뿐만 아니라, CAN 메시지의 부분에 대해서는 중재 수행 후 비트 길이의 단축도 가능하게 한다.
단자들(CAN_L 또는 CAN_H)로부터 전류 경로들을 분리하고, 두 전류 결정 요소 간에 단락을 형성하는 전술한 스위치는, PMOS-HV 캐스코드(141) 및 NMOS-HV 캐스코드(146) 대신, 언급한 기능을 실현하는 하나 이상의 추가 스위칭 소자들에 의해서도 형성될 수 있다. 스위치는 상기 목적에 적합한 임의의 구성을 가질 수 있다.
가입자국들(10, 30)은, 특히 CAN-FD의 경우, 명백히 더 높은 데이터 전송률을 이용할 경우 통상의 CAN 전송의 범위에서 CAN-FD의 송신 품질을 개선하는 가능성을 구현한다.
전술한 실시예의 기능은 트랜시버 또는 송/수신 유닛(13) 또는 통신 제어 유닛(11) 등에서도 구현될 수 있다. 그에 추가로, 또는 그 대안으로, 송신 유닛(12)이 기존 제품들에 통합될 수 있다.

Claims (14)

  1. 버스 시스템(1)을 위한 가입자국(10; 30)으로서,
    디지털 신호를 아날로그 신호로 변환하기 위한 디지털/아날로그 컨버터(131C-131J)와,
    아날로그/디지털 컨버터(149)를 포함하는 상기 가입자국에 있어서,
    상기 디지털/아날로그 컨버터(131C-131J) 및 상기 아날로그/디지털 컨버터(149)는 상기 버스 시스템(1)의 우성 버스 상태의 밸런스 보정을 위해 연결되고,
    상기 디지털/아날로그 컨버터(131C-131J)의 출력단에 연결되는 NMOS-고전압 캐스코드(132)와,
    상기 NMOS-고전압 캐스코드(132)의 출력단에 연결되며, 제1 버스 코어(41)로 전류를 전도하며, 상기 제1 버스 코어(41)에 대한 출력 전류 발생을 위한 저전압용 전류 미러인, PMOS 출력 전류 미러(140)와,
    상기 PMOS 출력 전류 미러(140)의 출력단에서 저전압 PMOS 트랜지스터(1401)에 연결되며, 상기 제1 버스 코어(41)를 위한 연결부에 연결되는, PMOS 고전압 캐스코드(141)와,
    상기 디지털/아날로그 컨버터(131C-131J)의 하류에서 연결되는 저전압용의 PMOS 전류 미러(133)와,
    상기 PMOS 전류 미러(133)의 출력단에 연결되며, 제2 버스 코어(42)로 전류를 전도하며, 상기 제2 버스 코어(42)에 대한 출력 전류 발생을 위한 저전압용 전류 미러인, NMOS 출력 전류 미러(145)와,
    상기 NMOS 출력 전류 미러(145)의 출력단에서 저전압 NMOS 트랜지스터(1451)에 연결되며, 상기 제2 버스 코어(42)를 위한 연결부에 연결되는, NMOS 고전압 캐스코드(146)를 포함하는,
    버스 시스템용 가입자국(10; 30).
  2. 제1항에 있어서, 상기 디지털/아날로그 컨버터(131C-131J)는 밸런스 보정의 주기적인 실행 및/또는 온칩(on chip) 실행을 구현하도록 형성되는, 버스 시스템용 가입자국(10; 30).
  3. 제1항 또는 제2항에 있어서, 상기 밸런스 보정을 실행하기 위한 디지털/아날로그 컨버터(131C-131J)의 제어 워드가 저장되는 휘발성 메모리(151)를 추가로 포함하는, 버스 시스템용 가입자국(10; 30).
  4. 제3항에 있어서, 상기 디지털/아날로그 컨버터(131C-131J)는 이진 가중치를 갖는 전류원 출력으로서 제어 워드의 워드 길이에 대응하는 수로 제1 트랜지스터(131C-131F)를 구비하고,
    상기 제1 트랜지스터(131C-131F) 각각은 스위치로서 상기 제1 트랜지스터(131C-131F)에 직렬로 연결되는 제2 트랜지스터(131G-131J)를 구비하고,
    상기 제1 트랜지스터(131C-131F)는 상기 제2 버스 코어(42)를 위한 연결부로의 전류 경로에 연결되고,
    상기 제2 트랜지스터(131G-131J)는 상기 제1 버스 코어(41)를 위한 연결부로의 전류 경로에 연결되는, 버스 시스템용 가입자국(10; 30).
  5. 제1항 또는 제2항에 있어서, 상기 NMOS-고전압 캐스코드(132)는 상기 디지털/아날로그 컨버터(131C-131J)를 상기 제1 버스 코어(41)를 위한 연결부로의 전류 경로에 연결하는, 버스 시스템용 가입자국(10; 30).
  6. 제1항 또는 제2항에 있어서, 상기 디지털/아날로그 컨버터(131C-131J)는 상기 제1 버스 코어(41)를 위한 연결부로의 전류 경로와 상기 제2 버스 코어(42)를 위한 연결부로의 전류 경로에 연결되는, 버스 시스템용 가입자국(10; 30).
  7. 제6항에 있어서, 상기 PMOS 전류 미러(133)는 상기 디지털/아날로그 컨버터(131C-131J)를 상기 제2 버스 코어(42)를 위한 연결부로의 전류 경로에 연결하는, 버스 시스템용 가입자국(10; 30).
  8. 제1항 또는 제2항에 있어서, 상기 밸런스 보정을 실행하기 위해, 버스 시스템(1)의 버스(40)로부터 디지털/아날로그 컨버터(131C-131J) 및 아날로그/디지털 컨버터(149)를 분리하기 위한 스위치(141, 146)를 추가로 포함하는, 버스 시스템용 가입자국(10; 30).
  9. 제8항에 있어서, 상기 스위치는, 상기 밸런스 보정을 실행하도록, 버스 시스템(1)의 버스(40)로부터 디지털/아날로그 컨버터(131C-131J) 및 아날로그/디지털 컨버터(149)를 분리하기 위해, 하이 임피던스로 스위칭될 수 있는 PMOS-HV 캐스코드(141) 및 NMOS-HV 캐스코드(146)를 포함하는, 버스 시스템용 가입자국(10; 30).
  10. 제9항에 있어서, 밸런스 보정을 위한 디지털 제어 루프를 시동하기 위해 저전압 NMOS 트랜지스터(1451)로부터 저전압 PMOS 트랜지스터(1401)로의 단락 경로(148)를 추가로 포함하는, 버스 시스템용 가입자국(10; 30).
  11. 버스(40)와,
    상호 간에 통신이 가능하도록 상기 버스(40)를 통해 서로 연결된 둘 이상의 가입자국(10, 20, 30)을 구비한 버스 시스템(1)으로서,
    상기 둘 이상의 가입자국(10, 20, 30) 중 하나 이상의 가입자국은 제1항 또는 제2항에 따른 가입자국(10; 30)인, 버스 시스템(1).
  12. 버스 시스템(1) 내의 라인 전도성 방출을 감소시키기 위한 방법으로서, 버스 시스템(1)의 가입자국(10; 30)은 제1항 또는 제2항에 따라 구성되어, 디지털/아날로그 컨버터(131C-131J) 및 아날로그/디지털 컨버터(149)는, 이 디지털/아날로그 컨버터(131C-131J)와 아날로그/디지털 컨버터(149)가 버스 시스템(1)의 우성 버스 상태의 밸런스 보정을 실행하도록 상호 연결되는, 버스 시스템 내 라인 전도성 방출의 감소 방법.
  13. 제12항에 있어서, 상기 밸런스 보정의 실행은 주기적으로, 그리고/또는 온칩 밸런스 보정으로서 실행되고, 그리고/또는
    상기 밸런스 보정을 실행하기 위해, 휘발성 메모리(151)에 저장되어 있는 디지털/아날로그 컨버터(131C-131J)의 제어 워드가 이용되는, 버스 시스템 내 라인 전도성 방출의 감소 방법.
  14. 제12항에 있어서, 상기 밸런스 보정을 실행하도록, PMOS 고전압 캐스코드(141) 및 NMOS 고전압 캐스코드(146)는, 저전압 PMOS 트랜지스터(1401)로부터 저전압 NMOS 트랜지스터(1451)로의 단락 경로(148)를 이용하여, 상기 저전압 NMOS 트랜지스터(1451)의 전류와 상기 저전압 PMOS 트랜지스터(1401)의 전류가 동일한 값으로 조절되게 하는 디지털 제어 루프를 시동하기 위한 목적으로, 상기 버스 시스템(1)의 버스(40)로부터 상기 디지털/아날로그 컨버터(131C-131J) 및 상기 아날로그/디지털 컨버터(149)를 분리하기 위해, 하이 임피던스로 스위칭되는, 버스 시스템 내 라인 전도성 방출의 감소 방법.
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