KR102237144B1 - Light emitting device and light emitting device package - Google Patents

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Abstract

실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1 및 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조층; 상기 제2도전형 반도체층, 상기 활성층 및 상기 제1도전형 반도체층 내에 배치되며 제1너비를 갖는 복수의 홀; 상기 제1도전형 반도체층 내에 상기 제1너비보다 넓은 너비를 갖고 상기 복수의 홀 중 적어도 하나에 연결된 리세스; 상기 복수의 홀 각각에 배치된 연결 전극; 및 상기 리세스에 배치되며 상기 연결 전극에 연결된 접촉 전극을 포함한다.A light emitting device according to an embodiment includes: a first conductive type semiconductor layer, a second conductive type semiconductor layer disposed under the first conductive type semiconductor layer; And a light emitting structure layer including an active layer between the first and second conductive semiconductor layers. A plurality of holes disposed in the second conductive semiconductor layer, the active layer, and the first conductive semiconductor layer and having a first width; A recess having a width wider than the first width in the first conductive semiconductor layer and connected to at least one of the plurality of holes; Connection electrodes disposed in each of the plurality of holes; And a contact electrode disposed in the recess and connected to the connection electrode.

Description

발광 소자 및 발광 소자 패키지{LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE} Light emitting device and light emitting device package {LIGHT EMITTING DEVICE AND LIGHT EMITTING DEVICE PACKAGE}

실시 예는 발광 소자 및 발광 소자 패키지에 관한 것이다.The embodiment relates to a light emitting device and a light emitting device package.

발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 발광소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있다.Light Emitting Diode (LED) is a light emitting device that converts current into light. Recently, light emitting diodes are increasingly used as light sources for displays, light sources for automobiles, and light sources for lighting as the luminance gradually increases.

청색 또는 녹색 등의 단파장 광을 생성하여 풀 컬러 구현이 가능한 고출력 발광 칩이 개발된 바 있다. 이에, 발광 칩으로부터 출력되는 광의 일부를 흡수하여 광의 파장과 다른 파장을 출력하는 형광체를 발광 칩 상에 도포함으로써, 다양한 색의 발광 다이오드를 조합할 수 있으며 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.A high-power light emitting chip capable of realizing full color by generating short wavelength light such as blue or green has been developed. Accordingly, by applying a phosphor that absorbs a part of the light output from the light-emitting chip and outputs a wavelength different from that of the light on the light-emitting chip, light-emitting diodes of various colors can be combined and light-emitting diodes emitting white light can be implemented Do.

실시 예는 발광 구조층 내에 연결된 전극 구조를 갖는 발광 소자를 제공한다.The embodiment provides a light-emitting device having an electrode structure connected in a light-emitting structure layer.

실시 예는 발광 구조층 내에 복수의 홀 및 상기 홀에 연결된 리세스를 통해 전극을 배치하고, 상기 홀의 너비보다 상기 리세스의 너비가 넓은 발광 소자를 제공한다.The embodiment provides a light emitting device in which an electrode is disposed in a light emitting structure layer through a plurality of holes and a recess connected to the hole, and the width of the recess is wider than that of the hole.

실시 예는 발광 구조층 내에서 제1도전형 반도체층과 전극의 접촉 면적이 개선된 발광 소자를 제공한다. The embodiment provides a light emitting device having an improved contact area between a first conductive semiconductor layer and an electrode in a light emitting structure layer.

실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1 및 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조층; 상기 제2도전형 반도체층, 상기 활성층 및 상기 제2도전형 반도체층의 내부에 배치되고 제1너비를 갖는 복수의 홀; 상기 제1도전형 반도체층 내에 상기 제1너비보다 넓은 너비를 갖고 상기 복수의 홀 중 적어도 하나에 연결된 리세스; 상기 복수의 홀 각각에 배치된 연결 전극; 및 상기 리세스에 배치되며 상기 연결 전극에 연결된 접촉 전극을 포함한다.A light emitting device according to an embodiment includes: a first conductive type semiconductor layer, a second conductive type semiconductor layer disposed under the first conductive type semiconductor layer; And a light emitting structure layer including an active layer between the first and second conductive semiconductor layers. A plurality of holes disposed inside the second conductive semiconductor layer, the active layer, and the second conductive semiconductor layer and having a first width; A recess having a width wider than the first width in the first conductive semiconductor layer and connected to at least one of the plurality of holes; Connection electrodes disposed in each of the plurality of holes; And a contact electrode disposed in the recess and connected to the connection electrode.

실시 예는 제1도전형 반도체층 내에 접촉된 전극 면적을 증가시켜 줌으로써, 전류를 확산시켜 줄 수 있다.According to the embodiment, current can be diffused by increasing an electrode area in contact with the first conductive type semiconductor layer.

실시 예는 발광 소자의 전기적인 특성이 개선될 수 있다.According to the embodiment, the electrical characteristics of the light emitting device may be improved.

실시 예는 발광 소자의 방열 특성을 개선시켜 줄 수 있다.The embodiment may improve heat dissipation characteristics of a light emitting device.

실시 예는 발광 소자의 신뢰성을 개선시켜 줄 수 있다.The embodiment may improve the reliability of the light emitting device.

도 1은 제1실시 예에 따른 발광소자를 나타낸 평면도이다.
도 2는 도 1의 발광 소자의 A-A측 단면도이다.
도 3의 (A)-(C)는 도 2의 홀 및 리세스의 다른 형상을 나타낸 도면이다.
도 4는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 5는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 6은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 8은 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 9은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 10 및 도 11은 실시 예에 따른 발광 소자에서 리세스의 다른 예를 나타낸 평면도이다.
도 12 내지 도 20은 제1실시 예에 따른 발광 소자의 제조 과정을 나타낸 도면이다.
도 21은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다. 1 is a plan view showing a light emitting device according to a first embodiment.
FIG. 2 is a cross-sectional view on the AA side of the light emitting device of FIG. 1.
3A to 3C are views showing different shapes of the holes and recesses of FIG. 2.
4 is a side cross-sectional view illustrating a light emitting device according to a second embodiment.
5 is a side cross-sectional view illustrating a light emitting device according to a third embodiment.
6 is a side cross-sectional view illustrating a light emitting device according to a fourth embodiment.
8 is a side cross-sectional view illustrating a light emitting device according to a fifth embodiment.
9 is a side cross-sectional view illustrating a light emitting device according to a sixth embodiment.
10 and 11 are plan views illustrating another example of a recess in the light emitting device according to the embodiment.
12 to 20 are views showing a manufacturing process of the light emitting device according to the first embodiment.
21 is a diagram illustrating a light emitting device package having a light emitting device according to an embodiment.

이하에서는 첨부한 도면을 참조하여 실시예에 따른 발광소자에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
Hereinafter, a light emitting device according to an embodiment will be described in detail with reference to the accompanying drawings. In the description of the embodiment, each layer (film), region, pattern, or structure is formed in "on" or "under" of the substrate, each layer (film), region, pad, or patterns When described as being "on" and "under", both "directly" or "indirectly" are formed. In addition, the criteria for the top/top or bottom of each layer will be described based on the drawings.

도 1은 제1실시 예에 따른 발광소자를 나타낸 평면도이고, 도 2는 도 1의 발광 소자의 A-A측 단면도이다. 1 is a plan view showing a light emitting device according to a first embodiment, and FIG. 2 is a cross-sectional view of the light emitting device of FIG.

도 1 및 도 2를 참조하면, 발광 소자(100)는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(hole)(141) 및 리세스(recess)(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다. 1 and 2, the light emitting device 100 includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed below the light emitting structure layer 135, and the light emitting device 100 Holes 141 and recesses 145 disposed in the structural layer 135, a first pad 151 connected to the first electrode layer 150, and the first and second electrode layers 150 and 170 ), an insulating layer 162 disposed between, a connection electrode 171 disposed in the hole 141, and a contact electrode 172 disposed in the recess 145.

상기 발광소자(100)는 복수의 화합물 반도체층 예컨대, II족-VI족 또는 III족-V족 원소의 화합물 반도체를 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색과 같은 광을 방출하는 가시광선 대역의 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.The light-emitting device 100 includes an LED using a compound semiconductor of a plurality of compound semiconductor layers, for example, group II-VI or III-V group elements, and the LED emits light such as blue, green, or red It may be a visible light band LED or a UV LED. The light emitted from the LED may be implemented using various semiconductors within the technical scope of the embodiment, but is not limited thereto.

상기 발광 구조층(135)은 제1도전형 반도체층(110), 상기 제1도전형 반도체층(110)의 아래에 배치된 제2도전형 반도체층(130), 상기 제1 및 제2도전형 반도체층(110,130) 사이에 배치된 활성층(120)을 포함한다. The light emitting structure layer 135 includes a first conductive type semiconductor layer 110, a second conductive type semiconductor layer 130 disposed under the first conductive type semiconductor layer 110, and the first and second conductive layers. And an active layer 120 disposed between the type semiconductor layers 110 and 130.

상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1도전형 반도체층(110)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함한다. The first conductive type semiconductor layer 110 is a compound semiconductor of a group III-V element doped with a first conductive type dopant, such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, It may contain at least one of GaAsP and AlGaInP. The first conductive semiconductor layer 110 is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). I can. The first conductive type semiconductor layer 110 may be an n-type semiconductor layer, and the first conductive type dopant includes an n-type dopant such as Si, Ge, Sn, Se, and Te.

상기 제1도전형 반도체층(110)은 적어도 2개의 층을 포함하며, 예컨대 제1반도체층(111) 및 상기 제1반도체층(111) 아래에 제2반도체층(113)을 포함한다.The first conductive semiconductor layer 110 includes at least two layers, for example, a first semiconductor layer 111 and a second semiconductor layer 113 under the first semiconductor layer 111.

상기 제1반도체층(111) 및 상기 제2반도체층(113)은 제1도전형 도펀트 예컨대, n형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다.The first semiconductor layer 111 and the second semiconductor layer 113 are a compound semiconductor of a group III-V element doped with a first conductive type dopant such as an n type dopant, such as GaN, AlN, AlGaN, InGaN, It may include at least one of InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP.

상기 제1반도체층(111)과 상기 제2반도체층(113)에 첨가된 도펀트(dopant) 농도는 동일하거나 상기 제2반도체층(113)에 첨가된 도펀트 농도가 상기 제1반도체층(111)의 도펀트 농도보다 낮을 수 있다. 예를 들면, 상기 제2반도체층(113)에 첨가된 도펀트 농도가 상기 제1반도체층(111)에 첨가된 도펀트 농도보다 낮은 경우, 상기 제1반도체층(111)으로 공급된 전류는 상기 제2반도체층(113)에 의해 확산될 수 있다. The dopant concentration added to the first semiconductor layer 111 and the second semiconductor layer 113 is the same, or the dopant concentration added to the second semiconductor layer 113 is the same as the first semiconductor layer 111 It may be lower than the dopant concentration of. For example, when the dopant concentration added to the second semiconductor layer 113 is lower than the dopant concentration added to the first semiconductor layer 111, the current supplied to the first semiconductor layer 111 is It may be diffused by the two semiconductor layer 113.

또한 상기 제1반도체층(111)과 상기 제2반도체층(113)의 반도체 물질은 동일하거나, 서로 다를 수 있다. 상기 제1반도체층(111)과 상기 제2반도체층(113)이 동일한 물질인 경우, 반도체 결정 품질의 손해가 방지될 수 있다. 또한 상기 제1반도체층(111)과 상기 제2반도체층(113)을 서로 다른 물질로 형성된 경우, 굴절률 차이를 가지므로 광 추출 효율은 개선될 수 있다. 예를 들면, 제1반도체층(111)이 상기 제2반도체층(113)보다 저 굴절률의 물질로 형성된 경우, 광 추출 효율은 개선될 수 있다. In addition, the semiconductor materials of the first semiconductor layer 111 and the second semiconductor layer 113 may be the same or different from each other. When the first semiconductor layer 111 and the second semiconductor layer 113 are made of the same material, loss of semiconductor crystal quality may be prevented. In addition, when the first semiconductor layer 111 and the second semiconductor layer 113 are formed of different materials, the light extraction efficiency may be improved because there is a difference in refractive index. For example, when the first semiconductor layer 111 is formed of a material having a lower refractive index than the second semiconductor layer 113, light extraction efficiency may be improved.

상기 제1반도체층(111)과 상기 제2반도체층(113) 중 적어도 하나는 서로 다른 적어도 2층을 이용한 초격자 구조로 형성될 수 있다. 예를 들면, GaN/AlGaN 또는 AlGaN/InGaN 페어(pair)를 2주기 이상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 초격자 구조는 활성층(120)으로 전달되는 전위 결함을 차단하거나 전류를 확산시켜 줄 수 있다.At least one of the first semiconductor layer 111 and the second semiconductor layer 113 may be formed in a superlattice structure using at least two different layers. For example, a GaN/AlGaN or AlGaN/InGaN pair may be formed in two or more cycles, but is not limited thereto. Such a superlattice structure may block a potential defect transmitted to the active layer 120 or diffuse a current.

상기 제1도전형 반도체층(110)의 상면은 평탄한 면으로 형성하거나, 요철 구조와 같은 광 추출 구조를 포함하여 형성될 수 있다. 상기 요철 구조는 측 단면 형상이 반구 형상, 다각형 형상, 뿔 형상, 기둥 형상, 또는 반 타원 형상 중 적어도 하나를 포함한다. 상기 광 추출 구조는 상기 제1도전형 반도체층(110)의 상면으로 입사되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(110)의 광 추출 구조는 전 영역에 형성되거나, 일부 영역에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
The top surface of the first conductive semiconductor layer 110 may be formed as a flat surface or may include a light extraction structure such as an uneven structure. The concave-convex structure includes at least one of a hemispherical shape, a polygonal shape, a horn shape, a column shape, or a semi-elliptical shape. The light extraction structure may improve light extraction efficiency by changing a critical angle of light incident on the upper surface of the first conductive type semiconductor layer 110. The light extraction structure of the first conductive type semiconductor layer 110 may be formed in the entire region or in a part of the region, but is not limited thereto.

상기 제1도전형 반도체층(110)의 아래에는 활성층(120)이 배치되며, 상기 활성층(120)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 또한, 상기 활성층(120)은 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. An active layer 120 is disposed under the first conductive semiconductor layer 110, and the active layer 120 may be formed in a single well structure, a multiple well structure, a single quantum well structure, or a multiple quantum well structure. In addition, the active layer 120 may include a quantum wire structure or a quantum dot structure.

상기 활성층(120)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 배치될 수 있다.The active layer 120 may be formed in a cycle of a well layer and a barrier layer using a compound semiconductor material of a group III-V element. The well layer is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1), and the barrier layer is In x Al y Ga 1-xy N (0≦x≦1, 0≦y≦1, 0≦x+y≦1) may be formed as a semiconductor layer having a composition formula. The barrier layer may be formed of a material having a band gap higher than that of the well layer.

상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 120 may include, for example, at least one of a period of an InGaN well layer/GaN barrier layer, a period of an InGaN well layer/AlGaN barrier layer, and a period of an InGaN well layer/InGaN barrier layer. .

상기 활성층(120)과 제1도전형 반도체층(110) 사이에는 제1도전형 클래드층(미도시)이 배치될 수 있으며, 상기 활성층(120)과 제2도전형 반도체층(130) 사이에는 제2도전형 클래드층 또는/및 언도프 반도체층이 형성될 수 있다. 상기 제1 및 제2 도전형 클래드층 중 어느 하나 또는 모두는 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.A first conductive cladding layer (not shown) may be disposed between the active layer 120 and the first conductive semiconductor layer 110, and between the active layer 120 and the second conductive semiconductor layer 130 A second conductive clad layer or/and an undoped semiconductor layer may be formed. Any one or both of the first and second conductivity-type cladding layers may be formed of a GaN-based semiconductor, and a band gap thereof may be formed higher than a band gap of the barrier layer.

상기 활성층(120) 아래에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. The second conductive type semiconductor layer 130 is formed under the active layer 120, and the second conductive type semiconductor layer 130 is a compound semiconductor of a group III-V element doped with a second conductive type dopant. , GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, etc. can be selected. The second conductive semiconductor layer 130 is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). I can.

상기 제2도전형 반도체층(130)은 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive semiconductor layer 130 may be a p-type semiconductor layer, and the second conductive dopant includes a p-type dopant such as Mg, Zn, Ca, Sr, Ba, and the like. The second conductive semiconductor layer 130 may be formed as a single layer or multiple layers, but is not limited thereto.

상기 제2도전형 반도체층(130)은 전자 차단층을 더 포함할 수 있으며, 예컨대 상기 전자 차단층은 AlGaN 또는 InAlGaN을 포함하며, 상기 장벽층의 밴드 갭보다 넓은 밴드 갭을 갖고, 전자를 차단할 수 있다.The second conductive semiconductor layer 130 may further include an electron blocking layer, for example, the electron blocking layer includes AlGaN or InAlGaN, has a band gap wider than that of the barrier layer, and blocks electrons. I can.

상기 제2도전형 반도체층(130) 아래에는 제1도전형의 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 더 배치될 수 있다. 한편, 다른 예로서 상기 제1도전형 반도체층(110)이 p형 반도체층, 및 상기 제2도전형 반도체층(130)이 n형 반도체층으로 배치될 수 있다. 이를 통해, 상기 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최하층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다. 상기 발광 구조층(135)의 적어도 한 측면은 상기 발광 구조층(135)의 하면에 대해 수직하거나, 경사지게 형성될 수 있다.A semiconductor layer of a first conductivity type, for example, a semiconductor layer having a polarity opposite to that of the second conductivity type may be further disposed under the second conductivity type semiconductor layer 130. Meanwhile, as another example, the first conductive semiconductor layer 110 may be a p-type semiconductor layer, and the second conductive semiconductor layer 130 may be an n-type semiconductor layer. Through this, the light emitting structure layer 135 may have at least one of an n-p junction, a p-n junction, an n-p-n junction, and a p-n-p junction structure. In the following description, a structure in which the second conductive semiconductor layer 130 is disposed on the lowest layer of the light emitting structure layer 135 will be described as an example. At least one side of the light-emitting structure layer 135 may be formed to be perpendicular or inclined with respect to a lower surface of the light-emitting structure layer 135.

도 1 및 도 2와 같이, 상기 발광 구조층(135) 내에는 홀(141)을 포함한다. 상기 홀(141)은 복수개가 서로 이격되어 배치될 수 있다. 상기 홀(141)은 상기 발광 구조층(135) 내에서 수직 방향으로 배치될 수 있다. 상기 홀(141)은 상기 발광 구조층(135)의 하면부터 상기 제1도전형 반도체층(110)의 하부까지 연장될 수 있으며, 예컨대 제2도전형 반도체층(130) 및 상기 활성층(120)을 관통하여 배치될 수 있다. 1 and 2, a hole 141 is included in the light emitting structure layer 135. A plurality of holes 141 may be disposed to be spaced apart from each other. The hole 141 may be disposed in the light emitting structure layer 135 in a vertical direction. The hole 141 may extend from the lower surface of the light emitting structure layer 135 to the lower portion of the first conductive type semiconductor layer 110, for example, the second conductive type semiconductor layer 130 and the active layer 120 It can be disposed through.

상기 제1도전형 반도체층(110)에는 리세스(145)를 포함한다. 상기 리세스(145)는 상기 홀(141)에 연결될 수 있다. 상기 홀(141)은 제1너비(D1)를 갖고, 상기 리세스(145)는 상기 제1너비(D1)보다 넓은 제2너비(D2)로 배치될 수 있다. The first conductive semiconductor layer 110 includes a recess 145. The recess 145 may be connected to the hole 141. The hole 141 may have a first width D1, and the recess 145 may be disposed to have a second width D2 that is wider than the first width D1.

도 3은 상기 홀(141) 및 리세스(145)의 다른 형상을 나타낸 것이다. 도 3의 (A)-(C)는 홀 및 리세스의 탑뷰 형상을 나타낸 것으로서, 도 2와 같이 리세스(145)의 너비가 홀(141)의 너비보다 넓게 배치된다. 상기 리세스(145)는 상기 절연층의 연장부(161)의 너비보다 넓을 수 있다.3 shows different shapes of the hole 141 and the recess 145. 3A to 3C show top view shapes of the hole and the recess, and the width of the recess 145 is disposed to be wider than the width of the hole 141 as shown in FIG. 2. The recess 145 may be wider than the width of the extension part 161 of the insulating layer.

도 3의 (A)와 같이, 상기 홀(141)의 형상과 리세스(145)의 외 형상이 동일한 형상일 수 있다. 예컨대, 상기 홀(141) 및 리세스(145)의 형상은 서로 다른 너비를 갖는 원 형상일 수 있다. As shown in FIG. 3A, the shape of the hole 141 and the outer shape of the recess 145 may have the same shape. For example, the shapes of the holes 141 and the recesses 145 may be circular shapes having different widths.

도 3의 (B)와 같이, 상기 홀(141)의 형상과 상기 리세스(145)의 형상이 다른 형상일 수 있다. 예컨대, 상기 홀(141)의 형상은 다각 형상 예컨대, 육각 형상일 수 있으며, 상기 리세스(145)의 형상은 다각 형상 예컨대, 사각 형상일 수 있다. As shown in FIG. 3B, the shape of the hole 141 and the shape of the recess 145 may have different shapes. For example, the shape of the hole 141 may be a polygonal shape, for example, a hexagonal shape, and the shape of the recess 145 may be a polygonal shape, such as a square shape.

도 3의 (C)와 같이, 상기 홀(141)의 형상과 상기 리세스(145)의 형상이 다각 형상일 수 있으며, 예컨대 상기 홀(141) 및 리세스(145)의 형상은 육각형 형상일 수 있다. 실시 예에 따른 홀(141) 및 리세스(145)의 형상은 서로 동일하거나 서로 다른 형상일 수 있으며, 각각이 원형, 타원형, 또는 다각형 형상 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.3C, the shape of the hole 141 and the shape of the recess 145 may have a polygonal shape, for example, the shape of the hole 141 and the recess 145 may have a hexagonal shape. I can. The shape of the hole 141 and the recess 145 according to the embodiment may be the same or different from each other, and each may include at least one of a circular, elliptical, or polygonal shape, but is not limited thereto. .

다른 예로서, 도 10과 같이, 상기 리세스(145A)는 복수의 홀(141) 중 인접한 홀(141)들에 연결될 수 있다. 상기 리세스(145A)는 인접한 홀들(161)의 영역에 배치될 수 있다. 상기 리세스(145A)는 스트라이프(stripe) 형상을 포함할 수 있다. 상기 리세스(145A)는 복수개가 제1도전형 반도체층(110) 내에서 서로 평행하게 배열될 수 있다. 상기 리세스(145A)는 상기 발광 구조층의 적어도 한 측면(S1)과 평행하게 배열될 수 있다.As another example, as shown in FIG. 10, the recess 145A may be connected to adjacent holes 141 among the plurality of holes 141. The recesses 145A may be disposed in areas of adjacent holes 161. The recess 145A may have a stripe shape. A plurality of the recesses 145A may be arranged parallel to each other in the first conductive type semiconductor layer 110. The recess 145A may be arranged parallel to at least one side surface S1 of the light emitting structure layer.

다른 예로서, 상기 리세스(145A)는 도 11과 같이, 복수의 홀(141) 중에서 인접한 적어도 2개 또는 3개 이상의 홀 영역과 연결될 수 있다. 상기 리세스(145A)의 배열 방향은 상기 제1패드(151)로부터 멀어지는 방향 또는 상기 제1패드(151)의 반대측 방향으로 배열될 수 있다. 상기 리세스(145A)의 제2너비(D2)는 상기 홀(141)의 제1너비(D1)에 비해 넓은 너비를 갖고, 상기 리세스(145A)의 길이(D4)는 상기 인접한 홀(141) 간의 간격(D3)보다 넓게 배열될 수 있다. 이때, 상기 인접한 홀(141)들 간의 간격(D3)은 상기 인접한 홀(141)들의 중심 사이의 직선 거리를 의미할 수 있다. 이에 따라 상기 리세스(145A)에 배치되는 접촉 전극(172)과의 접촉 면적이 증가되어, 상기 제1도전형 반도체층(110)으로 공급되는 전류를 확산시켜 줄 수 있다.
As another example, the recess 145A may be connected to at least two or three or more adjacent hole regions among the plurality of holes 141 as shown in FIG. 11. The arrangement direction of the recesses 145A may be arranged in a direction away from the first pad 151 or in a direction opposite to the first pad 151. The second width D2 of the recess 145A has a wider width than the first width D1 of the hole 141, and the length D4 of the recess 145A is the adjacent hole 141 ) May be arranged wider than the interval D3. In this case, the distance D3 between the adjacent holes 141 may mean a linear distance between the centers of the adjacent holes 141. Accordingly, a contact area with the contact electrode 172 disposed in the recess 145A is increased, so that the current supplied to the first conductive type semiconductor layer 110 can be diffused.

도 1 및 도 2와 같이, 상기 제1 및 제2전극층(150,170)은 상기 발광 구조층(135)의 아래에 배치된다. 상기 제1전극층(150)은 상기 제2도전형 반도체층(130)과 전기적으로 연결되며, 상기 제2전극층(170)은 상기 제1도전형 반도체층(110)과 전기적으로 연결된다. 상기 제1 및 제2전극층(150,170)은 서로 수직 방향으로 오버랩되게 배치된다. 상기 발광 구조층(135)은 상기 제1 및 제2전극층(150,170)과 수직 방향으로 오버랩되게 배치될 수 있다.1 and 2, the first and second electrode layers 150 and 170 are disposed under the light emitting structure layer 135. The first electrode layer 150 is electrically connected to the second conductive semiconductor layer 130, and the second electrode layer 170 is electrically connected to the first conductive semiconductor layer 110. The first and second electrode layers 150 and 170 are disposed to overlap each other in a vertical direction. The light emitting structure layer 135 may be disposed to overlap the first and second electrode layers 150 and 170 in a vertical direction.

상기 제1전극층(150)은 제1접촉층(148), 반사층(152), 확산층(154)을 포함하며, 상기 제1접촉층(148)은 발광 구조층(135)의 아래에 배치되어 상기 제2도전형 반도체층(130)의 하면과 접촉된다. 상기 반사층(152)은 상기 제1접촉층(148)의 아래에 배치되고 상기 제1접촉층(148)을 통해 입사된 광을 반사시켜 준다. 상기 확산층(154)은 상기 반사층(152)의 아래에 배치되며 상기 제1패드(151)로부터 공급되는 전류를 확산하고 반사층(152)에 공급하게 된다. 상기 제1접촉층(148)과 상기 반사층(152) 중 적어도 하나의 너비는 발광 구조층(135)의 하면 너비와 같거나 더 넓을 수 있다.The first electrode layer 150 includes a first contact layer 148, a reflective layer 152, and a diffusion layer 154, and the first contact layer 148 is disposed under the light emitting structure layer 135 to provide the It is in contact with the lower surface of the second conductive semiconductor layer 130. The reflective layer 152 is disposed under the first contact layer 148 and reflects light incident through the first contact layer 148. The diffusion layer 154 is disposed under the reflective layer 152, diffuses the current supplied from the first pad 151 and supplies it to the reflective layer 152. The width of at least one of the first contact layer 148 and the reflective layer 152 may be equal to or wider than the width of the lower surface of the light emitting structure layer 135.

상기 제1접촉층(148)은 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 상기 제1접촉층(148)은 오믹 특성을 갖고 상기 제2도전형 반도체층(130) 아래에 층으로 배치되거나 복수의 홀을 갖는 패턴으로 접촉될 수 있다. 상기 제1접촉층(148)의 물질은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 제1접촉층(148)은 투광성의 물질을 포함하며, 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 제1접촉층(148)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The first contact layer 148 includes at least one conductive material, and may be formed of a single layer or multiple layers. The first contact layer 148 has an ohmic characteristic and may be disposed under the second conductive semiconductor layer 130 as a layer or may contact in a pattern having a plurality of holes. The material of the first contact layer 148 may include at least one of a metal, a metal oxide, and a metal nitride. The first contact layer 148 includes a light-transmitting material, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), indium aluminum oxide (IAZO). zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni It may include at least one of /IrOx/Au, and Ni/IrOx/Au/ITO. As another example, the first contact layer 148 is one layer or a plurality of materials composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and two or more alloys thereof. It can be formed in a layer of.

상기 반사층(152)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The reflective layer 152 includes a metal, for example, one layer or a plurality of materials composed of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and two or more alloys thereof. It can be formed in layers.

상기 확산층(154)은 금속을 포함하며, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다. 상기 확산층(154)은 전류 확산층으로 기능할 수 있다. 상기 확산층(154)은 상기 반사층(152)과 다른 금속을 포함하여 형성될 수 있으나 이에 한정하지 않는다. 상기 확산층(154)은 접촉부(155)를 포함하며, 상기 접촉부(155)는 상기 발광 구조층(135)의 측면보다 외측에 배치되며, 상기 제1패드(151)의 아래에 배치될 수 있다. 상기 제1전극층(150)은 상기 제1패드(151)와 상기 제2도전형 반도체층(130) 사이를 전기적으로 연결시켜 준다. The diffusion layer 154 includes a metal, for example, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si and And at least one of their optional alloys. The diffusion layer 154 may function as a current diffusion layer. The diffusion layer 154 may be formed of a different metal than the reflective layer 152, but is not limited thereto. The diffusion layer 154 includes a contact portion 155, and the contact portion 155 is disposed outside the side surface of the light emitting structure layer 135, and may be disposed under the first pad 151. The first electrode layer 150 electrically connects the first pad 151 and the second conductive semiconductor layer 130.

상기 제1패드(151)는 상기 발광 구조층(135)의 외측 영역(137)에 배치된다. 상기 제1패드(151)는 금속 예컨대, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 합금 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 홀(141)은 상기 제1전극층(150)을 관통하여 배치될 수 있다.
The first pad 151 is disposed on the outer region 137 of the light emitting structure layer 135. The first pad 151 is at least one of a metal such as Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu, and Au, or an alloy in which a plurality of materials are mixed It includes, and may be formed as a single layer or a multi-layer, but is not limited thereto. The hole 141 may be disposed through the first electrode layer 150.

상기 제2전극층(170)은 제2접촉층(174), 접합층(176) 및 전도성 지지부재(178) 중 적어도 하나를 포함한다. 상기 제2접촉층(174)은 금속, 금속 산화물, 금속 질화물 중 적어도 하나를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The second electrode layer 170 includes at least one of a second contact layer 174, a bonding layer 176, and a conductive support member 178. The second contact layer 174 may include at least one of a metal, a metal oxide, and a metal nitride. For example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), and indium zinc oxide (IZTO). tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx , RuOx, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, It may be formed of one layer or a plurality of layers of a material composed of Pt, Au, Hf, and two or more of these alloys.

상기 제2접촉층(174)은 연결 전극(171)을 포함하며, 상기 연결 전극(171)은 상기 홀(141)에 배치될 수 있다. 상기 연결 전극(171)은 상기 제2접촉층(174)으로부터 상기 제1도전형 반도체층(110)의 하부로 돌출될 수 있다. 상기 연결 전극(171)은 상기 제1전극층(150), 상기 제2도전형 반도체층(130) 및 상기 활성층(120)에 배치된 홀(141)에 배치되며 그 상부는 상기 제1도전형 반도체층(110)의 하부 예컨대, 제2반도체층(113)에 배치될 수 있다. 상기 연결 전극(171)은 상기 제1전극층(150)의 하면에 대해 연직 방향으로 돌출될 수 있으며, 그 둘레면은 경사진 면 또는 수직한 면일 수 있다. 상기 연결 전극(171)은 위에서 볼 때, 도 1과 같이 원 형상이거나, 도 3의 (B)(C)와 같이 다각형 형상일 수 있으며, 이에 대해 한정하지는 않는다. The second contact layer 174 may include a connection electrode 171, and the connection electrode 171 may be disposed in the hole 141. The connection electrode 171 may protrude from the second contact layer 174 to a lower portion of the first conductive semiconductor layer 110. The connection electrode 171 is disposed in the first electrode layer 150, the second conductive semiconductor layer 130, and the hole 141 disposed in the active layer 120, and the upper portion thereof is the first conductive semiconductor layer. It may be disposed under the layer 110, for example, on the second semiconductor layer 113. The connection electrode 171 may protrude in a vertical direction with respect to the lower surface of the first electrode layer 150, and the circumferential surface thereof may be an inclined surface or a vertical surface. When viewed from above, the connection electrode 171 may have a circular shape as shown in FIG. 1 or a polygonal shape as shown in (B)(C) of FIG. 3, but is not limited thereto.

상기 연결 전극(171)의 상면은 상기 활성층(120)의 상면과 상기 제1도전형 반도체층(110)의 상면 사이에 배치될 수 있다. 상기 연결 전극(171)의 상면은 상기 활성층(120)의 상면보다 위에 배치되므로 상기 활성층(120)의 발광 면적이 줄어드는 것을 방지할 수 있다.The upper surface of the connection electrode 171 may be disposed between the upper surface of the active layer 120 and the upper surface of the first conductive type semiconductor layer 110. Since the upper surface of the connection electrode 171 is disposed above the upper surface of the active layer 120, it is possible to prevent a reduction in the light emitting area of the active layer 120.

상기 접촉 전극(172)은 상기 리세스(145) 내에 배치된다. 상기 접촉 전극(172)은 상기 연결 전극(171)에 연결되거나 상기 연결 전극(171)과 일체로 형성될 수 있다. 상기 접촉 전극(172)은 상기 연결 전극(171)의 너비보다 넓은 너비를 갖고 형성될 수 있다. 상기 접촉 전극(172)의 너비는 상기 리세스(145)의 너비와 동일한 너비이거나 상기 홀(141)의 제1너비(D1)보다 넓은 너비로 형성될 수 있다. 상기 접촉 전극(172)은 상기 제2반도체층(113) 내에 배치되거나, 상기 활성층(120)의 상면보다 위에 배치될 수 있다. The contact electrode 172 is disposed in the recess 145. The contact electrode 172 may be connected to the connection electrode 171 or may be integrally formed with the connection electrode 171. The contact electrode 172 may be formed to have a width wider than that of the connection electrode 171. The width of the contact electrode 172 may be the same as the width of the recess 145 or may be formed to be wider than the first width D1 of the hole 141. The contact electrode 172 may be disposed in the second semiconductor layer 113 or may be disposed above the upper surface of the active layer 120.

상기 접촉 전극(172)은 상기 제1도전형 반도체층(110)에 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 접촉 전극(172)은 상기 제2반도체층(113) 내에 배치될 수 있으며, 상기 제2반도체층(113)과 접촉될 수 있다. The contact electrode 172 may contact the first conductive type semiconductor layer 110, but the embodiment is not limited thereto. The contact electrode 172 may be disposed in the second semiconductor layer 113 and may contact the second semiconductor layer 113.

상기 접촉 전극(172)과 상기 제1도전형 반도체층(110) 사이에는 전극 접촉층(173)이 배치될 수 있다. 상기 전극 접촉층(173)은 상기 리세스(145) 내에 배치되며 상기 제1도전형 반도체층(110)과 오믹 접촉될 수 있다. 상기 전극 접촉층(173)은 상기 제1반도체층(111)의 하면에 접촉될 수 있다. 상기 전극 접촉층(173)의 일부는 상기 제2반도체층(113)에 접촉될 수 있다. 상기 전극 접촉층(173)은 금속, 금속 산화물, 금속 질화물 중 적어도 하나를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. 상기 전극 접촉층(173)은 상기 제1도전형 반도체층(110)이 Ga 원소를 포함하는 경우, Ga-face 면과 접촉될 수 있다. 상기 전극 접촉층(173) 및 접촉 전극(172)은 도 10 및 도 11과 같이, 리세스(145) 내에 배치된 경우, 인접한 홀(141)들을 통해 배치된 복수의 연결 전극(171)과 연결될 수 있다. 이러한 접촉 전극(172)의 측 단면 면적은 상기 연결 전극(171)의 측 단면 면적보다 큰 면적을 갖고, 상기 제1도전형 반도체층(110)과 대면할 수 있다. 이에 따라 제1도전형 반도체층(110)으로 공급된 전류는 확산되어 활성층(120)으로 전달될 수 있다.
An electrode contact layer 173 may be disposed between the contact electrode 172 and the first conductive semiconductor layer 110. The electrode contact layer 173 is disposed in the recess 145 and may come into ohmic contact with the first conductive semiconductor layer 110. The electrode contact layer 173 may contact a lower surface of the first semiconductor layer 111. A part of the electrode contact layer 173 may contact the second semiconductor layer 113. The electrode contact layer 173 may include at least one of a metal, a metal oxide, and a metal nitride. For example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), or indium zinc tin (IZTO). oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt , Au, Hf, and a material composed of two or more of these alloys may be formed of one layer or a plurality of layers. The electrode contact layer 173 may contact a Ga-face surface when the first conductive semiconductor layer 110 contains a Ga element. When the electrode contact layer 173 and the contact electrode 172 are disposed in the recess 145 as shown in FIGS. 10 and 11, the electrode contact layer 173 and the contact electrode 172 may be connected to a plurality of connection electrodes 171 disposed through adjacent holes 141. I can. The side cross-sectional area of the contact electrode 172 may be larger than the side cross-sectional area of the connection electrode 171 and may face the first conductive type semiconductor layer 110. Accordingly, the current supplied to the first conductive type semiconductor layer 110 may be diffused and transmitted to the active layer 120.

상기 절연층(162)은 제1전극층(150)과 제2전극층(170) 사이에 배치되어 상기 제1 및 제2전극층(150,170) 사이를 전기적으로 절연시켜 준다. 상기 절연층(162)은 예컨대, 제1전극층(150)의 확산층(154)과 제2전극층(170)의 제2접촉층(174) 사이에 배치된다. The insulating layer 162 is disposed between the first electrode layer 150 and the second electrode layer 170 to electrically insulate between the first and second electrode layers 150 and 170. The insulating layer 162 is disposed between, for example, the diffusion layer 154 of the first electrode layer 150 and the second contact layer 174 of the second electrode layer 170.

상기 절연층(162)의 연장부(161)는 상기 홀(141)의 표면에 배치될 수 있다. 상기 연장부(161)는 내부에 연결 홀(143)을 포함한다. 상기 절연층(162)의 연장부(161)는 상기 발광 구조층(135)과 연결 전극(171) 사이에 배치될 수 있다. 상기 연결 전극(171)은 상기 연결 홀(143)에 배치될 수 있다. 상기 연장부(161)는 상기 제1전극층(150), 상기 제2도전형 반도체층(130), 상기 활성층(120) 및 제1도전형 반도체층(110)의 제2반도체층(113)에 배치된 홀(141)의 표면에 배치될 수 있다. 상기 절연층(162)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
The extended portion 161 of the insulating layer 162 may be disposed on the surface of the hole 141. The extension part 161 includes a connection hole 143 therein. The extension 161 of the insulating layer 162 may be disposed between the light emitting structure layer 135 and the connection electrode 171. The connection electrode 171 may be disposed in the connection hole 143. The extension part 161 is attached to the second semiconductor layer 113 of the first electrode layer 150, the second conductive semiconductor layer 130, the active layer 120, and the first conductive semiconductor layer 110. It may be disposed on the surface of the disposed hole 141. The insulating layer 162 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2.

상기 제2접촉층(174)의 아래에는 접합층(176)이 배치되며, 상기 접합층(176) 아래에는 전도성 지지부재(178)가 배치된다. 상기 접합층(176)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함한다. 상기 접합층(176)의 물질은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn, Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. A bonding layer 176 is disposed under the second contact layer 174, and a conductive support member 178 is disposed under the bonding layer 176. The bonding layer 176 includes at least one metal layer or a conductive layer, and includes a barrier metal or/and a bonding metal. The material of the bonding layer 176 is, for example, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si , Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu -Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn, Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu , Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, may include at least one of Pd-Ni, but not limited thereto Does not.

상기 전도성 지지부재(178)는 전도성 기판을 포함한다. 상기 전도성 지지부재(178)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 중에서 적어도 하나로 구현될 수 있다. 또는 상기 전도성 지지부재(178)는 캐리어 웨이퍼로서, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga2O3, GaN와 같은 기판으로 구현될 수 있다. 또는 상기 전도성 지지부재(178)는 전도성 시트로 구현될 수 있다.
The conductive support member 178 includes a conductive substrate. The conductive support member 178 is a base substrate or a conductive support member, and is implemented with at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper-tungsten (Cu-W). Can be. Alternatively, the conductive support member 178 may be implemented as a substrate such as Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 or GaN as a carrier wafer. Alternatively, the conductive support member 178 may be implemented as a conductive sheet.

도 4는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 4를 설명함에 있어서, 상기 제1실시 예에 개시된 설명과 동일한 부분은 제1실시 예의 설명을 참조하기로 한다.4 is a side cross-sectional view illustrating a light emitting device according to a second embodiment. In the description of FIG. 4, the same parts as the description disclosed in the first embodiment will refer to the description of the first embodiment.

도 4를 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(141) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다. Referring to FIG. 4, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed under the light emitting structure layer 135, and the light emitting structure layer 135. The disposed holes 141 and recesses 145, the first pad 151 connected to the first electrode layer 150, the insulating layer 162 disposed between the first and second electrode layers 150 and 170, the A connection electrode 171 disposed in the hole 141 and a contact electrode 172 disposed in the recess 145 are included.

상기 리세스(145)의 외측 면은 경사진 면으로 배치될 수 있다. 상기 리세스(145)는 상기 홀(141)의 제1너비(D1) 이상의 너비로 형성될 수 있다. 상기 리세스(145)는 상기 제1도전형 반도체층(110)의 상면에 인접할수록 너비가 점차 넓어질 수 있다. 상기 리세스(145)는 상기 홀(141)에 연결된 영역부터 상기 제1도전형 반도체층(110)의 상면으로 갈수록 너비가 점차 넓어질 수 있다. The outer surface of the recess 145 may be disposed as an inclined surface. The recess 145 may be formed to have a width greater than or equal to the first width D1 of the hole 141. The width of the recess 145 may gradually increase as it is adjacent to the upper surface of the first conductive type semiconductor layer 110. The width of the recess 145 may gradually increase from a region connected to the hole 141 to an upper surface of the first conductive semiconductor layer 110.

상기 리세스(145)에는 연결 전극(171)에 연결된 접촉 전극(172)이 배치될 수 있다. 상기 접촉 전극(172)과 상기 제1도전형 반도체층(110) 사이에는 전극 접촉층(173)이 배치될 수 있다. 상기 전극 접촉층(173)은 상기 리세스(145)의 표면에 배치될 수 있다. 상기 전극 접촉층(173)은 상기 제1도전형 반도체층(110)의 제1반도체층(111)의 하면에 접촉될 수 있다. 상기 전극 접촉층(173)은 상기 제1도전형 반도체층(110)의 제2반도체층(113)에 접촉될 수 있다. 상기 전극 접촉층(173)은 상기 절연층(162)의 연장부(161)에 접촉될 수 있으며, 이에 대해 한정하지는 않는다. A contact electrode 172 connected to the connection electrode 171 may be disposed in the recess 145. An electrode contact layer 173 may be disposed between the contact electrode 172 and the first conductive semiconductor layer 110. The electrode contact layer 173 may be disposed on the surface of the recess 145. The electrode contact layer 173 may contact the lower surface of the first semiconductor layer 111 of the first conductive semiconductor layer 110. The electrode contact layer 173 may contact the second semiconductor layer 113 of the first conductive semiconductor layer 110. The electrode contact layer 173 may contact the extended portion 161 of the insulating layer 162, but the embodiment is not limited thereto.

상기 리세스(145) 및 접촉 전극(172)의 탑뷰 형상은 도 1, 도 3, 도 10 또는 도 11을 참조하기로 한다. The top view shapes of the recess 145 and the contact electrode 172 will be described with reference to FIGS. 1, 3, 10, or 11.

상기 제1도전형 반도체층(110)의 상면은 요철 면(112)이 형성될 수 있다. 상기 요철 면(112)이 상기 제1도전형 반도체층(110)의 상에 배치되어 광 추출 효율을 향상시킬 수 있다.
An uneven surface 112 may be formed on an upper surface of the first conductive semiconductor layer 110. The uneven surface 112 may be disposed on the first conductive type semiconductor layer 110 to improve light extraction efficiency.

도 5는 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 5를 설명함에 있어서, 상기에 개시된 설명과 동일한 부분은 상기에 개시된 실시 예(들)의 설명을 참조하기로 한다.5 is a side cross-sectional view illustrating a light emitting device according to a third embodiment. In describing FIG. 5, the same parts as the description disclosed above will refer to the description of the embodiment(s) disclosed above.

도 5를 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(141) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다. Referring to FIG. 5, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed under the light emitting structure layer 135, and the light emitting structure layer 135. The disposed holes 141 and recesses 145, the first pad 151 connected to the first electrode layer 150, the insulating layer 162 disposed between the first and second electrode layers 150 and 170, the A connection electrode 171 disposed in the hole 141 and a contact electrode 172 disposed in the recess 145 are included.

상기 리세스(145), 접촉 전극(172) 및 전극 접촉층(173)은 제1도전형 반도체층(110)의 제1반도체층(111) 및 제2반도체층(113) 내에 배치될 수 있다. 상기 리세스(145)는 상기 제1 및 제2반도체층(111,113) 사이의 계면에 인접할수록 너비가 점차 넓어지고, 상기 계면으로부터 멀어질수록 너비가 점차 작아질 수 있다. 또는 상기 제1 및 제2반도체층(111,113)이 동일한 반도체인 경우, 상기 계면은 존재하지 않을 수 있으며, 이 경우 상기 리세스(145)는 센터 영역이 가장 넓고 상기 센터 영역을 벗어날수록 점차 너비가 좁아질 수 있다. 상기 리세스(145)의 표면에는 전극 접촉층(173)이 배치될 수 있다. 상기 전극 접촉층(173)은 상기 접촉 전극(172)과 상기 제1도전형 반도체층(110) 사이에 배치될 수 있다. 상기 전극 접촉층(173)은 상기 제2반도체층(113) 및 상기 제1반도체층(111) 내에 배치될 수 있다. 상기 리세스(145)에는 접촉 전극(172)이 배치될 수 있으며, 상기 접촉 전극(172)은 연결 전극(171)에 연결되며, 상기 제1도전형 반도체층(110)과 전기적으로 연결될 수 있다. 상기 접촉 전극(172)은 상기 제1반도체층(111) 및 상기 제2반도체층(113) 내에 배치될 수 있다.
The recess 145, the contact electrode 172, and the electrode contact layer 173 may be disposed in the first semiconductor layer 111 and the second semiconductor layer 113 of the first conductive semiconductor layer 110. . The width of the recess 145 may be gradually increased as it is closer to the interface between the first and second semiconductor layers 111 and 113, and the width may be gradually decreased as it is further away from the interface. Alternatively, when the first and second semiconductor layers 111 and 113 are the same semiconductor, the interface may not exist, and in this case, the recess 145 has the widest center region and gradually increases in width as it deviates from the center region. It can be narrowed. An electrode contact layer 173 may be disposed on the surface of the recess 145. The electrode contact layer 173 may be disposed between the contact electrode 172 and the first conductive semiconductor layer 110. The electrode contact layer 173 may be disposed in the second semiconductor layer 113 and the first semiconductor layer 111. A contact electrode 172 may be disposed in the recess 145, and the contact electrode 172 may be connected to the connection electrode 171, and may be electrically connected to the first conductive semiconductor layer 110. . The contact electrode 172 may be disposed in the first semiconductor layer 111 and the second semiconductor layer 113.

도 6은 제4실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 6을 설명함에 있어서, 상기에 개시된 설명과 동일한 부분은 상기에 개시된 실시 예(들)의 설명을 참조하기로 한다.6 is a side cross-sectional view illustrating a light emitting device according to a fourth embodiment. In describing FIG. 6, the same parts as the description disclosed above will refer to the description of the embodiment(s) disclosed above.

도 6을 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(141A) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141A)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다. Referring to FIG. 6, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed under the light emitting structure layer 135, and the light emitting structure layer 135. The disposed holes 141A and recesses 145, a first pad 151 connected to the first electrode layer 150, an insulating layer 162 disposed between the first and second electrode layers 150 and 170, the A connection electrode 171 disposed in the hole 141A and a contact electrode 172 disposed in the recess 145 are included.

상기 홀(141A)은 상기 제1도전형 반도체층(110) 내의 너비(D5)가 상기 발광 구조층(135)의 하면의 제1너비(D1)와 다를 수 있다. 예컨대, 상기 제1도전형 반도체층(110) 내에 배치된 홀(141A)의 너비(D5)는 상기 발광 구조층(135)의 하면의 너비(D1) 또는 상기 제1전극층(150) 내에 배치된 홀(141A)의 너비(D1)보다 좁게 배치될 수 있다. 상기 활성층(120) 내에 배치된 홀(141A)의 너비는 상기 제1전극층(150)에 배치된 홀(141A)의 너비(D1)보다 좁고 상기 제1도전형 반도체층(110) 내에 배치된 홀(141A)의 너비(D5)보다는 크게 배치될 수 있다. 또는 상기 홀(141A)은 상기 제1도전형 반도체층(110)의 상면으로 갈수록 너비가 점차 좁아질 수 있다. 상기 홀(141A)의 표면은 상기 발광 구조층(135)의 하면에 대해 경사진 면을 포함할 수 있다. 상기 홀(141A)의 너비가 상기 제1도전형 반도체층(110)에 인접할수록 좁아지기 때문에, 활성층(120)의 면적이 제1실시 예에 비해 더 넓어질 수 있다. The hole 141A may have a width D5 in the first conductive type semiconductor layer 110 different from a first width D1 of a lower surface of the light emitting structure layer 135. For example, the width D5 of the hole 141A disposed in the first conductive type semiconductor layer 110 is the width D1 of the lower surface of the light emitting structure layer 135 or the width D1 disposed in the first electrode layer 150. It may be disposed narrower than the width D1 of the hole 141A. The width of the hole 141A disposed in the active layer 120 is narrower than the width D1 of the hole 141A disposed in the first electrode layer 150, and the hole disposed in the first conductive semiconductor layer 110 It may be disposed larger than the width D5 of (141A). Alternatively, the width of the hole 141A may be gradually narrowed toward the top surface of the first conductive type semiconductor layer 110. The surface of the hole 141A may include a surface inclined with respect to the lower surface of the light emitting structure layer 135. Since the width of the hole 141A becomes narrower as the width of the hole 141A is closer to the first conductive type semiconductor layer 110, the area of the active layer 120 may be wider than that of the first embodiment.

상기 연결 전극(171)은 상부 너비가 하부 너비보다 좁게 배치될 수 있으며, 접촉 전극(172)은 상기 리세스(145) 내에 배치되고 상기 연결 전극(171)의 상부에 연결되거나 일체로 형성될 수 있다.
The connection electrode 171 may have an upper width narrower than a lower width, and the contact electrode 172 may be disposed within the recess 145 and connected to the upper portion of the connection electrode 171 or formed integrally. have.

도 7은 제5실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 7를 설명함에 있어서, 상기에 개시된 설명과 동일한 부분은 상기에 개시된 실시 예(들)의 설명을 참조하기로 한다.7 is a side cross-sectional view illustrating a light emitting device according to a fifth embodiment. In describing FIG. 7, the same parts as the description disclosed above will refer to the description of the embodiment(s) disclosed above.

도 7을 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(141) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다.Referring to FIG. 7, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed under the light emitting structure layer 135, and the light emitting structure layer 135. The disposed holes 141 and recesses 145, the first pad 151 connected to the first electrode layer 150, the insulating layer 162 disposed between the first and second electrode layers 150 and 170, the A connection electrode 171 disposed in the hole 141 and a contact electrode 172 disposed in the recess 145 are included.

상기 절연층(162)은 상기 홀(141)에 배치된 연장부(161)를 포함하며, 상기 연장부(161)의 표면은 러프니스(62)를 가질 수 있다. 상기 연결 전극(171)은 상기 연장부(161)의 내측에 배치되며, 외 측면이 상기 러프니스(62)를 따라 요철 면으로 배치될 수 있다. 상기 러프니스(62)에 의해 광 추출 효율은 개선될 수 있다.The insulating layer 162 may include an extension part 161 disposed in the hole 141, and a surface of the extension part 161 may have roughness 62. The connection electrode 171 may be disposed inside the extension part 161, and an outer side surface thereof may be disposed along the roughness 62 as an uneven surface. Light extraction efficiency may be improved by the roughness 62.

상기 리세스(145)들 중 적어도 하나는 상기 홀(141)들 중 적어도 하나 또는 2개 이상에 연결될 수 있으며, 도 1, 도 3, 도 10 또는 도 11과 같이 배치될 수 있다.At least one of the recesses 145 may be connected to at least one or two or more of the holes 141 and may be disposed as shown in FIGS. 1, 3, 10, or 11.

상기 리세스(145)는 상기 홀(141)에 배치된 연결 전극(171)과 연결된 접촉 전극(172)이 배치되며, 상기 접촉 전극(172)은 상기 홀(141)의 너비보다 넓고, 상기 홀(141)의 길이보다 긴 길이로 배치될 수 있으며, 이러한 접촉 전극(172)은 도 1, 도 3, 도 10 또는 도 11과 같이 배치될 수 있다. 상기 리세스(145)는 요철 면(45)을 포함한다. 상기 요철 면(45)은 상기 제1도전형 반도체층(110)의 내부 면과 접촉되는 영역에 적어도 일부가 배치될 수 있다. 상기 요철 면(45)은 상기 리세스(145)와 상기 제1도전형 반도체층(110)의 접촉 면적을 증가시켜 줄 수 있다. 상기 리세스(145)는 상기 제1반도체층(111)의 하부 및 상기 제2반도체층(113) 내에 배치될 수 있다. 상기 요철 면(45)은 상기 제1반도체층(111) 내에 배치되거나, 상기 제1 및 제2반도체층(111,113) 사이의 계면에 요철 구조로 배치될 수 있다. 상기 리세스(145)에는 접촉 전극(172)이 배치될 수 있으며, 상기 접촉 전극(172)은 상기 연결 전극(171)에 연결될 수 있다. 상기 접촉 전극(172)과 상기 제1도전형 반도체층(110) 사이에는 전극 접촉층(173)이 배치될 수 있다. 상기 전극 접촉층(173)은 상기 리세스(145)의 요철 면(45)에 배치될 수 있다. 이에 따라 상기 전극 접촉층(173)은 제1도전형 반도체층(110)과의 접촉 면적이 증가될 수 있어, 순방향 전압 특성은 개선될 수 있다. 만약, 상기 제1반도체층(111)이 AlGaN인 경우, 상기 전극 접촉층(173)이 상기 AlGaN과 접촉된 경우 순방향 전압이 상승하게 되는데, 상기의 접촉 면적으로 인해 순방향 전압을 낮추어 줄 수 있어, 반도체층의 설계 자유도를 개선시켜 줄 수 있다. 상기 요철 면(45)에 의해 광도 개선 효과를 줄 수 있다.In the recess 145, a contact electrode 172 connected to the connection electrode 171 disposed in the hole 141 is disposed, and the contact electrode 172 is wider than the width of the hole 141, and the hole It may be disposed to have a length longer than the length of 141, and the contact electrode 172 may be disposed as shown in FIG. 1, FIG. 3, FIG. 10, or FIG. 11. The recess 145 includes an uneven surface 45. At least a portion of the uneven surface 45 may be disposed in a region in contact with the inner surface of the first conductive type semiconductor layer 110. The uneven surface 45 may increase a contact area between the recess 145 and the first conductive semiconductor layer 110. The recess 145 may be disposed under the first semiconductor layer 111 and in the second semiconductor layer 113. The concave-convex surface 45 may be disposed in the first semiconductor layer 111 or may be disposed at an interface between the first and second semiconductor layers 111 and 113 in a concave-convex structure. A contact electrode 172 may be disposed in the recess 145, and the contact electrode 172 may be connected to the connection electrode 171. An electrode contact layer 173 may be disposed between the contact electrode 172 and the first conductive semiconductor layer 110. The electrode contact layer 173 may be disposed on the uneven surface 45 of the recess 145. Accordingly, the contact area of the electrode contact layer 173 with the first conductive semiconductor layer 110 may be increased, so that forward voltage characteristics may be improved. If the first semiconductor layer 111 is AlGaN, when the electrode contact layer 173 is in contact with the AlGaN, the forward voltage increases, but the forward voltage can be lowered due to the contact area, The degree of freedom in designing the semiconductor layer can be improved. The light intensity improvement effect may be provided by the uneven surface 45.

상기 전극 접촉층(173)은 요철 층으로 배치될 수 있다. 상기 전극 접촉층(173)이 요철 층인 경우, 상기 접촉 전극(172)과 상기 전극 접촉층(173)의 접촉 면은 요철 면으로 배치될 수 있다.
The electrode contact layer 173 may be disposed as an uneven layer. When the electrode contact layer 173 is an uneven layer, a contact surface between the contact electrode 172 and the electrode contact layer 173 may be disposed as an uneven surface.

도 8은 제6실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 8을 설명함에 있어서, 상기에 개시된 설명과 동일한 부분은 상기에 개시된 실시 예(들)의 설명을 참조하기로 한다.8 is a side cross-sectional view illustrating a light emitting device according to a sixth embodiment. In describing FIG. 8, the same parts as the description disclosed above will refer to the description of the embodiment(s) disclosed above.

도 8을 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150) 및 제2전극층(170), 상기 발광 구조층(135) 내에 배치된 홀(141) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1 및 제2전극층(150,170) 사이에 배치된 절연층(162), 상기 홀(141)에 배치된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172)을 포함한다.Referring to FIG. 8, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 and a second electrode layer 170 disposed under the light emitting structure layer 135, and the light emitting structure layer 135. The disposed holes 141 and recesses 145, the first pad 151 connected to the first electrode layer 150, the insulating layer 162 disposed between the first and second electrode layers 150 and 170, the A connection electrode 171 disposed in the hole 141 and a contact electrode 172 disposed in the recess 145 are included.

발광 구조층(135)의 표면에는 보호층(193)이 배치된다. 상기 보호층(193)은 절연 재질을 포함한다. 상기 발광 구조층(135)의 제1도전형 반도체층(110)의 상면은 요철 면(112)으로 배치될 수 있으며, 상기 요철 면(112)은 광 추출 효율을 개선시켜 줄 수 있다. 상기 보호층(193)은 상기 요철 면(112) 상에 요철 형상으로 배치될 수 있으며, 이에 대해 한정하지는 않는다. A protective layer 193 is disposed on the surface of the light emitting structure layer 135. The protective layer 193 includes an insulating material. The upper surface of the first conductive semiconductor layer 110 of the light emitting structure layer 135 may be disposed as an uneven surface 112, and the uneven surface 112 may improve light extraction efficiency. The protective layer 193 may be disposed on the uneven surface 112 in an uneven shape, but is not limited thereto.

상기 보호층(193)은 상기 발광 구조층(135)의 측면을 따라 채널층(191)에 연결될 수 있다. 상기 채널층(191)은 절연 재질 또는 투광성 전도층으로 배치될 수 있다. 상기 투광성 전도층은 금속 산화물 또는 금속 질화물을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 채널층(191)은 상기 제2도전형 반도체층(130)의 하면 둘레에 배치된 내측부, 및 상기 발광 구조층(135)의 측면보다 외측으로 돌출된 외측부를 포함한다. 상기 상기 채널층(191)은 상기 제1전극층(150)의 제1접촉층(148)의 둘레에 배치될 수 있다. 상기 채널층(191)의 외측부는 상기 보호층(193)과 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 상기 채널층(191)은 형성하지 않을 수 있다. The protective layer 193 may be connected to the channel layer 191 along a side surface of the light emitting structure layer 135. The channel layer 191 may be formed of an insulating material or a light-transmitting conductive layer. The translucent conductive layer may include a metal oxide or a metal nitride, but is not limited thereto. The channel layer 191 includes an inner portion disposed around a lower surface of the second conductive semiconductor layer 130 and an outer portion protruding outward from a side surface of the light emitting structure layer 135. The channel layer 191 may be disposed around the first contact layer 148 of the first electrode layer 150. The outer portion of the channel layer 191 may be in contact with the protective layer 193, but the embodiment is not limited thereto. The channel layer 191 may not be formed.

상기 제1전극층(150)의 확산층(154)은 상기 발광 구조층(135)의 측면보다 외측으로 연장된 접촉부(156)를 포함하며, 상기 접촉부(156)의 일부 영역에는 제1패드(151)가 배치될 수 있다. 상기 접촉부(156)는 상기 제1전극층(150)의 반사층(152)의 둘레에 배치될 수 있다. 상기 접촉부(156)는 상기 채널층(191)이 형성되지 않는 경우, 상기 제2도전형 반도체층(130)의 하면 둘레에 접촉될 수 있다. The diffusion layer 154 of the first electrode layer 150 includes a contact portion 156 extending outward from a side surface of the light emitting structure layer 135, and a first pad 151 in a partial region of the contact portion 156 Can be placed. The contact part 156 may be disposed around the reflective layer 152 of the first electrode layer 150. When the channel layer 191 is not formed, the contact portion 156 may be in contact with the lower surface of the second conductive semiconductor layer 130.

상기 접촉부(156)는 상면이 상기 확산층(154)의 상면보다 위로 돌출됨으로써, 제1패드(151)에 연결된 와이어(미도시)의 길이를 감소시켜 줄 수 있고, 와이어에 전달되는 외부 충격을 완화시켜 줄 수 있다.
Since the upper surface of the contact part 156 protrudes above the upper surface of the diffusion layer 154, the length of the wire (not shown) connected to the first pad 151 can be reduced, and external impact transmitted to the wire can be reduced. I can let you do it.

도 9는 제7실시 예에 따른 발광 소자를 나타낸 측 단면도이다. 도 9를 설명함에 있어서, 상기에 개시된 설명과 동일한 부분은 상기에 개시된 실시 예(들)의 설명을 참조하기로 한다.9 is a side cross-sectional view illustrating a light emitting device according to the seventh embodiment. In describing FIG. 9, the same parts as the description disclosed above will refer to the description of the embodiment(s) disclosed above.

도 9를 참조하면, 발광 소자는 발광 구조층(135), 상기 발광 구조층(135)의 아래에 배치된 제1전극층(150), 상기 발광 구조층(135) 내에 배치된 홀(141) 및 리세스(145), 상기 제1전극층(150)에 연결된 제1패드(151), 상기 제1전극층(150) 아래에 배치된 절연층(162), 상기 절연층(162) 아래에 배치된 제2접촉층(174), 상기 제2접촉층(174) 아래에 배치된 접합층(176), 상기 홀(141)에 배치되며 상기 제2접촉층(174)에 연결된 연결 전극(171), 상기 리세스(145)에 배치된 접촉 전극(172), 및 상기 제2전극층(170A)에 연결된 제2패드(179), 상기 접합층(176)의 아래에 배치된 지지부재(181)를 포함한다.Referring to FIG. 9, the light emitting device includes a light emitting structure layer 135, a first electrode layer 150 disposed under the light emitting structure layer 135, a hole 141 disposed in the light emitting structure layer 135, and A recess 145, a first pad 151 connected to the first electrode layer 150, an insulating layer 162 disposed under the first electrode layer 150, and a first pad disposed under the insulating layer 162 A second contact layer 174, a bonding layer 176 disposed under the second contact layer 174, a connection electrode 171 disposed in the hole 141 and connected to the second contact layer 174, the A contact electrode 172 disposed in the recess 145, a second pad 179 connected to the second electrode layer 170A, and a support member 181 disposed under the bonding layer 176. .

상기 제2접촉층(174) 및 접합층(176)은 제2전극층일 수 있다. 상기 접합층(176)의 외측 일부는 상기 제1전극층(150)의 외측으로 연장된 돌출부(176A)를 포함하며, 상기 돌출부(176A)에는 제2패드(179)가 연결된다. 상기 접합층(176)의 돌출부(176A)와 상기 제1전극층(150) 사이에는 페시베이션층(163)이 배치될 수 있으며, 상기 페시베이션층(163)은 절연층(162)과 동일한 물질로 형성될 수 있다. The second contact layer 174 and the bonding layer 176 may be a second electrode layer. A part of the outer side of the bonding layer 176 includes a protrusion 176A extending outward of the first electrode layer 150, and a second pad 179 is connected to the protrusion 176A. A passivation layer 163 may be disposed between the protrusion 176A of the bonding layer 176 and the first electrode layer 150, and the passivation layer 163 is made of the same material as the insulating layer 162. Can be formed.

지지부재(181)는 상기에 개시된 전도성 지지부재이거나, 절연성 지지부재이거나, 방열 부재일 수 있다. 상기 방열 부재는 열 전도성이 높은 금속 또는 탄소를 포함할 수 있다. 상기 절연 부재는 열 전도성이 높은 재질 예컨대, 실리콘 재질로 배치될 수 있다. The support member 181 may be a conductive support member disclosed above, an insulating support member, or a heat dissipation member. The heat dissipation member may include metal or carbon having high thermal conductivity. The insulating member may be formed of a material having high thermal conductivity, for example, a silicon material.

상기 제1전극층(150)은 제1접촉층(148), 반사층(152), 확산층(154)을 포함하며, 상기 제1접촉층(148)은 발광 구조층(135)의 아래에 배치되어 상기 제2도전형 반도체층(130)의 하면과 접촉된다. 상기 반사층(152)은 상기 제1접촉층(148)의 아래에 배치되고 상기 제1접촉층(148)을 통해 입사된 광을 반사시켜 준다. 상기 확산층(154)은 상기 반사층(152)의 아래에 배치되며 상기 제1패드(151)로부터 공급되는 전류를 확산하고 반사층(152)에 공급하게 된다. 상기 제1접촉층(148)과 상기 반사층(152) 중 적어도 하나의 너비는 발광 구조층(135)의 하면 너비와 같거나 더 넓을 수 있다.The first electrode layer 150 includes a first contact layer 148, a reflective layer 152, and a diffusion layer 154, and the first contact layer 148 is disposed under the light emitting structure layer 135 to provide the It is in contact with the lower surface of the second conductive semiconductor layer 130. The reflective layer 152 is disposed under the first contact layer 148 and reflects light incident through the first contact layer 148. The diffusion layer 154 is disposed under the reflective layer 152, diffuses the current supplied from the first pad 151 and supplies it to the reflective layer 152. The width of at least one of the first contact layer 148 and the reflective layer 152 may be equal to or wider than the width of the lower surface of the light emitting structure layer 135.

제1전극층(150)의 확산층(154)의 접촉부(156)는 상기 제2도전형 반도체층(130)의 하면에 접촉되도록 돌출될 수 있다. 상기 접촉부(156) 상에는 제1패드(151)가 배치될 수 있다. The contact portion 156 of the diffusion layer 154 of the first electrode layer 150 may protrude to contact the lower surface of the second conductive semiconductor layer 130. A first pad 151 may be disposed on the contact part 156.

상기 제1패드(151)와 상기 제2패드(179)는 서로 반대측에 배치되거나 상기 발광 구조층(135)의 너비보다 넓게 이격될 수 있으며, 이에 대해 한정하지는 않는다. 또한 상기 제1패드(151) 및 제2패드(179) 중 적어도 하나는 2개 이상일 수 있으며, 이에 대해 한정하지는 않는다.
The first pad 151 and the second pad 179 may be disposed on opposite sides of each other or may be spaced apart wider than the width of the light emitting structure layer 135, but the embodiment is not limited thereto. In addition, at least one of the first pad 151 and the second pad 179 may be two or more, but is not limited thereto.

도 12 내지 도 20은 도 2의 발광 소자의 제조 과정을 나타낸 도면이다.12 to 20 are views illustrating a manufacturing process of the light emitting device of FIG. 2.

도 12를 참조하면, 성장 기판(101)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다. Referring to FIG. 12, the growth substrate 101 may be loaded onto the growth equipment, and formed thereon in the form of a layer or pattern using a compound semiconductor of a group II to VI element.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. The growth equipment includes an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD). deposition), etc., but is not limited to such equipment.

상기 성장 기판(101)은 도전성 기판 또는 절연성 기판 등을 이용한 성장 기판이며, 예컨대, 사파이어 기판(Al2O3), GaN, SiC, ZnO, Si, GaP, InP, Ga2O3, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 성장 기판(101)의 상면에는 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 또한 상기 성장 기판(101) 위에는 버퍼층(102)이 형성될 수 있다. 상기 버퍼층(102)은 상기 성장 기판(101)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 상기 버퍼층(102) 상에는 언도프드 반도체층이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.The growth substrate 101 is a growth substrate using a conductive substrate or an insulating substrate, for example, a sapphire substrate (Al 2 O 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 O 3 , and GaAs, etc. It may be selected from the group consisting of. A lens-shaped or stripe-shaped uneven pattern may be formed on the upper surface of the growth substrate 101. In addition, a buffer layer 102 may be formed on the growth substrate 101. The buffer layer 102 reduces the difference in lattice constant between the growth substrate 101 and the nitride semiconductor layer, and the material is GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, It can be selected from GaAsP and AlGaInP. An undoped semiconductor layer may be formed on the buffer layer 102, and the undoped semiconductor layer may be formed of an undoped GaN-based semiconductor, and may be formed as a semiconductor layer having a lower conductivity than an n-type semiconductor layer.

도 13을 참조하면, 상기 버퍼층(102) 위에는 제 1반도체층(111)이 배치되고, 상기 제1반도체층(111)은 n형 반도체층으로 배치될 수 있다. 상기 제 1반도체층(111) 위에는 마스크 패턴(103)이 형성된다. 상기 마스크 패턴(103)은 도 1, 도 3, 도 10 및 도 11의 리세스(145)의 형상과 대응되는 영역에 배치된다. 상기 제1반도체층(111) 상에 제2반도체층(113)이 형성된다. 상기 마스크 패턴(103)의 두께는 상기 제2반도체층(113)의 두께보다 얇게 배치하여, 활성층(120)으로부터 이격되도록 할 수 있다. 상기 제2반도체층(113)은 n형 반도체층으로 형성될 수 있다. 상기 제1 및 제2반도체층(111,113)은 제1도전형 반도체층(110)으로 정의될 수 있다. 상기 마스크 패턴(103)이 제1반도체층(111) 상에 배치됨으로써, 제1반도체층(111)으로 전파되는 전위를 차단할 수 있어, 결정 품질이 개선될 수 있다. 상기 마스크 패턴(103)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다.Referring to FIG. 13, a first semiconductor layer 111 may be disposed on the buffer layer 102, and the first semiconductor layer 111 may be disposed as an n-type semiconductor layer. A mask pattern 103 is formed on the first semiconductor layer 111. The mask pattern 103 is disposed in a region corresponding to the shape of the recess 145 of FIGS. 1, 3, 10, and 11. A second semiconductor layer 113 is formed on the first semiconductor layer 111. The thickness of the mask pattern 103 may be disposed to be thinner than the thickness of the second semiconductor layer 113 so as to be spaced apart from the active layer 120. The second semiconductor layer 113 may be formed of an n-type semiconductor layer. The first and second semiconductor layers 111 and 113 may be defined as a first conductive semiconductor layer 110. Since the mask pattern 103 is disposed on the first semiconductor layer 111, a potential propagating to the first semiconductor layer 111 can be blocked, so that crystal quality can be improved. The mask pattern 103 may be selectively formed from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2.

상기 제2반도체층(113) 상에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제2도전형 반도체층(130)이 순차적으로 적층된다. 상기의 각 반도체층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 III족-V족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.An active layer 120 is formed on the second semiconductor layer 113, and a second conductive semiconductor layer 130 is sequentially stacked on the active layer 120. Other layers may be further disposed above or below each of the semiconductor layers, and may be formed in a superlattice structure using, for example, a group III-V compound semiconductor layer, but the embodiment is not limited thereto.

상기 제1 및 제2반도체층(111,113)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 예를 들면, 상기 제1 및 제2반도체층(111,113)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1 및 제2반도체층(111,113)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 및 제2반도체층(111,113) 중 적어도 하나는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The first and second semiconductor layers 111 and 113 are compound semiconductors of a group III-V element doped with a first conductive type dopant, such as GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs , GaAsP, AlGaInP, etc. can be selected. For example, the first and second semiconductor layers 111 and 113 have a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). It may be formed as a semiconductor layer. The first and second semiconductor layers 111 and 113 may be formed as a single layer or multiple layers, but the embodiment is not limited thereto. At least one of the first and second semiconductor layers 111 and 113 is a superlattice in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP are alternately arranged. It can contain structures.

상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. 상기 활성층(120)은 III족-V족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다. The active layer 120 may include a single quantum well structure, a multiple quantum well structure, a quantum wire structure, or a quantum dot structure. The active layer 120 may be formed in a cycle of a well layer and a barrier layer using a compound semiconductor material of a group III-V element. The well layer is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1), and the barrier layer is In x Al y Ga 1-xy N (0≦x≦1, 0≦y≦1, 0≦x+y≦1) may be formed as a semiconductor layer having a composition formula. The barrier layer may be formed of a material having a band gap higher than that of the well layer.

상기 활성층(120)과 제1도전형 반도체층(110) 사이에는 제1클래드층이 형성될 수 있으며, 상기 제1클래드층은 제1도전형의 GaN계 반도체 또는 상기 활성층(120)의 물질보다 밴드 갭이 높은 물질로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 높게 형성될 수 있으며, 상기 제1클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.A first clad layer may be formed between the active layer 120 and the first conductive type semiconductor layer 110, and the first clad layer is more than a first conductive type GaN-based semiconductor or a material of the active layer 120. It may be formed of a material having a high band gap. The band gap of the barrier layer may be formed higher than the band gap of the well layer, and the band gap of the first clad layer may be formed higher than the band gap of the barrier layer.

상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 120 may include, for example, at least one of a period of an InGaN well layer/GaN barrier layer, a period of an InGaN well layer/AlGaN barrier layer, and a period of an InGaN well layer/InGaN barrier layer. .

상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductive type semiconductor layer 130 is formed on the active layer 120, and the second conductive type semiconductor layer 130 is a compound semiconductor of a group III-V element doped with a second conductive type dopant, for example, It can be selected from GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, and the like. The second conductive semiconductor layer 130 is formed of a semiconductor layer having a composition formula of In x Al y Ga 1-xy N (0≤x≤1, 0≤y≤1, 0≤x+y≤1). I can.

상기 제2도전형 반도체층(130)이 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive type semiconductor layer 130 may be a p-type semiconductor layer, and the second conductive type dopant includes a p-type dopant such as Mg and Zn. The second conductive semiconductor layer 130 may be formed as a single layer or multiple layers, but is not limited thereto.

상기 제2도전형 반도체층(130)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The second conductive semiconductor layer 130 may include a superlattice structure in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP are alternately arranged. I can.

상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조층(135)으로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최상층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.
The first conductive type semiconductor layer 110, the active layer 120, and the second conductive type semiconductor layer 130 may be defined as a light emitting structure layer 135. In addition, a third conductive type semiconductor layer, for example, a semiconductor layer having a polarity opposite to that of the second conductive type may be formed on the second conductive type semiconductor layer 130. Accordingly, at least one of an np junction, a pn junction, an npn junction, and a pnp junction structure may be formed in the light emitting structure layer 135. In the following description, a structure in which the second conductive type semiconductor layer 130 is disposed on the uppermost layer of the light emitting structure layer 135 will be described as an example.

도 14를 참조하면, 상기 발광 구조층(135)상에는 제1전극층(150)이 배치된다. 상기 제1전극층(150)은 상기 제2도전형 반도체층(130) 상에 배치된 제1접촉층(148), 상기 제1접촉층(148) 상에 배치된 반사층(152), 상기 반사층(152) 상에 배치된 확산층(154)을 포함한다. 상기 제1전극층(150)은 스퍼터 방식 또는 증착 방식으로 형성할 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1접촉층(148)은 발광 구조층(135)의 상면에 접촉되며, 상기 반사층(152)은 상기 제1접촉층(148)의 상에 접촉되어 상기 제1접촉층(148)을 통해 입사된 광을 반사시켜 주며, 상기 확산층(154)은 상기 반사층(152) 상에 배치되며 공급되는 전원을 확산시켜 상기 반사층(152)에 공급하게 된다. Referring to FIG. 14, a first electrode layer 150 is disposed on the light emitting structure layer 135. The first electrode layer 150 includes a first contact layer 148 disposed on the second conductive semiconductor layer 130, a reflective layer 152 disposed on the first contact layer 148, and the reflective layer ( And a diffusion layer 154 disposed on 152. The first electrode layer 150 may be formed by a sputtering method or a vapor deposition method, but is not limited thereto. The first contact layer 148 is in contact with the upper surface of the light-emitting structure layer 135, and the reflective layer 152 is in contact with the first contact layer 148 to pass through the first contact layer 148. The incident light is reflected, and the diffusion layer 154 is disposed on the reflective layer 152 and diffuses the supplied power to be supplied to the reflective layer 152.

도 15 및 도 16을 참조하면, 상기 제2전극층(150), 상기 발광 구조층(135)의 상부에는 홀(141)이 배치된다. 상기 홀(141)은 복수개가 서로 이격될 수 있으며, 그 형상은 도 1, 도 3, 도 10 또는 도 11과 같은 형상으로 형성될 수 있다. 상기 홀(141)은 상기 마스크 패턴(103)이 배치된 상기 발광 구조층(135)의 영역까지 형성될 수 있다. 이에 따라 상기 홀(141) 내에 상기 마스크 패턴(103)이 노출될 수 있다. 상기 제2전극층(150) 상에는 절연층(162)이 배치된다. 상기 절연층(162)의 연장부(161)는 상기 홀(141)에 배치되며, 상기 연장부(161)은 상기 홀(141) 내부에 상기 연장부(161)가 제거된 연결 홀(143)을 제공하게 된다. 상기 마스크 패턴(103)은 상기 절연층(162)을 형성하기 전에 습식 에칭 공정으로 제거하거나, 상기 절연층(163)을 형성한 다음 제거할 수 있으며, 이에 대해 한정하지는 않는다.
15 and 16, a hole 141 is disposed above the second electrode layer 150 and the light emitting structure layer 135. A plurality of the holes 141 may be spaced apart from each other, and the shape may be formed in a shape such as that of FIG. 1, FIG. 3, FIG. 10 or FIG. 11. The hole 141 may be formed up to a region of the light emitting structure layer 135 on which the mask pattern 103 is disposed. Accordingly, the mask pattern 103 may be exposed in the hole 141. An insulating layer 162 is disposed on the second electrode layer 150. The extension part 161 of the insulating layer 162 is disposed in the hole 141, and the extension part 161 is a connection hole 143 in the hole 141 from which the extension part 161 is removed. Will be provided. The mask pattern 103 may be removed by a wet etching process before the insulating layer 162 is formed, or may be removed after the insulating layer 163 is formed, but the embodiment is not limited thereto.

다른 예로서, 상기 마스크 패턴(103)은 상기 제1전극층(150)을 형성하기 전에 홀을 형성하고, 상기 홀 영역에는 에칭 가능한 절연물질을 채우고, 상기 발광 구조층(135) 상에 제1전극층(150)을 형성할 수 있다. 여기서, 상기 에칭 가능한 절연물질은 상기 제1전극층(150)을 통해 노출될 수 있으며, 상기 제1전극층(150)을 형성한 다음, 상기 에칭 가능한 절연물질에 레이저를 이용한 드릴 공정을 통해 연결 홀을 형성한 다음, 상기 마스크 패턴(103)을 제거하고, 접촉 전극 및 연결 전극을 형성할 수 있다. As another example, in the mask pattern 103, a hole is formed before the first electrode layer 150 is formed, an etchingable insulating material is filled in the hole region, and a first electrode layer is formed on the light emitting structure layer 135. 150 can be formed. Here, the etchingable insulating material may be exposed through the first electrode layer 150, and after forming the first electrode layer 150, a connection hole is formed in the etchingable insulating material through a drilling process using a laser. After formation, the mask pattern 103 may be removed, and a contact electrode and a connection electrode may be formed.

상기 마스크 패턴(103)이 제거된 영역은 리세스(145)일 수 있으며, 상기 리세스(145)는 상기 홀(141)들 중 적어도 하나 또는 인접한 복수의 홀(141)과 연결될 수 있다. 상기 리세스(145)의 너비는 상기 홀(141)의 너비보다 넓게 배치될 수 있으며, 길이는 상기 홀(141)의 길이보다 넓거나, 인접한 홀(141) 간의 간격보다 길게 배치될 수 있다. A region from which the mask pattern 103 is removed may be a recess 145, and the recess 145 may be connected to at least one of the holes 141 or a plurality of adjacent holes 141. The width of the recess 145 may be wider than the width of the hole 141, and the length may be wider than the length of the hole 141 or longer than the distance between adjacent holes 141.

도 16 및 도 17을 참조하면, 상기 리세스(145)에는 전극 접촉층(173)이 배치되며, 상기 전극 접촉층(173)은 증착 또는 스퍼트 방식으로 형성될 수 있다. 상기 전극 접촉층(173)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. 16 and 17, an electrode contact layer 173 is disposed in the recess 145, and the electrode contact layer 173 may be formed by vapor deposition or sputtering. The electrode contact layer 173 is, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO). oxide), IGTO (indium gallium tin oxide), AZO (aluminum zinc oxide), ATO (antimony tin oxide), GZO (gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx /Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and one layer of a material composed of two or more alloys Alternatively, it may be formed of a plurality of layers.

상기 전극 접촉층(173)은 상기 제1반도체층(111)의 상면과 접촉될 수 있다. 상기 전극 접촉층(173)은 상기 제2반도체층(113)과 접촉될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 전극 접촉층(173)이 상기 홀(141)의 너비보다 넓은 너비를 갖고 제1도전형 반도체층(110) 내에 접촉됨으로써, 전류 및 전압 특성을 개선시켜 줄 수 있다.The electrode contact layer 173 may contact an upper surface of the first semiconductor layer 111. The electrode contact layer 173 may contact the second semiconductor layer 113, but the embodiment is not limited thereto. Since the electrode contact layer 173 has a width wider than the width of the hole 141 and comes into contact with the first conductive type semiconductor layer 110, current and voltage characteristics may be improved.

상기 절연층(162) 상에는 제2전극층(170)이 배치된다. 상기 제2전극층(170)의 연결 전극(171)은 상기 홀(141)에 배치되며, 접촉 전극(172)은 상기 리세스(145)에 배치된다. 상기 접촉 전극(172)은 상기 연결 전극(171)에 연결되며, 예컨대 적어도 하나 또는 복수의 연결 전극(171)에 연결될 수 있다. 상기 접촉 전극(172)은 상기 전극 접촉층(173)과 연결될 수 있다.A second electrode layer 170 is disposed on the insulating layer 162. The connection electrode 171 of the second electrode layer 170 is disposed in the hole 141, and the contact electrode 172 is disposed in the recess 145. The contact electrode 172 is connected to the connection electrode 171, for example, may be connected to at least one or a plurality of connection electrodes 171. The contact electrode 172 may be connected to the electrode contact layer 173.

상기 제2전극층(170)은 제2접촉층(174), 접합층(176) 및 전도성 지지부재(178) 중 적어도 하나를 포함한다.The second electrode layer 170 includes at least one of a second contact layer 174, a bonding layer 176, and a conductive support member 178.

상기 제2접촉층(174) 및 상기 접합층(176)은 스퍼터링 방식, 도금 방식, 증착 방식, 프린팅 방식 중 적어도 하나로 형성될 수 있다. 상기 제2접촉층(174)은 금속, 금속 질화물, 금속 산화물 중 적어도 하나를 포함하며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The second contact layer 174 and the bonding layer 176 may be formed in at least one of a sputtering method, a plating method, a deposition method, and a printing method. The second contact layer 174 includes at least one of a metal, a metal nitride, and a metal oxide, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZO nitride (IZON), and indium zinc tin oxide (IZTO). ), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx , RuOx/ITO, Ni/IrOx/Au, and Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, It may be formed of one layer or a plurality of layers of a material composed of Au, Hf, and an alloy of two or more of them.

상기 연결 전극(171) 및 상기 접촉 전극(172)은 상기 제2접촉층(174)과 동일한 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The connection electrode 171 and the contact electrode 172 may be formed of the same material as the second contact layer 174, but are not limited thereto.

상기 접합층(176)은 상기 제2접촉층(174) 상에 배치되며, 베리어 금속 또는 본딩 금속일 수 있으며, 예컨대, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 접합층(176)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. The bonding layer 176 is disposed on the second contact layer 174 and may be a barrier metal or a bonding metal. For example, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag Alternatively, at least one of Ta may be included. The bonding layer 176 may be formed in at least one of a vapor deposition method, a sputtering method, and a plating method, or may be attached as a conductive sheet.

상기 전도성 지지부재(178)는 상기 접합층(176) 상에 배치되며, 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나로 구현될 수 있다. 또한 상기 전도성 지지부재(178)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있고, 보드의 회로 패턴이나 패키지의 리드 프레임 상에 솔더로 접착될 수 있다.
The conductive support member 178 is disposed on the bonding layer 176, and as a base substrate, copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), copper-tungsten (Cu) -W) may be implemented in at least one of. In addition, the conductive support member 178 may be implemented as a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 0 3 , GaN, etc.), and may be implemented as a circuit pattern of a board or a lead frame of a package. It can be adhered to the top with solder.

도 19를 참조하면, 성장 기판(101)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 상기 성장 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 성장 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(101)을 리프트 오프하게 된다. 또는 상기 성장 기판(101)과 상기 제 1도전형 반도체층(110) 사이에 배치된 버퍼층(102)을 습식 식각 액을 이용하여 제거하여, 상기 성장 기판(101)을 분리할 수도 있다. 상기 성장 기판(101)이 제거되고 상기 버퍼층(102)을 에칭하거나 폴리싱하여 제거함으로써, 상기 제 1반도체층(111)의 상면이 노출될 수 있다.Referring to FIG. 19, the growth substrate 101 may be removed by physical or/and chemical methods. The growth substrate 101 is removed by a laser lift off (LLO) process. That is, the growth substrate 101 is lifted off by irradiating the growth substrate 101 with a laser having a wavelength of a predetermined region. Alternatively, the growth substrate 101 may be separated by removing the buffer layer 102 disposed between the growth substrate 101 and the first conductive semiconductor layer 110 using a wet etching solution. By removing the growth substrate 101 and removing the buffer layer 102 by etching or polishing, the upper surface of the first semiconductor layer 111 may be exposed.

상기 제1도체층(111)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.The upper surface of the first conductor layer 111 may be etched by a method such as ICP/RIE (Inductively Coupled Plasma/Reactive Ion Etching), or polished with a polishing equipment.

도 20을 참조하면, 상기 발광 구조층(135)의 둘레 즉, 칩과 칩 사이의 외측 영역(137)을 에칭하여 채널 영역 또는 아이솔레이션 영역을 제거할 수 있고, 상기 확산층(154)의 접촉부(155)를 노출시켜 준다. 상기 에층 과정은 습식 에칭 또는/및 건식 에칭을 포함한다. 상기 제1반도체층(111)의 상면은 요철 면인 광 추출 구조로 형성될 수 있으며, 상기 광 추출 구조는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조)는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다. Referring to FIG. 20, the channel region or the isolation region may be removed by etching the periphery of the light emitting structure layer 135, that is, the outer region 137 between the chip and the chip, and the contact portion 155 of the diffusion layer 154 ) Is exposed. The etch process includes wet etching or/and dry etching. The upper surface of the first semiconductor layer 111 may be formed in a light extraction structure that is an uneven surface, and the light extraction structure may be formed in a roughness or pattern. The light extraction structure) may be formed by a wet or dry etching method.

상기 제1전극층(150)의 확산층(154)의 접촉부(155) 상에는 제1패드(151)가 형성될 수 있다. A first pad 151 may be formed on the contact portion 155 of the diffusion layer 154 of the first electrode layer 150.

또한 발광 구조층(135)의 표면에는 보호층이 더 형성될 수 있으며, 이에 대해 한정하지는 않는다.
In addition, a protective layer may be further formed on the surface of the light emitting structure layer 135, but the embodiment is not limited thereto.

상기와 같은 발광 소자는 패키징된 후 보드 상에 탑재되거나, 보드 상에 탑재될 수 있다. 이후 상기에 개시된 실시 예(들)의 발광 소자를 갖는 발광 소자 패키지 또는 발광 모듈을 설명하기로 한다.The light emitting device as described above may be packaged and then mounted on a board or mounted on a board. Hereinafter, a light-emitting device package or light-emitting module including the light-emitting device of the embodiment(s) disclosed above will be described.

도 21는 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지의 단면도이다.21 is a cross-sectional view of a light emitting device package having a light emitting device according to the embodiment.

도 21을 참조하면, 발광 소자 패키지(500)는 몸체(515)와, 상기 몸체(515)에 배치된 제1 리드 프레임(521) 및 제2리드 프레임(523)과, 상기 몸체(515)에 배치되어 상기 제1리드 프레임(521) 및 제2리드 프레임(523)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(531)를 포함한다.Referring to FIG. 21, the light emitting device package 500 includes a body 515, a first lead frame 521 and a second lead frame 523 disposed on the body 515, and the body 515. A light emitting device 100 according to an embodiment arranged to be electrically connected to the first lead frame 521 and the second lead frame 523, and a molding member 531 surrounding the light emitting device 100 do.

상기 몸체(515)는 실리콘과 같은 도전성 기판, PPA 등과 같은 합성수지 재질, 세라믹 기판, 절연 기판, 또는 금속 기판(예: MCPCB)을 포함하여 형성될 수 있다. 상기 몸체(515)는 상기 발광 소자(100)의 주위에 상기 캐비티 구조에 의해 경사면이 형성될 수 있다. 또한 몸체(515)의 외면도 수직하거나 기울기를 가지면서 형성될 수 있다. 상기 몸체(31)는 상부가 개방된 오목한 캐비티(517)을 갖는 반사부(513)와 상기 반사부(513)를 지지하는 지지부(511) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The body 515 may be formed of a conductive substrate such as silicon, a synthetic resin material such as PPA, a ceramic substrate, an insulating substrate, or a metal substrate (eg, MCPCB). The body 515 may have an inclined surface formed around the light emitting device 100 by the cavity structure. In addition, the outer surface of the body 515 may be formed while having a vertical or inclination. The body 31 may include a reflective portion 513 having a concave cavity 517 with an open upper portion and a support portion 511 supporting the reflective portion 513, but is not limited thereto.

상기 몸체(515)의 캐비티(517) 내에는 리드 프레임(521,523) 및 상기 발광 소자(100)가 배치되며, 상기 발광 소자(100)는 제2리드 프레임(523) 상에 탑재되고 연결부재(503)로 제1리드 프레임(521)과 연결될 수 있다. 상기 제1리드 프레임(521) 및 제2리드 프레임(523)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 상기 연결 부재(503)는 와이어로 구현될 수 있다. 또한, 상기 제1리드 프레임(521) 및 제2 리드 프레임(523)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있다. 다. 이를 위해 상기 제1리드 프레임(521) 및 제2 리드 프레임(523)상에 별도의 반사층이 더 형성될 수 있으나 이에 한정하지 않는다. 또한, 상기 제1,2 리드 프레임(521,523)은 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 상기 제1리드 프레임(521)의 리드부(522) 및 상기 제2리드 프레임(523)의 리드부(524)는 몸체(515)의 하면에 배치될 수 있다.Lead frames 521 and 523 and the light-emitting element 100 are disposed in the cavity 517 of the body 515, and the light-emitting element 100 is mounted on the second lead frame 523 and the connecting member 503 ) May be connected to the first lead frame 521. The first lead frame 521 and the second lead frame 523 are electrically separated from each other, and supply power to the light emitting device 100. The connection member 503 may be implemented as a wire. In addition, the first lead frame 521 and the second lead frame 523 may reflect light generated from the light emitting device 100 to increase light efficiency. All. To this end, a separate reflective layer may be further formed on the first lead frame 521 and the second lead frame 523, but is not limited thereto. In addition, the first and second lead frames 521 and 523 may serve to discharge heat generated from the light emitting device 100 to the outside. The lead portion 522 of the first lead frame 521 and the lead portion 524 of the second lead frame 523 may be disposed on a lower surface of the body 515.

상기 제1 및 제2리드 프레임(521,523)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1, 2리드 프레임(521,523)은 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first and second lead frames 521 and 523 are made of metal, for example, titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may contain at least one of platinum (Pt), tin (Sn), silver (Ag), and phosphorus (P). In addition, the first and two lead frames 521 and 523 may be formed to have a multilayer structure, but the embodiment is not limited thereto.

상기 몰딩 부재(531)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(531)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함한다. 상기 몰딩 부재(531)은 상면이 플랫하거나 오목 또는 볼록한 형상으로 형성할 수 있다.The molding member 531 may include a resin material such as silicon or epoxy, and may surround the light-emitting device 100 to protect the light-emitting device 100. In addition, the molding member 531 may include a phosphor to change a wavelength of light emitted from the light emitting device 100. The phosphor may be selectively formed from YAG, TAG, Silicate, Nitride, and Oxy-nitride-based materials. The phosphor includes at least one of a red phosphor, a yellow phosphor, and a green phosphor. The molding member 531 may have a flat top surface, or may have a concave or convex shape.

상기 몰딩 부재(531) 위에는 렌즈가 배치될 수 있으며, 상기 렌즈는 상기 몰딩 부재(531)와 접촉되거나 비 접촉되는 형태로 구현될 수 있다. 상기 렌즈는 오목 또는 볼록한 형상을 포함할 수 있다.A lens may be disposed on the molding member 531, and the lens may be implemented in a form of contacting or non-contacting the molding member 531. The lens may have a concave or convex shape.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the embodiments above are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, contents related to such combinations and modifications should be construed as being included in the scope of the present invention.

100: 발광 소자
110: 제1도전형 반도체층
111: 제1반도체층
113: 제2반도체층
120: 활성층
130: 제2도전형 반도체층
135: 발광 구조층
141: 홀
143: 연결 홀
145: 리세스
150: 제1전극층
151: 제1패드
162: 절연층
170,170A: 제2전극층
171: 연결 전극
172: 접촉 전극
173: 전극 접촉층100: light-emitting element
110: first conductive type semiconductor layer
111: first semiconductor layer
113: second semiconductor layer
120: active layer
130: second conductive type semiconductor layer
135: light emitting structure layer
141: Hall
143: connection hole
145: recess
150: first electrode layer
151: first pad
162: insulating layer
170,170A: second electrode layer
171: connection electrode
172: contact electrode
173: electrode contact layer

Claims (16)

제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 배치된 제2도전형 반도체층; 및 상기 제1 및 제2도전형 반도체층 사이에 활성층을 포함하는 발광 구조층;
상기 발광 구조층 아래에 배치된 제1전극층;
상기 제1전극층 아래에 배치된 제2전극층;
상기 제1 및 제2전극층 사이에 배치된 절연층;
상기 제2도전형 반도체층 활성층 및 상기 제1도전형 반도체층의 내부에 배치되고 제1너비를 갖고 상기 제1전극층의 내부로 연장되는 복수의 홀;
상기 제1도전형 반도체층 내에 상기 제1너비보다 넓은 너비를 갖고 상기 복수의 홀 중 적어도 하나에 연결된 리세스;
상기 복수의 홀 각각에 배치되고 상기 제2전극층에 연결된 연결 전극;
상기 리세스에 배치되며 상기 연결 전극에 연결된 접촉 전극; 및
상기 리세스 내에 배치되며 상기 접촉 전극과 상기 제1도전형 반도체층 사이에 배치된 전극 접촉층을 포함하고,
상기 절연층은 상기 홀의 표면과 상기 연결 전극 사이에 연장되는 연장부를 포함하고,
상기 리세스는 상기 복수의 홀 중 인접한 홀들에 서로 연결되고,
상기 접촉 전극은 상기 인접한 홀들에 배치된 서로 다른 연결 전극들에 연결되고,
상기 제1도전형 반도체층은 제1반도체층 및 상기 제1반도체층과 상기 활성층 사이에 배치된 제2반도체층을 포함하고,
상기 리세스는 상기 제2반도체층에 배치되고,
상기 제1전극층은 상기 제2도전형 반도체층 아래에 배치된 제1접촉층; 상기 제1접촉층 아래에 배치된 반사층; 상기 반사층과 상기 절연층 사이에 배치된 확산층을 포함하고,
상기 홀은 상기 제1접촉층, 상기 반사층, 상기 확산층의 내부를 관통하고,
상기 제2전극층은 상기 연결 전극을 갖는 제2접촉층; 상기 제2접촉층 아래에 배치된 전도성 지지부재; 상기 제2접촉층과 상기 전도성 지지부재 사이에 접합층을 포함하고,
상기 확산층은 상기 발광 구조층의 측면보다 외측에 배치된 접촉부를 포함하고,
상기 접촉부 상에는 제1패드가 배치되는 발광 소자.A first conductive type semiconductor layer and a second conductive type semiconductor layer disposed under the first conductive type semiconductor layer; And a light emitting structure layer including an active layer between the first and second conductive semiconductor layers.
A first electrode layer disposed under the light emitting structure layer;
A second electrode layer disposed under the first electrode layer;
An insulating layer disposed between the first and second electrode layers;
A plurality of holes disposed inside the second conductive semiconductor layer active layer and the first conductive semiconductor layer, having a first width and extending into the first electrode layer;
A recess having a width wider than the first width in the first conductive semiconductor layer and connected to at least one of the plurality of holes;
A connection electrode disposed in each of the plurality of holes and connected to the second electrode layer;
A contact electrode disposed in the recess and connected to the connection electrode; And
An electrode contact layer disposed in the recess and disposed between the contact electrode and the first conductive semiconductor layer,
The insulating layer includes an extension part extending between the surface of the hole and the connection electrode,
The recesses are connected to each other to adjacent holes among the plurality of holes,
The contact electrode is connected to different connection electrodes disposed in the adjacent holes,
The first conductive type semiconductor layer includes a first semiconductor layer and a second semiconductor layer disposed between the first semiconductor layer and the active layer,
The recess is disposed in the second semiconductor layer,
The first electrode layer may include a first contact layer disposed under the second conductive semiconductor layer; A reflective layer disposed under the first contact layer; A diffusion layer disposed between the reflective layer and the insulating layer,
The hole penetrates the inside of the first contact layer, the reflective layer, and the diffusion layer,
The second electrode layer may include a second contact layer having the connection electrode; A conductive support member disposed under the second contact layer; A bonding layer between the second contact layer and the conductive support member,
The diffusion layer includes a contact portion disposed outside the side surface of the light emitting structure layer,
A light emitting device having a first pad disposed on the contact portion. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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