KR102233811B1 - 유기 박막 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상부면에 배치되는 제1전극층; 상기 제1전극층의 상부면에 배치되는 유기 활성층; 상기 유기 활성층 내부에 배치되며, 베이스 전극, 상기 베이스 전극에 형성되어 전하의 이동경로를 제공하는 복수개의 동공 및 상기 베이스 전극의 표면 및 상기 동공을 둘러싸는 금속 산화물을 포함하는 제2전극층; 및 상기 유기 활성층상에 배치되는 제3 전극층;을 포함하는 유기 박막 트랜지스터를 제공한다.
Description
본 발명의 일실시예는 유기 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 각종 디스플레이 장치에서 각 화소의 동작을 제어하는 구동 소자로 사용되고 있으며, 스마트 카드(smart card) 또는 인벤토리 태그(inventory tag)용 플라스틱 칩 등으로의 활용이 예상되고 있다.
종래에는 박막 트랜지스터의 채널층으로 실리콘(Si)과 같은 무기반도체 물질이 일반적으로 사용되어 왔으나, 최근 디스플레이의 대면적화, 저가격화 및 플렉서블화로 인해서 고가격, 고온 진공 프로세스를 필요로 하는 무기계 물질에서 유기계 반도체 물질로 바뀌고 있으며, 최근 유막 박막을 반도체층으로 사용하는 유기박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 진행되고 있다.
유기박막 트랜지스터는 반도체층으로 실리콘막 대신에 유기박막을 사용하는 것으로서, 유기 박막의 재료에 따라 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질을 이용한 저분자 유기박막 트랜지스터와 폴리티오펜(polythiophene) 계열 등과 같은 반도체 고분자 물질을 이용한 고분자 유기박막 트랜지스터로 분류되는데, 반도체 고분자의 전기적 성능이 펜타센(pentacene) 등의 저분자 물질을 열증착(thermal evaporation)으로 얻어지는 유기 반도체의 전기적 성능을 훨씬 앞선다.
본 발명이 이루고자 하는 기술적 과제는 수직 증착 구조를 가지는 유기 박막 트랜지스터 및 이의 제조 방법을 제공하는데 있다.
또한, 향상된 전이 주파수를 가지는 유기 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
또한, 향상된 점멸비를 가지는 유기 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
또한, 향상된 전송 계수를 가지는 유기 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
또한, 균일한 동공과 금속 산화물 특성의 전하 차단층이 형성된 유기 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
또한, 내구성이 우수한 유기 박막 트랜지스터 및 이의 제조 방법을 제공하는데 있다.
또한, 누설 전류가 저감된 유기 박막 트랜지스터 및 이의 제조 방법을 제공하는데 있다.
또한, 전하 차단층의 금속 산화물 두께를 제조 과정에서 선택적으로 정밀하게 조절할 수 있는 유기 박막 트랜지스터 및 이의 제조방법을 제공하는데 있다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상부면에 배치되는 제1전극층; 상기 제1전극층의 상부면에 배치되는 유기 활성층; 상기 유기 활성층 내부에 배치되며, 베이스 전극, 상기 베이스 전극에 형성되어 전하의 이동경로를 제공하는 복수개의 동공 및 상기 베이스 전극의 표면 및 상기 동공을 둘러싸는 금속 산화물을 포함하는 제2전극층; 및 상기 유기 활성층상에 배치되는 제3 전극층;을 포함하는 유기 박막 트랜지스터를 제공한다.
상기 금속 산화물은 산화이트륨(Y2O3), 산화알루미늄(Al2O3, AlOx), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석(SnO), 산화철(Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄(HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소(SiOx), 산화니켈(NiOx) 의 그룹에서 선택되는 적어도 하나를 포함할 수 있다(x는 1 내지 3사이의 유리수).
상기 금속 산화물은 양극 산화 방식에 의하여 형성될 수 있다.
상기 금속 산화물은 산성용액에 상기 베이스 전극을 침지 후, 상기 산성용액 내 보조전극과 상기 베이스 전극간에 전압을 인가하여 형성될 수 있다.
상기 금속 산화물의 두께 및 형상은 산성 용액의 pH, 용액 조성, 용액 농도, 용존 금속 이온 농도, 산성 용액 온도, 산성 용액 교반 속도, 인가전류밀도, 인가전압, 인가전류 형태(DC, AC, Pulse), 금속 합금 조성, 전처리 방법, 상기 베이스 전극의 두께 및 형태, 상기 보조전극의 크기 및 형태 중 적어도 하나에 의하여 결정될 수 있다.
상기 유기 박막 트랜지스터의 전이 주파수는 40MHz를 초과할 수 있다.
상기 유기 박막 트랜지스터의 전송 계수(transmission factor)는 99.99%이상일 수 있다.
상기 유기 박막 트랜지스터의 점멸비(on/off ratio)는 105이상일 수 있다.
상기 유기 박막 트랜지스터의 온 전류 밀도(on-current-density)는 300mA/cm-2이상일 수 있다.
상기 베이스 전극은 알루미늄이고, 상기 금속 산화물은 상기 베이스 전극이 양극 산화된 AlOx로 이루어질 수 있다.
본 발명의 실시예에 따르면, 기판을 준비하는 단계; 상기 기판 상에 제1전극층을 형성하는 단계; 상기 제1전극층 상에 유기 반도체 하층 및 베이스 전극을 배치하는 단계; 상기 유기 반도상기 베이스 전극을 양극 산화 시키는 단계; 상기 유기 반도체 하층 및 상기 베이스 전극 상에 유기 반도체 상층을 배치하는 단계; 및 상기 유기 반도체 및 상기 베이스 금속을 포함하는 활성층 상에 제3전극층을 형성하는 단계를 포함하며, 상기 양극 산화 시키는 단계는 베이스 전극, 상기 베이스 전극에 형성되어 전하의 이동경로를 제공하는 복수개의 동공 및 상기 베이스 전극의 표면 및 상기 동공을 둘러싸는 금속 산화물을 포함하는 제2전극층을 형성하는 단계를 포함하는 유기 박막 트랜지스터 제조 방법을 제공한다.
상기 양극 산화 시키는 단계는 상기 베이스 금속을 산성용액에 침지시키는 단계; 및 상기 베이스 금속과 상기 산성용액 사이에 전압을 인가하는 단계를 포함할 수 있다.
상기 양극 산화 시키는 단계 이전에, 상기 유기 반도체 및 베이스 금속을 가열하는 단계를 더 포함할 수 있다.
상기 유기 반도체 및 베이스 금속을 가열하는 단계 이후에 상기 베이스 금속이 산성 용액에 침지 시 수면에 위치하는 부분을 중합체로 코팅하는 단계를 더 포함할 수 있다.
상기 양극 산화 시키는 단계 이후에, 유기 반도체 트랜지스터를 진공 상태에서 건조 시키는 단계를 더 포함할 수 있다.
상기 건조 시키는 단계 이후에 상기 유기 반도체 트랜지스터를 열처리하는 단계를 더 포함할 수 있다.
상기 유기반도체 상층을 배치하는 단계 이후에, 상기 활성층 상부에 절연층 패턴을 형성하는 단계를 더 포함할 수 있다.
도1은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 개념도이다.
도2는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 단면도이다.
도3은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도4는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도5 및 도6은 본 발명의 실시예에 따른 양극 산화 처리 과정을 설명하기 위한 도면이다.
도7은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도8및 도9는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도10은 본 발명의 실시예에 따른 유기 박막 트랜지스터 제조 방법을 설명하리 위한 도면이다.
도2는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 단면도이다.
도3은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 특성을 설명하기 위한 그래프이다.
도4는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도5 및 도6은 본 발명의 실시예에 따른 양극 산화 처리 과정을 설명하기 위한 도면이다.
도7은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도8및 도9는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 금속 산화물의 특성을 설명하기 위한 도면이다.
도10은 본 발명의 실시예에 따른 유기 박막 트랜지스터 제조 방법을 설명하리 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도1은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 개념도이고, 도2는 본 발명의 실시예에 따른 유기 박막 트랜지스터의 단면도이다. 도1 및 도2를 참조하면, 본 발명의 실시예에 따른 유기 박막 트랜지스터(100)는 기판(110), 제1전극층(120), 유기 활성층(130), 제2전극층(140), 제3전극층(150) 및 절연층(160)을 포함할 수 있다.
기판(110)은 유기 박막 트랜지스터(100)의 전체 구조를 지지하는 기재일 수 있다. 예를들면 기판(110)은 유리, 수정(quartz), 고분자 수지(예를 들어, 플라스틱 등), 실리콘(silicon)등을 포함하여 구성될 수 있다.
제1전극층(120)은 기판(110) 상부면에 배치될 수 있다. 예를 들면, 제1전극층(120)은 콜렉터(collector)전극일 수 있다.
제1전극층(120)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd), 은(Ag)으로 이루어진 이중 층으로 형성될 수 있다. 제1전극층(120)은 진공 증착에 의하여 형성될 수도 있으나, 이에 한정되는 것은 아니다.
유기 활성층(130)은 제1전극층(120)의 상부면에 배치될 수 있다.
유기 활성층(130)은 제2전극층(140)을 기준으로 상부 활성층(131)과 하부 활성층(132)으로 구분될 수 있다. 하부 활성층(132)은 제1전극층(120) 상부면을 따라 배치되며, 상부 활성층(131)은 제3전극층(150) 및 절연층(160)의 하부면을 따라 배치될 수 있다. 유기 활성층(130)은 전하 이동도가 높으며 전하 주입이 용이한 물질로 이루어질 수 있다. 예를 들면, 유기 활성층(130)은 올리고티오펜(oligothiophene) 또는 펜타센(pentacene) 등과 같은 반도체 저분자 물질 또는 폴리티오펜(polythiophene), 버크민스터풀러렌(Buckminsterfullerene) 계열 등과 같은 반도체 고분자 물질을 이용하여 형성될 수 있다. 상부 활성층의 상부면 또는 하부 활성층의 하부면을 따라서는 도핑이 수행될 수 있다.
제2전극층(140)은 유기 활성층(130) 내부에 배치되며, 베이스 전극(141), 베이스 전극(141)에 형성되어 전하의 이동경로를 제공하는 복수개의 동공(142)(142) 및 베이스 전극(141)(141)의 표면 및 동공(142)을 둘러싸는 금속 산화물(143)을 포함할 수 있다.
예를 들면, 베이스 전극(141)은 Al, Ti, Mg, Cu, Ni, Si, Cr, Hf, Sn, Y, Zn 중 어느 하나일 수 있다.
예를 들면, 금속 산화물(143)은 산화이트륨(Y2O3), 산화알루미늄(Al2O3, AlOx), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석(SnO), 산화철(Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄(HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소(SiOx), 산화니켈(NiOx) 의 그룹에서 선택되는 적어도 하나의 재료를 포함할 수 있다(x는1 내지 3사이의 유리수). 본 발명의 실시예에서는 Al을 베이스 전극(141)으로 하여 금속 산화물(143)이 AlOx인 경우를 일례로 설명하지만, 전술한 종류의 베이스 전극(141)과 금속 산화물(143)을 통하여 본 발명에 따른 유기 박막 트랜지스터(100)를 제조할 수 있음은 당연하다 할 것이다.
동공(142)은 수 나노 미터의 크기를 가질 수 있으며 전극층 사이에서 전하의 이동 경로를 제공할 수 있다. 베이스 전극(141)에 형성된 동공(142)을 통하여 상부 활성층(131)과 하부 활성층(132)은 서로 맞닿아 있을 수 있다. 금속 산화물(143)은 동공(142)의 노출된 표면(동공 측면을 포함한)에 수nm 단위로 성장하여 전자이동경로는 유지한 채 베이스 전극(141)의 표면에서 절연체(Dielectric layer)로 작용할 수 있다.
금속 산화물(143)은 양극 산화 방식에 의하여 형성될 수 있다.
금속 산화물(143)은 산성 용액에 상기 베이스 전극(141)을 침지 후, 산성 용액 내 보조전극(170)과 베이스 전극(141)간에 전압을 인가하여 형성될 수 있다.
양극 산화는 베이스 전극(141)과 전해질 사이의 계면에서 발생하여, 비 다공성 배리어형 금속 산화물(143)로 베이스 전극(141) 전체 표면을 부동 태화시킬 수 있다. 또한, 양극 산화 처리 직후, 투명 금속 산화물(143) 층의 형성으로 인해 양극 산화 처리된 장치의 광학적 외관이 변경될 수 있으며, 구조의 탈색은 제2전극층(140)의 두께에 대한 지표를 제공할 수 있다.
금속 산화물(143)의 두께 및 형상은 및 형상은 산성 용액의 pH, 용액 조성, 용액 농도, 용존 금속 이온 농도, 산성 용액 온도, 산성 용액 교반 속도, 인가전류밀도, 인가전압, 인가전류 형태(DC, AC, Pulse), 금속 합금 조성, 전처리 방법, 상기 베이스 전극의 두께 및 형태, 상기 보조전극의 크기 및 형태 중 적어도 하나에 의하여 결정될 수 있다. 즉, 및 형상은 산성 용액의 pH, 용액 조성, 용액 농도, 용존 금속 이온 농도, 산성 용액 온도, 산성 용액 교반 속도, 인가전류밀도, 인가전압, 인가전류 형태(DC, AC, Pulse), 금속 합금 조성, 전처리 방법, 상기 베이스 전극의 두께 및 형태, 상기 보조전극의 크기 및 형태를 설정하는 과정을 통하여 금속 산화물(143)의 두께를 정밀하게 조절할 수 있다.
또한, 및 형상은 산성 용액의 pH, 용액 조성, 용액 농도, 용존 금속 이온 농도, 산성 용액 온도, 산성 용액 교반 속도, 인가전류밀도, 인가전압, 인가전류 형태(DC, AC, Pulse), 금속 합금 조성, 전처리 방법, 상기 베이스 전극의 두께 및 형태, 상기 보조전극의 크기 및 형태를 설정하는 과정에 따라, 금속 산화물(143)의 캐패시턴스는 증가될 수 있다. 도3의 (b)를 참조하면, 열처리 공정을 하지 않았을 시 베이스와 이미터 사이의 정전 용량이 감소(검은 실선) 되었고, 임피던스 신호의 위상(검은 점선)은 베이스 전압의 증가에 따라 불완전히 변하는 것을 확인할 수 있다. 그러나 열처리 공정을 추가하였을 시, 베이스와 이미터 사이의 정전 용량이 증가(붉은 실선)하였고 또한 임피던스 신호의 위상(붉은 점선)은 베이스 전압의 증가에 따라 -90°에서 0°로 완전히 변경될 수 있다. 따라서, 양극 산화에 의해 형성된 단단한 금속 산화물이 누설 전류를 효과적으로 방지하고 있고 동시에 구동시에는 투과전류를 잘 통과 시킬 수 있음을 확인할 수 있다.
또한, 도3의 (a)를 참조하면, 2V의 양극 산화전압과 열처리 공정을 통해 1.2V 이하의 베이스-이미터 전압에서 누설 전류가 측정 가능한 범위 내에서 가장 낮으며, 점멸비가 105으로 크게 증가한 것을 확인할 수 있다. 따라서, 2V의 양극 산화 전압 및 열처리 공정을 통해서 베이스 전극(141)위에 매우 조밀한 금속 산화물이 생성되며, 이를 통하여 누설 전류를 매우 효과적으로 방지하고 트랜지스터의 성능이 크게 향상될 수 있음을 확인할 수 있다.
도4(a)는 건식 산화된 15nm 두께의 베이스 전극(141)의 투과전자 현미경의 단면도(TEM, transmission electron microscopy)이고, 도4(b)는 2V의 양극 산화 전압에서 양극 산화된 15nm 두께의 베이스 전극(141)의 투과전자 현미경의 단면도이고, 도4(c)는 4V의 양극 산화 전압에서 양극 산화된 50nm 두께의 베이스 전극(141)의 투과전자 현미경의 단면도이다. 도4를 참조하면, 측정된 금속 산화물(143)의 두께는 건식 산화의 경우 5nm이고, 2V의 양극 산화 전압에서 6nm, 4V의 양극 산화 전압에서 10nm까지 증가하는 것을 확인할 수 있다. 또한 건식 산화의 경우 금속 산화물의 형성이 균질하지 못하여 베이스 전극과 동공의 형상을 변형시켰으나, 양극 산화의 경우 균일하게 형성되어 베이스 전극과 동공의 형상이 보전되어 있는 것을 확인할 수 있다. 이는 베이스 전극과 동공의 형상을 변형시키지 않으며, 금속 산화물의 두께가 양극 산화 전압에 의해 정확하게 제어 될 수 있음을 증명한다.종래 사용되었던 15nm 두께의 베이스 전극(141)을 사용할 경우, 4V의 양극 산화 전압을 가하여 양극 산화 처리를 하더라도 형성되는 금속 산화물(143)의 두께는 5nm에 불과하며, 목표로 하는 트랜지스터 특성을 얻을 수 없게 된다.
또한 베이스 전극(141)이 15nm 두께일 때는 상부 활성층(131)과 하부 활성층(132)이 미세 동공(142)(pinhole)으로 연결된 것을 볼 수 있으나, 50nm 두께일 때는 미세 동공(142)(pinhole)이 존재하지 않아 상부 활성층(131)과 하부 활성층(132)의 연결이 차단되는 것을 확인 할 수 있다.
따라서, 15nm 두께의 베이스 전극(141)이 2V의 양극 산화 전압으로 양극 산화 처리될 경우 유기 박막 트랜지스터(100)에서 전하 차단 및 투과 기능을 정확하게 수행할 수 있다. 이는 특정 두께의 베이스 금속을 통한 미세 동공(142)(pinhole)이 존재하고 양극 산화 공정에 의해 제어되고 일정한 두께를 가지는 금속 산화물(143)이 생성되는 것으로 간주될 수 있다.
금속 산화물(143)의 표면 형태는 공정 방식과 양극 산화 전압에 따라 상이함을 도 5와 도6에서 확인할 수 있다. 베이스 전극(141)의 금속이 Al일 경우, 대기 중의 O2 분자가 Al 입자 경계로 열적으로 확산되기 때문에 금속 산화물(143)인 AlOx는 건식 산화로 불규칙적으로 성장하게 된다. 그러나, 도5 및 도6을 참조하면, 양극 산화 전해질인 산성 수용액(200)에서 OH- 이온은 균일한 표면상의 정적 전위에 의해 Al 표면으로 드리프트 된다. 따라서 금속 산화물인 AlOx는 양극 산화 처리를 통해 베이스 전극(141)의 표면에서 고르게 성장할 수 있다. 또한, 주로 결정입계에 위치하는 미세 동공(142)의 표면은 양극 산화 처리에 의하여 균일하게 산화될 수 있다.
도7에서 확인할 수 있는 표면 특성의 또 다른 차이점은 양극 산화 처리로 베이스 전극의 Al 결정립계 입자가 크게 유지되는 반면 미세 동공(142)의 밀도와 크기는 줄어들었다는 것이다. 이는 양극 산화 전압이 증가함에 따라 베이스 전극을 투과하여 컬렉터 전극에 도달하는 전하량에 비례하는 값인 컬렉터 전류가 감소한다는 사실과 일치한다. 즉, 양극 산화 단계동안 과도한 산화 전압은 낮은 미세 동공(142) 밀도를 야기할 수 있다.
또한, 양극 산화 처리된 베이스 전극(141)은 상부 표면뿐만 아니라 주변 표면 및 나노 미터 크기의 동공(142) 내에도 산화막이 형성되어 베이스 전극(141) 전체를 부동태화함으로써 누설 전류를 획기적으로 감소시킬 수 있다. 이는 베이스 전극(141) 아래의 두께에 따른 베이스-컬렉터 커패시턴스 분석으로부터 분석될 수 있다.
베이스-컬렉터 커패시턴스는 베이스 금속의 두께에 따라 증가하며, 이는 베이스 전극(141) 아래의 양극 산화 처리된 금속 산화물(143)의 두께가 더 두꺼운 베이스 전극(141)에서 감소함을 의미할 수 있다. 이는 베이스 전극(141)의 미세 동공(142)을 통한 전해질의 침투가 베이스 전극(141)의 두께가 증가함에 따라 확률적으로 차단되기 때문이다.
도8을 참조하면, Al베이스 전극(141)의 두께가 15nm일 때, 베이스 전극(141) 아래의 금속 산화물(143)인 AlOx의 베이스-컬렉터 캐패시턴스는 양극 산화 전위가 동일하게 1V 인 50nm 두께의 Al베이스 전극(141)과 비교하여 두 배로 증가하는 것을 확인할 수 있다.
컬렉터를 향한 베이스 전극(141)의 바닥면은 하부 활성층인C60 층에 의해 부동 태화 되기 때문에 양극 처리에 덜 노출된다. 또한, 양극 산화 처리는 베이스 전극(141)의 바닥면에서도 금속 산화물의 두께를 증가시키지만, 베이스-컬렉터 커패시터에 대한 임피던스 데이터의 낮은 위상은 산화가 상대적으로 완벽히 이루어지지 않았다는 것을 보여준다. 이는 전해질이 베이스 전극(141)과 C60의 계면의 모든 부분에 닿지 않을 수 있음을 나타낸다.
제3전극층(150)은 유기 활성층(130)상에 배치될 수 있다. 예를 들면, 제3전극층(150)은 이미터(emitter)전극일 수 있다.
제3전극층(150)은 일예로 금(Au), 구리(Cu), 알루미늄(Al), 알루미늄 합금(Al-alloy), 몰리브덴(Mo), 크롬(Cr), 인듐틴옥사이드(ITO), 티탄(Ti), 네오디뮴(AlNd), 은(Ag) 중 어느 하나를 포함하여 형성되거나, 구리(Cu)와 티탄(Ti) 및, 금(Au)과 인듐틴옥사이드(ITO)및, 몰리브덴(Mo)과 AlNd(네오디뮴) 및, 금(Au)과 인듐틴옥사이드(ITO) 및, 리브덴(Mo)과 네오디뮴(AlNd)으로 이루어진 이중 층으로 형성될 수 있다. 제3전극층(150)은 진공 증착에 의하여 형성될 수도 있으나, 이에 한정되는 것은 아니다.
절연층(160)은 제3전극층(150)의 일부와 유기 활성층(130) 사이에 형성될 수 있다.
절연층(160)은 제3전극층(150)과 유기 활성층(130)의 계면 중 일부를 따라 형성되어 제3전극층(150)과 유기 활성층(130) 사이의 접촉 면적을 결정할 수 있다.
절연층(160)은 절연 성질이 우수하고 유기 활성층(130)에 영향을 주지 않으며 패턴 형성이 가능한 물질로 이루어질 수 있다. 예를 들면, 절연층(160)은 진공 증착을 통한 실리콘 금속 산화물(143)을 통해 형성될 수 있다. 또는 유기 활성층(130)에 영향을 주지 않는 광 수지 물질을 사진식각을 통해 유기 활성층(130)을 덮는 형태로 남겨 두어 절연층(160)의 역할을 수행하도록 할 수도 있다. 또는 절연성 고분자 중합체, 폴리머 등을 이용한 유기물 절연막을 유기 활성층(130) 상에 형성한 후 광 수지 물질을 이용한 식각법을 통해 원하는 패턴을 가지는 절연층(160)이 형성될 수도 있다.
유기 박막 트랜지스터(100)의 전이 주파수는 40MHz를 초과할 수 있다. 기존 유기 박막 트랜지스터(100)의 전이 주파수가 40MHz인데 반하여, 실시예에 따른 유기 박막 트랜지스터(100)의 전이 주파수는 40MHz를 초과하며 최대 100MHz까지 증가할 수 있다.
유기 박막 트랜지스터(100)의 전송 계수(transmission factor)은 99.99%이상일 수 있다. 실시예에 따른 유기 박막 트랜지스터(100)는 기존 유기 박막 트랜지스터(100)의 전송 계수가 최대 99.00%인데 반하여, 제조 방식의 복잡성을 요구하지 않는 상태에서 전송 계수를 99.99%까지 향상시킬 수 있다. 실시예에서, 전송계수는 이미터 전류와 컬렉터 전류의 비로 산출될 수 있다. 즉, 실시예에 따른 유기 박막 트랜지스터(100)는 누설 전류를 최소화함으로써 이미터와 컬렉터 사이의 전류 전달 비율을 99.9996%까지 향상시킬 수 있다.
유기 박막 트랜지스터(100)의 점멸비(on/off ratio)는 105이상일 수 있다. 실시예에서 점멸비는 컬렉터 전류의 변동에 의하여 꺼짐 상태와 켜짐 상태를 경험할 때 각각의 경우에 흐르는 전류의 비율로서 켜짐 상태의 이미터 전류를 꺼짐 상태의 이미터 전류로 나눈 값을 의미할 수 있다.
유기 박막 트랜지스터(100)의 온 전류 밀도(on-current-density)는 300mA/cm-2이상일 수 있다. 또한 실시예에 따른 유기 박막 트랜지스터(100)의 전달 곡선에서, 양극 산화 전압이 증가함에 따라 누설 전류(베이스 전류, 점선)가 감소하게 된다. 도9의 (a)를 참조하면, 실시예에 따른 유기 박막 트랜지스터(100)는 1.2 V의 구동 전압에서 누설 전류가 꺼짐 상태와 같은 수준인 반면, 도9의 (b)를 참조하면 건식 산화에 의해 제조된 유기 박막 트랜지스터는 꺼짐 상태와 비교하여 10,000배 높은 누설전류를 나타낸 것을 확인할 수 있다. 양극 산화 전압이 2V 및 4V일 때, 실시예에 따른 유기 박막 트랜지스터(100)의 누설 전류는 전송 곡선의 측정 한계 내에서 가장 낮은 수준으로 유지될 수 있다.
또한, 양극 산화 전압이 2V 일 때, 1V의 컬렉터-이미터 전압 및 베이스-이미터 전압에서 전송 계수는 99.9996 %를 나타냈으며, 이는 2.5 x 105의 전류 게인에 대응된다. 이는 자연 산화된 경우과 비교하여 누설전류가 약 4 차수 감소한 것이다. 또한, 4V의 양극 산화 전압에서 누설전류는 측정 한계 범위 이하로 유지되었다. 베이스 전류가 낮고 컬렉터 및 이미터 전류로부터 분리된 상태에서, 실시예에 따른 유기 박막 트랜지스터(100)는 전계 효과 트랜지스터(FET, Field Effect Transistor)로 간주 될 수 있다. 그러나, 양극 산화로 인해 전송 계수가 증가하지만, 양극 산화 전압을 높이기 위해 트랜지스터의 온 전류가 감소될 수 있다. 이는 동공(142) 수의 감소와 함께 산화물을 가로지르는 더 낮은 전기 베이스-이미터 필드에서 비롯된 것으로 볼 수 있다.
실시예에 따른 유기 박막 트랜지스터(100)의 낮은 정적 전력 손실, 감소된 누설 전류 특성과 함께 개선된 제조 신뢰성으로 인해 향후 복잡한 전자 회로 유기 박막 트랜지스터(100)를 통합 할 수 있다는 장점이 있다. 또한, 디바이스 커패시턴스를 제어하고 더 두꺼운 금속 산화물을 형성하여 더 낮은 전극 저항을 유도할 수 있게 한다. 두 가지 측면 모두 더 빠른 유기 박막 트랜지스터(100)의 개발에 중요한 요소이다.
도10은 본 발명의 실시예에 따른 유기 박막 트랜지스터의 제조 방법이다.
본 발명의 실시예에 따른 유기 박막 트랜지스터 제조 방법은 기판을 준비한다(S1001).
다음으로, 기판 상에 제1전극층을 형성하고, 제1전극층 상에 유기 반도체 하층 및 베이스 금속을 배치한다. 기판, 제1전극층, 하부 활성층 및 베이스 금속이 배치된 하프 디바이스(half-device)는 완전히 세정된 유리 기판상에서 진공 증발에 의해 제조될 수 있다. 얇은 크롬막(3nm)은 금 전극(50nm)의 접착력을 향상 시키며, 그 위에 C60층(50nm) 및 베이스 금속인 알루미늄이 일련의 섀도우 마스크를 통해 초고진공 조건하에서 증발된다. 양극 처리가 수행되는 약 1 시간의 지속 시간을 제외하고, 샘플을 진공 챔버로부터 제거하고 불활성 N2 대기에 저장한다(S1002~1003).
다음으로, 양극 산화 시키는 단계 이전에, 유기 반도체 및 베이스 금속을 가열할 수 있다. 예를 들면, 상부 활성층 및 이미터 전극이 형성되지 않은 하프 디바이스 샘플은 C60 및 베이스 전극의 접촉 면적 및 계면 접착성을 개선시키기 위해 150℃에서 약 1 시간 동안 예열될 수 있다. 이는 유기 활성층과 베이스 전극 사이의 계면 접착성을 개선시킨다. 결과적으로 예열 과정을 거친 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스는 예열 과정을 거치지 않은 유기 박막 트랜지스터의 베이스-컬렉터 커패시턴스에 비해 전하 축적 및 위상 변이가 더 크며 점멸비와 누설 전류 특성이 크게 개선되었다(S1004).
다음으로, 베이스 금속을 중합체로 코팅할 수 있다. 양극 산화 처리 전에, 수위에서의 잠재적인 포텐셜 피크로부터 전극의 손상을 피하기 위해 코팅이 활성 영역 외부에 적용될 수 있다(S1005).
다음으로, 베이스 금속을 양극 산화 시킬 수 있다. 양극 산화 시키는 단계는 베이스 금속을 산성 용액에 침지시키는 단계 및 베이스 금속과 산성 용액 사이에 전압을 인가하는 단계를 포함할 수 있다. 예를 들면, 양극 산화 처리는 탈 이온수 중의 1 × 10-3M L-1 시트르산(2- 히드록시프로판-1,2,3-트리카르복실산)의 용액에서 수행될 수 있다. 또한, 알루미늄의 카운터 전극에 대해 1 내지 4V의 양극 산화 전압이 인가될 수 있다. 양극 산화 전압은 15 내지60 초 후에 안정된 안정기에 도달할 때까지 인가될 수 있다. 양극 산화의 효과는 얇은 베이스 금속의 표면색 변화에서 육안으로 확인할 수 있다. 양극 산화에 의하여 베이스 금속 상에 금속 산화물이 형성될 수 있다(S1006).
다음으로, 유기 반도체 트랜지스터를 진공 상태에서 건조 시킬 수 있다(S1007).
다음으로, 유기 반도체 트랜지스터를 열처리할 수 있다. 예를 들면, 양극 산화 후, 샘플을 30 분 동안 중간 진공 조건에서 건조시킨 후, N2 분위기의 핫 플레이트상에서 열처리에 노출시킬 수 있다. 그에 따라, 샘플은 진공 증착 챔버(<10-6 mbar)로 되돌아 가고, 나머지 층은 증발된다(S1008).
다음으로, 유기 반도체 하층 및 베이스 전극 상에 유기 반도체 상층을 배치하여 상부 활성층을 형성할 수 있다. 상부 활성층에는 향상된 전자 주입을 위해 고효율 n타입 도핑 W2(hpp)4(20 nm두께, C60에서 1 wt%)의 층이 적용될 수 있다 (S1009).
다음으로, 상부 활성층의 일부 표면에 절연층을 형성할 수 있다. 예를 들면, 절연층은 100 nm 두께의 실리카를 포함할 수 있으며, 섀도우 마스크로 형성되어 도핑 된 유기 활성층의 상부와 이미터 전극의 접촉 면적을 250㎛ × 250㎛로 제한함으로써 활성 면적을 정의할 수 있다(S1010).
다음으로, 절연층과 상부 활성층 상부에 제3전극층을 형성할 수 있다(S1011).
실시예에 따른 유기 박막 트랜지스터 제조 방법은 유기 활성층을 이루는 주재료인 버크민스터풀러렌(C60)을 양극 산화 처리 과정에 노출시킬 수 있으며, 이를 통하여 제조 공정의 단순화를 야기할 수 있다. 또한, 이러한 공정의 단순화에도 불구하고 누설 전류를 효과적으로 방지하여 높은 전류 밀도를 얻을 수 있다는 효과가 있다.
양극 산화 처리된 유기 박막 트랜지스터를 산업적으로 응용하기 위하여서는제조 공정을 대규모 생산에 통합하여 많은 장치를 동시에 처리 할 수 있어야 한다.
양극 산화 공정 동안, 전기장은 카운터 전극으로부터 베이스 전극에 인가된다. 이 카운터 전극이 충분히 커지면, 기판상의 다수의 디바이스에 대해 균일한 전기장이 생성될 수 있다. 이 방법은 정확하고 동일한 두께의 금속 산화물을 제공하며 대량 생산된 수직 유기 박막 트랜지스터의 신뢰할 수 있는 특성을 제공한다. 또한, 양극 산화 전압은 연속 필름, 즉 롤 투롤 제조에도 적용 할 수 있다. 다수의 베이스 전극의 접촉은 접촉 핀이 있는 매칭 PCB 보드에 의해, 또는 모든 베이스 전극이 상호 연결되는 방식으로 섀도우 마스크 레이아웃을 선택함으로써 보다 효과적으로 달성 될 수 있다. 양극 산화 처리 후 레이저 어블레이션으로 분리해야 하는데, 이는 롤 투롤 제조 공정에 효율적으로 통합 될 수 있다.
본 발명의 실시예에서는 바이폴라 접합 트랜지스터(BJT, Bipolar Junction Transistor)를 일예로 들어 설명하지만 동일한 기술 사상이 전계 효과 트랜지스터(FET, Field Effect Transistor)에도 적용될 수 있음은 당연하다 할 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 유기 박막 트랜지스터
110: 기판
120: 제1전극층
130: 유기 활성층
140: 제2전극층
150: 제3전극층
160: 절연층
110: 기판
120: 제1전극층
130: 유기 활성층
140: 제2전극층
150: 제3전극층
160: 절연층
Claims (17)
- 기판;
상기 기판 상부면에 배치되는 제1전극층;
상기 제1전극층의 상부면에 배치되는 유기 활성층;
상기 유기 활성층 내부에 배치되며, 베이스 전극, 상기 베이스 전극에 형성되어 전하의 이동경로를 제공하는 복수개의 동공 및 상기 베이스 전극의 표면 및 상기 동공을 둘러싸는 금속 산화물을 포함하는 제2전극층; 및
상기 유기 활성층상에 배치되는 제3 전극층;을 포함하며,
상기 금속 산화물은 양극 산화 이후 열처리 과정을 거쳐 형성되며,
전이 주파수는 40MHz를 초과하고, 전송 계수(transmission factor)는 99.99%이상이며, 점멸비(on/off ratio)는 105이상이고, 온 전류 밀도(on-current-density)는 300mA/cm-2이상인 유기 박막 트랜지스터.
- 제1항에 있어서,
상기 금속 산화물은 산화이트륨(Y2O3), 산화알루미늄(Al2O3, AlOx), 산화마그네슘(MgOx), 산화아연(ZnO), 산화주석(SnO), 산화철(Fe2O3, FeOx), 산화타이타늄(TiOx), 산화지르코늄(ZrO2), 산화크로뮴(Cr2O3), 산화하프늄(HfO), 산화베릴늄(BeO), 산화텅스텐(WOx), 산화구리(CuOx), 산화규소(SiOx), 산화니켈(NiOx)의 그룹에서 선택되는 적어도 하나를 포함하는(x는1 내지 3사이의 유리수) 유기 박막 트랜지스터.
- 제1항에 있어서,
상기 금속 산화물은 양극 산화 방식에 의하여 형성되는 유기 박막 트랜지스터.
- 제3항에 있어서,
상기 금속 산화물은 산성용액에 상기 베이스 전극을 침지 후, 상기 산성용액 내 보조전극과 상기 베이스 전극간에 전압을 인가하여 형성되는 유기 박막 트랜지스터.
- 제4항에 있어서,
상기 금속 산화물의 두께 및 형상은 산성 용액의 pH, 용액 조성, 용액 농도, 용존 금속 이온 농도, 산성 용액 온도, 산성 용액 교반 속도, 인가전류밀도, 인가전압, 인가전류 형태(DC, AC, Pulse), 금속 합금 조성, 전처리 방법, 상기 베이스 전극의 두께 및 형태, 상기 보조전극의 크기 및 형태 중 적어도 하나에 의하여 결정되는 유기 박막 트랜지스터.
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 베이스 전극은 알루미늄이고, 상기 금속 산화물은 상기 베이스 전극이 양극 산화된 AlOx로 이루어지는 유기 박막 트랜지스터.
- 기판을 준비하는 단계;
상기 기판 상에 제1전극층을 형성하는 단계;
상기 제1전극층 상에 유기 반도체 하층 및 베이스 전극을 배치하는 단계;
상기 베이스 전극을 양극 산화 시키는 단계;
상기 기판, 상기 제1전극층, 상기 유기 반도체 하층 및 상기 베이스 전극을 진공 상태에서 건조 시키는 단계;
상기 기판, 상기 제1전극층, 상기 유기 반도체 하층 및 상기 베이스 전극을 열처리하는 단계;
상기 유기 반도체 하층 및 상기 베이스 전극 상에 유기 반도체 상층을 배치하는 단계; 및
상기 유기 반도체 및 베이스 금속을 포함하는 활성층 상에 제3전극층을 형성하는 단계를 포함하며,
상기 양극 산화 시키는 단계는 상기 베이스 전극, 상기 베이스 전극에 형성되어 전하의 이동경로를 제공하는 복수개의 동공 및 상기 베이스 전극의 표면 및 상기 동공을 둘러싸는 금속 산화물을 포함하는 제2전극층을 형성하는 단계를 포함하는 유기 박막 트랜지스터 제조 방법에 있어서,
상기 유기 박막 트랜지스터의 전이 주파수는 40MHz를 초과하고, 전송 계수(transmission factor)는 99.99%이상이며, 점멸비(on/off ratio)는 105이상이고, 온 전류 밀도(on-current-density)는 300mA/cm-2이상인 유기 박막 트랜지스터 제조 방법.
- 제11항에 있어서,
상기 양극 산화 시키는 단계는 상기 베이스 금속을 산성용액에 침지시키는 단계; 및
상기 베이스 금속과 상기 산성용액 사이에 전압을 인가하는 단계를 포함하는 유기 박막 트랜지스터 제조 방법.
- 제11항에 있어서,
상기 양극 산화 시키는 단계 이전에, 상기 유기 반도체 및 베이스 금속을 가열하는 단계를 더 포함하는 유기 박막 트랜지스터 제조 방법
- 제13항에 있어서,
상기 유기 반도체 및 베이스 금속을 가열하는 단계 이후에 상기 베이스 금속이 산성 용액에 침지 시 수면에 위치하는 부분을 중합체로 코팅하는 단계를 더 포함하는 유기 박막 트랜지스터 제조 방법.
- 삭제
- 삭제
- 제11항에 있어서,
상기 유기반도체 상층을 배치하는 단계 이후에, 상기 활성층 상부에 절연층 패턴을 형성하는 단계를 더 포함하는 유기 박막 트랜지스터 제조 방법.
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