KR102223056B1 - 송수신 장치 및 그의 신호 처리 방법 - Google Patents

송수신 장치 및 그의 신호 처리 방법 Download PDF

Info

Publication number
KR102223056B1
KR102223056B1 KR1020130114787A KR20130114787A KR102223056B1 KR 102223056 B1 KR102223056 B1 KR 102223056B1 KR 1020130114787 A KR1020130114787 A KR 1020130114787A KR 20130114787 A KR20130114787 A KR 20130114787A KR 102223056 B1 KR102223056 B1 KR 102223056B1
Authority
KR
South Korea
Prior art keywords
bits
bit
ldpc
signaling
encoding
Prior art date
Application number
KR1020130114787A
Other languages
English (en)
Other versions
KR20150034561A (ko
Inventor
정홍실
명세호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130114787A priority Critical patent/KR102223056B1/ko
Priority to US14/480,843 priority patent/US9553607B2/en
Priority to PCT/KR2014/009044 priority patent/WO2015046963A1/en
Publication of KR20150034561A publication Critical patent/KR20150034561A/ko
Application granted granted Critical
Publication of KR102223056B1 publication Critical patent/KR102223056B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H03M13/6368—Error control coding in combination with rate matching by puncturing using rate compatible puncturing or complementary puncturing
    • H03M13/6393—Rate compatible low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Error Detection And Correction (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Algebra (AREA)
  • Pure & Applied Mathematics (AREA)

Abstract

송신 장치가 개시된다. 본 송신 장치는 L1 시그널링을 세그먼테이션하는 세그먼트부, 세그먼트된 L1 시그널링 각각에 BCH 및 LDPC 부호화를 수행하는 부호화부를 포함하며, 부호화부는 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링한다.

Description

송수신 장치 및 그의 신호 처리 방법 { TRANSMITTING APPARATUS, RECEVING APPARATUS AND SIGNAL PROCESSING METHOD THEREOF }
본 발명은 송수신 장치 및 그의 신호 처리 방법에 관한 것으로, 보다 상세하게는 신호를 처리하여 전송하는 송수신 장치 및 그의 신호 처리 방법에 관한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
이러한 요구에 따라 DVB 그룹에서 DVB-T의 성능을 개선하여 제정한 지상파 디지털 방송 규격으로 DVB-T2(Digital Video Broadcasting-Terrestrial version 2)이 있다. DVB-T2는 DVB-T와 호환을 유지하며 전송효율을 증가시킨 방식으로 압축 방식이 MPEG-4 AVC, 변조 방식도 기존의 변조 방식에 256-QAM(quadrature amplitude modulation)을 추가하고, 전송 모드도 1K, 4K, 16K, 32K를 추가했으며, FEC(Forward Error Correction)도 효율이 좋은 LDPC(Low-density parity-check codes)를 채택한다는 특징이 있다.
한편, 이러한 점을 특징으로 하는 DVB-T2 규격을 이용하여 보다 효율적으로 신호를 전송하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 LDPC 부호화 시 수신 측에서 복호화 성능을 향상시킬 수 있는 송수신 장치 및 그의 신호 처리 방법을 제공함에 있다.
본 발명의 다른 목적은 성능을 향상시키기 위해 LDPC 부호어를 셀 워드로 디멀티플렉싱하는 송수신 장치 및 그의 신호 처리 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 L1 시그널링을 세그먼테이션(segmentation)하는 세그먼트부, 상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 부호화부를 포함하며, 상기 부호화부는, 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링(puncturing)한다.
여기에서, 상기 기설정된 그룹 단위는, 상기 LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배일 수있다.
그리고, 상기 기설정된 기준은, LDPC 부호율에 따른 상수에 따라 결정될 수 있다.
또한, 상기 부호화부는, 아래의 수학식을 이용하여 펑쳐링되는 상기 기설정된 그룹 단위의 비트를 산출할 수 있다.
Figure 112013087539729-pat00001
여기에서, Npunc는 기설정된 그룹 단위의 비트이고, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 상기 각 그룹에 포함된 LDPC 패리티 비트의 개수이고, Kbch는 상기 BCH 부호화에서 정보어의 길이이며, Ksig는 상기 세그먼트된 L1 시그널링의 길이이다.
한편, 상기 부호화부는, 상기 부호화부에서 부호화 가능한 길이를 갖도록 상기 세그먼트된 L1 시그널링에 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 부호화할 수 있다.
또한, 본 실시 예에 따른 송신 장치는 상기 부호화된 L1 시그널링에 0 비트를 부가하는 비트 삽입부 및, 상기 0 비트가 부가된 L1 시그널링을 비트 인터리빙하는 비트 인터리버를 더 포함할 수 있다.
여기에서, 상기 비트 삽입부는, 상기 부호화된 L1 시그널링의 길이가 상기 비트 인터리버를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 상기 비트 인터리버로 출력할 수 있다.
또한, 상기 비트 삽입부는, 아래의 수학식을 이용하여 부가되는 0 비트의 개수를 산출할 수 있다.
Figure 112013087539729-pat00002
여기에서, Nc는 상기 비트 인터리버의 컬럼의 개수, Ksig는 상기 BCH 부호화에서 정보어의 길이, Pbch는 상기 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수이다.
한편, 본 발명의 일 실시 예에 따른 송신 장치는 L1 시그널링에 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 부호어를 생성하는 부호화부, 상기 LDPC 부호어를 비트 단위로 인터리빙하는 비트 인터리버, 상기 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하는 디먹스 및, 상기 셀 워드를 성상점에 맵핑하는 성상도 맵퍼를 포함한다.
여기에서, 상기 디먹스는, 상기 LDPC 부호화 및 상기 성상점에 대응되는 변조 심볼 각각의 특성을 고려하여 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
또한, 상기 셀 워드는, 변조 심볼을 구성하는 비트를 포함하며, 상기 디먹스는, 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 중에서 상기 LDCP 부호화 특성에 따라 오류 정정 성능이 상대적으로 우수한 비트가 상기 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 상기 변조 심볼을 구성하는 비트에 맵핑되도록, 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
그리고, 상기 오류 정정 성능이 상대적으로 우수한 비트는, 상기 LDPC 부호어를 구성하는 복수의 비트 중에서 상대적으로 전단에 배치된 비트로, 상기 비트 인터리버를 구성하는 복수의 컬럼 중에서 상대적으로 전단에 배치된 컬럼에 라이트되는 비트일 수 있다.
또한, 상기 디먹스는, 상기 오류 정정 성능이 상대적으로 우수한 비트가 상기 변조 심볼을 구성하는 비트 중에서 상기 변조 심볼이 맵핑되는 성상점의 실수 부분과 허수 부분의 부호를 결정하는 비트에 균등하게 맵핑되도록, 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
그리고, 상기 디먹스는, 아래의 표를 이용하여 변조 방식 별로 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각이 디멀티플렉싱되는 상기 셀 워드를 결정할 수 있다.
Figure 112013087539729-pat00003
여기에서, 상기 입력 비트 넘버는 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각의 인덱스이고, 상기 출력 비트 넘버는 상기 셀 워드를 구성하는 비트 각각의 인덱스이다.
한편, 본 발명의 일 실시 예에 따른 송신 장치의 신호 처리 방법은 L1 시그널링을 세그먼테이션(segmentation)하는 단계 및, 상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 단계를 포함하며, 상기 부호화를 수행하는 단계는, 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링(puncturing)한다.
여기에서, 상기 기설정된 그룹 단위는, 상기 LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배일 수 있다.
또한, 상기 기설정된 기준은, LDPC 부호율에 따른 상수에 따라 결정될 수 있다.
그리고, 상기 부호화하는 단계는, 아래의 수학식을 이용하여 펑쳐링되는 상기 기설정된 그룹 단위의 비트를 산출할 수 있다.
Figure 112013087539729-pat00004
여기에서, Npunc는 기설정된 그룹 단위의 비트이고, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 상기 각 그룹에 포함된 LDPC 패리티 비트의 개수이고, Kbch는 상기 BCH 부호화에서 정보어의 길이이며, Ksig는 상기 세그먼트된 L1 시그널링의 길이이다.
또한, 상기 부호화하는 단계는, 부호화 가능한 길이를 갖도록 상기 세그먼트된 L1 시그널링에 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 부호화할 수 있다.
한편, 본 실시 예에 따른 신호 처리 방법은 상기 부호화된 L1 시그널링에 0 비트를 부가하는 단계 및, 상기 0 비트가 부가된 L1 시그널링을 비트 인터리버를 이용하여 비트 인터리빙하는 단계를 더 포함할 수 있다.
여기에서, 상기 0 비트를 부가하는 단계는, 상기 부호화된 L1 시그널링의 길이가 상기 비트 인터리버를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가할 수 있다.
또한, 상기 0 비트를 부가하는 단계는, 아래의 수학식을 이용하여 부가되는 0 비트의 개수를 산출할 수 있다.
Figure 112013087539729-pat00005
여기에서, Nc는 상기 비트 인터리버의 컬럼의 개수, Ksig는 상기 BCH 부호화에서 정보어의 길이, Pbch는 상기 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수이다.
한편, 본 발명의 일 실시 예에 따른 송신 장치의 신호 처리 방법은 L1 시그널링에 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 부호어를 생성하는 단계, 상기 LDPC 부호어를 비트 단위로 인터리빙하는 단계, 상기 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하는 단계 및, 상기 셀 워드를 성상점에 맵핑하는 단계를 포함한다.
여기에서, 상기 디멀티플렉싱하는 단계는, 상기 LDPC 부호화 및 상기 성상점에 대응되는 변조 심볼 각각의 특성을 고려하여 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
또한, 상기 셀 워드는, 상기 변조 심볼을 구성하는 비트를 포함하며, 상기 디멀티플렉싱하는 단계는, 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 중에서 상기 LDCP 부호화 특성에 따라 오류 정정 성능이 상대적으로 우수한 비트가 상기 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 상기 변조 심볼을 구성하는 비트에 맵핑되도록, 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
그리고, 상기 인터리빙하는 단계는, 비트 인터리버를 이용하여 수행되며, 상기 오류 정정 성능이 상대적으로 우수한 비트는, 상기 LDPC 부호어를 구성하는 복수의 비트 중에서 상대적으로 전단에 배치된 비트로, 상기 비트 인터리버를 구성하는 복수의 컬럼 중에서 상대적으로 전단에 배치된 컬럼에 라이트되는 비트일 수 있다.
또한, 상기 디멀티플렉싱하는 단계는, 상기 오류 정정 성능이 상대적으로 우수한 비트가 상기 변조 심볼을 구성하는 비트 중에서 상기 변조 심볼이 맵핑되는 성상점의 실수 부분과 허수 부분의 부호를 결정하는 비트에 균등하게 맵핑되도록, 상기 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
그리고, 상기 디멀티플렉싱하는 단계는, 아래의 표를 이용하여 변조 방식 별로 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각이 디멀티플렉싱되는 상기 셀 워드를 결정할 수 있다.
Figure 112013087539729-pat00006
여기에서, 상기 입력 비트 넘버는 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각의 인덱스이고, 상기 출력 비트 넘버는 상기 셀 워드를 구성하는 비트 각각의 인덱스이다.
한편, 본 발명의 일 실시 예에 따른 수신 장치는 LDPC 부호어에 대응되는 값을 이용하여 복호화를 수행하는 복호화부 및, 상기 복호화에 의해 생성된 세그먼트된 L1 시그널링을 디세그먼테이션(de-segmentation)하는 디세그먼트부;를 포함하며, 상기 복호화부는, 상기 송신 장치에서 기설정된 그룹 단위로 펑처링되었던 비트에 대응되는 값을 삽입할 수 있다.
한편, 본 발명의 일 실시 예에 따른 수신 장치는 수신된 신호를 복조하여 LDPC 부호어에 대응되는 값을 생성하는 복조부, 상기 LDPC 부호어에 대응되는 값을 먹싱하는 먹스, 상기 먹싱된 LDPC 부호어에 대응되는 값을 디인터리빙하는 비트 디인터리버 및, 상기 디인터리빙된 LDPC 부호어에 대응되는 값을 이용하여 복호화를 수행하는 복호화부를 포함한다.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 수신 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 2는 본 발명의 일 실시 예에 따라 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면,
도 3 또는 도 4에 본 발명의 일 실시 예에 따른 패리티 검사 행렬의 구조를 설명하기 위한 도면들,
도 5 및 도 6은 본 발명의 일 실시 예에 따른 펑처링하는 방법을 설명하기 위한 도면들,
도 7은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 8 내지 도 10은 본 발명의 일 실시 예에 따라 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하는 방법을 설명하기 위한 도면들,
도 11은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 12는 본 발명의 일 실시 예에 따라 0 비트가 부가된 L1 시그널링을 나타내는 도면,
도 13는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 14는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 15는 본 발명의 일 실시 예에 따른 디인터리빙 방법을 설명하기 위한 도면,
도 16은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도,
도 17은 본 발명의 일 실시 예에 따른 신호 처리 방법을 설명하기 위한 흐름도, 그리고
도 18은 본 발명의 일 실시 예에 따른 신호 처리 방법을 설명하기 위한 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 1에 따르면, 송신 장치(100)는 세그먼트부(110) 및 부호화부(120)를 포함한다.
한편, 송신 장치(100)는 DVB-T2(Digital Video Broadcasting-Terrestrial version 2) 표준에서 정의된 구성요소의 전부 또는 일부를 포함할 수 있으며, 특히, 송신 장치(100)는 DVB-T2 표준에서 정의된 L1 시그널링을 처리하기 위한 구성요소를 포함할 수 있다.
DVB-T2 표준에서는 프레임 구조를 통해 데이터 심볼 및 프리앰블 심볼을 송수신한다.
여기에서, 데이터 심볼은 PLPs(Physical Layer Pipes)를 통해 전송된다. 구체적으로, 하나의 서비스(가령, 방송 서비스)가 하나의 PLP를 통해 전송될 수 있고, 하나의 서비스를 구성하는 서비스 컴포넌트(가령, 비디오, 오디오 등)가 구분되어 서로 다른 PLP를 통해 전송될 수 있다.
한편, 프리앰블 심볼은 P1 심볼과 적어도 하나의 P2 심볼로 구성된다.
P1 심볼에 의해 전송되는 P1 시그널링(P1 signaling)은 전송 타입 및 기본적인 전송 파라미터들을 포함한다. 이를 위해, P1 시그널링은 S1 필드와 S2 필드를 포함한다.
S1 필드는 프리앰블 포맷을 시그널링한다. 예를 들어, S1 필드 값이 000이면 프리앰블은 T2 프리앰블이고 데이터가 SISO(Single-Input Single-Output) 포맷으로 전송됨을 나타내고(T2_SISO), S1 필드 값이 001이면 프리앰블은 T2 프리앰블이고 데이터는 MISO(Mutiple-Input Mutiple-Output) 포맷으로 전송됨을 나타낸다(T2_MISO). 그리고, S1 필드 값이 010이면 프리앰블은 비 T2 프리앰블임을 나타낸다. S2 필드는 데이터에 대한 속성 정보를 시그널링한다. 예를 들어, 데이터의 타입, 길이, 간격 등에 대한 정보가 S2 필드에 의해 시그널링될 수 있다.
한편, P2 심볼은 L1 시그널링(또는, L1 시그널링 정보)의 전송을 위해 사용된다. 여기에서, L1 시그널링은 L1 프리 시그널링(L1 pre signalling)(또는, L1 프리 시그널링 정보)과 L1 포스트 시그널링(L1 post signalling)(또는, L1 포스트 시그널링 정보)으로 구성될 수 있다.
L1 프리 시그널링은 수신 장치(미도시)가 L1 포스트 시그널링을 수신하여 디코딩하는데 필요한 정보를 포함한다. 그리고, L1 포스트 시그널링은 수신 장치(미도시)가 PLP에 액세스하는데 필요한 파라미터를 포함한다. 구체적으로, L1 포스트 시그널링은 컨피규러블(Configurable) L1 포스트 시그널링, 다이나믹(Dynamic) L1 포스트 시그널링 정보, 익스텐션(Extension) L1 포스트 시그널링 정보, CRC 정보를 포함하며, L1 패딩 데이터를 더 포함할 수 있다.
상술한 바와 같이, L1 포스트 시그널링은 PLP에 액세스하는데 필요한 파라미터를 포함한다는 점에서, PLP의 개수에 따라 가변적인 길이 즉, 가변적인 개수의 비트로 구성될 수 있다.
이하에서는, 본 발명의 일 실시 예에 따른 송신 장치(100)가 L1 시그널링 중 L1 포스트 시그널링을 처리하는 방법을 구체적으로 설명하도록 한다. 한편, 이하에서 부호어, 정보어, 패리티, L1 시그널링, 각종 필드 등의 길이는 그들 각각에 포함된 비트들의 개수를 의미한다.
세그먼트부(110)는 L1 시그널링을 세그먼테이션(segmentation)한다. 여기에서, L1 시그널링은 L1 포스트 시그널링일 수 있다.
이 경우, 세그먼트부(110)는 부호화부(120)에서 부호화 가능한 길이보다 L1 시그널링의 길이가 긴 경우 L1 시그널링을 세그먼테이션할 수 있다. 여기에서, 부호화부(120)에서 부호화 가능한 길이는 부호화부(120)에서 수행되는 BCH 부호에서 정보어의 길이를 나타낸다.
하지만, 이는 일 예일 뿐 부호화부(120)에서 BCH 부호화없이 LDPC 부호화만을 수행하는 경우, 세그먼트부(110)는 L1 시그널링이 LDPC 부호에서 정보어의 길이보다 길 경우 L1 시그널링을 세그먼테이션할 수 있다.
한편, 세그먼트부(110)에서 L1 시그널링을 세그먼테이션하는 방법은 하기와 같다.
구체적으로, L1 시그널링을 구성하는 비트들은 적어도 하나의 LDPC 블록(즉, LDPC 부호어)을 통해 전송된다는 점에서, 세그먼트부(110)는 하기의 수학식 1을 통해 LDPC 블록의 개수 Npost _ FEC _ Block를 결정한다.
Figure 112013087539729-pat00007
여기에서, Kbch는 BCH 부호의 정보어의 길이를 나타내고, Kpost _ ex _ pad는 32 비트가 부가된 L1_POST_INFO_SIZE의 길이를 나타낸다. 여기에서, L1_POST_INFO_SIZE는 L1 포스트 시그널링에서 CRC 및 L1 패딩 부분을 제외한 컨피규러블, 다이나믹 및 익스텐션의 길이를 나타낸다는 점에서, Kpost _ ex _ pad는 L1_POST_INFO_SIZE에 CRC의 길이인 32 비트가 부가되어 산출될 수 있다.
다만, 상술한 예에서는 L1 포스트 시그널링에 컨피규러블, 다이나믹 및 익스텐션이 포함되는 것으로 설명하였으나 이는 일 예에 불과하며, L1 포스트 시그널링에 포함되는 시그널링은 컨피규러블, 다이나믹 및 익스텐션이 아닌 다른 형태로 구성될 수도 있다.
그리고, 세그먼트부(110)는 하기의 수학식 2를 통해 세그멘테이션을 위해 L1 시그널링에 부가(또는, 패딩)되어야 하는 패딩 비트(예를 들어, 0 비트)의 개수 즉, L1_PADDING 필드의 길이, KL1 _ PADDING을 산출한다.
Figure 112013087539729-pat00008
이후, 세그먼트부(110)는 L1 시그널링에 패딩 비트를 부가하고, 패딩 비트가 부가된 L1 시그널링을 세그멘테이션할 수 있다.
구체적으로, 세그먼트부(110)는 하기의 수학식 3과 같이 패딩 비트가 부가된 L1 시그널링의 길이 Kpost를 산출하고, 하기의 수학식 4와 같이 패딩 비트가 부가된 L1 시그널링의 길이 Kpost를 LDPC 블록의 개수 Npost _ FEC _ Block으로 나눠 세그먼트되는 L1 시그널링 각각의 길이 Ksig를 산출할 수 있다. 그리고, 세그먼트부(110)는 산출된 Ksig에 따라 L1 시그널링을 세그먼테이션하여, 각각 Ksig의 길이를 갖는 복수의 세그먼트된 L1 시그널링을 생성할 수 있다.
Figure 112013087539729-pat00009
Figure 112013087539729-pat00010
한편, 도 2는 본 발명의 일 실시 예에 따라 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면이다.
도 2와 같이, Kpost _ ex _ pad의 길이를 갖는 L1 시그널링(210)은 KL1 _ PADDING 비트(220)가 부가된 후, Npost _ FEC _ Block 개로 세그멘테이션될 수 있다. 이에 따라, 세그먼트된 L1 시그널링 각각(210-1, 210-2,..., 210-n)은 Ksig의 길이를 갖게 된다.
이와 같은 방식으로 세그먼트부(110)는 L1 시그널링을 세그먼테이션하고, 세그먼트된 L1 시그널링을 부호화부(120)로 출력할 수 있다.
부호화부(120)는 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 부호화 및 LDPC(Low Density Parity Check) 부호화를 수행한다.
이 경우, 부호화부(120)는 부호화부(120)에서 부호화 가능한 길이를 갖도록 세그먼트된 L1 시그널링에 0 비트(예를 들어, 0 패딩 비트(zero padding bits))를 부가(또는, 패딩)하고, 0 비트가 부가된 L1 시그널링을 부호화할 수 있다.
즉, 부호화부(120)는 세그먼트된 L1 시그널링의 길이가 BCH 부호의 정보어의 길이보다 짧은 경우, 해당 개수만큼 0 비트를 세그먼트된 L1 시그널링에 부가하여 BCH 부호화를 수행할 수 있다.
예를 들어, 세그먼트된 L1 시그널링이 Ksig 개의 비트로 구성되고, BCH 부호의 정보어의 비트가 Kbch 개이며 Kbch > Ksig 인 경우, 부호화부(120)는 쇼트닝된 Kbch- Ksig 개의 0 비트를 세그먼트된 L1 시그널링에 부가한 후, 0 비트가 부가된 L1 시그널링을 BCH 부호화할 수 있다.
다만, 이는 일 예일 뿐, 부호화부(120)에서 BCH 부호화없이 LDPC 부호화만을 수행하는 경우, 부호화부(120)는 세그먼트된 L1 시그널링의 길이가 LDPC 부호의 정보어의 길이보다 짧은 경우, 해당 개수만큼 0 비트를 세그먼트된 L1 시그널링에 부가하여 LDPC 부호화를 수행할 수도 있다.
그리고, 부호화부(120)는 BCH 부호화된 L1 시그널링을 LDPC 부호화할 수 있다. 즉, 부호화부(120)는 BCH 부호화에 의해 BCH 패리티 비트들이 부가된 L1 시그널링을 정보어로 LDPC 부호화를 수행하여 LDPC 부호어(즉, LDPC 코드워드(codeword))를 생성할 수 있다.
이 경우, LDPC 부호어는 정보어와 LDPC 패리티 비트들로 구성될 수 있다. 부호화부(120)는 시스테메틱하게(systematically) LDPC 부호화를 수행하므로, LDPC 부호화에 의해 생성된 LDPC 부호어는 정보어를 그대로 포함할 수 있다.
한편, 부호화부(120)는 도 3 또는 도 4에 도시된 바와 같은 구조의 패리티 검사 행렬(parity check matrix)을 이용하여 LDPC 부호화를 수행할 수 있다.
도 3 및 도 4를 참조하면, 패리티 검사 행렬(300, 400)은 정보어에 대응되는 부분 행렬인 정보어 부분 행렬(310, 410)과 패리티에 대응되는 부분 행렬인 패리티 부분 행렬(320, 420)로 구성된다. 패리티 검사 행렬(300, 400)에서 1을 제외한 부분의 원소는 0이다.
먼저, 도 3에서, Nldpc는 LDPC 부호어의 길이, Kldpc는 정보어의 길이를 의미한다. 부호어 또는 정보어의 길이는 부호어 또는 정보어에 포함되는 비트들의 개수를 의미한다. M은 정보어 부분 행렬(310)에서 컬럼(column)의 패턴이 반복되는 간격, Qldpc는 정보어 부분 행렬(310)에서 각 컬럼이 쉬프트(shift)되는 크기로서, 정수 M 및 Qldpc의 값은 Qldpc=(Nldpc- Kldpc)/M이 성립하도록 결정된다. 이때, Kldpc/M도 정수가 된다. M 및 Qldpc의 구체적인 값은 부호어의 길이와 부호율에 따라 달라질 수 있다.
예를 들어, Qldpc 값은 하기의 표 1(Qldpc Value for normal frames (normal FECFRAME Nldpc= 64800)) 및 표 2(Qldpc Value for short frames (short FECFRAME Nldpc= 16200))와 같이 정의될 수 있으며, Qldpc에 따라 M은 가변적으로 결정될 수 있다. 하지만, 이는 일 예일 뿐, Qldpc는 다양한 값을 가질 수 있다.
부호율 Qldpc
1/2 90
3/5 72
2/3 60
3/4 45
4/5 36
5/6 30
부호율 Qldpc
1/4 36
1/3 30
2/5 27
1/2 25
3/5 18
2/3 15
3/4 12
4/5 10
5/6 8
도 3을 참조하면, 패리티 검사 행렬(300)은 정보어에 대응되는 정보어 부분 행렬(310) 및 패리티에 대응되는 패리티 부분 행렬(320)로 구분된다. 정보어 부분 행렬(310)은 Kldpc 개의 컬럼들을 포함하고, 패리티 부분 행렬(320)은 Nparity= Nldpc- Kldpc 개의 컬럼들을 포함한다. 패리티 검사 행렬(300)의 로우의 개수는 패리티 부분 행렬(320)의 컬럼의 개수 Nldpc- Kldpc와 동일하다.
패리티 검사 행렬(300)의 Kldpc 번째 컬럼부터 Nldpc- 1 번째 컬럼을 포함하는 패리티 부분 행렬(320)에서 무게-1(weight-1), 즉, 1 값을 가지는 원소들의 위치는 이중 대각(dual diagonal) 구조를 가진다. 따라서, 패리티 부분 행렬(320)에 포함되는 컬럼들 중, Nldpc- 1 번째 컬럼을 제외한 나머지 컬럼들의 차수(degree)는 모두 2이며, Nldpc- 1 번째 컬럼의 차수는 1이다.
한편, 정보어 부분 행렬(310) 즉, 0 번째 컬럼부터 Kldpc- 1 번째 컬럼을 포함하는 부분 행렬의 구조는 다음과 같은 규칙에 따른다.
첫째, 패리티 검사 행렬(300)에서 정보어에 대응되는 Kldpc 개의 컬럼들은 M 개씩 동일 그룹에 속하며, 총 Kldpc/M 개의 컬럼 그룹(column group)들로 구분된다. 동일한 컬럼 그룹 내에 속한 컬럼들은 서로 Qldpc만큼 쉬프트된 관계를 가진다.
둘째, i 번째(i=0,1,..,Kldpc/M) 컬럼 그룹의 0 번째 컬럼의 차수를 Di라 하고, 1이 있는 각 로우의 위치를
Figure 112013087539729-pat00011
이라 하면, i 번째 컬럼 그룹 내의 j 번째 컬럼에서 무게-1이 위치한 로우의 인덱스
Figure 112013087539729-pat00012
는 하기의 수학식 5와 같이 결정된다.
Figure 112013087539729-pat00013
여기에서, k=0,1,2,..,Di-1, i=0,1,..,Kldpc/M, j=0,1,2,...,M이다.
한편, 수학식 5는 하기의 수학식 6과 같이 동일하게 표현될 수 있다
Figure 112013087539729-pat00014
여기에서, k=0,1,2,..,Di-1, i=0,1,..,Kldpc/M, j=0,1,2,...,M이다.
상술한 수학식 5 또는 수학식 6에서,
Figure 112013087539729-pat00015
는 i 번째 컬럼 그룹 내의 j 번째 컬럼에서 k 번째 무게-1이 있는 로우의 인덱스, Nldpc는 LDPC 부호어의 길이, Kldpc는 정보어의 길이, Di는 i 번째 컬럼 그룹에 속하는 컬럼들의 차수, M은 하나의 컬럼 그룹에 속하는 컬럼의 개수를 의미한다.
또한, 상술한 수학식 5 또는 수학식 6에 의하면,
Figure 112013087539729-pat00016
값만을 알면 i 번째 컬럼 그룹 내의 k 번째 무게-1이 있는 로우의 인덱스를 알 수 있음이 나타난다. 그러므로, 각각의 컬럼 그룹 내의 0 번째 컬럼에서 k 번째 무게-1이 있는 로우의 인덱스 값을 저장하면, 도 3의 구조를 갖는 패리티 검사 행렬(300)에서 무게-1이 있는 컬럼과 로우의 위치가 파악될 수 있다.
상술한 규칙들에 따르면, i 번째 컬럼 그룹에 속하는 컬럼들의 차수는 모두 Di로 동일하다. 상술한 규칙들에 따라 패리티 검사 행렬(300)에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.
예를 들어, Nldpc가 30, Kldpc가 15, Qldpc가 3인 경우, 3 개의 컬럼 그룹의 0 번째 열에서 무게-1이 위치한 로우의 위치 정보는 하기의 수학식 7과 같은 수열들로 표현될 수 있다. 하기의 수학식 7과 같은 수열들은 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.
Figure 112013087539729-pat00017
여기에서,
Figure 112013087539729-pat00018
은 i 번째 컬럼 그룹 내의 j 번째 컬럼에서 k 번째 무게-1이 있는 로우의 인덱스를 의미한다.
한편, 수학식 7과 같이 각 컬럼 그룹의 0 번째 컬럼에서 1이 위치한 로우의 인덱스를 나타내는 무게-1 위치 수열들은 하기의 표 3과 같이 보다 간략하게 표현될 수 있다.
Figure 112013087539729-pat00019
표 1은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i 번째 무게-1 위치 수열은 i 번째 컬럼 그룹에 속한 0 번째 컬럼에서 무게-1이 있는 로우의 인덱스들로 표현된다.
한편, 도 3에서 도시한 패리티 검사 행렬(300)의 열과 행을 하기의 수학식 8(Row permutation)과 수학식 9(Column permutation)에 의해 퍼뮤테이션(permutation)하면, 도 4에서 도시한 패리티 검사 행렬(400)의 형태로 도시될 수 있다.
Figure 112013087539729-pat00020
Figure 112013087539729-pat00021
예를 들어, 로우 퍼뮤테이션이라 함은 패리티 검사 행렬(300)의 행의 인덱스의 순서를 수학식 8을 이용하여 변경함을 의미한다. 그리고, 컬럼 퍼뮤테이션이라 함은 패리티 검사 행렬(300)의 열의 인덱스 순서를 수학식 9를 이용하여 변경함을 의미한다.
한편, 수학식 8 및 수학식 9에 기초하여 퍼뮤테이션을 수행하는 방법은 다음과 같다. 여기에서, 컬럼 퍼뮤테이션은 패리티 부분 행렬(320)에 대해서만 적용된다는 점을 제외하고, 로우 퍼뮤테이션과 동일한 원리가 적용된다는 점에서, 이하에서는 로우 퍼뮤테이션을 일 예로 설명하도록 한다.
로우 퍼뮤테이션의 경우, X 번째 행에 대해 X= Qldpc×i+ j를 만족하는 i, j를 산출하고, 산출된 i, j를 M×j+ i에 대입하여 X 번째 행이 퍼뮤테이션되는 행을 산출하게 된다. 예를 들어, Qldpc가 2인 경우, 7 번째 행의 경우, 7= 2×i+ j를 만족하는 i,j는 각각 3,1이 되므로, 7 번째 행은 10×1+ 3= 13 번째 행으로 퍼뮤테이션된다.
한편, 도 3의 패리티 검사 행렬(300)은 수학식 8의 로우 퍼뮤테이션과 수학식 9의 컬럼 퍼뮤테이션에 의해 도 4에서 도시한 패리티 검사 행렬(400)의 형태로 도시될 수 있다.
도 4를 참조하면, 패리티 검사 행렬(400)은 전체 패리티 검사 행렬(400)을 다수의 부분 블록(partial block)들로 분할하고, 부분 블록들 각각에 M×M 사이즈의 준 순환(quasi-cyclic) 행렬을 대응시키는 형태를 갖는다.
이에 따라, 도 4와 같은 구조를 갖는 패리티 검사 행렬(400)은 M×M 사이즈의 행렬 단위로 구성된다. 즉, 패리티 검사 행렬(400)은 다수의 부분 블록에 M×M 사이즈를 갖는 부분 행렬이 나열되어 구성된다.
한편, M×M 사이즈의 부분 행렬의 M 개의 컬럼들을 컬럼 블록(column-block), M 개의 로우들을 로우 블록(row-block)이라 명명할 수 있다. 이에 따라, 도 4와 같은 구조를 갖는 패리티 검사 행렬(400)은 Nqc _ column= Nldpc/M 개의 컬럼 블록과 Nqc _ row= Nparity/M 개의 로우 블록으로 구성되는 것으로 볼 수 있다.
이하에서는, M×M 사이즈를 갖는 부분 행렬에 대하여 상세히 설명하고자 한다.
첫째, 0 번째 로우의 (Nqc _ column- 1) 번째 컬럼의 M×M 행렬(440)은 하기의 수학식 10의 형태를 갖는다.
Figure 112013087539729-pat00022
이와 같이, 0 번째 로우의 (Nqc _ column- 1) 번째 컬럼의 M×M 행렬(440)은 0 번째 로우와 (M-1) 번째 컬럼의 값들은 모두 '0'이고, 0≤i≤(M-2)에 대하여 i 번째 컬럼의 (i+1) 번째 로우는 '1'이며 그 외의 모든 값들은 '0'이다.
둘째, 패리티 부분 행렬(420)에서 0≤i≤(Nldpc- Kldpc)/M-1에 대하여 (Kldpc/M+i) 번째 컬럼 블록의 i 번째 로우 블록은 단위 행렬 IM ×M(460)들로 구성된다. 또한, 0≤i≤(Nldpc- Kldpc)/M-2에 대하여 (Kldpc/M+i) 번째 컬럼 블록의 (i+1)번째 로우 블록은 단위 행렬 IM ×M(460)들로 구성된다.
셋째, 정보어 부분 행렬(410)은 순환 순열 행렬 (circulant permutation matrix)
Figure 112013087539729-pat00023
(450)로 구성된다.
여기에서, 순환 순열 행렬 P는 M×M 사이즈를 갖는 정사각 행렬로서, 단위 행렬(또는, 항등 행렬)이 cyclic-shift된 구조를 가질 수 있다. 이에 따라, 순환 순열 행렬 P는 M 개의 로우들 각각의 무게가 1이고, M 개의 컬럼들 각각의 무게 역시 1인 행렬일 수 있다.
예를 들어, 우측 방향으로 1 단위만큼 쉬프트된 순환 순열 행렬 P는 하기의 수학식 11과 같이 나타낼 수 있다.
Figure 112013087539729-pat00024
한편,
Figure 112013087539729-pat00025
는 패리티 검사 행렬의 i 번째 로우 블록과 j 번재 컬럼 블록이 교차하는 지점에 존재하는 부분 행렬을 의미한다. 따라서, i와 j는 정보어 부분에 해당하는 부분 블록들의 로우 블록과 컬럼 블록의 개수를 나타낸다. 한편,
Figure 112013087539729-pat00026
의 위첨자 aij가 0일 때 즉, P0는 단위 행렬 IM ×M를 나타내며, 순환 순열 행렬 P의 위첨자 aij가 ∞일 때 즉, P∞는 영(zero) 행렬을 나타낸다.
이와 같이, 부호화부(120)는 도 3 또는 도 4와 같은 구조의 패리티 검사 행렬(300, 400)을 기저장하고, 이를 이용하여 LDPC 부호화를 수행할 수 있다. 한편, 도 1에 도시하지 않았지만, 송신 장치(100)는 도 3 또는 도 4와 같은 구조를 갖는 패리티 검사 행렬을 저장하기 위한 별도의 메모리(미도시)를 포함할 수 있다.
한편, 부호화부(120)는 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼을 펑처링(puncturing)할 수 있다. 여기에서, 기설정된 그룹 단위는 LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배일 수 있다. 그리고, 기설정된 기준은 LDPC 부호율에 따른 상수에 따라 결정될 수 있으며, 일 예로, Qldpc가 될 수 있다.
즉, 부호화부(120)는 LDPC 패리티 비트를 Qldpc 개의 그룹으로 그룹핑했을 때, 각 그룹에 포함된 패리티 비트 개수의 정수 배만큼을 LDPC 패리티 비트에서 펑처링할 수 있다. 이 경우, Qldpc=(Nldpc- Kldpc)/M의 관계가 성립된다는 점에서 각 그룹에 포함된 LDPC 패리티 비트 개수는 M이 되므로, 결국, 부호화부(120)는 M의 정수 배만큼의 비트를 LDPC 패리티 비트에서 펑처링할 수 있다.
한편, 기설정된 그룹 단위는 LDPC 부호화에 이용되는 패리티 검사 행렬을 구성하는 부분 행렬의 사이즈의 정수 배를 의미할 수도 있다. 즉, 도 4를 참조하면, 패리티 검사 행렬(400)은 M×M 사이즈를 갖는 부분 행렬로 구성되는 것을 알 수 있다. 따라서, 부호화부(120)는 M×M 사이즈를 갖는 부분 행렬의 컬럼 또는 로우의 개수의 정수 배 즉, M의 정수 배만큼을 LDPC 패리티 비트에서 펑처링하는 것으로 볼 수도 있다.
이 경우, 펑처리된 패리티 비트는 수신 장치(미도시)로 전송되지 않는다.
한편, 부호화부(120)는 하기의 수학식 12를 이용하여 펑처링되는 기설정된 그룹 단위의 비트 Npunc를 산출할 수 있다.
Figure 112013087539729-pat00027
여기에서, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 각 그룹에 포함된 LDPC 패리티 비트의 개수이다.
이 경우, 부호화부(120)는 SNR(Signal to Noise Ratio)-BER(Bit error rate) 그래프에서 타겟하는 성능을 만족하도록, 쇼트닝된 비트의 개수가 많을수록 즉, Kbch- Ksig가 클수록 펑처링되는 LDPC 패리티 비트의 개수의 비율이 적어지도록 A 및 B를 결정할 수 있다. 이에 따라, 쇼트닝 및 펑처링된 LDPC 부호화의 부호율은 Ksig가 작아질수록 감소할 수 있다. 보다 구체적인 설명을 위해 도 5를 참조하도록 한다.
도 5는 본 발명의 일 실시 예에 따른 펑처링하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 도 5의 (1)은 Kbch= Ksig인 경우를 나타내고, 도 5의 (2) 내지 (4)는 Kbch > Ksig 인 경우로 ① 만큼의 비트가 쇼트닝된 경우를 나타낸다. 여기에서, 쇼트닝된 비율에 따라 펑처링을 수행하는 경우, 도 5의 (2) 내지 (4) 각각에서 ②'+②''만큼의 비트가 펑처링되어야 하지만, 본 발명의 일 실시 에에 따르면, Ksig가 작아질수록 쇼트닝 및 펑처링된 LDPC 부호화의 부호율이 감소되도록 A, B 값을 결정하기 때문에, ②' 만큼의 비트가 덜 펑처링되게 된다. 즉, 도 5의 (2) 내지 (4)와 같이, ②'' 만큼의 비트가 펑처링된다.
한편, 부호화부(120)는 패리티 비트를 그룹화한다. 구체적으로, 부호화부(120)는 도 6(a) 또는 도 6(b)와 같이 Nldpc- Kldpc 개의 LDPC 패리티 비트
Figure 112013087539729-pat00028
를 Qldpc 개의 패리티 그룹으로 구분한다.
여기에서, 패리티 비트를 패리티 그룹으로 구분하는 방법은 두 가지가 존재할 수 있다.
첫 번째 방법은, 도 3의 형태를 갖는 패리티 검사 행렬을 기반으로 LDPC 부호화를 수행하고 패리티 인터리버(도 11의 1023)를 사용하지 않는 경우로(도 6(a) 참조), 이 경우 각 패리티 그룹 Pj는 하기의 수학식 13과 같이 나타낼 수 있으며, 각 패리티 그룹 Pj는 Nldpc- Kldpc 개의 LDPC 패리티 비트의 서브 셋을 형성한다.
Figure 112013087539729-pat00029
여기에서, 0 ≤ j ＜ Qldpc 이며, Pj는 j 번째 패리티 그룹을 나타낸다.
두 번째 방법은, 도 4의 형태를 갖는 패리티 검사 행렬을 기반으로 LDPC 부호화를 수행하거나, 또는 도 3의 형태를 갖는 패리티 검사 행렬을 기반으로 LDPC 부호화를 수행한 후 패리티 인터리버(1023)를 사용하여 LDPC 부호어를 구성하는 패리티에 대해 인터리빙을 수행하는 경우로(도 6(b) 참조), 이 경우, 각 패리티 그룹 Pj는 하기의 수학식 14와 같이 나타낼 수 있으며, 각 패리티 그룹 Pj는 Nldpc- Kldpc 개의 LDPC 패리티 비트의 서브 셋을 형성한다.
Figure 112013087539729-pat00030
여기에서, 0 ≤ j ＜ Qldpc 이며, Pj는 j 번째 패리티 그룹을 나타낸다.
그리고, 부호화부(120)는 그룹화된 패리티 비트를 이용하여 기설정된 그룹 단위의 비트만큼을 펑처링할 수 있다. 즉, 도 6(a) 및 도 6(b)와 같이 패리티 그룹 각각은 M 개의 패리티 비트로 구성된다는 점에서, 부호화부(120)는 수학식 12를 통해 산출된 M의 정수 배만큼의 패리티 그룹을 LDPC 패리티 비트에서 펑처링할 수 있다. 이에 따라, 펑처링된 후에도 LDPC 패리티 비트는 M의 배수가 되게 된다.
이 경우, 부호화부(120)는 임의의 패리티 그룹을 펑처링할 수 있다. 즉, 패리티 그룹의 순서와 무관하게 수학식 12를 통해 산출된 M의 정수 배만큼의 패리티 그룹을 펑처링할 수 있다. 예를 들어, 수학식 12를 통해 펑처링되는 LDPC 패리티 비트가 2×M으로 결정된 경우, 부호화부(120)는 제1 패리티 그룹, 제2 패리티 그룹 ,..., 제Qldpc 패리티 그룹 중 임의의 2 개의 패리티 그룹(가령, P1과 P3 또는, P2와 P3 등)을 선택하여 펑처링을 수행할 수 있다.
이와 같이, 부호화부(120)에서 부분 행렬의 사이즈의 정수 배만큼 펑처링을 수행하는 것은 LDPC 복호화 성능을 향상시키기 위함이다. 즉, 송신 측에서 펑처링을 수행함에 있어 M의 정수 배만큼을 펑처링하게 되면, 수신 측에서 도 4와 같은 패리티 검사 행렬의 패리티 부분 행렬에서 펑처링된 M의 정수 배 사이즈만큼의 부분 행렬을 제거하여 패리티 검사 행렬을 재구성하고, 재구성된 검사 행렬을 이용하여 LDPC 복호화를 수행할 수 있다. 이와 같은 재구성이 가능한 것은 패리티 검사 행렬이 M×M 사이즈의 부분 행렬로 구성되기 때문이며, 결국 수신 측에서는 사이즈가 줄어든 패리티 부분 행렬을 이용하여 LDPC 복호화를 수행하므로 LDPC 복호화 성능이 향상될 수 있다.
또한, 부호화부(120)는 부가된 0 비트(0 패딩 비트)를 제거한다. 즉, 부호화부(120)는 부호화를 위해 세그먼트된 L1 시그널링에 부가되었던 Kbch- Ksig 개의 0 패딩 비트를 제거할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 7에 따르면, 송신 장치(700)는 부호화부(710), 비트 인터리버(720), 디먹스(730) 및 성상도 맵퍼(740)를 포함할 수 있다.
부호화부(710)는 L1 시그널링에 LDPC 부호화를 수행하여 LDPC 부호어를 생성한다. 이 경우, 부호화부(710)는 L1 시그널링을 정보어로 LDPC 부호화를 수행하여 정보어와 LDPC 패리티 비트로 구성되는 LDPC 부호어를 생성할 수 있다. 여기에서, L1 시그널링은 L1 포스트 시그널링일 수 있다.
한편, 부호화부(710)는 다양한 부호율에 기초하여 LDPC 부호화를 수행할 수 있다.
또한, 부호화부(710)는 도 1에 도시된 부호화부(120)와 동일한 기능을 할 수 있다. 즉, 부호화부(710)는 도 1에서 상술한 바와 같이 단축(즉, 쇼트닝)/천공(즉, 펑처링)된 LDPC 부호어(이하에서, LDPC 부호어라 함)를 생성할 수 있다. 이 경우, 부호화부(710)는 도 11에 도시된 비트 삽입부(1021), BCH/LDPC 부호화부(1022), 패리티 인터리버(1023), 펑처링부(1024) 및 비트 삽입부(1030)를 포함할 수 있으며, 구체적인 설명은 도 11과 함께 하도록 한다.
비트 인터리버(720)는 LDPC 부호어를 비트 단위로 인터리빙한다. 이 경우, 비트 인터리버(720)는 각각 Nr 개의 로우를 갖는 Nc 개의 컬럼을 이용할 수 있다. 여기에서, 컬럼의 개수는 변조 방식에 따라 서로 다를 수 있다. 예를 들어, 16-QAM, 64-QAM, 256-QAM인 경우, 컬럼의 개수는 각각 2 개, 3 개, 4 개가 될 수 있다. 또는, 16-QAM, 64-QAM, 256-QAM인 경우, 컬럼의 개수는 각각 4 개, 6 개, 8 개가 될 수 있으며, 변조 방식에 따라 다양한 개수로 구성될 수 있다.
구체적으로, 비트 인터리버(720)는 LPDC 부호어를 구성하는 비트 각각을 컬럼 방향으로 각 컬럼에 라이트하고, 비트들이 라이트된 복수의 컬럼의 로우를 순차적으로 리드하여 비트 인터리빙을 수행할 수 있다.
디먹스(730)는 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하며(즉, 비트 인터리빙된 LDPC 부호어 비트들의 순서를 재정렬하여 셀 워드(또는, 패러럴 시퀀스)를 생성), 성상도 맵퍼(740)는 셀 워드를 성상점(constellation point)에 맵핑한다. 즉, 성상도 맵퍼(740)는 셀 워드를 성상도(constellation)에 맵핑할 수 있다.
이 경우, 성상도 맵퍼(740)는 디먹스(730)로부터 출력되는 각 셀 워드 [
Figure 112013087539729-pat00031
]를 예를 들어, BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM와 같은 다양한 변조 방식을 이용하여 변조하여 성상도에 맵핑할 수 있다. 여기에서, ηmod는 변조 심볼 당 전송되는 비트의 개수로, BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우 ηmod 각각 1,2,4,6,8이 될 수 있다. 그리고, q(=do)는 디먹스(730)에서 출력되는 각 서브 스트림을 구성하는 비트의 넘버이다.
구체적으로, 성상도 맵퍼(740)는 각 변조 방식에 따라 표 4 내지 표 11를 이용하여 셀 워드를 구성하는 비트 ye ,q의 조합으로 성상점의 실수 컴포넌트 Re(zq)와 허수 컴포넌트 Im(zq)를 결정하고, 결정된 성상점에 셀 워드를 맵핑할 수 있다. 여기에서, e는 디먹스(730)에서 디멀티플렉싱되는 서브 스트림의 넘버(또는, 인덱스)이다.
여기에서, 표 4는 BPSK에서 실수 컴포넌트에 대한 성상도 맵핑, 표 5는 QPSK에서 실수 컴포넌트에 대한 성상도 맵핑, 표 6은 QPSK에서 허수 컴포넌트에 대한 성상도 맵핑, 표 7은 16-QAM에서 실수 컴포넌트에 대한 성상도 맵핑, 표 8은 16-QAM에서 허수 컴포넌트에 대한 성상도 맵핑, 표 9는 64-QAM에서 실수 컴포넌트에 대한 성상도 맵핑, 표 10은 64-QAM에서 허수 컴포넌트에 대한 성상도 맵핑, 표 11은 256-QAM에서 실수 컴포넌트에 대한 성상도 맵핑, 표 12는 256-QAM에서 허수 컴포넌트에 대한 성상도 맵핑이다.
y0 ,q 1 0
Re(zq) -1 1
Im(zq) 0 0
y0 ,q 1 0
Re(zq) -1 1
y1 ,q 1 0
Im(zq) -1 1
y0 ,q
y2 ,q 		1
0		 1
1		 0
1		 0
0
Re(zq) -3 -1 1 3
y1 ,q
y3 ,q 		1
0		 1
1		 0
1		 0
0
Im(zq) -3 -1 1 3
y0 ,q
y2 ,q
y4 ,q 		1
0
0		 1
0
1		 1
1
1		 1
1
0		 0
1
0		 0
1
1		 0
0
1		 0
0
0
Re(zq) -7 -5 -3 -1 1 3 5 7
y1 ,q
y3 ,q
y5 ,q 		1
0
0		 1
0
1		 1
1
1		 1
1
0		 0
1
0		 0
1
1		 0
0
1		 0
0
0
Im(zq) -7 -5 -3 -1 1 3 5 7
y0 ,q
y2 ,q
y4 ,q
y6 ,q 		1
0
0
0		 1
0
0
1		 1
0
1
1		 1
0
1
0		 1
1
1
0		 1
1
1
1		 1
1
0
1		 1
1
0
0		 0
1
0
0		 0
1
0
1		 0
1
1
1		 0
1
1
0		 0
0
1
0		 0
0
1
1		 0
0
0
1		 0
0
0
0
Re(zq) -15 -13 -11 -9 -7 -5 -3 -1 1 3 5 7 9 11 13 15
y1 ,q
y3 ,q
y5 ,q
y7 ,q 		1
0
0
0		 1
0
0
1		 1
0
1
1		 1
0
1
0		 1
1
1
0		 1
1
1
1		 1
1
0
1		 1
1
0
0		 0
1
0
0		 0
1
0
1		 0
1
1
1		 0
1
1
0		 0
0
1
0		 0
0
1
1		 0
0
0
1		 0
0
0
0
Im(zq) -15 -13 -11 -9 -7 -5 -3 -1 1 3 5 7 9 11 13 15
한편, 셀 워드가 맵핑된 성상점은 그에 대응되는 변조 심볼로 나타내어질 수 있다. 여기에서, 변조 심볼은 셀 워드에 포함된 복수의 비트로 구성될 수 있다.
예를 들어, 64-QMA 변조 방식에 따라 디먹스(730)로부터 셀 워드 (0,0,1,0,0,0)가 출력된 경우를 가정한다. 이 경우, 성상도 맵퍼(740)는 표 9 및 표 10을 이용하여 셀 워드 (0,0,1,0,0,0)= (y0 ,q,y1 ,q,y2 ,q,y3 ,q,y4 ,q,y5 ,q)가 맵핑되는 성상점의 실수 컴포넌트 Re(zq)= 1, 허수 컴포넌트 Im(zq)=7로 결정하고, 해당 성상점에 셀 워드 (0,0,1,0,0,0)를 맵핑할 수 있다. 이 경우, 셀 워드 (0,0,1,0,0,0)가 맵핑된 성상점에 대응되는 변조 심볼은 001000이 될 수 있다.
또한, 변조 방식은 uniform 형태의 16QAM, 64QAM, 256QAM 이외에 non uniform 형태의 16QAM, 64QAM, 256QAM 형태의 방식을 사용할 수 있다.
한편, 이하에서는 도 8 내지 도 10을 참조하여 디먹스(730)가 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하는 방법을 보다 구체적으로 설명하도록 한다.
먼저, 도 8은 본 발명의 일 실시 예에 따른 비트 인터리버의 동작을 설명하기 위한 도면이다. 도 8에 따르면, 비트 인터리버(720)는 Nc 개의 컬럼으로 포함하며, 각 컬럼은 Nr의 로우로 구성될 수 있다. 이 경우, 비트 인터리버(720)의 컬럼의 개수는 constellation order의 ½과 동일하게 구성될 수 있다.
비트 인터리버(720)는 도 8과 같이 LDPC 부호어를 구성하는 비트들을 컬럼 방향으로 각 컬럼에 라이트(write)한다. 구체적으로, 비트 인터리버(720)는 LDPC 부호어를 구성하는 비트들을 첫 번째 컬럼부터 Nc 번째 컬럼까지 컬럼 방향으로 순차적으로 라이트할 수 있다. 이때, 비트 인터리버(720)는 첫 번째 컬럼의 첫 번째 로우에 LDPC 부호어의 MSB(most significant bit)를 라이트하고, 다음 비트들을 컬럼 방향으로 순차적으로 라이트하게 된다.
그리고, 비트 인터리버(720)는 도 8과 같이, 라이트된 비트들을 로우 방향으로 리드(read)한다. 구체적으로, 비트 인터리버(720)는 모든 컬럼에 비트들이 라이트되면 복수의 컬럼의 첫 번째 로우에 라이트된 비트부터 Nr 번째 로우에 라이트된 비트까지 순차적으로 로우 방향으로 리드할 수 있다.
이에 따라, LDPC 부호어
Figure 112013087539729-pat00032
가 비트 인터리빙되면, 비트인터리빙된 LDPC 부호어
Figure 112013087539729-pat00033
가 출력될 수 있다. 여기에서, Npost는 단축/천공 및 소정의 비트가 삽입된 LDPC 부호어 비트들의 개수로 상세한 설명은 이하에서 하도록 한다.
한편, 도 9는 본 발명의 일 실시 예에 따른 디먹스의 동작을 설명하기 위한 도면이다.
도 9에서, 각 파라미터는 하기와 같이 정의된다.
do= di div Nsubstreams
(여기에서, Nsubstreams은 서브 스트림의 개수로, 예를 들어, BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우 각각 1,2,4,6,8이 될 수 있다)
e: 디멀티플렉싱되는 서브 스트림의 넘버(또는, 인덱스) (0 ≤ e ＜ Nsubstreams)
vdi: 디먹스(730)의 입력
di: 입력되는 비트의 넘버(또는, 인덱스)
be , do: 디먹스(730)의 출력
do: 디먹스(730)에서 출력되는 각 서브 스트림을 구성하는 비트 넘버(또는, 인덱스)
먼저, 디먹스(730)는 비트 인터리빙된 LDPC 부호어 V=[v0,v1,v2,...]를 입력받고, 입력된 비트를 순차적으로 복수의 서브 스트림 중 하나에 출력할 수 있다. 구체적으로, 디먹스(730)는 입력된 비트들 중에서 Nsubstreams 개의 비트를 제1 내지 제N 서브 스트림으로 출력하고, 제1 내지 제N 서브 스트림으로 출력된 Nsubstreams 개의 비트에 연이어지도록 다음 Nsubstreams 개의 비트를 제1 내지 제N 서브 스트림으로 출력한다.
여기에서, 셀 워드는
Figure 112013087539729-pat00034
과 같이 각 서브 스트림에서 동일한 비트 넘버를 갖는 비트들로 구성된다는 점에서, 비트 인터리빙된 LDPC 부호어는 셀 워드로 디멀티플렉싱될 수 있다.
이 경우, 디먹스(730)는 LDPC 부호화 및 성상점에 대응되는 변조 심볼 각각의 특성을 고려하여 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다. 즉, 디먹스(730)는 LDPC 부호화 및 변조 심볼 각각의 특성을 고려하여 입력된 비트별로 디멀플렉싱되는 서브 스트림의 위치를 결정하고, 결정된 위치로 입력된 비트를 디멀티플렉싱하여 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다.
일반적으로, 부호율과 LDPC 부호어를 구성하는 비트들 중에서 상대적으로 복호가 잘되는 비트들의 비율에 따라 LDPC 부호어를 변조 심볼을 구성하는 비트에 맵핑하는 구체적인 방법이 달라질 수 있다.
본 발명에서는 LDPC 부호어가 단축 및 천공되며 입력 비트에 따라 부호율이 가변되므로, 디먹스(730)는 비트 인터리빙된 LDPC 부호어를 구성하는 비트 중에서 LDPC 부호화 특성에 따라 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 변조 심볼을 구성하는 비트에 맵핑되도록, 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다.
여기에서, 오류 정정 성능이 상대적으로 우수한 비트는 LDPC 부호어를 구성하는 복수의 비트 중에서 상대적으로 전단에 배치된 비트로, 비트 인터리버(720)를 구성하는 복수의 컬럼 중에서 상대적으로 전단에 배치된 컬럼에 라이트되는 비트일 수 있다.
즉, LDPC 부호화의 특성상 LDPC 부호어를 구성하는 비트들은 상대적으로 오류 정정 능력이 우수한 비트와 우수하지 않은 비트로 구분될 수 있으며, 상대적으로 오류 정정 능력이 우수한 비트들은 일반적으로 LDPC 부호어의 전단에 배치된다. 따라서, LDPC 부호어의 MSB 측으로 갈수록 상대적으로 오류 정정 능력이 우수한 비트로 볼 수 있다.
한편, 비트 인터리버(720)는 LDPC 부호어의 MSB를 첫 번째 컬럼의 첫 번째 로우에 라이트하고, 다음 비트들을 컬럼 방향으로 각 컬럼에 순차적으로 라이트하여 비트 인터리빙을 수행한다. 이에 따라, 상대적으로 오류 정정 성능이 우수한 비트들 즉, LDPC 부호어의 MSB 측에 존재하는 비트들은 첫 번째 컬럼에 라이트된다. 따라서, 디먹스(730)는 비트 인터리버(720)의 첫 번째 컬럼에서 출력되는 비트들을 상대적으로 오류 정정 능력이 우수한 비트로 판단할 수 있다.
예를 들어, 변조 방식이 64-QAM인 경우 컬럼의 개수는 3 개이므로, 디먹스(730)는 도 10(a)와 같이 3 개의 컬럼 중 첫 번째 컬럼(도 10(a)에서 0th 컬럼)에서 출력되는 비트들 v0, v3를 상대적으로 오류 정정 성능이 우수한 비트인 것으로 판단할 수 있다.
이와 마찬가지로, 변조 방식이 16-QAM인 경우 컬럼의 개수는 2 개이므로, 디먹스(730)는 도 10(b)와 같이 2 개의 컬럼 중 첫 번째 컬럼(도 10(b)에서 0th 컬럼)에서 출력되는 비트들 v0, v2를 상대적으로 오류 정정 성능이 우수한 비트인 것으로 판단할 수 있다. 또한, 변조 방식이 256-QAM인 경우 컬럼의 개수는 4 개이므로, 디먹스(730)는 도 10(c)와 같이 4 개의 컬럼 중 첫 번째 컬럼(도 10(c)에서 0th 컬럼)에서 출력되는 비트들 v0, v4를 상대적으로 오류 정정 능력이 우수한 비트로 판단할 수 있다.
한편, 변조 심볼을 구성하는 비트들은 상대적으로 검출 성능이 우수한 비트와 우수하지 않은 비트로 구분될 수 있으며, 상대적으로 검출 성능이 우수한 비트는 일반적으로 성상점의 실수 컴포넌트의 허수 컴포넌트의 부호를 결정하는 비트일 수 있다.
예를 들어, 64-QAM 변조 방식의 경우, 표 9 및 표 10을 참조하면, 변조 심볼을 구성하는 비트들 중에서 y0 ,q이 실수 컴포넌트의 부호를 결정하는 비트이고, y1 ,q이 허수 컴포넌트의 부호를 결정하는 비트이며, 이들 비트들은 셀 워드를 구성하는 비트들 중에서 첫 번째 서브 스트림 (b0 ,0, b0 ,1, b0 ,2,...)과 두 번째 서브 스트림 (b1,0, b1 ,1, b1 ,2,...)으로 출력되는 비트들이 될 수 있다.
한편, 상술한 바와 같이, 디먹스(730)는 비트 인터리빙된 LDPC 부호어를 구성하는 비트 중에서 LDPC 부호화 특성에 따라 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 변조 심볼을 구성하는 비트에 맵핑되도록, 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다.
예를 들어, 디먹스(730)는 변조 방식이 64-QAM인 경우 상대적으로 오류 정정 성능이 우수한 첫 번째 컬럼에서 출력되는 비트들 v0, v3 중 하나가 셀 워드를 구성하는 비트들 중에서 상대적으로 검출 성능이 우수한 비트를 구성하는 첫 번째 서브 스트림 및 두 번째 서브 스트림 중 하나로 출력되도록 디멀티플렉싱할 수 있다. 그리고, 디먹스(730)는 첫 번째 컬럼에서 출력되는 다른 하나의 비트는 첫 번째 서브 스트림 및 두 번째 서브 스트림이 아닌 다른 서브 스트림으로 출력할 수 있다.
즉, 도 10(a)와 같이, 디먹스(730)는 첫 번째 컬럼에서 출력되는 비트 v0는 b0를 출력하는 첫 번째 스트림으로 디멀티플렉싱하고, 다른 첫 번째 컬럼에서 출력되는 비트 v3는 b0 및 b1를 출력하는 서브 스트림이 아닌 다른 서브 스트림 예를 들어, b5를 출력하는 서브 스트림으로 디멀티플렉싱하게 된다.
이와 유사한 방식으로, 변조 방식이 16 QAM 및 256 QAM의 경우에도, 각각 도 10(b) 및 도 10(c)에 도시된 바와 같이 첫 번째 컬럼에서 출력되는 비트들 중 하나가 셀 워드를 구성하는 비트들 중에서 상대적으로 검출 성능이 우수한 비트를 구성하는 서브 스트림으로 출력되도록 디멀티플렉싱될 수 있다.
이와 같이, 디먹스(730)는 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트 중에서 변조 심볼이 맵핑되는 성상점의 실수 부분과 허수 부분의 부호를 결정하는 비트에 균등하게 맵핑되도록, 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다.
아래의 표는 상술한 방식에 따른 디멀티플렉싱의 일 예를 나타낸다. 디먹스(730)는 아래의 표를 이용하여 변조 방식 별로 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각이 디멀티플렉싱되는 셀 워드 상에서의 위치를 결정할 수 있다.
여기에서, 입력 비트 넘버는 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각의 인덱스이고, 출력 비트 넘버는 셀 워드를 구성하는 비트 각각의 인덱스이다.
Figure 112013087539729-pat00035
상기의 표 13는 부호화부(710)에서 LDPC 부호화를 수행한 경우, 디먹스(730)에서 LDPC 부호어를 구성하는 비트 각각가 디멀티플렉싱되는 셀 워드 상에서의 위치를 결정하는 방법이다.
상기의 표 13을 참조하면, 디먹스(730)는 입력 비트 넘버에 모듈로(modulo) 연산(di mod Nsubstreams)을 수행한 결과 값에 기초하여 입력된 비트를 서브 스트림으로 디멀티플렉싱할 수 있다.
예를 들어, 변조 방식이 64-QAM인 경우, 디먹스(730)는 최초 6 개 입력 비트에 모듈로 연산을 수행한다. 이에 따라, 디먹스(730)는 모듈로 연산 결과가 0인 입력 비트 v0를 출력 비트 넘버 e가 0에 대응되는 제1 서브 스트림의 첫 번째 비트 b0,0로 디멀티플렉싱한다. 이와 마찬가지로, 디먹스(730)는 모듈로 연산 결과가 1,2,3,4,5인 입력 비트 v1,v2,v3,v4,v5를 출력 비트 넘버 e가 각각 3,1,5,2,4인 각 서브 스트림의 첫 번째 비트 b3 ,0,b1 ,0,b5 ,0,b2 ,0,b4 , 0로 디멀티플렉싱한다.
여기에서, 디먹스(730)가 6 개의 비트 단위로 디멀티플렉싱을 수행하는 것은 64-QAM의 경우 변조 심볼 당 전송되는 비트의 개수가 6이기 때문이다. 이에 따라, 디먹스(730)는 입력되는 비트들을 6 개의 서브 스트림으로 디멀티플렉싱하게 된다.
그리고, 디먹스(730)는 다음 6 개의 입력 비트에 모듈로 연산을 수행한다. 이에 따라, 디먹스(730)는 모듈로 연산 결과가 0인 입력 비트 v6를 출력 비트 넘버 e가 0인 제1 서브 스트림의 두 번째 비트 b0 ,1로 디멀티플렉싱한다. 이와 마찬가지로, 디먹스(730)는 모듈로 연산 결과가 1,2,3,4,5인 입력 비트 v1,v2,v3,v4,v5를 출력 비트 넘버 e가 각각 3,1,5,2,4인 각 서브 스트림의 두 번째 비트 b3,1,b1,1,b5,1,b2,1,b4,1로 디멀티플렉싱한다.
이와 같이, 디먹스(730)는 다음 6 개의 비트 단위마다 모듈로 연산을 적용하여 입력되는 비트들을 서브 스트림으로 디멀티플렉싱할 수 있다.
한편, 이러한 본 발명의 일 실시 예에 따르면 오류 정정 성능이 상대적으로 우수한 비트들이 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 변조 심볼에 맵핑될 수 있다는 점에서, 검출 성능 및 오류 정정 성능 간의 조화를 달성할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 11과 같이, 송신 장치(1000)는 세그먼트부(1010), 부호화부(1020), 제1 비트 삽입부(1030), 비트 인터리버(1040), 디먹스(1050), 성상도 맵퍼(1060) 및 레이트 제어부(1070)를 포함한다.
여기에서, 세그먼트부(1010) 및 부호화부(1020)는 도 1에 도시된 세그먼트부(110) 및 부호화부(120)와 동일한 기능을 수행할 수 있다. 한편, 도 11에서는 ㅈ제1 비트 삽입부(1030)를 별도의 구성으로 도시하였으나, 제1 비트 삽입부(1030)는 부호화부(1020)에 포함될 수도 있음은 물론이다.
또한, 부호화부(1020), 비트 인터리버(1040), 디먹스(1050) 및 성상도 맵퍼(1060)는 도 7에 도시된 부호화부(710), 비트 인터리버(720), 디먹스(730) 및 성상도 맵퍼(740)와 동일한 기능을 수행할 수 있다. 이 경우, 도 7에 도시된 부호화부(710)는 도 1에 도시된 부호화부(120)와 동일한 기능을 수행할 수 있다.
한편, 상술한 구성요소들에 대해서는 도 1 내지 도 10과 함께 상술한바 있다는 점에서, 이하에서는 중복되는 부분에 대한 구체적인 설명은 생략하도록 한다.
세그먼트부(1010)는 L1 시그널링을 세그먼테이션(segmentation)한다. 여기에서, L1 시그널링은 L1 포스트 시그널링일 수 있다.
부호화부(1020)는 세그먼트된 L1 시그널링에 대해 부호화를 수행하며, 제2 비트 삽입부(1021), BCH/LDPC 부호화부(1022), 패리티 인터리버(1023), 펑처링부(1024)를 포함할 수 있다.
제2 비트 삽입부(1021)는 세그먼트된 L1 시그널링에 0 패딩 비트를 부가하고, 0 패딩 비트가 부가된 L1 시그널링을 BCH/LDPC 부호화부(1022)로 출력한다.
BCH/LDPC 부호화부(1022)는 제2 비트 삽입부(1021)로부터 전달받은 L1 시그널링에 대해 BCH 부호화 및 LDPC 부호화를 수행한다. 그리고, BCH/LDPC 부호화부(1022)는 부호화된 L1 시그널링을 패리티 인터리버(1230)로 출력한다.
패리티 인터리버(1023)는 BCH/LDPC 부호화부(1022)로부터 전달받은 L1 시그널링에 대해 인터리빙을 수행한다. 그리고, 패리티 인터리버(1023)는 패리티 인터리빙된 L1 시그널링을 펑처링부(1024)로 출력한다.
구체적으로, 패리티 인터리버(1023)는 BCH/LDPC 부호화부(1022)의 출력을 λ라 할때, 하기의 수학식 15와 같이 부호화된 L1 시그널링 중에서 패리티 비트만을 인터리빙할 수 있다.
Figure 112013087539729-pat00036
여기에서, u는 패리티 인터리빙된 결과를 나타내며, 0≤i＜Kldpc, 0≤s＜360, 0≤k＜Qldpc이다.
그리고, 패리티 인터리버(1023)는 수학식 15에 기초하여 패리티 인터리빙을 수행한 후, 패리티 인터리빙된 LDPC 부호어에 대해 컬럼 트위스트 인터리빙(column twist interleaving)을 추가로 수행할 수도 있다.
다만, 상술한 패리티 인터리버(1023)는 생략 가능하다. 즉, 패리티에 대한 인터리빙 없이 부호화된 L1 시그널링이 펑처링부(1024)로 직접 출력될 수 있다.
펑처링부(1024)는 패리티 인터리버(1023)로부터 전달받은 L1 시그널링에 펑처링을 수행한다. 구체적으로, 펑처링부(1024)는 L1 시그널링의 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링할 수 있으며, 여기에서, 기설정된 그룹 단위는 LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배일 수 있다.
또한, 펑처링부(1024)는 0 패딩 비트를 제거할 수 있다. 즉, 펑처링부(0124)는 제2 비트 삽입부(1021)에서 부가된 Kbch- Ksig 개의 0 패딩 비트를 제거할 수도 있다.
그리고, 펑처링부(1240)는 LDPC 패리티 비트가 펑처링되고 0 패딩 비트가 제거된 L1 시그널링을 제1 비트 삽입부(1030)로 출력할 수 있다.
제1 비트 삽입부(1030)는 부호화된 L1 시그널링에 0 비트를 부가한다. 구체적으로, 제1 비트 삽입부(1030)는 부호화된 L1 시그널링의 길이가 비트 인터리버(1040)를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가하고, 0 비트가 부가된 L1 시그널링을 비트 인터리버(1040)로 출력할 수 있다.
이 경우, 제1 비트 삽입부(1030)는 하기의 수학식 16을 이용하여 부가되는 0 비트의 개수 NPAD를 산출할 수 있다.
Figure 112013087539729-pat00037
여기에서, Nc는 비트 인터리버(1040)의 컬럼의 개수, Ksig는 BCH 부호화에서 정보어의 길이, Pbch는 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수를 나타낸다.
한편, 도 12는 본 발명의 일 실시 예에 따라 0 비트가 부가된 L1 시그널링을 나타낸다. 도 12와 같이, NPAD 개의 0 비트가 부가된 L1 시그널링을 구성하는 비트들의 개수 즉, Ksig+ Pbch+ Pldpc- Npunc는 비트 인터리버(1040)를 구성하는 컬럼의 개수의 정수 배가 될 수 있다.
비트 인터리버(1040)는 0 비트가 부가된 L1 시그널링을 비트 인터리빙한다. 그리고, 비트 인터리버(1040)는 비트 인터리빙된 L1 시그널링을 디먹스(1050)로 출력한다.
이 경우, 비트 인터리버(1040)는 각각 Nr 개의 로우를 갖는 Nc 개의 컬럼으로 구성되어, 이를 이용하여 비트 인터리빙을 수행할 수 있다.
구체적으로, 비트 인터리버(1040)는 도 12와 같이 구성된 비트들을 컬럼 방향으로 각 컬럼에 라이트하고, 비트들이 라이트된 복수의 컬럼의 로우를 리드하여 비트 인터리빙을 수행할 수 있다.
이 경우, 비트 인터리버(1040)의 구조는 하기의 표 14와 같을 수 있다.
Figure 112013087539729-pat00038
여기에서, Npost는 0 비트가 부가된 L1 시그널링의 길이 즉, Npost= Ksig+ Pbch+ Pldpc- Npunc+ NPAD가 될 수 있다.
디먹스(1050)는 비트 인터리빙된 L1 시그널링을 셀 워드로 디멀티플렉싱할 수 있다. 구체적으로, 디먹스(1050)는 상술한 표 13을 이용하여 입력되는 비트들을 복수의 서브 스트림의 각 비트로 출력하여 디멀티플렉싱을 수행할 수 있다. 여기에서, 셀 워드는
Figure 112013087539729-pat00039
과 같이 각 서브 스트림에서 동일한 비트 넘버를 갖는 비트들로 구성될 수 있다.
한편, 변조 방식에 따라 디먹스(1050)에서 출력되는 셀 워드 및 서브 스트림의 개수는 하기의 표 15와 같다.
Figure 112013087539729-pat00040
성상도 맵퍼(1060)는 셀 워드를 성상도에 맵핑한다. 구체적으로, 성상도 맵퍼(1060)는 표 4 내지 표 12를 이용하여 디먹스(1050)로부터 출력된 셀 워드를 성상도에 맵핑할 수 있다.
레이트 제어부(1070)는 송신 장치(1000)각 구성요소를 제어할 수 있다. 예를 들어, 레이트 제어부(1700)는 펑처링되는 비트의 개수를 산출하여 펑처링부(1024)로 전달할 수 있고, 제1 비트 삽입부(1030)에 의해 삽입되는 비트의 개수를 산출하여 제1 비트 삽입부(1030)로 전달할 수도 있다.
한편, 도시하지 않았지만 도 1, 도 7 및 도 11에서 상술한 송신 장치(100, 700, 1000)는 상술한 방식에 의해 처리된 L1 시그널링을 수신기(미도시)로 전송하기 위한 구성요소를 더 포함할 수 있다. 이 경우, L1 시그널링은 L1 포스트 시그널링을 나타낸다는 점에서, 송신 장치(100, 700, 1000)는 L1 포스트 시그널링뿐만 아니라, 데이터 심볼, P1 심볼, P2 심볼(특히, L1 프리 시그널링) 등을 처리하여 수신 장치(미도시)로 전송할 수 있다. 이를 위해, 송신 장치(100, 700, 1000)는 데이터 심볼 및 프리앰블 심볼을 OFDM 프레임에 맵핑하여 수신 장치(미도시)로 전송하기 위한 모듈(미도시)를 더 포함할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 기수신 장치의 구성을 설명하기 위한 블록도이다. 도 13과 같이, 수신 장치(1300)는 복호화부(1310) 및 디세그먼트부(1320)를 포함한다.
복호화부(1310)는 LDPC 부호어에 대응되는 값을 이용하여 복호화를 수행할 수 있다. 여기에서, LDPC 부호어에 대응되는 값은 LLR 값이 될 수 있다.
구체적으로, 복호화부(1310)는 송신 장치(100)의 부호화부(120)에 대응되는 동작을 수행할 수 있다.
즉, 복호화부(1310)는 송신 장치(100)에서 기설정된 그룹 단위로 펑처링되었던 비트에 대응되는 값을 삽입할 수 있다. 다시 말해, 복호화부(1310)는 복호화부(120)에서 펑처링되었던 비트들에 대응되는 LLR 값들을 삽입할 수 있으며, 이 경우, 펑처링되었던 비트들에 대응되는 LLR 값은 '0'이 될 수 있다.
여기에서, 기설정된 그룹 단위는 LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배가 될 수 있다. 그리고, 기설정된 기준은 LDPC 부호율에 따른 상수에 따라 결정될 수 있으며, 일 예로, Qldpc가 될 수 있다. 이에 대한 구체적인 설명은 송신 장치(100)와 관련하여 상술한바 있다.
또한, 복호화부(1310)는 송신 장치(100)에서 삽입되었던 비트들에 대응되는 값을 삽입할 수도 있다. 즉, 복호화부(1310)는 복호화부(120)에서 삽입되었던 '0' 비트들에 대응되는 LLR 값들을 삽입할 수 있으며, 이 경우, '0'로 삽입되었던 비트들에 대응되는 LLR 값은 '+∞' 혹은 '-∞'가 될 수 있다.
그리고, 복호화부(1310)는 LLR 값을 이용하여 LDPC 복호화 및 BCH 복호화를 수행할 수 있다. 이에 따라, 복호화된 데이터는 세그먼트된 L1 시그널링될 수 있다. 여기에서, L1 시그널링은 L1 포스트 시그널링이 될 수 있다.
디세그먼트부(1320)는 복호화에 의해 생성된 세그먼트된 L1 시그널링을 디세그먼테이션(de-segmentation)할 수 있다.
구체적으로, 디세그먼트부(1320)는 송신 장치(100)의 세그먼트부(110)에 대응되는 동작을 수행한다. 즉, 디세그먼트부(1320)는 세그먼트된 L1 시그널링에 부가된 패딩 비트를 제거하고, 세그먼트된 L1 시그널링을 디세그먼테이션하여 L1 시그널링을 생성할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 도 14에 따르면, 수신 장치(1400)는 복조부(1410), 먹스(1420), 비트 디인터리버(1430) 및 복호화부(1440)를 포함한다.
복조부(또는, 성상도 디맵퍼)(1410)는 송신 장치(700)에서 전송한 신호를 복조한다. 구체적으로, 복조부(1410)는 수신된 신호를 복조하여 LDPC 부호어에 대응되는 값을 생성한다.
여기에서, LDPC 부호어에 대응되는 값은 성상점에 맵핑되었던 비트들에 대응되는 값으로, 수신된 신호에 대한 채널 값으로 표현될 수 있다. 여기에서, 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로, LLR(Log Likelihood Ratio) 값을 결정하는 방법이 될 수 있다.
구체적으로, LLR 값은 송신 장치(700)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또한, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(700)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.
먹스(1420)는 LDPC 부호어에 대응되는 값을 멀티플렉싱한다. 여기에서, LDPC 부호어에 대응되는 값은 성상점에 맵핑되었던 비트들에 대한 LLR 값이 될 수 있다.
구체적으로, 먹스(1420)는 도 7의 디먹스(730)에 대응되는 동작을 수행할 수 있다. 즉, 먹스(1420)는 성상점에 맵핑되었던 비트들에 대응되는 LLR 값을 디먹스(730)의 역순서로 출력한다. 이 경우, 먹스(1420)는 표 13를 참조하여 디먹스(730)의 역동작을 수행하여, 성상점에 맵핑되었던 비트들에 대응되는 LLR 값의 순서를 재정렬할 수 있다. 즉, 송신 장치(700)에서 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 변조 심볼을 구성하는 비트에 맵핑되도록 디멀티플렉싱이 수행되었다는 점에서, 먹스(1420)는 이를 고려하여 LLR 값의 순서를 재정렬하게 된다.
비트 디인터리버(1430)는 먹싱된 LDPC 부호어에 대응되는 값을 디인터리빙한다. 즉, 비트 디인터리버(1430)는 먹스(1420)에 의해 순서가 재정렬된 LLR 값을 비트 단위로 디인터리빙할 수 있다.
구체적으로, 비트 디인터리버(1430)는 도 7의 비트 인터리버(720)에 대응되는 동작을 수행한다. 즉, 비트 디인터리버(1430)는 도 15와 같이 로우 순서대로 라이트하고 컬럼 순서대로 출력하여, 먹스(1420)에 의해 순서가 재정렬된 LLR 값에 대해 인터리빙을 수행할 수 있다.
복호화부(1440)는 디인터리빙된 LDPC 부호어에 대응되는 값을 이용하여 복호화를 수행한다. 즉, 복호화부(1440)는 디인터리빙된 LDPC 부호어에 대응되는 LLR 값을 이용하여 복호화를 수행한다.
구체적으로, 복호화부(1440)는 도 7의 부호화부(710)에 대응되는 동작을 수행할 수 있다. 즉, 복호화부(1440)는 LLR 값을 이용하여 LDPC 복호화 및 BCH 복호화를 수행할 수 있다.
한편, 도 7의 부호화부(710)는 도 1의 부호화부(120)와 동일한 기능을 수행할 수 있다는 점에서, 복호화부(1440)는 도 13에 도시된 복호화부(1310)와 동일한 기능을 수행할 수 있다.
즉, 복호화부(1440)는 펑처링에 의해 제거되었던 비트들에 대응되는 LLR 값 및 삽입된 '0' 비트들에 대응되는 LLR 값을 삽입한 후 이를 이용하여 복호화를 수행할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 16에 따르면, 수신 장치(1500)는 복조부(1510), 먹스(1520), 비트 디인터리버(1530), 제1 비트 제거기(1540), 복호화부(1550), 디세그먼트부(1560) 및 레이트 제어부(1570)를 포함한다.
여기에서, 복조부(1510), 먹스(1520), 비트 디인터리버(1530) 및 복호화부(1550)는 도 14에 도시된 복조부(1410), 먹스(1420), 비트 디인터리버(1430) 및 복호화부(1440)와 동일한 기능을 수행할 수 있다. 그리고, 도 14에 도시된 복호화부(1440)는 도 13에 도시된 복호화부(1310)와 동일한 기능을 수행?K 수 있다.
한편, 도 16에서는 제1 비트 제거기(1540)를 별도의 구성으로 도시하였으나, 제1 비트 제거기(1540)는 복호화부(1550)에 포함될 수도 있음은 물론이다.
또한, 복호화부(1550) 및 디세그먼트부(1590)는 도 13에 도시된 복호화부(1310) 및 디세그먼트부(1320)와 동일한 기능을 수행할 수 있다.
한편, 상술한 구성요소들에 대해서는 도 13 내지 도 15와 함께 상술한바 있다는 점에서, 이하에서는 중복되는 부분에 대한 구체적인 설명은 생략하도록 한다.
복조부(1510)는 송신 장치(1000)에서 전송한 신호를 복조한다. 구체적으로, 복조부(1510)는 수신된 신호를 복조하여 성상점에 맵핑되었던 비트들에 대응되는 값을 결정한다. 여기에서, 성상점에 맵핑되었던 비트들에 대응되는 값은 LLR 값이 될 수 있다.
먹스(1520)는 복조부(1510)에서 출력되는 신호를 멀티플렉싱한다. 여기에서, 복조부(1510)에서 출력되는 신호는 성상점에 맵핑되었던 비트들에 대한 LLR 값이 될 수 있다.
구체적으로, 먹스(1520)는 도 11의 디먹스(1050)에 대응되는 동작을 수행하여, 성상점에 맵핑되었던 비트들에 대응되는 LLR 값을 디먹스(1050)의 역순서로 출력할 수 있다.
비트 디인터리버(1530)는 먹스(1520)에서 출력되는 신호를 디인터리빙한다. 여기에서, 먹스(1520)에서 출력되는 신호는 먹스(1520)에 의해 순서가 재정렬된 LLR 값이 될 수 있다.
구체적으로, 비트 디인터리버(1530)는 도 11의 비트 인터리버(1040)에 대응되는 동작을 수행한다. 즉, 비트 디인터리버(1530)는 도 15와 같이 로우 순서대로 라이트하고 컬럼 순서대로 출력하여, 먹스(1520)에 의해 순서가 재정렬된 LLR 값에 대해 인터리빙을 수행할 수 있다.
제1 비트 제거기(1540)는 비트 디인터리버(1530)에서 출력되는 신호에서 비트를 제거한다. 여기에서, 비트 디인터리버(1530)에서 출력되는 신호는 인터리빙된 LLR 값이 될 수 있다.
구체적으로, 제1 비트 제거기(1540)는 도 11의 제2 비트 삽입부(1030)에 대응되는 동작을 수행할 수 있다. 즉, 제1 비트 제거기(1540)는 상술한 수학식 15를 통해 도출한 Npad 개수만큼의 LLR 값들을 제거할 수 있다. 이 경우, 제1 비트 제거기(1540)에 의해 제거되는 LLR 값들의 위치와 개수는 레이트 제어부(1570)에 의해 결정될 수 있다.
복호화부(1550)는 디펑처링/디쇼트닝부(1551), 패리티 디인터리버(1552), BCH/LDPC 복호화부(1553) 및 제2 비트 제거기(1554)를 포함할 수 있다.
디펑처링/디쇼트닝부(1551)는 비트 제거기(1540)에서 출력되는 신호에 대해 디펑처링 및 디쇼트닝 동작을 수행한다. 여기에서, 비트 제거기(1540)에서 출력되는 신호는 Npad 개수만큼이 제거된 LLR 값들이 될 수 있다.
구체적으로, 디펑처링/디쇼트닝부(1551)는 도 11의 펑처링부(1024) 및 비트 삽입부(1021)에 대응되는 동작을 수행한다.
즉, 디펑처링/디쇼트닝부(1551)는 펑처링부(1024)에서 펑처링에 의해 제거되었던 비트들에 대응되는 LLR 값을 삽입한다. 여기에서, 펑처링부(1024)에서 펑처링에 의해 제거되었던 비트들에 대응되는 LLR 값은 ‘0’이 될 수 있다.
그리고, 디펑처링/디쇼트닝부(1551)는 비트 삽입부(1021)에서 ‘0’로 삽입되었던 비트들에 대응되는 LLR 값을 삽입한다. 여기에서, 비트 삽입부(1021)에서 삽입되었던 비트들에 대응되는 LLR 값은 '+∞' 혹은 '-∞'가 될 수 있다.
한편, 디펑처링/디쇼트닝부(1551)에서 '0'가 삽입되는 위치와 개수 및 '+∞' 혹은 '-∞'가 삽입되는 위치와 개수는 레이트 제어부(1570)에 의해 결정될 수 있다.
패리티 디인터리버(1552)는 디펑처링/디쇼트닝부(1551)에서 출력되는 신호를 패리티 인터리빙한다. 여기에서, 디펑처링/디쇼트닝부(1551)에서 출력되는 신호는 펑처링에 의해 제거되었던 비트들 및 '0'으로 삽입되었던 비트들에 대응되는 LLR 값이 삽입된 후의 LLR 값들이 될 수 있다.
구체적으로, 패리티 디인터리버(1552)는 도 11의 패리티 인터리버(1023)에 대응되는 동작을 수행한다. 즉, 패리티 디인터리버(1552)는 LDPC 부호어의 패리티 비트에 대응되는 LLR 값들에 대해 인터리빙을 수행한다. 다만, 도 11에서 패리티 인터리버(1023)를 사용하지 않는 경우, 패리티 디인터리버(1552)는 생략될 수 있다.
BCH/LDPC 복호화부(1553)는 패리티 디인터리버(1552)에서 출력되는 신호에 대해 복호화를 수행한다. 여기에서, 패리티 디인터리버(1552)에서 출력되는 신호는 LDPC 패리티 비트에 대응되는 LLR 값이 인터리빙된 LLR 값일 수 있다.
구체적으로, BCH/LDPC 복호화부(1553)는 도 11의 BCH/LDPC 부호화부(1022)에 대응되는 동작을 수행한다. 즉, BCH/LDPC 복호화부(1553)는 수신된 LLR 값을 이용하여 LDPC 복호화 및 BCH 복호화를 수행할 수 있다. 이에 따라, BCH/LDPC 복호화부(1553)에서는 세그먼트된 L1 시그널링이 출력될 수 있다.
제2 비트 제거기(1554)는 BCH/LDPC 복호화부(1553)에서 출력되는 신호에 대해 비트를 제거한다. 여기에서, BCH/LDPC 복호화부(1553)에서 출력되는 신호는 세그먼트된 L1 시그널링이 될 수 있다.
구체적으로, 제2 비트 제거기(1554)는 도 11의 제1 비트 삽입부(1021)에 대응되는 동작을 수행한다. 즉, 제2 비트 제거기(1554)는 복호화된 비트들 즉, 세그먼트된 L1 시그널링을 구성하는 비트들에서 0 패딩 비트를 제거할 수 있다. 이 경우, 복호화된 비트들이 제거되는 위치 및 개수는 레이트 제어부(1570)에 의해 결정될 수 있다.
디세그먼트부(1560)는 복호화부(1550)에서 출력되는 신호를 디세그먼테이션한다. 여기에서, 복호화부(1550)에서 출력되는 신호는 0 패딩 비트가 제거된 복호화된 비트들로, 0 패딩 비트가 제거된 세그먼트된 L1 시그널링이 될 수 있다.
구체적으로, 디세그먼트부(1560)는 도 11의 세그먼트부(1010)에 대응되는 동작을 수행한다. 즉, 디세그먼트부(1560)는 세그먼트된 시그널링들을 디세그멘트하여, 시그널링을 생성할 수 있다.
한편, 상술한 예에서 설명하지 않았지만, 송신 장치(100, 700, 1000) 및 수신 장치(1300, 1400, 1500)에 구비된 각종 구성요소들은 하드웨어로 구현될 수 있다.
그리고, 송신 장치(100, 700, 1000) 및 수신 장치(1300, 1400, 1500)는 LDPC 부호화 및 복호화에 이용되는 패리티 검사 행렬을 저장하기 위한 별도의 메모리(미도시)를 포함할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 신호 처리 방법을 설명하기 위한 흐름도이다.
먼저, L1 시그널링을 세그먼테이션(segmentation)한다(S1710).
그리고, 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행한다(S1720). 여기에서, LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링(puncturing)할 수 있다.
구체적으로, 기설정된 그룹 단위는, LDPC 패리티 비트를 기설정된 기준에 따라 그룹핑한 경우, 각 그룹에 포함된 LDPC 패리티 비트 개수의 정수 배일 수 있으며, 기설정된 기준은, LDPC 부호율에 따른 상수에 따라 결정될 수 있다
이 경우, 아래의 수학식을 이용하여 펑쳐링되는 상기 기설정된 그룹 단위의 비트를 산출할 수 있다.
Figure 112013087539729-pat00041
여기에서, Npunc는 기설정된 그룹 단위의 비트이고, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 상기 각 그룹에 포함된 LDPC 패리티 비트의 개수이고, Kbch는 상기 BCH 부호화에서 정보어의 길이이며, Ksig는 상기 세그먼트된 L1 시그널링의 길이이다.
한편, 부호화 가능한 길이를 갖도록 상기 세그먼트된 L1 시그널링에 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 부호화할 수 있다.
그리고, 본 실시 예에 따른 신호 처리 방법은 부호화된 L1 시그널링에 0 비트를 부가하고, 0 비트가 부가된 L1 시그널링을 비트 인터리버를 이용하여 비트 인터리빙할 수 있다.
이 경우, 부호화된 L1 시그널링의 길이가 상기 비트 인터리버를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가할 수 있으며, 아래의 수학식을 이용하여 부가되는 0 비트의 개수를 산출할 수 있다.
Figure 112013087539729-pat00042
여기에서, Nc는 상기 비트 인터리버의 컬럼의 개수, Ksig는 상기 BCH 부호화에서 정보어의 길이, Pbch는 상기 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수이다.
도 18은 본 발명의 일 실시 예에 따른 신호 처리 방법을 설명하기 위한 흐름도이다.
먼저, L1 시그널링에 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 부호어를 생성한다(S1810).
이후, LDPC 부호어를 비트 단위로 인터리빙한다(S1820).
그리고, 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱하고 (S2230), 셀 워드를 성상점에 맵핑한다(S1840).
이 경우, LDPC 부호화 및 성상점에 대응되는 변조 심볼 각각의 특성을 고려하여 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
구체적으로, 셀 워드는, 변조 심볼을 구성하는 비트를 포함하며, 이 경우, 비트 인터리빙된 LDPC 부호어를 구성하는 비트 중에서 LDCP 부호화 특성에 따라 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트의 검출 성능에 따라 균등하게 변조 심볼을 구성하는 비트에 맵핑되도록, 비트 인터리빙된 LDPC 부호어를 셀 워드로 디멀티플렉싱할 수 있다.
여기에서, 인터리빙하는 단계는, 비트 인터리버를 이용하여 수행되며, 오류 정정 성능이 상대적으로 우수한 비트는, LDPC 부호어를 구성하는 복수의 비트 중에서 상대적으로 전단에 배치된 비트로, 비트 인터리버를 구성하는 복수의 컬럼 중에서 상대적으로 전단에 배치된 컬럼에 라이트되는 비트일 수 있다.
한편, 오류 정정 성능이 상대적으로 우수한 비트가 변조 심볼을 구성하는 비트 중에서 변조 심볼이 맵핑되는 성상점의 실수 부분과 허수 부분의 부호를 결정하는 비트에 균등하게 맵핑되도록, 비트 인터리빙된 LDPC 부호어를 상기 셀 워드로 디멀티플렉싱할 수 있다.
구체적으로, 아래의 표를 이용하여 변조 방식 별로 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각이 디멀티플렉싱되는 셀 워드를 결정할 수 있다.
Figure 112013087539729-pat00043
여기에서, 상기 입력 비트 넘버는 상기 비트 인터리빙된 LDPC 부호어를 구성하는 비트 각각의 인덱스이고, 상기 출력 비트 넘버는 상기 셀 워드를 구성하는 비트 각각의 인덱스이다.
한편, LDPC 부호어를 생성하는 단계는, 5/15의 부호율로 상기 L1 시그널링을 LDPC 부호화할 수 있다.
한편, 본 발명에 따른 신호 처리 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치, 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치, 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 송신 장치, 수신 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100 : 송신 장치

Claims (30)

  1. L1 시그널링을 세그먼테이션(segmentation)하는 세그먼트부; 및,
    상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 부호화부;를 포함하며,
    상기 부호화부는,
    상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링(puncturing)하는 것을 특징으로 하며,
    상기 부호화부는,
    아래의 수학식을 이용하여 펑쳐링되는 상기 기설정된 그룹 단위의 비트를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112020116127486-pat00071

    여기에서, Npunc는 기설정된 그룹 단위의 비트이고, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 상기 각 그룹에 포함된 LDPC 패리티 비트의 개수이고, Kbch는 상기 BCH 부호화에서 정보어의 길이이며, Ksig는 상기 세그먼트된 L1 시그널링의 길이이다.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 부호화부는,
    상기 부호화부에서 부호화 가능한 길이를 갖도록 상기 세그먼트된 L1 시그널링에 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 부호화하는 것을 특징으로 하는 것을 특징으로 하는 송신 장치.
  6. 제1항에 있어서,
    상기 부호화된 L1 시그널링에 0 비트를 부가하는 비트 삽입부; 및,
    상기 0 비트가 부가된 L1 시그널링을 비트 인터리빙하는 비트 인터리버;를 더 포함하는 것을 특징으로 하는 송신 장치.
  7. 제6항에 있어서,
    상기 비트 삽입부는,
    상기 부호화된 L1 시그널링의 길이가 상기 비트 인터리버를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 상기 비트 인터리버로 출력하는 것을 특징으로 하는 송신 장치.
  8. 제6항에 있어서,
    상기 비트 삽입부는,
    아래의 수학식을 이용하여 부가되는 0 비트의 개수를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112013087539729-pat00045

    여기에서, Nc는 상기 비트 인터리버의 컬럼의 개수, Ksig는 상기 BCH 부호화에서 정보어의 길이, Pbch는 상기 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수이다.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 송신 장치의 신호 처리 방법에 있어서,
    L1 시그널링을 세그먼테이션(segmentation)하는 단계; 및,
    상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 단계; 및
    상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트에서 기설정된 그룹 단위의 비트만큼 펑처링(puncturing)하는 단계;를 포함하며,
    상기 펑처링하는 단계는,
    아래의 수학식을 이용하여 펑쳐링되는 상기 기설정된 그룹 단위의 비트를 산출하는 것을 특징으로 하는 신호 처리 방법:

    Figure 112020116127486-pat00072

    여기에서, Npunc는 기설정된 그룹 단위의 비트이고, A는 쇼트닝되는 비트의 개수와 펑처링되는 비트의 개수 사이의 비율이고, B는 보정 값이며, M은 상기 각 그룹에 포함된 LDPC 패리티 비트의 개수이고, Kbch는 상기 BCH 부호화에서 정보어의 길이이며, Ksig는 상기 세그먼트된 L1 시그널링의 길이이다.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제15항에 있어서,
    상기 부호화를 수행하는 단계는,
    부호화 가능한 길이를 갖도록 상기 세그먼트된 L1 시그널링에 0 비트를 부가하고, 상기 0 비트가 부가된 L1 시그널링을 부호화하는 것을 특징으로 하는 것을 특징으로 하는 신호 처리 방법.
  20. 제15항에 있어서,
    상기 부호화된 L1 시그널링에 0 비트를 부가하는 단계; 및,
    상기 0 비트가 부가된 L1 시그널링을 비트 인터리버를 이용하여 비트 인터리빙하는 단계;를 더 포함하는 것을 특징으로 하는 신호 처리 방법.
  21. 제20항에 있어서,
    상기 0 비트를 부가하는 단계는,
    상기 부호화된 L1 시그널링의 길이가 상기 비트 인터리버를 구성하는 컬럼의 개수의 정수 배가 되도록 0 비트를 부가하는 것을 특징으로 하는 신호 처리 방법.
  22. 제20항에 있어서,
    상기 0 비트를 부가하는 단계는,
    아래의 수학식을 이용하여 부가되는 0 비트의 개수를 산출하는 것을 특징으로 하는 신호 처리 방법:
    Figure 112013087539729-pat00048

    여기에서, Nc는 상기 비트 인터리버의 컬럼의 개수, Ksig는 상기 BCH 부호화에서 정보어의 길이, Pbch는 상기 BCH 부호화에 의해 부가된 BCH 패리티 비트의 개수, Pldpc는 상기 LDPC 부호화에 의해 부가된 LDPC 패리티 비트의 개수, Npunc는 펑처링된 LDPC 패리티 비트의 개수이다.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
KR1020130114787A 2013-09-26 2013-09-26 송수신 장치 및 그의 신호 처리 방법 KR102223056B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130114787A KR102223056B1 (ko) 2013-09-26 2013-09-26 송수신 장치 및 그의 신호 처리 방법
US14/480,843 US9553607B2 (en) 2013-09-26 2014-09-09 Transmitting apparatus, receiving apparatus, and signal processing method thereof
PCT/KR2014/009044 WO2015046963A1 (en) 2013-09-26 2014-09-26 Transmitting apparatus, receiving apparatus, and signal processing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130114787A KR102223056B1 (ko) 2013-09-26 2013-09-26 송수신 장치 및 그의 신호 처리 방법

Publications (2)

Publication Number Publication Date
KR20150034561A KR20150034561A (ko) 2015-04-03
KR102223056B1 true KR102223056B1 (ko) 2021-03-05

Family

ID=52692139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130114787A KR102223056B1 (ko) 2013-09-26 2013-09-26 송수신 장치 및 그의 신호 처리 방법

Country Status (3)

Country Link
US (1) US9553607B2 (ko)
KR (1) KR102223056B1 (ko)
WO (1) WO2015046963A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102212425B1 (ko) * 2013-09-11 2021-02-05 삼성전자주식회사 송신 장치, 수신 장치 및 그들의 신호 처리 방법
US10389382B2 (en) * 2013-09-18 2019-08-20 Samsung Electronics Co., Ltd. Transmitter and signal processing method thereof
US9602135B2 (en) * 2014-02-20 2017-03-21 Electronics And Telecommunications Research Institute Bit interleaver for low-density parity check codeword having length of 64800 and code rate of 5/15 and 64-symbol mapping, and bit interleaving method using same
CA2864650C (en) * 2014-08-14 2017-05-30 Sung-Ik Park Low density parity check encoder having length of 64800 and code rate of 2/15, and low density parity check encoding method using the same
CA2959613C (en) * 2014-08-14 2019-05-14 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 16200 and code rate of 5/15, and low density parity check encoding method using the same
US9496896B2 (en) * 2014-08-14 2016-11-15 Electronics And Telecommunications Research Institute Low density parity check encoder having length of 64800 and code rate of 5/15, and low density parity check encoding method using the same
US10313054B2 (en) * 2015-01-07 2019-06-04 Avago Technologies International Sales Pte. Limited Low density parity check (LDPC) codes for communication devices and systems
CN111835463B (zh) 2015-03-02 2023-04-14 三星电子株式会社 发送器及其分割方法
US9787430B2 (en) 2015-05-01 2017-10-10 Qualcomm Incorporated Dynamic setting of FEC in eMBMS video streaming
US10784901B2 (en) 2015-11-12 2020-09-22 Qualcomm Incorporated Puncturing for structured low density parity check (LDPC) codes
US10469104B2 (en) 2016-06-14 2019-11-05 Qualcomm Incorporated Methods and apparatus for compactly describing lifted low-density parity-check (LDPC) codes
CN108123776A (zh) 2016-11-30 2018-06-05 华为技术有限公司 一种编码和调制方法、通信装置
US10608665B2 (en) 2017-03-24 2020-03-31 Mediatek Inc. Method and apparatus for error correction coding in communication
US10473603B2 (en) 2017-04-18 2019-11-12 Saudi Arabian Oil Company Apparatus, system and method for inspecting composite structures using quantitative infra-red thermography
US10312939B2 (en) 2017-06-10 2019-06-04 Qualcomm Incorporated Communication techniques involving pairwise orthogonality of adjacent rows in LPDC code

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070113147A1 (en) * 2005-10-31 2007-05-17 Samsung Electronics Co., Ltd. Apparatus and method for transmitting/receiving a signal in a communication system using a low density parity check code
US20120243600A1 (en) * 2011-03-25 2012-09-27 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving control information in a broadcasting/communication system

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2261323A1 (en) * 1999-02-05 2000-08-05 Newbridge Networks Corporation Backup procedure for dss2-based signalling links
US7861134B2 (en) * 2007-02-28 2010-12-28 Cenk Kose Methods and systems for LDPC coding
PL2131540T3 (pl) * 2008-06-04 2013-12-31 Sony Corp Nowa struktura ramki dla systemów z wieloma nośnymi
US8498312B2 (en) 2008-10-02 2013-07-30 Nokia Corporation Transmission of physical layer signaling in a broadcast system
US8503551B2 (en) * 2009-02-13 2013-08-06 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
WO2010095780A1 (en) * 2009-02-18 2010-08-26 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
US8411737B2 (en) 2009-03-05 2013-04-02 Nokia Corporation Transmission of physical layer signaling in a broadcast system
UA106646C2 (uk) 2010-01-15 2014-09-25 Нокіа Корпорейшн Передавання рівня 1 сигналізації у мережах телерадіомовлення/мультимовлення
US9264272B2 (en) * 2010-02-11 2016-02-16 Sony Corporation Demapping apparatus and method for reception of data in a multi-carrier broadcast system
EP2541927B1 (en) * 2010-02-23 2018-10-17 LG Electronics Inc. Broadcasting signal transmission device, broadcasting signal reception device, and method for transmitting/receiving broadcasting signal using same
US9021341B1 (en) * 2010-06-16 2015-04-28 Marvell International Ltd. LDPC coding in a communication system
JP5648440B2 (ja) * 2010-11-22 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
WO2012081870A2 (ko) * 2010-12-14 2012-06-21 엘지전자 주식회사 방송 신호 송/수신기 및 방송 신호 송/수신 방법
CN103733560B (zh) * 2011-08-12 2017-08-11 交互数字专利控股公司 用于无线系统中灵活的带宽操作的下行链路资源分配
US9246634B2 (en) * 2013-02-10 2016-01-26 Hughes Network Systems, Llc Apparatus and method for improved modulation and coding schemes for broadband satellite communications systems

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070113147A1 (en) * 2005-10-31 2007-05-17 Samsung Electronics Co., Ltd. Apparatus and method for transmitting/receiving a signal in a communication system using a low density parity check code
US20120243600A1 (en) * 2011-03-25 2012-09-27 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving control information in a broadcasting/communication system

Also Published As

Publication number Publication date
US9553607B2 (en) 2017-01-24
US20150089320A1 (en) 2015-03-26
KR20150034561A (ko) 2015-04-03
WO2015046963A1 (en) 2015-04-02

Similar Documents

Publication Publication Date Title
KR102223056B1 (ko) 송수신 장치 및 그의 신호 처리 방법
US10382063B2 (en) Receiving apparatus and de-interleaving method thereof
US11050441B2 (en) Transmitting apparatus and interleaving method thereof
US11336299B2 (en) Transmitting apparatus and interleaving method thereof
US11563448B2 (en) Receiving apparatus and de-interleaving method thereof
US10367606B2 (en) Transmitter apparatus and signal processing method thereof
US10305632B2 (en) Transmitting apparatus and signal processing method thereof
US20150082118A1 (en) Transmitting apparatus and puncturing method thereof
US20150121176A1 (en) Transmitting apparatus and signal processing method thereof
US9450704B2 (en) Transmitting apparatus, interleaving method thereof, receiving apparatus, and deinterleaving method thereof
CN106105042B (zh) 发送设备及其交织方法
US11082159B2 (en) Transmitter apparatus and signal processing method thereof
US11817953B2 (en) Transmitting apparatus and signal processing method thereof
KR102552391B1 (ko) 송신 장치, 수신 장치 및 그들의 신호 처리 방법
KR20150034668A (ko) 송신 장치 및 그의 신호 처리 방법
KR102242390B1 (ko) 송신 장치, 그의 인터리빙 방법, 수신 장치 및 그의 디인터리빙 방법
KR102166412B1 (ko) 송신 장치 및 그의 제로 비트 패딩 방법
KR102171176B1 (ko) 송신 장치 및 그의 펑처링 방법
KR20150032509A (ko) 송신 장치 및 그의 펑처링 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right