KR102171176B1 - 송신 장치 및 그의 펑처링 방법 - Google Patents

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KR102171176B1 KR1020140065370A KR20140065370A KR102171176B1 KR 102171176 B1 KR102171176 B1 KR 102171176B1 KR 1020140065370 A KR1020140065370 A KR 1020140065370A KR 20140065370 A KR20140065370 A KR 20140065370A KR 102171176 B1 KR102171176 B1 KR 102171176B1
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Abstract

송신 장치가 개시된다. 본 송신 장치는 L1 포스트 시그널링을 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화하는 부호화부 및 LDPC 부호화에 의해 생성된 LDPC 코드워드에서 LDPC 패리티 비트들의 적어도 일부를 펑처링(puncturing)하는 펑처링부를 포함하며, 펑처링되는 비트 수는 LDPC 코드워드 전송에 이용 가능한 비트 수 및 L1 포스트 시그널링의 변조 차수에 기초하여 산출된다.

Description

송신 장치 및 그의 펑처링 방법 { TRANSMITTER AND PUNCTURING METHOD THEREOF }
본 발명은 송신 장치 및 그의 펑처링 방법에 관한 것으로, 더욱 상세하게는 패리비 비트의 적어도 일부를 펑처링하여 전송하는 송신 장치 및 그의 펑처링 방법에 관한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있는 실정에서, 보다 우수한 성능을 통해 보다 나은 서비스를 제공하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 프리앰블 심볼에 맵핑 가능한 LDPC 코드워드의 비트 수 및 L1 포스트 시그널링에 대한 변조 차수를 고려하여 일정한 개수의 패리티 비트를 펑처링하여 전송할 수 있는 송신 장치 및 그의 펑처링 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 L1 프리 시그널링 및 L1 포스트 시그널링으로 구성되는 L1 시그널링을 처리하는 송신 장치는 L1 포스트 시그널링을 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화하는 부호화부 및 상기 LDPC 부호화에 의해 생성된 LDPC 코드워드에서 LDPC 패리티 비트들의 적어도 일부를 펑처링(puncturing)하는 펑처링부;를 포함하며, 상기 펑처링되는 비트 수는, 상기 LDPC 코드워드 전송에 이용 가능한 비트 수 및 상기 L1 포스트 시그널링의 변조 차수에 기초하여 산출된다.
여기에서, 상기 펑처링부는, 상기 LDPC 코드워드 전송에 이용 가능한 비트 수를 산출하고, 상기 LDPC 코드워드의 비트 수가 상기 산출된 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되어야 비트 수를 산출할 수 있다.
또한, 상기 펑처링부는, 하기의 수학식에 기초하여 상기 LDPC 코드워드의 전송에 이용 가능한 비트 수 NL1post _ avaiable _ bits를 산출할 수 있다.
Figure 112014051192490-pat00001
여기에서, Npreamble _ avaiable _ cells은 상기 L1 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 수, NL1pre는 상기 L1 프리 시그널링의 비트 수, ηMOD _ L1pre는 상기 L1 프리 시그널링의 변조 차수, NL1post _ FRAME은 상기 LDPC 코드워드의 개수 및 ηMOD_L1post는 상기 L1 포스트 시그널링의 변조 차수이다.
그리고, 상기 펑처링부는, 상기 LDPC 코드워드 전송에 이용 가능한 비트 수에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링부는, 하기의 수학식에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수 NL1post _ avaiable _ parity를 산출할 수 있다.
Figure 112014051192490-pat00002
여기에서, NL1post _ avaiable _ bits는 상기 LDPC 코드워드 전송에 이용 가능한 비트 수, Ksig는 상기 부호화부로 입력되는 L1 포스트 시그널링의 비트 수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 BCH 패리티 비트 수이다.
또한, 상기 펑처링부는, 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링부는, 하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수 Npunc _ temp를 산출할 수 있다.
Figure 112014051192490-pat00003
여기에서, Nldpc _ parity _ L1post는 상기 LDPC 패리티 비트들의 비트 수이고, NL1post_avaiable_parity는 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수이다.
그리고, 상기 펑처링부는, 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되는 비트 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드의 비트 수를 산출하고, 상기 산출된 펑처링된 후의 LDPC 코드워드의 비트 수에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링부는, 하기의 수학식에 기초하여 상기 펑처링된 후의 LDPC 코드워드의 비트 수 NL1post를 산출할 수 있다.
Figure 112014051192490-pat00004
여기에서, NL1post _ temp는 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되는 비트 수를 제외한 값이고, ηMOD _ L1post는 상기 L1 포스트 시그널링의 변조 차수이다.
또한, 상기 펑처링부는, 하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트 수 Npunc를 산출할 수 있다.
Figure 112014051192490-pat00005
여기에서, Npunc _ temp는 상기 임시적으로 펑처링되는 비트 수, NL1post는 펑처링된 후의 LDPC 코드워드의 비트 수, NL1post _ temp는 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되어야 하는 비트 수를 제외한 값이다.
한편 본 발명의 일 실시 예에 따른 L1 프리 시그널링 및 L1 포스트 시그널링으로 구성되는 L1 시그널링을 처리하는 송신 장치의 펑처링 방법은 상기 L1 포스트 시그널링을 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화하는 단계 및 상기 LDPC 부호화에 의해 생성된 LDPC 코드워드에서 LDPC 패리티 비트들의 적어도 일부를 펑처링(puncturing)하는 단계를 포함하며, 상기 펑처링되는 비트 수는 상기 LDPC 코드워드 전송에 이용 가능한 비트 수 및 상기 L1 포스트 시그널링의 변조 차수에 기초하여 산출된다.
여기에서, 상기 펑처링하는 단계는, 상기 LDPC 코드워드 전송에 이용 가능한 비트 수를 산출하고, 상기 LDPC 코드워드의 비트 수가 상기 산출된 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되어야 비트 수를 산출할 수 있다.
또한, 상기 펑처링하는 단계는, 하기의 수학식에 기초하여 상기 LDPC 코드워드의 전송에 이용 가능한 비트 수 NL1post _ avaiable _ bits를 산출할 수 있다.
Figure 112014051192490-pat00006
여기에서, Npreamble _ avaiable _ cells은 상기 L1 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 수, NL1pre는 상기 L1 프리 시그널링의 비트 수, ηMOD _ L1pre는 상기 L1 프리 시그널링의 변조 차수, NL1post _ FECFRAME은 상기 LDPC 코드워드의 개수 및 ηMOD_L1post는 상기 L1 포스트 시그널링의 변조 차수이다.
그리고, 상기 펑처링하는 단계는, 상기 LDPC 코드워드 전송에 이용 가능한 비트 수에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링하는 단계는, 하기의 수학식에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수 NL1post _ avaiable _ parity를 산출할 수 있다.
Figure 112014051192490-pat00007
여기에서, NL1post _ avaiable _ bits는 상기 LDPC 코드워드 전송에 이용 가능한 비트 수, Ksig는 상기 부호화되는 L1 포스트 시그널링의 비트 수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 BCH 패리티 비트 수이다.
또한, 상기 펑처링하는 단계는, 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링하는 단계는, 하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수 Npunc _ temp를 산출할 수 있다.
Figure 112014051192490-pat00008
여기에서, Nldpc _ parity _ L1post는 상기 LDPC 패리티 비트들의 비트 수이고, NL1post_avaiable_parity는 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수이다.
그리고, 상기 펑처링하는 단계는, 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되는 비트 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드의 비트 수를 산출하고, 상기 산출된 펑처링된 후의 LDPC 코드워드의 비트 수에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트 수를 산출할 수 있다.
여기에서, 상기 펑처링하는 단계는, 하기의 수학식에 기초하여 상기 펑처링된 후의 LDPC 코드워드의 비트 수 NL1post를 산출할 수 있다.
Figure 112014051192490-pat00009
여기에서, NL1post _ temp는 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되는 비트 수를 제외한 값이고, ηMOD _ L1post는 상기 L1 포스트 시그널링의 변조 차수이다.
또한, 상기 펑처링하는 단계는, 하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트 수 Npunc를 산출할 수 있다.
Figure 112014051192490-pat00010
여기에서, Npunc _ temp는 상기 임시적으로 펑처링되는 비트 수, NL1post는 펑처링된 후의 LDPC 코드워드의 비트 수, NL1post _ temp는 상기 LDPC 코드워드의 비트 수에서 상기 임시적으로 펑처링되어야 하는 비트 수를 제외한 값이다.
이상과 같은 본 발명의 다양한 실시 예에 따르면 L1 포스트 시그널링을 효율적으로 수신 측으로 전송할 수 있다는 점에서, 수신 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 프레임 구조를 설명하기 위한 도면,
도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 3 내지 도 7은 본 발명의 일 실시 예에 따른 펑처링 동작을 설명하기 위한 도면들,
도 8은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 9는 본 발명의 다른 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 10은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 11은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도,
도 12는 본 발명의 다른 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도, 그리고
도 13은 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 프레임 구조를 설명하기 위한 도면이다. 도 1과 같이, 프레임(100)은 데이터 심볼(110)과 프리앰블(110)을 포함한다. 이러한 프레임(100)은 OFDM(Orthogonal Frequency Division Multiplexing) 프레임으로 ATSC(Advanced Television System Committee) 3.0 표준에서 사용되는 구조와 같다.
데이터 심볼(110)은 사용자에게 제공되는 서비스 데이터(가령, 방송 데이터)로서, 하나 이상의 물리 계층 파이프(Physical Layer Pipe, PLP)로 구성된다. 이 경우, 각 PLP는 독립적으로 서로 다른 신호 처리가 수행될 수 있다. 예를 들어, 각 PLP별로 서로 다른 변조 방식과 부호율이 적용될 수 있다.
프리앰블(120)은 L1 시그널이 전송되는 부분으로, L1 프리 시그널링(또는, L1 프리 시그널링 정보)(121)과 L1 포스트 시그널링(또는, L1 포스트 시그널링 정보)(122)으로 구성될 수 있다.
여기에서, L1 프리 시그널링(121)은 수신 장치(미도시)가 L1 포스트 시그널링(122)을 수신하여 디코딩하는데 필요한 정보를 포함하고, L1 포스트 시그널링(122)은 수신 장치(미도시)가 PLP를 액세스하는데 필요한 파라미터를 포함한다. 이 경우, L1 포스트 시그널링(122)은 L1 가변(configurable) 정보(123). L1 동적(dynamic) 정보(124), CRC(cyclic redundancy checking)(125), L1 패딩(126) 등을 포함할 수 있다.
본 발명은 도 1과 같은 프레임 구조에서 프리앰블에 맵핑되어 수신 측으로 전송되는 L1 포스트 시그널링을 처리하는 방법에 관한 것으로, 이하에서는 첨부된 도면을 참조하여 보다 구체적으로 설명하도록 한다.
한편, 이하에서 LDPC 코드워드, 정보어, 패리티, L1 포스트 시그널링, L1 프리 시그널링 등의 길이는 그들 각각에 포함된 비트들의 개수를 의미한다.
도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 2a에 따르면, 송신 장치(200)는 부호화부(210) 및 펑처링부(220)를 포함한다.
한편, 송신 장치(200)는 ATSC(Advanced Television System Committee) 3.0 표준에서 정의된 구성요소의 전부 또는 일부를 포함할 수 있으며, 특히, 송신 장치(200)는 ATSC 3.0 표준에서 정의된 L1 포스트 시그널링을 처리하기 위한 구성요소를 포함할 수 있다.
먼저, 부호화부(210)는 L1 포스트 시그널링을 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화한다. 이를 위해, 도 2b와 같이, 부호화부(210)는 BCH 부호화를 수행하기 위한 BCH 인코더(211)와 LDPC 부호화를 수행하기 위한 LDPC 인코더(212)를 포함할 수 있다.
구체적으로, BCH 인코더(211)는 L1 포스트 시그널링에 대해 BCH 부호화를 수행하고, BCH 부호화에 의해 생성된 BCH 코드워드를 LDPC 인코더(212)로 출력한다. LDPC 인코더(212)는 BCH 인코더(211)에서 출력되는 비트들에 대해 LDPC 부호화를 수행하여 LDPC 코드워드를 생성할 수 있다.
여기에서, BCH 코드 및 LDPC 코드는 시스테메틱 코드(systematic code)라는 점에서, 정보어가 코드워드에 포함될 수 있다. 즉, BCH 부호화는 입력되는 L1 포스트 시그널링을 정보어 비트들로 수행된다는 점에서 BCH 부호화 결과 생성되는 BCH 코드워드는 정보어인 L1 포스트 시그널링을 그대로 포함하고, 정보어에 BCH 패리티 비트들이 부가된 형태가 될 수 있다. 그리고, LDPC 부호화는 BCH 코드워드를 정보어 비트들로 수행된다는 점에서 LDPC 부호화 결과 생성되는 LDPC 코드워드는 정보어인 L1 포스트 시그널링과 BCH 패리티 비트들을 그대로 포함하고, 정보어에 LDPC 패리티 비트들이 부가된 형태가 될 수 있다.
한편, BCH 코드워드 및 LDPC 코드워드는 각각 부호화에 의해 생성된다는 점에서, BCH 코드워드는 BCH 부호화된 비트(coded bits) 또는 BCH 부호화된 블록(coded block)이라 하고, LDPC 코드워드는 LDPC 부호화된 비트 또는 LDPC 부호화된 블록이라 할 수 있다.
펑처링부(220)는 LDPC 부호화에 의해 생성된 LDPC 코드워드에서 LDPC 패리티 비트들의 적어도 일부를 펑처링(puncturing)한다.
여기에서, 펑처링되는 비트 수는 LDPC 코드워드 전송에 이용 가능한 비트 수 및 L1 포스트 시그널링의 변조 차수(modulation order)에 기초하여 산출될 수 있다.
이하에서 펑처링되는 비트 수를 산출하는 방법에 대해 보다 구체적으로 설명하도록 한다.
다만, 상술한 바와 같이, L1 포스트 시그널링은 수신 측에서 데이터를 액세스하기 위한 파라미터를 포함한다는 점에서, 데이터 양에 따라 L1 포스트 시그널링의 길이는 가변적일 수 있다. 이에 따라, L1 포스트 시그널링의 길이가 일정한 값보다 큰 경우, L1 포스트 시그널링은 일정한 길이로 세그먼트되고, 복수의 세그먼트된 L1 포스트 시그널링 각각이 부호화될 수 있다. 이 경우, 복수의 세그먼트된 L1 포스트 시그널링이 부호화되어 생성된 복수의 LDPC 코드워드는 모두 동일한 수의 비트로 구성된다는 점에서, 이하에서는 설명의 편의를 위해 하나의 LDPC 코드워드에서 펑처링되는 비트 수를 산출하는 방법에 대해 설명하도록 한다.
먼저, 펑처링부(220)는 LDPC 코드워드 전송에 이용 가능한 비트 수를 산출하고, LDPC 코드워드의 비트 수가 산출된 비트 수만큼 되기 위해 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수를 산출한다.
구체적으로, L1 포스트 시그널링은 L1 프리 시그널링과 함께 프레임 내의 프리앰블에 맵핑되어 수신 장치(미도시)로 전송된다. 이에 따라, L1 포스트 시그널링은 프리앰블에서 L1 프리 시그널링이 맵핑되고 남은 셀에 맵핑될 수 있다. 이 경우, L1 포스트 시그널링과 L1 프리 시그널링 각각은 부호화된 후 변조되어 셀 형태(즉, coded modulation symbol)로 프리앰블의 셀(cell)(또는, 부반송파(sub-carrier))에 맵핑될 수 있다.
따라서, 펑처링부(220)는 프리앰블에서 L1 프리 시그널링이 맵핑되는 셀을 제외한 나머지 셀 즉, L1 포스트 시그널링이 맵핑될 수 있는 셀의 개수를 산출하고, 산출된 개수의 셀에 맵핑될 수 있는 L1 포스트 시그널링의 비트 수를 산출한다. 여기에서, L1 포스트 시그널링은 부호화되어 LDPC 코드워드를 구성한다는 점에서, 산출된 비트 수는 LDPC 코드워드 전송에 이용 가능한 비트 수가 될 수 있다.
그리고, 펑처링부(220)는 산출된 비트 수만큼 되기 위해 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수를 산출한다.
구체적으로, 펑처링부(220)는 하기의 수학식 1에 기초하여 LDPC 코드워드 전송에 이용 가능한 전체 비트 수 NL1post _ avaiable _ bits를 산출한다. 즉, 펑처링부(220)는 하나의 LDPC 코드워드를 구성하는 비트들 중에서 전송될 수 있는 비트의 개수를 산출할 수 있다.
Figure 112014051192490-pat00011
여기에서, Npreamble _ avaiable _ cells은 L1 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 개수(즉, 프리앰블 심볼의 데이터 양), NL1pre는 L1 프리 시그널링의 비트 수, ηMOD _ L1pre는 L1 프리 시그널링의 변조 차수이다. 따라서, 수학식 1에서 Npreamble_avaiable_cells- NL1pre/ηMOD _ L1pre는 L1 포스트 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 개수, 즉, 프리앰블에서 L1 포스트 시그널링이 맵핑될 수 있는 셀의 개수가 된다.
또한, NL1post _ FECFRAME은 LDPC 코드워드의 개수이다. 이 경우, 상술한 바와 같이 L1 포스트 시그널링은 세그먼트된 후 부호화되어 복수의 LDPC 코드워드를 형성한다는 점에서, NL1post _ FECFRAME은 세그먼트된 L1 포스트 시그널링의 개수와 동일하다. 따라서, L1 포스트 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 개수를 LDPC 코드워드 개수로 나눈 값
Figure 112014051192490-pat00012
는 하나의 LDPC 코드워드 전송에 이용 가능한 셀의 개수가 된다. 이에 따라, L1 포스트 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀에 NL1post _ FECFRAME 개의 LDPC 코드워드가 균등하게 맵핑될 수 있다.
그리고, ηMOD _ L1post는 L1 포스트 시그널링의 변조 차수이다. 따라서, 하나의 LDPC 코드워드을 전송하기 위해 이용 가능한 프리앰블 셀에 L1 포스트 시그널링의 변조 차수를 곱하면, 하나의 LDPC 코드워드 전송에 이용 가능한 전체 비트 수를 산출할 수 있다. 즉, 하나의 LDPC 코드워드가 전송을 위해 몇 개의 비트로 구성되어야 하는지를 산출할 수 있다.
한편, 수학식 1에서 L1 프리 시그널링에 대한 변조 차수는 변조된 L1 프리 시그널링 셀을 구성하는 비트 수를 의미하고, L1 포스트 시그널링에 대한 변조 차수는 변조된 L1 포스트 시그널링 셀을 구성하는 비트 수를 의미한다.
그리고, 변조 차수는 변조 심볼을 구성하는 비트 수와 동일한 값을 가진다는 점에서, 변조 차수는 변조 방식에 따라 서로 다른 값을 가질 수 있다. 예를 들어, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 변조 차수는 각각 1,2,4,6,8과 같다. 따라서, L1 프리 시그널링이 BPSK로 변조된 경우 ηMOD _ L1pre는 1이 되므로 수학식 1에서 ηMOD _ L1pre는 생략될 수 있고, L1 포스트 시그널링이 BPSK로 변조된 경우 ηMOD _ L1post는 1이 되므로 수학식 1에서 ηMOD _ L1post는 생략될 수 있다.
그리고, 수학식 1에서
Figure 112014051192490-pat00013
은 x보다 작은 최대 정수를 나타내며, 일 예로
Figure 112014051192490-pat00014
가 될 수 있다.
이후, 펑처링부(220)는 LDPC 코드워드 전송에 이용 가능한 비트 수에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수를 산출한다. 즉, 펑처링부(220)는 LDPC 코드워드 전송에 이용 가능한 비트 수에 기초하여 하나의 LDPC 코드워드를 구성하는 LDPC 패리티 비트들 중에서 전송될 수 있는 비트의 수를 산출할 수 있다.
구체적으로, 펑처링부(220)는 하기의 수학식 2에 기초하여 LDPC 패리티 비트들 전송에 이용 가능한 비트 수 NL1post _ avaiable _ parity를 산출할 수 있다.
Figure 112014051192490-pat00015
여기에서, NL1post _ avaiable _ bits는 LDPC 코드워드 전송에 이용 가능한 비트 수이고, Nbch _ parity는 BCH 부호화에 의해 생성된 BCH 패리티 비트들의 비트 수이다.
그리고, Ksig는 부호화부(210)로 입력되는 L1 포스트 시그널링의 비트 수이다. 이 경우, L1 포스트 시그널링이 세그먼테이션된 후 세그먼트된 L1 포스트 시그널링 각각이 부호화부(210)로 입력되는 경우, Ksig는 부호화부(210)로 입력되는 세그먼트된 L1 시그널링 각각의 비트 수가 될 수 있다.
또한, 부호화부(210)는 BCH 부호화 및 LDPC 부호화를 차례로 수행한다는 점에서, LDPC 코드워드의 정보어 비트들은 BCH 부호의 정보어 비트들과 BCH 패리티 비트들로 구성될 수 있다. 이 경우, BCH 부호의 정보어 비트들은 부호화부(210)로 입력되는 L1 포스트 시그널링이 될 수 있다. 따라서, 수학식 2와 같이 LDPC 코드워드 전송에 이용 가능한 비트 수에서 부호화부(210)로 입력되는 L1 포스트 시그널링의 비트 수와 BCH 패리티 비트들의 비트 수를 뺀 값은 LDPC 패리티 비트의 전송에 이용 가능한 비트 수가 될 수 있다.
여기에서, LDPC 패리티 비트의 전송에 이용 가능한 비트 수는 최소한의 BER(bit error rate)/FER(frame error rate) 성능을 보장할 수 있는 LDPC 패리티 비트 수(이하, 요구되는 패리티 비트 수)와 동일하거나 많을 수 있다. 이 경우, 요구되는 패리티 비트 수는 채널 환경 등에 따라 결정될 수 있다.
한편, LDPC 코드워드 전송에 이용 가능한 비트 수가 부호화부(210)로 입력되는 L1 포스트 시그널링의 비트 수와 BCH 패리티 비트들의 비트 수를 합한 값보다 작은 경우 즉, NL1post _ avaiable _ bits < Ksig+ Nbch _ parity 경우는 L1 포스트 시그널링을 전송할 충분한 프리앰블 셀이 존재하지 않는 것을 의미하므로, 시스템 설계에 있어 이러한 경우는 존재하지 않는 것이 바람직하다.
따라서, 상술한 수학식 2는 하기의 수학식 3과 같이 표현될 수도 있다. 즉, 수학식 3과 같이 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수가 0보다 큰 값을 가질 수 있다.
Figure 112014051192490-pat00016
여기에서,
Figure 112014051192490-pat00017
이다.
이후, 펑처링부(220)는 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수만큼 되기 위해 LDPC 패리티 비트들에서 펑처링되는 비트 수를 산출한다. 즉, 펑처링부(220)는 하나의 LPDC 코드워드를 구성하는 LDPC 패리티 비트들이 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수만큼 되기 위해, LDPC 패리티 비트들에서 임시적으로 펑처링되어야 하는 비트 수를 산출할 수 있다.
구체적으로, 펑처링부(220)는 하기의 수학식 4에 기초하여 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수 Npunc _ temp를 산출할 수 있다.
Figure 112014051192490-pat00018
여기에서,
Figure 112014051192490-pat00019
이다.
이 경우, 전송될 수 있는 LDPC 패리티 비트들의 비트 수가 LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수보다 큰 경우는 생성된 모든 LDPC 패리티 비트들을 수신 장치(미도시)로 전송할 수 있는 것으로 볼 수 있다. 따라서, 이와 같은 경우 임시적으로 펑처링되는 비트 수는 0이 된다.
그리고, Nldpc _ parity _ L1post는 LDPC 패리티 비트들의 비트 수(즉, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수)이고, NL1post _ avaiable _ parity는 LDPC 패리티 비트들의 전송에 이용 가능한 비트 수이다.
즉, L1 포스트 시그널링이 부호화부(210)에 의해 LDPC 부호화되면 일정한 길이를 갖는 LDPC 패리티 비트들 즉, Nldpc _ parity _ L1post 개의 비트로 구성된 LDPC 패리티 비트들이 생성되지만, L1 포스트 시그널링이 맵핑될 수 있는 프리앰블 셀의 수를 고려할 때 수신 장치(미도시)로 전송될 수 있는 LDPC 패리티 비트들의 비트 수는 NL1post_avaiable_parity로 제한된다.
따라서, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 전송될 수 있는 LDPC 패리티 비트들의 비트 수보다 큰 경우, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수에서 전송될 수 있는 LDPC 패리티 비트들의 비트 수를 뺀 값만큼의 LDPC 패리티 비트들은 펑처링되어야 한다. 이에 따라, 펑처링부(220)는 수학식 4에 기초하여 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수를 산출할 수 있게 된다.
한편, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 전송될 수 있는 LDPC 패리티 비트들의 비트 수보다 작은 경우는 L1 포스트 시그널링이 맵핑될 수 있는 프리앰블 셀의 여분이 존재한다는 것을 의미한다. 따라서, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 전송될 수 있는 LDPC 패리티 비트들의 비트 수보다 작은 경우, 송신 장치(200)는 LDPC 패리티 비트들에 대한 펑처링을 수행하지 않거나 LDPC 코드워드 중에서 일부의 비트를 추가로 전송할 수 있다.
한편, 상술한 바와 같이 생성된 LDPC 패리티 비트들 모두를 수신 장치(미도시)로 전송하는 경우가 발생할 수 있다. 따라서, 이러한 경우를 제외하면 즉, LDPC 패리티 비트들 중 일부가 반드시 펑처링되어야 하는 경우만이 존재하는 경우 상술한 수학식 4는 하기의 수학식 5와 같이 표현될 수도 있다.
Figure 112014051192490-pat00020
한편, 수학식 5의 경우에도 LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 전송될 수 있는 LDPC 패리티 비트들의 비트 수보다 작은 경우(즉, Npunc_temp가 0 보다 작은 경우), 송신 장치(200)는 LDPC 패리티 비트들에 대한 펑처링을 수행하지 않거나 LDPC 코드워드 중에서 일부의 비트를 추가로 전송할 수 있다.
이후, 펑처링부(220)는 LDPC 코드워드의 비트 수에서 임시적으로 펑처링되는 비트 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드의 비트 수를 산출하고, 산출된 펑처링된 후의 LDPC 코드워드의 비트 수에 기초하여 LDPC 패리티 비트들에서 펑처링되는 비트 수를 산출한다.
여기에서, 펑처링 후의 LDPC 코드워드의 비트 수는 임시적으로 펑처링되는 LDPC 패리티 비트가 펑처링되고 추가적으로 LDPC 패리티 비트가 펑처링된 후의 LDPC 코드워드의 비트 수가 될 수 있다. 이 경우, 추가적인 펑처링은 임시적으로 LDPC 패리티 비트들이 펑처링된 후의 LDPC 코드워드의 비트 수가 L1 포스트 시그널링의 변조 차수의 정수 배가 되도록 하기 위해 수행될 수 있다. 따라서, 임시적으로 LDPC 패리티 비트들이 펑처링된 후의 LDPC 코드워드의 비트 수가 L1 포스트 시그널링의 변조 차수의 정수 배를 만족하는 경우, 추가적으로 펑처링되는 비트 수는 0이 될 수 있다.
구체적으로, 펑처링부(220)는 하기의 수학식 6에 기초하여 펑처링된 후의 LDPC 코드워드의 비트 수 NL1post를 산출할 수 있다.
Figure 112014051192490-pat00021
여기에서, ηMOD _ L1post는 L1 포스트 시그널링의 변조 차수이다. 그리고, NL1post_temp는 LDPC 코드워드의 비트 수에서 임시적으로 펑처링되어야 하는 비트 수를 제외한 값에 해당할 수 있다. 즉, NL1post _ temp는
Figure 112014051192490-pat00022
와 같이 표현될 수 있다.
이에 따라, 펑처링된 후의 LDPC 코드워드의 비트 수는 L1 포스트 시그널링의 변조 차수의 정수 배가 될 수 있다. 이와 같이 펑처링된 후의 LDPC 코드워드 비트 수를 L1 포스트 시그널링의 변조 차수의 정수 배가 되도록 하는 이유에 대해서는 후술하기로 한다.
결국, 펑처링부(220)는 하기의 수학식 7에 기초하여 LDPC 패리티 비트들에서 펑처링되는 비트 수 Npunc를 산출할 수 있다.
Figure 112014051192490-pat00023
여기에서, Npunc _ temp는 임시적으로 펑처링되는 비트 수, NL1post는 펑처링된 후의 LDPC 코드워드의 비트 수, NL1post _ temp는 LDPC 코드워드의 비트 수에서 임시적으로 펑처링되는 비트 수를 제외한 값이다.
즉, 펑처링부는(220)는 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트 수와 해당 비트 수만큼이 펑처링된 후 LDPC 코드워드의 비트 수가 L1 포스트 시그널링의 변조 차수의 정수 배가 되기 위해 추가로 펑처링되는 비트 수를 합하여, LDPC 패리티 비트에서 최종적으로 펑처링되는 비트 수를 산출할 수 있다.
그리고, 펑처링부(220)는 수학식 7에 기초하여 산출된 값만큼의 비트를 LDPC 패리티 비트에서 펑처링할 수 있다. 이 경우, 펑처링되는 비트의 위치는 LDPC 패리티 비트 내에서 가변적일 수 있다. 예를 들어, 수학식 7에 기초하여 산출된 비트 수가 20인 경우, 펑처링부(220)는 LDPC 패리티 비트들에서 1 번째부터 20 번째까지의 비트를 펑처링하거나, 22 번째부터 30 번째까지의 비트와 42 번째부터 52 번째까지의 비트를 펑처링할 수 있다.
이와 같이, 펑처링부(220)는 LDPC 코드워드 전송에 이용 가능한 비트 수 및 L1 포스트 시그널링의 변조 차수에 기초하여 펑처링되는 비트 수를 산출하고, 산출된 비트 수만큼의 LDPC 패리티 비트들을 펑처링할 수 있다.
한편, 송신 장치(200)는 LDPC 패리티 비트들에서 적어도 일부가 펑처링된 LDPC 코드워드를 수신 장치(미도시)로 전송할 수 있다. 예를 들어, 송신 장치(200)는 LDPC 패리티 비트들에서 적어도 일부가 펑처링된 LDPC 코드워드를 OFDM 프레임에 맵핑하여 수신 장치(미도시)로 전송할 수 있다. 이 경우, LDPC 코드워드는 L1 포스트 시그널링이 부호화되어 생성되었다는 점에서, LDPC 코드워드는 OFMD 프레임의 프리앰블에 맵핑될 수 있다.
이 경우, LDPC 패리티 비트들의 적어도 일부가 펑처링된 LDPC 코드워드는 프레임에 맵핑되기 전에 인터리빙되고 셀로 디멀티플렉싱된 후 변조되어 프레임에 맵핑될 수 있다. 이에 대해서는 도 8과 함께 구체적으로 후술하기로 한다.
한편, 상술한 예에서 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되기 위해 LDPC 패리티 비트들에 대한 추가적인 펑처링을 수행하였으나, 이는 일 예에 불과하다. 즉, 펑처링부(220)는 펑처링 대신 제로 비트(zero bit)를 삽입(또는, 부가)하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수도 있다.
구체적으로, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수보다 전송될 수 있는 LDPC 패리티 비트들의 비트 수보다 적은 경우, 펑처링부(220)는 하기의 수학식 8에 기초하여 제로 비트가 삽입된 후의 LDPC 코드워드의 비트 수 NL1post를 산출할 수 있다.
Figure 112014051192490-pat00024
여기에서, ηMOD _ L1post는 L1 포스트 시그널링의 변조 차수이다. 그리고, NL1post_temp는
Figure 112014051192490-pat00025
를 만족하며, 이 경우 Npunc _ temp=0이 될 수 있다.
그리고, 펑처링부(220)는 하기의 수학식 9에 기초하여 삽입되어야 하는 제로 비트의 수 Npad를 산출하고, 산출된 비트 수만큼의 제로 비트를 삽입하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수 있다.
Figure 112014051192490-pat00026
여기에서, NL1post는 제로 비트가 삽입된 후의 LDPC 코드워드의 비트 수, NL1post_temp는 LDPC 코드워드의 비트 수에서 임시적으로 펑처링되는 비트 수를 제외한 값이다.
이에 따라, 펑처링부(220)는 LDPC 코드워드에 Npad의 제로 비트를 삽입하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수도 있다.
한편, 상술한 방법에 따라 펑처링되는 LDPC 패리티 비트 수의 구체적인 일 예는 하기의 표 1과 같이 나타낼 수 있다. 표 1의 경우는 변조 방식으로 QPSK를 사용하고 L1 포스트 시그널링에 대해 세그먼테이션이 수행되지 않는 경우로 가정하였다.
Figure 112014051192490-pat00027
이하에서는 첨부된 도 3 내지 도 7을 참조하여 펑처링 동작에 대해 보다 구체적으로 살펴보도록 한다. 한편, 도 3 내지 도 7에 도시된 파라미터들은 도 2에서 설명한 바와 동일한 의미를 가질 수 있다.
도 3과 같이, L1 시그널링(300)은 L1 프리 시그널링(310)과 L1 포스트 시그널링(320)으로 구성될 수 있다. 여기에서, L1 포스트 시그널링(320)은 NL1post _ FECFRAME 개의 L1 포스트 FEC 프레임(즉, LDPC 코드워드)으로 구성될 수 있다. 즉, L1 포스트 시그널링(320)은 일정한 길이를 갖도록 세그먼트되고 복수 개의 세그먼트된 L1 포스트 시그널링 각각이 부호화된다는 점에서, L1 포스트 시그널링(320)은 도 3과 같이 NL1post _ FECFRAME 개의 L1 포스트 FEC 프레임으로 구성되는 것으로 볼 수 있다.
한편, L1 프리 시그널링(310)과 L1 포스트 시그널링(320) 각각은 프리앰블(330)에 맵핑될 수 있다. 이 경우, L1 포스트 시그널링과 L1 프리 시그널링 각각은 부호화된 후 변조되어 셀 형태로 프리앰블을 구성하는 각 셀에 맵핑될 수 있다.
이 경우, 도 3과 같이 L1 프리 시그널링(310)은 NL1pre/ηMOD _ L1pre 개의 셀에 맵핑되므로, L1 포스트 시그널링(320)은 L1 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀 중에서 L1 프리 시그널링(310)이 맵핑되고 남은 셀 즉, Npreamble_available_cells- NL1pre/ηMOD _ L1pre 개의 셀에 맵핑되어야 한다.
비록, 도 3에서는 L1 프리 시그널링(310)과 L1 포스트 시그널링(320)이 프리앰블(330)에 순차적으로 맵핑되는 것으로 도시하였으나 이는 일 예에 불과하다. 즉, L1 프리 시그널링(310)과 L1 포스트 시그널링(320)은 프리앰블(330) 내의 다양한 위치에 존재하는 셀에 맵핑되어 수신 장치(미도시)로 전송될 수 있음은 물론이다.
한편, 상술한 바와 같이 L1 포스트 시그널링(320)은 NL1post _ FECFRAME 개의 L1 포스트 FEC 프레임으로 구성된다는 점에서, 모든 L1 포스트 FEC 프레임이 Npreamble_available_cells- NL1pre/ηMOD _ L1pre 개의 셀에 맵핑되기 위해 L1 포스트 FEC 프레임 각각은 NL1post _ avaiable _ bits 개의 비트로 구성되어야 한다.
이때, L1 포스트 FEC 프레임은 정보어 비트들과 LDPC 패리티 비트들로 구성되며 이 중 정보어 비트들은 (Ksig+Nbch _ parity) 비트들로 구성된다는 점에서, LDPC 패리티 비트들의 비트 수가 NL1post _ aviable _ parity보다 작거나 같은 경우를 만족하여야 L1 포스트 FEC 프레임이 NL1post _ avaiable _ bits 개의 비트로 구성될 수 있다. 따라서, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 수가 NL1post _ aviable _ parity를 초과하는 경우, LDPC 패리티 비트들 중에서 일부는 펑처링되어야 한다.
구체적으로, 도 4와 같이 LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 NL1post _ aviable _ parity보다 큰 경우 즉, Nldpc _ parity _ L1post > NL1post _ aviable _ parity인 경우, Npunc _ temp 만큼의 LDPC 패리티 비트들이 임시적으로 펑처링될 수 있다. 다만, 도 5와 같이 LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 비트 수가 NL1post_aviable_parity보다 작거나 같은 경우 즉, Nldpc _ parity _ L1post ≤ NL1post _ aviable _ parity인 경우, LDPC 패리티 비트들은 임시적으로 펑처링되지 않을 수 있다. 즉, 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수는 0이 될 수 있다. 이는 LDPC 패리티 비트가 펑처링되지 않아도 LDPC 부호화에 의해 생성된 모든 LDPC 패리티 비트들이 프리앰블(330)에 맵핑되어 수신 장치(미도시)로 전송될 수 있기 때문이다.
이에 따라, 임시적으로 펑처링된 후의 LDPC 패리티 비트들은 NL1post _ aviable _ parity 개보다 작거나 같은 수의 비트로 구성될 수 있다.
한편, 임시적으로 LDPC 패리티 비트들이 펑처링된 후의 L1 포스트 FEC 프레임의 길이가 L1 포스트 시그널링의 변조 차수의 정수 배가 되기 위해 일부의 LDPC 패리티 비트들이 추가적으로 펑처링될 수 있다.
즉, 도 6과 같이 Npunc _ temp 의 LDPC 패리티 비트들이 임시적으로 펑처링된 후의 L1 포스트 FEC 프레임의 길이 NL1post _ temp가 L1 포스트 시그널링의 변조 차수의 정수 배인 NL1post가 되지 않는 경우, NL1post _ temp- NL1post 만큼의 LDPC 패리티 비트들이 추가로 펑처링될 수 있다. 여기에서, NL1post는 L1 포스트 시그널링의 변조 차수의 정수 배인 값들 중에서 NL1post _ temp 이하의 가장 큰 값이 될 수 있다. 이에 따라, 최종적으로 펑처링되는 LDPC 패리티 비트들의 수는 Npunc가 될 수 있다. 여기에서, Npunc는
Figure 112014051192490-pat00028
를 만족한다.
한편, 도 6에서는 Npunc _ temp 만큼의 LDPC 패리티 비트들이 임시적으로 펑처링된 L1 포스트 FEC 프레임에서 NL1post _ temp- NL1post 만큼의 LDPC 패리티 비트들이 추가로 펑처링되는 경우를 설명하였으나, 이는 일 예에 불과하다. 즉, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 수가 NL1post _ aviable _ parity보다 작거나 같은 경우에도, 상술한 방법과 마찬가지로 L1 포스트 FEC 프레임의 길이가 L1 포스트 시그널링의 변조 차수의 정수 배가 되도록 LDPC 패리티 비트가 펑처링될 수 있다.
또한, 도 6에서는 LDPC 패리티 비트가 추가적으로 펑처링되는 것으로 설명하였으나, 이는 일 예에 불과하다.
즉, LDPC 부호화에 의해 생성된 LDPC 패리티 비트들의 수가 NL1post _ aviable _ parity보다 작거나 같은 경우, 제로 비트를 삽입하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수 있으며,
한편, 도 7은 본 발명의 일 실시 예에 따라 L1 포스트 시그널링이 프리앰블에 맵핑되는 과정을 설명하기 위한 도면이다.
도 7(a)와 같이, L1 시그널링은 L1 프리 시그널링과 L1 포스트 시그널링을 포함한다. 여기에서, L1 포스트 시그널링은 도 7(b)와 같이 KL1 _ PADDING 비트의 L1 패딩(730)이 부가되기 전에 Kpost _ ex _ pad 비트로 구성될 수 있다.
한편, L1 포스트 시그널링은 일정한 길이로 세그먼테이션될 수 있다. 구체적으로, 도 7(c)와 같이 L1 포스트 시그널링은 NL1post _ FECFRAME 개로 세그먼트될 수 있으며 세그먼트된 L1 포스트 시그널링 각각은 Ksig 비트로 구성될 수 있다.
이후, 세그먼트된 L1 포스트 시그널링 각각은 BCH 및 LDPC 부호화되며, 이에 따라 복수 개의 LDPC 코드워드 즉, 복수 개의 L1 포스트 FEC 프레임이 생성될 수 있다. 이 경우, 도 7(d)와 같이 LDPC 코드워드 각각은 정보어 비트들과 LDPC 패리티 비트들로 구성될 수 있다. 여기에서, LDPC 코드워드의 정보어 비트들은 세그먼트된 L1 포스트 시그널링과 BCH 패리티 비트들로 구성될 수 있다.
이후, 일부의 LDPC 패리티 비트들은 펑처링될 수 있다. 구체적으로, 도 7(e)와 같이 펑처링된 LDPC 코드워드의 길이가 NL1post가 되도록 Npunc의 LDPC 패리티 비트들이 펑처링될 수 있다.
그리고, 도 7(f) 및 도 7(f)와 같이 LDPC 패리티 비트 중 일부가 펑처링된 LDPC 코드워드는 변조되어 프리앰블에 맵핑될 수 있다.
한편, 프리앰블에 맵핑되는 변조된 L1 포스트 시그널링 셀 즉, 변조 심볼의 수는 다음과 같다. 구체적으로, 상술한 바와 같이 펑처링된 후의 LDPC 코드워드 비트 수는 NL1post이고, L1 포스트 시그널링의 변조 차수는 ηMOD _ L1post라는 점에서, 하나의 LDPC 코드워드 당 프리앰블에 맵핑되는 변조 심볼의 수 NMOD _ L1post _ per __ FEC는
Figure 112014051192490-pat00029
와 같다. 이에 따라, 프리앰블에 맵핑되는 전체 변조 심볼의 수 NMOD _ L1post _ total는
Figure 112014051192490-pat00030
와 같다.
도 8은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 8에 따르면, 송신 장치(200)는 부호화부(210), BCH 인코더(211) 및 LDPC 인코더(212) 외에 세그먼트부(230), 제로 패딩부(240), 패리티 인터리버(250), 인터리버(260), 디먹스(270) 및 변조부(280)를 더 포함할 수 있다. 여기에서, 부호화부(210) 및 펑처링부(220)는 도 1 내지 도 7에서 설명한 바와 동일하다는 점에서 구체적인 설명은 생략하도록 한다.
세그먼트부(230)는 L1 포스트 시그널링을 세그먼테이션(segmentation)한다.
구체적으로, 세그먼트부(230)는 L1 포스트 시그널링의 길이가 일정한 값 이상인 경우 L1 포스트 시그널링이 일정한 길이를 갖도록 L1 포스트 시그널링을 세그먼트하고, 세그먼트된 복수의 L1 포스트 시그널링을 제로 패딩부(240)로 출력할 수 있다.
이 경우, 세그먼트된 복수의 L1 포스트 시그널링 각각이 비트열을 형성할 수 있다. 다만, 경우에 따라, 세그먼트부(230)는 L1 포스트 시그널링을 일정한 길이로 세그먼트하기 위해 L1 패딩 비트를 L1 포스트 시그널링에 부가하고, L1 패딩 비트가 부가된 L1 포스트 시그널링을 세그먼트할 수도 있다.
여기에서, 일정한 길이는 부호화부(210)에서 부호화 가능한 비트의 개수보다 작거나 같은 값일 수 있다. 즉, BCH 부호의 경우, BCH 부호화 시 일정한 개수의 비트로 구성된 정보어 비트들이 요구된다는 점에서, 세그먼트부(230)는 부호화부(210)에서 부호화 가능한 비트보다 작거나 같은 개수의 비트로 구성되도록 L1 포스트 시그널링을 세그먼테이션할 수 있다.
이에 따라, 제로 패딩부(240)는 세그먼트된 L1 포스트 시그널링 각각에 제로 비트(또는 제로 패딩 비트(zero padding bit))를 부가(또는, 패딩)한다.
구체적으로, BCH 인코더(211)는 BCH 부호화에 의해 BCH 코드워드를 생성하여 LDPC 인코더(212)로 출력하며, LDPC 인코더(212)는 BCH 코드워드를 정보어 비트들로 LDPC 부호화를 수행할 수 있다. 이때, LDPC 인코더(212)에서 수행되는 LDPC 부호의 경우 부호율에 따라 일정한 길이의 정보어 비트들이 요구된다는 점에서, BCH 인코더(211)는 일정한 길이를 갖는 BCH 코드워드를 생성하여야 한다.
한편, BCH 인코더(211)가 일정한 길이를 갖는 BCH 코드워드를 생성하기 위해서는 일정한 개수의 비트들에 대해 BCH 부호화를 수행하여야 한다. 따라서, 제로 패딩부(240)는 세그먼트된 L1 포스트 시그널링이 BCH 부호에서 요구되는 정보어 비트들의 길이를 갖도록 세그먼트된 L1 포스트 시그널링 각각에 제로 비트를 부가하고, 제로 비트가 부가된 L1 포스트 시그널링을 부호화부(210)로 출력할 수 있다..
예를 들어, 세그먼트된 L1 시그널링이 Ksig 비트로 구성되고, BCH 부호의 정보어 비트들의 비트 수가 Kbch이며 Kbch > Ksig인 경우, 제로 패딩부(240)는 Kbch- Ksig 제로 비트를 세그먼트된 L1 시그널링 각각에 부가할 수 있다.
부호화부(210)는 제로 패딩부(240)로부터 전달받은 L1 포스트 시그널링 각각에 대해 BCH 부호화 및 LDPC 부호화를 수행하고, 이에 따라 생성된 복수의 LDPC 코드워드를 패리티 인터리버(250)로 출력할 수 있다. 이를 위해, 부호화부(210)는 BCH 인코더(211)와 LDPC 인코더(212)를 포함할 수 있다.
즉, BCH 인코더(211)는 제로 패딩부(240)에서 출력되는 L1 포스트 시그널링 각각에 대해 BCH 부호화를 수행하여 복수의 BCH 코드워드를 생성하고, 이를 LDPC 인코더(212)로 출력한다.
이 경우, BCH 코드워드는 세그먼트된 L1 시그널링, 세그먼트된 L1 시그널링에 부가된 제로 비트 및 BCH 패리티 비트들로 구성될 수 있다. 즉, BCH 코드워드의 비트 수 Nbch는 Ksig+(Kbch-Ksig)+Nbch _ parity가 될 수 있으며, 이는 LDPC 부호의 정보어 비트들의 비트 수 Kldpc와 동일할 수 있다.
여기에서, Ksig는 세그먼트된 L1 시그널링의 비트 수, (Kbch-Ksig)는 세그먼트된 L1 시그널링에 부가된 제로 비트의 비트 수, Nbch _ parity는 BCH 패리티 비트들의 비트 수이다.
그리고, LDPC 인코더(212)는 BCH 인코더(211)에서 출력되는 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 복수의 LDPC 코드워드를 생성하고, 이를 패리티 인터리버(250)로 출력할 수 있다.
이 경우, LDPC 코드워드는 세그먼트된 L1 시그널링, 세그먼트된 L1 시그널링에 부가된 제로 비트, BCH 패리티 비트들 및 LDPC 패리티 비트들로 구성될 수 있다. 즉, LDPC 코드워드의 비트 수 Nldpc는 Ksig+(Kbch-Ksig)+Nbch _ parity+Nldpc _ parity _ L1post가 될 수 있다. 여기에서, Nldpc _ parity _ L1post는 LDPC 패리티 비트들의 비트 수이다.
패리티 인터리버(250)는 부호화부(210)로부터 전달받은 LDPC 코드워드 각각에 대해 패리티 인터리빙을 수행한다. 구체적으로, 패리티 인터리버(250)는 LDPC 코드워드를 구성하는 비트들 중 LDPC 패리티 비트들에서 대해서만 인터리빙을 수행하고, 패리티 인터리빙된 LDPC 코드워드를 펑처링부(220)로 출력할 수 있다. 다만, 경우에 따라, 패리티 인터리버(250)는 생략될 수도 있다.
펑처링부(220)는 패리티 인터리버(250)에서 출력되는 LDPC 코드워드 각각에서 제로 패딩부(240)에 의해 삽입된 제로 비트를 제거할 수 있다.
구체적으로, 펑처링부(220)는 제로 패딩부(240)에서 삽입된 제로 비트의 위치 및 개수 등에 기초하여 패리티 인터리버(250)에서 출력되는 비트들 중에서 제로 패딩부(240)에 의해 패딩되었던 제로 비트를 제거할 수 있다. 이와 같이 패딩되었던 제로 비트가 부호화된 후 제거되는 것을 쇼트닝이라 하며, 쇼트닝에 의해 제로 비트부(240)에 의해 삽입된 제로 비트는 제거되어 수신 장치(미도시)로 전송되지 않게 된다.
또한, 펑처링부(220)는 패리티 인터리버(250)로부터 전달받은 LDPC 코드워드 각각에서 일부의 LDPC 패리티 비트를 펑처링하고, 일부의 LDPC 패리티 비트가 펑처링된 LDPC 코드워드 각각을 인터리버(260)로 출력할 수 있다.
이 경우, 펑처링되는 비트 수는
Figure 112014051192490-pat00031
와 같을 수 있다. 여기에서, Npunc _ temp는 LDPC 패리티 비트들에서 임시적으로 펑처링되어야 하는 비트 수이고, NL1post _ temp는
Figure 112014051192490-pat00032
와 같다. 한편, 펑처링되는 비트 수와 관련하여서는 상술한 바 있다.
이와 같이, 펑처링부(220)는 LDPC 코드워드 각각에 대해 펑처링 및 쇼트닝을 수행한 후 이를 인터리버(260)로 출력할 수 있다. 예를 들어, 세그먼트된 L1 시그널링의 비트 수를 Ksig, BCH 패리티 비트들의 비트 수를 Nbch _ parity, LDPC 패리티 비트들의 비트 수를 Nldpc _ parity _ L1post, 펑처링되는 비트 수를 Npunc라 할 때, 펑처링부(220)에서 출력되는 LDPC 코드워드의 비트 수 NL1post는 NL1post=Ksig+ Nbch_parity+(Nldpc_parity_L1post-Npunc)가 된다. 이때, NL1post는 변조 차수의 정수 배가 될 수 있다.
한편, 상술한 예에서, 펑처링부(220)는 NL1post _ temp-NL1post의 LDPC 패리티 비트를 추가적으로 펑처링하여 NL1post가 변조 차수의 정수 배가 되도록 하였다. 하지만, 이는 일 예일 뿐이며 펑처링부(220)는 제로 비트를 삽입하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수도 있다.
즉, 펑처링부(220)는 LDPC 패리티 비트가 임시적으로 펑처링된 후의 LDPC 코드워드에 Npad의 제로 비트를 삽입하여 LDPC 코드워드의 비트 수가 변조 차수의 정수 배가 되도록 할 수 있다. 이 경우, 펑처링부(220)에서 출력되는 LDPC 코드워드 의 비트 수 NL1post는 NL1post=Ksig+Nbch _ parity+(Nldpc _ parity _ L1post-Npunc _ temp+Npad)가 될 수 있다.
인터리버(260)는 펑처링부(220)로부터 전달받은 LDPC 코드워드 각각을 인터리빙한다. 이 경우, 인터리버(260)는 Nr 개의 행(row)으로 이루어진 Nc 개의 열(column)을 이용하여 LDPC 코드워드를 인터리빙하고, 인터리빙된 LDPC 코드워드를 디먹스(270)로 출력할 수 있다.
구체적으로, 인터리버(260)는 펑처링부(220)에서 출력되는 LDPC 코드워드 비트들을 첫 번째 열부터 Nc 번째 열까지 열 방향으로 라이트하고, LDPC 코드워드 비트들이 라이트된 복수의 열의 첫 번째 행부터 Nr 번째 행까지 행 방향으로 리드하여 인터리빙을 수행할 수 있다. 이에 따라, 각 열에서 동일한 행에 라이트된 비트들이 순차적으로 출력되어 인터리빙 전과 비교하여 LDPC 코드워드 비트들의 순서가 재정열될 수 있다.
한편, 인터리버(260)는 변조 방식에 따라 선택적으로 인터리빙을 수행할 수 있다. 예를 들어, 인터리버(260)는 변조 방식이 16-QAM, 64-QAM 또는 256-QAM인 경우에만 LDPC 코드워드를 인터리빙할 수 있다.
한편, 인터리버(260)를 구성하는 열의 개수 Nc 및 행의 개수 Nr은 부호율 및 변조 방식에 따라 다양하게 변경될 수 있다. 구체적으로, LDPC 부호의 부호율이 7/15인 경우, 열의 개수 Nc는 L1 포스트 시그널링에 대한 변조 차수와 동일하고, 행의 개수 Nr은 펑처링부(220)에서 출력되는 LDPC 코드워드의 비트 수를 Nc로 나눈 값이 될 수 있다.
예를 들어, 펑처링부(220)에서 출력되는 LDPC 코드워드의 비트 수는 NL1post라는 점에서, 변조 방식이 각각 16-QAM, 64-QAM 및 256-QAM인 경우 변조 차수는 각각 4,6,8이므로, 열의 개수 Nc는 각각 4,6,8이 되고, 행의 개수 Nr은 각각 NL1post/4, NL1post/6, NL1post/8이 될 수 있다.
이와 같이, 인터리버(260)의 열의 개수 Nc가 L1 포스트 시그널링의 변조 차수와 동일하고, 행의 개수는 NL1post/Nc가 된다. 이에 따라, 펑처링부(220)에서 출력되는 LDPC 코드워드 각각의 비트 수가 L1 포스트 시그널링의 변조 차수의 정수 배가 되는 경우, LDPC 코드워드 각각을 구성하는 비트드들이 인터리버(260)의 행과 열에 의해 한 번에 인터리빙될 수 있다. 따라서, 본 발명에서는 펑처링된 후의 LDPC 코드워드의 비트 수를 변조 차수의 정수 배가 되도록 한다.
디먹스(또는, 디멀티플렉서)(270)는 인터리버(260)로부터 전달받은 LDPC 코드워드 각각을 디멀티플렉싱한다.
구체적으로, 디먹스(270)는 인터리빙된 LDPC 코드워드에 대해 비트-투-셀(bit-to-cell) 변환을 수행하여, 인터리빙된 LDPC 코드워드를 일정한 개수의 비트를 갖는 셀(cell)(또는, 데이터 셀(data cell)로 디멀티플렉싱하고, 이를 변조부(280)로 출력한다.
예를 들어, 디먹스(270)는 인터리버(260)에서 출력되는 LDPC 코드워드 비트들을 순차적으로 복수의 서브 스트림 중 하나에 출력하여 LDPC 코드워드 비트들을 셀로 변환하여 출력할 수 있다. 이 경우, 복수의 서브 스트림 각각에서 동일한 인덱스를 갖는 비트들이 동일한 셀을 구성할 수 있다.
여기에서, 서브 스트림의 개수는 셀을 구성하는 비트의 수와 동일하다. 예를 들어, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 서브 스트림의 개수는 각각 1,2,4,6,8이 될 수 있으며 셀의 개수는 각각 NL1post, NL1post/2, NL1post/4, NL1post/6, NL1post/8이 될 수 있다.
한편, 디먹스(270)는 변조 방식에 따라 선택적으로 디멀티플렉싱을 수행할 수 있다. 예를 들어, 디먹스(270)는 변조 방식이 BPSK인 경우에는 디멀티플렉싱 동작을 수행하지 않을 수 있다.
변조부(280)는 디먹스(270)에서 출력되는 셀들을 변조할 수 있다. 구체적으로, 변조부(280)는 디먹스(270)에서 출력되는 셀들을 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM 등의 다양한 변조 방식을 이용하여 성상점에 맵핑하여 변조할 수 있다. 여기에서, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 변조된 셀(즉, 변조 심볼)을 구성하는 비트 수는 각각 1,2,4,6,8가 될 수 있다.
한편, 송신 장치(200)는 변조 심볼을 수신 장치(미도시)로 전송할 수 있다. 예를 들어, 송신 장치(200)는 변조 심볼을 프레임에 맵핑하고, 이를 할당된 채널을 통해 수신 장치(미도시)로 전송할 수 있다. 이 경우, L1 포스트 시그널링의 변조 심볼은 OFDM 프레임 내의 프리앰블에 맵핑될 수 있다.
한편, 상술한 예에서 제로 패딩부(240)와 부호화부(210)를 별도의 구성으로 도시하였으나 이는 일 예일 뿐이며, 패딩부(240)는 부호화부(210)에 포함될 수 있다. 즉, 부호화부(210)는 제로 패딩부(240), BCH 인코더(211) 및 LDPC 인코더(212)로 구성될 수 있다.
또한, 상술한 예에서는 제로 패딩부(240)는 BCH 인코더(211) 이전에 배치되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 도 9와 같이 제로 패딩부(240)는 BCH 인코더(211)와 LDPC 인코더(212) 사이에 배치될 수도 있다. 이 경우, 도 8에서 설명한 바와 구성요소의 배치만 다를 뿐 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 도 9를 설명하도록 한다.
도 9를 참조하면, BCH 인코더(211)는 세그먼트된 L1 포스트 시그널링 각각에 대해 BCH 부호화를 수행하여 복수의 BCH 코드워드를 생성하고, 이를 제로 패딩부(240)로 출력할 수 있다.
제로 패딩부(240)는 BCH 코드워드 각각에 제로 비트를 부가하고, 제로 비트가 부가된 복수의 BCH 코드워드를 LDPC 인코더(212)로 출력한다. 예를 들어, BCH 코드워드의 길이가 Nbch(=Ksig+ Kbhc _ parity)이고, LDPC 부호 시 요구되는 정보어의 길이가 Kldpc인 경우, 제로 패딩부(240)는 Kldpc-Nbch 만큼의 제로 비트를 BCH 코드워드에 패딩할 수 있다.
LDPC 인코더(212)는 제로 비트가 부가된 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 복수의 LDPC 코드워드를 생성하고, 이를 패리티 인터리버(250)로 출력할 수 있다. 이 경우, 제로 비트가 부가된 BCH 코드워드는 Kldpc 비트로 구성된다는 점에서, LDPC 인코더(212)는 제로 비트가 부가된 BCH 코드워드에 대해 LDPC 부호화를 수행하여 Nldpc의 길이를 갖는 LDPC 코드워드를 생성할 수 있다.
또한, 도 8 및 도 9에 도시하지 않았지만, 송신 장치(200)는 스크램블러(미도시)를 더 포함할 수도 있다. 스크램블러(미도시)는 입력되는 비트들을 랜덤화하여 출력하는 기능을 수행할 수 있다. 이와 같은 기능을 수행하는 스크램블러(미도시)는 도 8의 경우 세그먼트부(230)와 제로 패딩부(240) 사이에 배치될 수 있으며, 도 9의 경우 세그먼트부(230)와 BCH 인코더(211) 사이에 배치될 수 있다.
한편, 본 발명의 다른 실시 예에 따른 송신 장치(200)는 송신 장치(200)의 동작을 전반적으로 제어하기 위한 제어부(미도시)를 더 포함할 수도 있다.
구체적으로, 제어부(미도시)는 송신 장치(200)의 각 구성요소에서 수행되는 동작을 제어하기 위해 각종 파라미터를 산출하고, 이를 각 구성요소로 제공할 수 있다. 이에 따라, 부호화부(210), 펑처링부(220), 세그먼트부(230), 제로 패딩부(240), 패리티 인터리버(250), 인터리버(260), 디먹스(270) 및 변조부(280)는 제어부(미도시)로부터 전달받은 정보를 이용하여 동작을 수행할 수 있다.
예를 들어, 제어부(미도시)는 L1 포스트 시그널링이 세그먼트되는 길이를 산출하여 세그먼트부(210)로 제공할 수 있으며, 세그먼트된 L1 포스트 시그널링에 부가되는 제로 비트에 대한 정보를 제로 패딩부(240)로 제공할 수 있다. 또한, 제어부(미도시)는 부호율, 코드워드의 길이 등에 대한 정보를 부호화부(220)로 제공할 수 있으며, 패리티 인터리빙 방식에 대한 정보를 패리티 인터리버(250)로 제공할 수 있다. 또한, 제어부(미도시)는 펑처링되는 비트 수를 산출하여 펑처링부(220)로 제공할 수 있으며, 인터리빙 방식에 대한 정보를 인터리버(260)로 제공할 수 있다. 또한, 제어부(미도시 )는 디멀티플렉싱 방식에 대한 정보를 디먹스(270)로 제공하고, 변조 방식에 대한 정보를 변조부(280)로 제공할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 도 10a에 따르면, 수신 장치(1000)는 디펑처링부(1010) 및 복호화부(1020)를 포함한다.
디펑처링부(1010)는 송신 장치(200)로부터 수신된 신호에 대한 채널 값에 대해 디펑처링을 수행할 수 있다. 여기에서, 수신된 신호에 대한 채널 값은 다양하게 존재할 수 있으며, 일 예로 LLR(Log Likelihood Ratio) 값이 될 수 있다.
구체적으로, 디펑처링부(1010)는 송신 장치(200)의 펑처링부(220)에 대응되는 구성요소로, 펑처링부(220)에 대응되는 동작을 수행한다. 즉, 디펑처링부(1010)는 LLR 값에 펑처링부(220)에서 펑처링되었던 LDPC 패리티 비트들에 대응되는 LLR 값을 삽입하여 복호화부(1020)로 출력한다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다.
이 경우, 펑처링부(220)에서 펑처링되었던 비트들의 위치 및 개수 등에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1000)에 기저장되어 있을 수 있다. 여기에서, 펑처링부(220)에서 펑처링되었던 비트 수는
Figure 112014051192490-pat00033
와 같을 수 있다.
복호화부(1020)는 디펑처링부(1010)의 출력 값을 이용하여 복호화를 수행한다. 구체적으로, 복호화부(1020)는 송신 장치(200)의 부호화부(210)에 대응되는 구성요소로, 부화부(210)에 대응되는 동작을 수행한다. 이를 위해, 도 10b와 같이 복호화부(1020)는 LDPC 디코더(1021)와 BCH 디코더(1022)를 포함할 수 있다.
구체적으로, LDPC 디코더(1021)는 LDPC 인코더(212)에 대응되는 구성요소로, LDPC 인코더(330)에 대응되는 동작을 수행한다. 예를 들어, LDPC 디코더(1021)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 디펑처링부(1010)에서 출력되는 LLR 값을 이용하여 LDPC 복호화를 수행하여 에러를 정정할 수 있다.
여기에서, 합곱 알고리즘은 메시지 패싱 알고리즘(message passing algorithm)의 bipartite 그래프 상에서 에지를 통해 메시지들(가령, LLR 값)을 교환하고, 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다.
BCH 디코더(1022)는 LDPC 디코더(1021)의 출력 값에 대해 BCH 복호화를 수행한다.
여기에서, LDPC 디코더(1021)의 출력 값은 L1 포스트 시그널링과 BCH 패리티 비트들로 구성된다는 점에서, BCH 디코더(1022)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 에러가 정정된 L1 프리 시그널링을 출력할 수 있다.
한편, LDPC 및 BCH 복호화는 이미 알려진 다양한 방법으로 수행될 수 있다.
이 경우, 송신 장치(200)에서 수행되었던 부호화 방식, 부호율 등에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1000)에 기저장되어 있을 수 있다.
도 11은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 11에 따르면, 수신 장치(1000)는 디펑처링부(1010), LDPC 디코더(1021) 및 BCH 디코더(1022) 외에 복조부(1030), 먹스(1040), 디인터리버(1050), 디쇼트닝부(1060), 패리티 디인터리버(1070), 디패딩부(1080) 및 디세그먼트부(1090)를 더 포함할 수 있다. 여기에서,
복조부(1030)는 송신 장치(200)에서 전송한 신호를 수신하여 복조한다. 구체적으로, 복조부(1030)는 수신된 신호를 복조하여 LDPC 코드워드에 대응되는 값을 생성하고, 이를 먹스(1040)로 출력할 수 있다.
여기에서, LDPC 코드워드에 대응되는 값은 채널 값으로 표현될 수 있다. 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로 LLR 값을 결정하는 방법에 될 수 있다.
여기에서, LLR 값은 송신 장치(200)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또는, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(200)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.
먹스(또는, 멀티플렉서)(1040)는 복조부(1030)의 출력 값을 멀티플렉싱하여 디인터리버(1050)로 출력한다.
구체적으로, 먹스(1040)는 송신 장치(200)의 디먹스(270)에 대응되는 구성요소로, 디먹스(270)에 대응되는 동작을 수행할 수 있다. 즉, 먹스(1040)는 복조부(1030)의 출력 값을 셀-투-비트(cell-to-bit) 변환하여 비트 단위로 LLR 값을 재정렬 할 수 있다.
디인터리버(1050)는 먹스(1040)의 출력 값을 디인터리빙하고, 이를 디펑처링부(1010)로 출력한다.
구체적으로, 디인터리버(1050)는 송신 장치(200)의 인터리버(260)에 대응되는 구성요소로, 인터리버(260)에 대응되는 동작을 수행할 수 있다. 즉, 디인터리버(1050)는 인터리버(260)에 수행되는 인터리빙된 동작을 역으로 수행하여 먹스(1040)의 출력 값을 디인터리빙할 수 있다.
디펑처링부(1010)는 디인터리버(1050)의 출력 값에 특정 값을 부가하고, 이를 디쇼트닝부(1060)로 출력한다. 즉, 디펑처링부(1010)는 송신 장치(200)의 펑처링부(220)에 대응되는 구성요소로, 펑처링부(220)에 대응되는 동작을 수행한다.
구체적으로, 디펑처링부(1010)는 펑처링부(220)에서 펑처링되었던 비트들에 대응되는 LLR 값을 삽입할 수 있다. 여기에서, 펑처링되었던 비트들에 LLR 값은 0이 될 수 있다. 이를 위해, 수신 장치(1000)는 송신 장치(200)에서 펑처링되었던 비트들의 개수 및 위치에 대한 정보를 기저장하고 있거나, 이를 송신 장치(200)로부터 제공받을 수 있다. 여기에서, 펑처링부(220)에서 펑처링되었던 비트 수는
Figure 112014051192490-pat00034
가 될 수 있다. 이에 따라, 디펑처링부(1010)는 펑처링된 LDPC 패리티 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.
디쇼트닝부(1060)는 디펑처링부(1010)의 출력 값에 특정 값을 부가하고, 이를 패리티 디인터리버(1070)로 출력한다. 즉, 디쇼트닝부(1060)는 송신 장치(200)의 펑처링부(220) 및 제로 패딩부(240)에 대응되는 구성요소로, 펑처링부(220) 및 제로 패딩부(240)에 대응되는 동작을 수행할 수 있다.
구체적으로, 디쇼트닝부(1060)는 제로 패딩부(240)에서 부가된 후 펑처링부(220)에서 제거되었던 제로 비트에 대응되는 LLR 값들을 부가할 수 있다.이 경우, 패딩된 후 제거되었던 제로 비트 즉, 쇼트닝되었던 제로 비트에 대응되는 LLR 값은 +∞ 또는 -∞이 될 수 있다. 이를 위해, 수신 장치(1000)는 송신 장치(200)에서 쇼트닝되었던 비트들의 개수, 위치 및 비트 값에 대한 정보를 기저장하고 있거나, 이를 송신 장치(200)로부터 제공받을 수 있다. 이에 따라, 디쇼트닝부(1060)는 쇼트닝된 제로 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.
한편, 도 11에서는 디펑처링부(1010) 및 디쇼트닝부(1060) 순으로 도시하였으나 이는 일 예에 불과하고, 디펑처링부(1010) 및 디쇼트닝부(1060)의 순서는 서로 변경될 수도 있다.
패리티 디인터리버(1070)는 디쇼트닝부(1060)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 복호화부(1020)으로 출력한다.
구체적으로, 패리티 디인터리버(1070)는 송신 장치(200)의 패리티 인터리버(250)에 대응되는 구성요소로, 패리티 인터리버(250)에 대응되는 동작을 수행한다. 즉, 패리티 디인터리버(1070)는 패리티 인터리버(250)에서 수행되는 인터리빙 동작을 역으로 수행하여, 디쇼트닝부(1060)에서 출력되는 LLR 값 중 LDPC 패리티 비트에 대응되는 LLR 값을 디인터리빙할 수 있다.
다만, 송신 장치(200)에서 패리티 인터리버(250)의 사용 여부에 따라 패리티 디인터리버(1070)는 생략될 수 있다.
복호화부(1020)는 패리티 디인터리버(1070)의 출력 값을 이용하여 복호화를 수행한다. 이를 위해, 복호화부(1020)는 LDPC 디코더(1021)와 BCH 디코더(1022)를 포함하며, 패리티 디인터리버(1070)에서 출력되는 LLR 값을 이용하여 LDPC 및 BCH 복호화를 수행하고, 복호화 결과 생성된 L1 포스트 시그널링을 디패딩부(1080)로 출력한다.
구체적으로, LDPC 디코더(1021)는 패리티 디인터리버(1070)의 출력 값에 기초하여 LDPC 복호화를 수행하고, 복호화 결과 값을 BCH 디코더(1022)로 출력한다. BCH 디코더(1022)는 LDPC 디코더(1021)의 출력 값에 대해 BCH 복호화를 수행하고, 복호화 결과 값을 디패딩부(1080)로 출력한다.
여기에서, LDPC 디코더(1021)의 출력 값은 각각 세그먼트된 L1 포스트 시그널링, 세그먼트된 L1 포스트 시그널링에 부가된 제로 비트 및 BCH 패리티 비트들을 포함하는 복수의 비트열로 구성된다는 점에서, BCH 디코더(1022)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 각각 세그먼트된 L1 포스트 시그널링과 세그먼트된 L1 포스트 시그널링에 부가된 제로 비트들을 포함하는 복수의 비트열을 디패딩부(1080)로 출력할 수 있다.
디패딩부(1080)는 복호화부(1020)의 출력 값에서 제로 비트들 제거하고, 이를 디세그먼트부(1090)로 출력할 수 있다.
구체적으로, 디패딩부(1080)는 송신 장치(200)의 제로 패딩부(240)에 대응되는 구성요소로, 제로 패딩부(240)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(1080)는 BCH 디코더(1022)에서 출력되는 각 비트열에서 제로 패딩부(240)에 의해 부가되었던 제로 비트를 제거하고, 복수의 세그먼트된 L1 포스트 시그널링을 출력할 수 있다. 이를 위해, 제로 패딩부(240)에 의해 부가되었던 제로 비트의 위치 및 개수에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1000)에 기저장되어 있을 수 있다.
이에 따라, 디세그먼트부(또는, 컴바이너)(1090)는 디패딩부(1080)의 출력 값에 대해 디세그먼테이션을 수행한다.
구체적으로, 디세그먼트부(1090)는 송신 장치(200)의 세그먼트부(230)에 대응되는 구성요소로, 세그먼트부(230)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(1080)에서 출력되는 복수의 비트열 즉, 복수의 세그먼트된 L1 포스트 시그널링은 송신 장치(200)에 의해 세그먼트된 상태라는 점에서, 디세그먼트부(1080)는 복수의 세그먼트된 L1 포스트 시그널링을 디세그먼트하여 세그먼트되기 전의 상태의 L1 포스트 시그널링을 생성하여 출력할 수 있다.
한편, 구성요소 각각의 동작에 필요한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1000)에 기저장되어 있을 수 있다. 여기에서, 구성요소 각각의 동작에 필요한 정보는 먹스(1040)에서 수행되는 멀티플렉싱 방식, 디인터리버(1050)에서 수행되는 디인터리빙 방식, 디펑처링부(1010)과 디쇼트닝부(1060)에서 부가되는 LLR 값의 위치, 개수, 패리티 디인터리버(1070)에서 수행되는 디인터리빙 방식, 디세그먼트부(1080)에서 세그먼트된 L1 포스트 시그널링이 디세그먼테이션되는 순서 등에 대한 정보 등이 될 수 있다. 또한, 펑처링되는 비트의 수는 상술한 방식에 의해 산출될 수도 있다.
한편, 송신 장치(200)가 도 8과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리하여 전송하는 경우, 수신 장치(1000)는 도 11과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다.
다만, 송신 장치(200)가 도 9와 같은 구성요소들을 이용하는 경우, 수신 장치(1000)는 도 12와 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다. 이 경우, 도 11에서 설명한 바와 구성요소의 배치만 다를 뿐, 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 설명하도록 한다.
LDPC 디코더(1021)는 복호화 결과 생성된 비트들을 디패딩부(1080)로 출력할 수 있다. 이 경우, 디패딩부(1080)로 입력되는 비트들은 세그먼트된 L1 포스트 시그널링, 세그먼트된 L1 포스트 시그널링에 패딩된 제로 비트 및 BCH 패리티 비트들로 구성될 수 있다.
디패딩부(1080)는 LDPC 디코더(1021)에서 출력되는 비트들에서 제로 비트들을 제거하여 BCH 디코더(1022)로 출력할 수 있다.
이에 따라, BCH 디코더(1022)로 입력되는 비트들은 세그먼트된 L1 포스트 시그널링과 BCH 패리티 비트들로 구성된다는 점에서, BCH 디코더(1636)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 세그먼트된 L1 포스트 시그널링을 디세그먼트부(1090)출력할 수 있다.
한편, 송신 장치(200)에서 스크램블러(미도시)를 이용하는 경우, 도 11 및 도 12에 도시하지 않았지만 수신 장치(1000)는 디스크램블러(미도시)를 더 포함할 수도 있다. 디스크램블러(미도시)는 입력되는 비트들을 역랜덤화하여 출력하는 기능을 수행할 수 있다. 이와 같은 기능을 수행하는 디스크램블러(미도시)는 도 11의 경우 디패딩부(1080)와 디세그먼트부(1090) 사이에 배치될 수 있으며, 도 12의 경우 BCH 디코더(1022)와 디세그먼트부(1090) 사이에 배치될 수 있다.
또한, 상술한 예에서는 L1 포스트 시그널링이 세그먼트되어 수신 장치(1000)로 전송되는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, L1 포스트 시그널링이 일정한 값 이하의 길이를 갖는 경우, L1 포스트 시그널링은 세그먼트되지 않고 수신 장치(1000)로 전송될 수 있음은 물론이다. 이 경우, 디세그먼트(1090)로 입력되는 비트열은 L1 포스트 시그널링으로 구성될 수 있다는 점에서, 디세그먼트(1090)는 별도의 디세그먼테이션 없이 L1 포스트 시그널링을 출력할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 흐름도이다.
먼저, L1 포스트 시그널링을 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화한다(S1310).
그리고, LDPC 부호화에 의해 생성된 LDPC 코드워드 중 LDPC 패리티 비트의 적어도 일부를 펑처링(puncturing)한다(S1320). 여기에서, 펑처링되는 비트 수는 상기 LDPC 코드워드 전송에 이용 가능한 비트 수 및 L1 포스트 시그널링의 변조 차수에 기초하여 산출된다.
구체적으로, S1320 단계는 LDPC 코드워드 전송에 이용 가능한 비트 수를 산출하고, LDPC 코드워드의 비트 수가 산출된 비트 수만큼 되기 위해 LDPC 패리티 비트에서 임시적으로 펑처링되어야 비트 수를 산출한다. 이 경우, LDPC 코드워드의 전송에 이용 가능한 비트 수는 상술한 수학식 1에 기초하여 산출될 수 있다.
또한, S1320 단계는 LDPC 코드워드 전송에 이용 가능한 비트 수에 기초하여 LDPC 패리티 비트의 전송에 이용 가능한 비트 수를 산출할 수 있다. 이 경우 LDPC 패리티 비트의 전송에 이용 가능한 비트 수는 상술한 수학식 2에 기초하여 산출될 수 있다. 여기에서, 상술한 바와 같이 수학식 2는 수학식 3과 같이 표현될 수도 있다.
그리고, S1220 단계는 LDPC 패리티 비트의 전송에 이용 가능한 비트 수만큼 되기 위해 LDPC 패리티 비트에서 임시적으로 펑처링되는 비트 수를 산출할 수 있다. 이 경우, LDPC 패리티 비트에서 임시적으로 펑처링되는 비트 수는 상술한 수학식 4에 기초하여 산출될 수 있다. 여기에서, 상술한 바와 같이 수학식 4는 수학식 5와 같이 표현될 수도 있다.
또한, S1320 단계는 LDPC 코드워드의 비트 수에서 임시적으로 펑처링되는 비트 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드 비트 수를 산출하고, 산출된 펑처링된 후의 LDPC 코드워드 비트 수에 기초하여 LDPC 패리티 비트에서 펑처링되는 비트 수를 산출할 수 있다.
여기에서, 펑처링된 후의 LDPC 코드워드 비트 수는 상술한 수학식 6에 기초하여 산출될 수 있다. 그리고, LDPC 패리티 비트에서 펑처링되는 비트 수는 상술한 수학식 7에 기초하여 산출될 수 있다.
한편, 본 발명에 따른 신호 처리 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
200 : 송신 장치 210 : 부호화부
220 : 펑처링부

Claims (20)

  1. 제1 타입의 시그널링 및 제2 타입의 시그널링을 포함하는 시그널링을 처리하는 송신 장치에 있어서,
    BCH(Bose, Chaudhuri, Hocquenghem) 코드 및 LDPC(Low Density Parity Check) 코드에 기초하여 상기 제1 타입의 시그널링을 인코딩하여 BCH 패리티 비트들 및 LDPC 패리티 비트들을 생성하는 부호화부; 및
    상기 제1 타입의 시그널링, 상기 BCH 패리티 비트들 및 상기 LDPC 패리티 비트들을 포함하는 LDPC 코드워드에서 상기 LDPC 패리티 비트들 중 하나 또는 그 이상의 비트들을 펑처링(puncturing)하는 펑처링부;를 포함하며,
    상기 펑처링되는 비트들의 수는, 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수 및 상기 제1 타입의 시그널링의 변조 차수에 기초하여 산출되고,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수는, 상기 제1 타입의 시그널링 및 상기 제2 타입의 시그널링이 맵핑된 셀들의 수, 상기 제2 타입의 시그널링의 비트들의 수, 제2 타입의 시그널링의 변조 차수에 기초하여 산출되는 송신 장치.
  2. 제1항에 있어서,
    상기 펑처링부는,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수를 산출하고, 상기 LDPC 코드워드의 비트들의 수가 상기 산출된 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되어야 비트들의 수를 산출하는 것을 특징으로 하는 송신 장치.
  3. 제2항에 있어서,
    상기 펑처링부는,
    하기의 수학식에 기초하여 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수 NL1post_avaiable_bits를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112020075299604-pat00035

    여기에서, Npreamble_avaiable_cells은 상기 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 수, NL1pre는 상기 제1 타입의 시그널링의 비트들의 수, ηMOD_L1pre는 상기 제1 타입의 시그널링의 변조 차수, NL1post_FECFRAME은 상기 LDPC 코드워드의 개수 및 ηMOD_L1post는 상기 제2 타입의 시그널링의 변조 차수이다.
  4. 제2항에 있어서,
    상기 펑처링부는,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수를 산출하는 것을 특징으로 하는 송신 장치.
  5. 제4항에 있어서,
    상기 펑처링부는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수 NL1post_avaiable_parity를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112020075299604-pat00036

    여기에서, NL1post_avaiable_bits는 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수, Ksig는 상기 부호화부로 입력되는 시그널링의 비트들의 수, Nbch_parity는 상기 상기 BCH 패리티 비트들의 수이다.
  6. 제4항에 있어서,
    상기 펑처링부는,
    상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트들의 수를 산출하는 것을 특징으로 하는 송신 장치.
  7. 제6항에 있어서,
    상기 펑처링부는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트들의 수 Npunc_temp를 산출하는 것을 특징으로 하는 송신 징치:
    Figure 112019055198619-pat00037

    여기에서, Nldpc_parity_L1post는 상기 LDPC 패리티 비트들의 수이고, NL1post_avaiable_parity는 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수이다.
  8. 제2항에 있어서,
    상기 펑처링부는,
    상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되는 비트들의 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드의 비트들의 수를 산출하고, 상기 산출된 펑처링된 후의 LDPC 코드워드의 비트들의 수에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트들의 수를 산출하는 것을 특징으로 하는 송신 장치.
  9. 제8항에 있어서,
    상기 펑처링부는,
    하기의 수학식에 기초하여 상기 펑처링된 후의 LDPC 코드워드의 비트들의 수 NL1post를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112019055198619-pat00038

    여기에서, NL1post_temp는 상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되는 비트들의 수를 제외한 값이고, ηMOD_L1post는 상기 제2 타입의 시그널링의 변조 차수이다.
  10. 제8항에 있어서,
    상기 펑처링부는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트들의 수 Npunc를 산출하는 것을 특징으로 하는 송신 장치:
    Figure 112019055198619-pat00039

    여기에서, Npunc_temp는 상기 임시적으로 펑처링되는 비트들의 수, NL1post는 펑처링된 후의 LDPC 코드워드의 비트들의 수, NL1post_temp는 상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되어야 하는 비트들의 수를 제외한 값이다.
  11. 제1 타입의 시그널링 및 제2 타입의 시그널링을 포함하는 시그널링을 처리하는 송신 장치의 펑처링 방법에 있어서,
    BCH(Bose, Chaudhuri, Hocquenghem) 코드 및 LDPC(Low Density Parity Check) 코드에 기초하여 상기 제1 타입의 시그널링을 인코딩하여 BCH 패리티 비트들 및 LDPC 패리티 비트들을 생성하는 단계; 및
    상기 제1 타입의 시그널링, 상기 BCH 패리티 비트들 및 상기 LDPC 패리티 비트들을 포함하는 LDPC 코드워드에서 상기 LDPC 패리티 비트들 중 하나 또는 그 이상의 비트들을 펑처링(puncturing)하는 단계;를 포함하며,
    상기 펑처링되는 비트들의 수는, 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수 및 상기 제1 타입의 시그널링의 변조 차수에 기초하여 산출되고,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수는, 상기 제1 타입의 시그널링 및 상기 제2 타입의 시그널링이 맵핑된 셀들의 수, 상기 제2 타입의 시그널링의 비트들의 수, 제2 타입의 시그널링의 변조 차수에 기초하여 산출되는 펑처링 방법.
  12. 제11항에 있어서,
    상기 펑처링하는 단계는,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수를 산출하고, 상기 LDPC 코드워드의 비트들의 수가 상기 산출된 비트 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되어야 비트들의 수를 산출하는 것을 특징으로 하는 펑처링 방법.
  13. 제12항에 있어서,
    상기 펑처링하는 단계는,
    하기의 수학식에 기초하여 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수 NL1post_avaiable_bits를 산출하는 것을 특징으로 하는 펑처링 방법:
    Figure 112019055198619-pat00040

    여기에서, Npreamble_avaiable_cells은 상기 시그널링을 전송하기 위해 이용 가능한 프리앰블 셀의 수, NL1pre는 상기 제1 타입의 시그널링의 비트들의 수, ηMOD_L1pre는 상기 제1 타입의 시그널링의 변조 차수, NL1post_FECFRAME은 상기 LDPC 코드워드의 개수 및 ηMOD_L1post는 상기 제2 타입의 시그널링의 변조 차수이다.
  14. 제12항에 있어서,
    상기 펑처링하는 단계는,
    상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수에 기초하여 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수를 산출하는 것을 특징으로 하는 펑처링 방법.
  15. 제14항에 있어서,
    상기 펑처링하는 단계는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수 NL1post_avaiable_parity를 산출하는 것을 특징으로 하는 펑처링 방법:
    Figure 112020075299604-pat00041

    여기에서, NL1post_avaiable_bits는 상기 LDPC 코드워드의 전송에 이용 가능한 비트들의 수, Ksig는 상기 인코딩되는 시그널링의 비트들의 수, Nbch_parity는 상기 BCH 패리티 비트들의 수이다.
  16. 제14항에 있어서,
    상기 펑처링하는 단계는,
    상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수만큼 되기 위해 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트들의 수를 산출하는 것을 특징으로 하는 펑처링 방법.
  17. 제16항에 있어서,
    상기 펑처링하는 단계는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 임시적으로 펑처링되는 비트들의 수 Npunc_temp를 산출하는 것을 특징으로 하는 펑처링 방법:
    Figure 112019055198619-pat00042

    여기에서, Nldpc_parity_L1post는 상기 LDPC 패리티 비트들의 비트 수이고, NL1post_avaiable_parity는 상기 LDPC 패리티 비트들의 전송에 이용 가능한 비트들의 수이다.
  18. 제12항에 있어서,
    상기 펑처링하는 단계는,
    상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되는 비트들의 수를 제외한 값에 기초하여 펑처링된 후의 LDPC 코드워드의 비트들의 수를 산출하고, 상기 산출된 펑처링된 후의 LDPC 코드워드의 비트들의 수에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트들의 수를 산출하는 것을 특징으로 하는 펑처링 방법.
  19. 제18항에 있어서,
    상기 펑처링하는 단계는,
    하기의 수학식에 기초하여 상기 펑처링된 후의 LDPC 코드워드의 비트들의 수 NL1post를 산출하는 것을 특징으로 하는 펑처링 방법:
    Figure 112019055198619-pat00043

    여기에서, NL1post_temp는 상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되는 비트들의 수를 제외한 값이고, ηMOD_L1post는 상기 제2 타입의 시그널링의 변조 차수이다.
  20. 제18항에 있어서,
    상기 펑처링하는 단계는,
    하기의 수학식에 기초하여 상기 LDPC 패리티 비트들에서 펑처링되는 비트들의 수 Npunc를 산출하는 것을 특징으로 하는 펑처링 방법:
    Figure 112019055198619-pat00044

    여기에서, Npunc_temp는 상기 임시적으로 펑처링되는 비트들의 수, NL1post는 펑처링된 후의 LDPC 코드워드의 비트들의 수, NL1post_temp는 상기 LDPC 코드워드의 비트들의 수에서 상기 임시적으로 펑처링되어야 하는 비트들의 수를 제외한 값이다.
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