KR20150032509A - 송신 장치 및 그의 펑처링 방법 - Google Patents

Abstract

송신 장치가 개시된다. 본 송신 장치는 입력되는 비트들에 적어도 하나의 제로 비트를 패딩하는 제로 패딩부, 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH 및 LDPC 부호화를 수행하여 LDPC 코드워드를 생성하는 부호화부, LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하는 패리티 인터리버 및 기설정된 펑처링 패턴에 기초하여 인터리빙된 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 펑처링부를 포함한다.

Description

송신 장치 및 그의 펑처링 방법 { TRANSMITTING APPARATUS AND PUNCTURING METHOD THEREOF }

본 발명은 송신 장치 및 그의 펑처링 방법에 관한 것으로, 더욱 상세하게는 패리티 비트의 적어도 일부를 펑처링하여 전송하는 송신 장치 및 그의 펑처링 방법에 관한 것이다.

21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.

이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있는 실정이다. 이에 따라, 보다 우수한 성능을 통해 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.

특히, 디지털 방송 서비스를 제공하는 송신 측에서 패리티 비트의 일부를 펑처링하는 경우, 어떠한 비트를 펑처링하느냐에 따라 코드워드의 성능이 크게 달라질 수 있다는 점에서, 최적의 성능을 유지하도록 펑처링되는 비트를 선택하기 위한 대안이 제시되어야 한다.

본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 수신 측에서 복호화 성능을 향상시킬 수 있도록 특정한 펑처링 패턴에 기초하여 LDPC 패리티 비트 중 적어도 일부를 펑처링하는 송신 장치 및 그의 펑처링 방법을 제공함에 있다.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 입력되는 비트들에 적어도 하나의 제로 비트를 패딩하는 제로 패딩부, 상기 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 코드워드를 생성하는 부호화부, 상기 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하는 패리티 인터리버 및, 기설정된 펑처링 패턴에 기초하여 상기 인터리빙된 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 펑처링부를 포함한다.

여기에서, 상기 부호화부는 7/15의 부호율로 상기 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.

또한, 상기 부호화부는 정보어 부분 행렬과 패리티 부분 행렬로 구성되는 패리티 검사 행렬에 기초하여 상기 LDPC 부호화를 수행하며, 상기 정보어 부분 행렬은 각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며 하기와 같은 표 4에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다.

그리고, 상기 펑처링부는 상기 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 상기 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 상기 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링할 수 있다.

또한, 상기 펑처링부는 변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 상기 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표 5와 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표 6과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 16-QAM인 경우, 하기의 표 7과 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은, 변조 방식이 16-QAM인 경우, 하기의 표 8과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 64-QAM인 경우, 하기의 표 9와 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 64-QAM인 경우, 하기의 표 10과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 256-QAM인 경우, 하기의 표 11과 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 256-QAM인 경우, 하기의 표 12와 같이 정의될 수 있다.

한편, 본 발명의 일 실시 예에 따른 펑처링 방법은 입력되는 비트들에 적어도 하나의 제로 비트를 패딩하는 단계, 상기 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 코드워드를 생성하는 단계, 상기 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하는 단계 및, 기설정된 펑처링 패턴에 기초하여 상기 인터리빙된 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 단계를 포함한다.

여기에서, 상기 LDPC 코드워드를 생성하는 단계는 7/15의 부호율로 상기 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.

또한, 상기 LDPC 코드워드를 생성하는 단계는 정보어 부분 행렬과 패리티 부분 행렬로 구성되는 패리티 검사 행렬에 기초하여 상기 LDPC 부호화를 수행하며, 상기 정보어 부분 행렬은 각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며 하기의 표 4에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다.

그리고, 상기 펑처링하는 단계는 상기 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 상기 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 상기 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링할 수 있다.

또한, 상기 펑처링하는 단계는 변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 상기 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표 5와 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표 6과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 16-QAM인 경우, 하기의 표 7과 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 16-QAM인 경우, 하기의 표8과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 64-QAM인 경우, 하기의 표 9와 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 64-QAM인 경우, 하기의 표 10과 같이 정의될 수 있다.

그리고, 상기 기설정된 펑처링 패턴은 변조 방식이 256-QAM인 경우, 하기의 표 11과 같이 정의될 수 있다.

또한, 상기 기설정된 펑처링 패턴은 변조 방식이 256-QAM인 경우, 하기의 표 12와 같이 정의될 수 있다.

이상과 같은 본 발명의 다양한 실시 예에 따르면 송신 장치는 L1 시그널링을 효율적으로 세그먼트하고 부호화한다는 점에서 수신 장치에서 복호화 성능은 향상될 수 있다.

도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면,
도 2 및 도 3은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 4는 본 발명의 일 실시 예에 따라 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구조를 설명하기 위한 도면,
도 5는 본 발명의 일 실시 예에 따라 LDPC 패리티 비트들을 복수의 그룹으로 구분하는 방법을 설명하기 위한 도면,
도 6은 본 발명의 일 실시 예에 따른 펑처링 패턴을 설명하기 위한 도면,
도 7 및 도 8은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도,
도 9는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 10 및 도 11은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도, 그리고
도 12는 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 흐름도이다.

이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면이다. 도 1을 참조하면, 프레임(100)은 프리앰블(110)과 데이터 심볼(120)을 포함한다.

프리앰블(110)은 L1 시그널이 전송되는 부분으로, 도 1에 도시된 바와 같이 L1 프리 시그널링(111)(즉, L1 프리 시그널링 정보)과 L1 포스트 시그널링(112)(즉, L1 포스트 시그널링 정보)으로 구성될 수 있다.

여기에서, L1 프리 시그널링(111)은 수신 장치(미도시)가 L1 포스트 시그널링(112)을 수신하여 액세스하는데 필요한 정보를 포함한다.

L1 포스트 시그널링(112)은 L1 가변(configurable) 정보와 L1 동적(dynamic) 정보, CRC(cyclic redundancy checking), L1 패딩 등으로 구성되며, 수신 장치(미도시)가 PLP를 액세스하는데 필요한 파라미터를 포함한다. 따라서, L1 포스트 시그널링(112)은 PLP의 개수에 따라 가변적인 길이 즉, 가변적인 개수의 비트로 구성될 수 있다.

데이터 심볼(120)은 실제 방송 데이터가 전송되는 부분으로, 하나 이상의 물리 계층 파이프(Physical Layer Pipe, PLP)로 구성될 수 있다. 이 경우, 각 PLP에 대해서는 독립적으로 서로 다른 신호 처리가 수행될 수 있다. 예를 들어, 각 PLP 별로 서로 다른 변조 방식과 부호율이 사용될 수 있다.

이와 같이, 일반적인 방송/통신 시스템에서 송신 측은 도 1과 같은 프레임 구조로 방송 데이터를 전송하게 되며, 수신 측은 L1 시그널링을 통해 데이터가 전송되는 방식, 프레임 길이 등에 대한 정보를 획득하여 PLP를 통해 방송 데이터를 수신할 수 있게 된다.

이하에서는, 본 발명의 일 실시 예에 따라 L1 시그널링 중 길이가 가변적인 L1 포스트 시그널링을 처리하는 방법을 구체적으로 설명하도록 한다. 한편, 이하에서 코드워드, 정보어 비트들, 패리티 비트들, L1 시그널링 등의 길이는 그들 각각에 포함된 비트들의 개수를 의미한다.

도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 2에 따르면, 송신 장치(200)는 제로 패딩부(210), 부호화부(220), 패리티 인터리버(230) 및 펑처링부(240)를 포함한다.

제로 패딩부(210)는 입력되는 비트들에 적어도 하나의 제로 비트(zero bit)(또는, 제로 패딩 비트(zero padding bit))를 패딩(또는, 삽입)한다.

여기에서, 입력되는 비트들은 세그먼트된 L1 포스트 시그널링일 수 있다. 구체적으로, L1 포스트 시그널링은 일정한 개수 이하의 비트를 갖도록 세그먼트되고, 복수의 세그먼트된 L1 포스트 시그널링 각각이 비트열을 형성하여 제로 패딩부(210)로 입력될 수 있다. 이에 따라, 제로 패딩부(210)는 복수의 비트열 즉, 복수의 세그먼트된 L1 포스트 시그널링 각각에 적어도 하나의 제로 비트를 패딩할 수 있다.

한편, 제로 패딩부(210)에서 제로 비트를 패딩하는 이유는 다음과 같다.

구체적으로, BCH 인코더(221)는 BCH 부호화에 의해 BCH 코드워드를 생성하여 LDPC 인코더(222)로 출력하며, LDPC 인코더(222)는 BCH 코드워드를 정보어 비트들로 LDPC 부호화를 수행할 수 있다. 이때, LDPC 인코더(222)에서 수행되는 LDPC 부호의 경우 부호율에 따라 일정한 길이를 갖는 정보어 비트들이 요구된다는 점에서, BCH 인코더(221)는 일정한 길이를 갖는 BCH 코드워드를 생성하여야 한다.

한편, BCH 인코더(221)가 일정한 길이를 갖는 BCH 코드워드를 생성하기 위해서는 일정한 개수의 비트들에 대해 BCH 부호화를 수행하여야 한다. 따라서, 제로 패딩부(210)는 세그먼트된 L1 포스트 시그널링이 BCH 부호에서 요구되는 정보어 비트들의 길이를 갖도록 세그먼트된 L1 포스트 시그널링 각각에 적어도 하나의 제로 비트를 패딩할 수 있다.

그리고, 제로 패딩부(210)는 적어도 하나의 제로 비트가 패딩된 비트들을 부호화부(220)로 출력한다. 이에 따라, 적어도 하나의 제로 비트가 패딩된 비트들은 부호화부(220)의 입력 비트들이 된다. 예를 들어, 제로 패딩부(210)로 입력되는 비트들이 K_sig 개의 비트로 구성되고 BCH 부호의 정보어 비트들의 비트 수가 K_bch 개이며 K_bch > K_sig 인 경우, 제로 패딩부(210)는 K_bch-K_sig 개의 제로 비트를 패딩할 수 있으며, 이에 따라, 부호화부(220)의 입력 비트들은 M=(m₀,m₁,...,

)가 될 수 있다.

한편, 패딩되는 제로 비트의 비트 수 및 제로 비트가 패딩되는 위치에 대한 정보는 기저장되어 있을 수 있다. 또는, 제로 패딩부(210)는 기정의된 규칙에 따라 연산을 통해 이를 결정할 수도 있다.

이들 경우에서, 패딩되는 제로 비트의 수 및 제로 비트가 패딩되는 위치는 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구조, 정보어 비트에 대한 변조 방식, 펑처링부(240)에 의해 펑처링(puncturing)되는 LDPC 패리티 비트의 수와 제로 패딩부(210)에 의해 패딩되는 제로 비트의 수 사이의 비율 등에 따라 달라질 수 있다.

한편, 적어도 하나의 제로 비트가 패딩된 정보어 비트들은 부호화부(220)에 의해 부호화된다. 이때, 패딩된 적어도 하나의 제로 비트는 부호화 후 펑처링부(240)에 의해 제거될 수 있다. 이와 같이, 부호화 전에 패딩된 제로 비트가 부호화 이후 제거되는 것을 쇼트닝(shortening)이라 한다.

부호화부(220)는 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행한다. 이를 위해, 부호화부(220)는 도 3과 같이 BCH 인코더(221)와 LDPC 인코더(222)를 구비할 수 있다.

BCH 인코더(221)는 적어도 하나의 제로 비트가 패딩된 비트들 각각에 대해 BCH 부호화를 수행한다. 그리고, BCH 인코더(221)는 BCH 부호화에 의해 생성된 복수의 BCH 코드워드(또는, BCH 부호화 비트들)를 LDPC 인코더(222)로 출력한다.

여기에서, BCH 코드는 시스테메틱 코드(systematic code)라는 점에서, 정보어가 BCH 부호화에 의해 생성된 BCH 코드워드에 포함될 수 있다. 즉, BCH 인코더(221)는 입력되는 입력 비트들을 정보어 비트들로 BCH 부호화를 수행하며, BCH 코드워드는 정보어인 입력 비트들을 그대로 포함하고 BCH 패리티 비트들이 부가된 형태가 될 수 있다.

이 경우, 입력 비트들은 적어도 하나의 제로 비트가 패딩된 비트들이며, 입력 비트들의 비트 수는 BCH 부호의 정보어 비트들의 비트 수(가령, K_bch)와 동일한 값이 될 수 있다.

LDPC 인코더(222)는 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 LDPC 코드워드(또는, LDPC 부호화 비트들)를 생성한다. 그리고, LDPC 인코더(222)는 LDPC 부호화에 의해 생성된 복수의 LDPC 코드워드를 패리티 인터리버(230)로 출력한다.

여기에서, LDPC 코드는 시스테메틱 코드라는 점에서, 정보어가 LDPC 부호화에 의해 생성된 LDPC 코드워드에 포함될 수 있다. 즉, LDPC 인코더(222)는 입력되는 입력 비트들을 정보어 비트들로 LDPC 부호화를 수행한다는 점에서, LDPC 코드워드는 정보어 비트들인 입력 비트들을 그대로 포함하고 이에 LDPC 패리티 비트들이 부가된 형태가 될 수 있다.

여기에서, 입력 비트들은 BCH 코드워드 비트들이 될 수 있다. 이 경우, BCH 인코더(221)는 부호율에 따라 LDPC 인코더(222)에서 부호화 가능한 정보어 비트들의 비트 수만큼의 BCH 코드워드를 생성한다는 점에서, 입력 비트들의 비트 수는 LDPC 부호의 정보어 비트들의 비트 수(가령, K_ldpc)와 동일한 값이 될 수 있다.

예를 들어, BCH 인코더(221)는 입력 비트들 M=(m₀,m₁,...,

)에 대해 BCH 부호화를 수행하여 K_ldpc-K_bch 개의 비트로 구성된 BCH 패리티 비트들을 생성하고, BCH 코드워드 I=(i₀,i₁,...,

)를 LDPC 인코더(220)로 출력할 수 있다. 이 경우, BCH 코드워드는 K_ldpc 비트로 구성될 수 있다.

한편, LDPC 인코더(222)는 BCH 코드워드 I=(i₀,i₁,...,

)에 대해 LDPC 부호화를 수행하여 N_ldpc-K_ldpc 개의 비트로 구성된 LDPC 패리티 비트들을 생성하고, LDPC 코드워드 C=(c₀,c₁,...,

)를 생성할 수 있다. 이 경우, LDPC 코드워드는 N_ldpc 개의 비트로 구성될 수 있다.

한편, 상술한 예에서는 제로 패딩부(210)에서 출력되는 입력 비트들이 BCH 인코더(221)로 입력되어 BCH 부호화되는 것으로 설명하였으나, 이는 일 예에 불과하다. 경우에 따라 BCH 인코더(221)는 생략될 수도 있다. 이 경우, 제로 패딩부(210)는 부호율에 따라 LDPC 인코더(222)에서 요구되는 정보어 비트들의 길이를 갖도록 비트들에 적어도 하나의 제로 비트를 패딩하고, 적어도 하나의 제로 비트가 패딩된 비트들을 LDPC 인코더(222)로 출력할 수 있다.

또한, 상술한 예에서 BCH 인코더(221)가 제로 패딩부(210) 이후에 배치되는 것으로 설명하였으나, 이 역시 일 예에 불과하다. 경우에 따라, 제로 패딩부(210)는 BCH 인코더(221)와 LDPC 인코더(222) 사이에 배치될 수도 있으며, 이에 대해서는 도 8과 함께 후술하기로 한다.

한편, LDPC 부호화를 수행하는 과정은 Hㆍc^T=0을 만족하는 LDPC 코드워드를 생성하는 과정이다. 여기에서, H는 패리티 검사 행렬을 나타내고, C는 LDPC 코드워드를 나타낸다. 따라서, LDPC 인코더(222)는 패리티 검사 행렬과 곱하여 0이 되는 LDPC 코드워드를 생성할 수 있다.

또한, LDPC 인코더(222)는 다양한 부호율에 따라 LDPC 부호화를 수행하여 다양한 길이를 갖는 LDPC 코드워드를 생성할 수 있다. 예를 들어, LDPC 인코더(222)는 7/15의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.

하지만, 이는 일 예일 뿐, LDPC 인코더(222)는 3/15, 4/15, 5/15, 6/15, 8/15, 9/15, 10/15, 11/15, 12/15, 13/15 등 다양한 부호율에 따라 LDPC 부호화를 수행할 수 있으며, 64800 개의 비트로 구성된 LDPC 코드워드를 생성할 수도 있다.

이 경우, LDPC 인코더(222)는 부호율 및 LDPC 코드워드의 길이에 따라 서로 다른 구조를 갖는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수 있으며, 이하에서 LDPC 부호화 시 이용되는 패리티 검사 행렬에 대해 구체적으로 살펴보도록 한다.

도 4는 본 발명의 일 실시 예에 따라 LDPC 부호화 시 이용되는 패리티 검사 행렬의 구조를 설명하기 위한 도면이다.

도 4를 참조하면, 패리티 검사 행렬(400)은 정보어에 대응되는 부분 행렬인 정보어 부분 행렬(410)과 패리티 비트에 대응되는 부분 행렬인 패리티 부분 행렬(420)로 구성된다.

정보어 부분 행렬(410)은 Kldpc 개의 열(column)을 포함하고, 패리티 부분 행렬(420)은 N_parity=N_ldpc-K_ldpc 개의 열을 포함한다. 한편, 패리티 검사 행렬(400)의 행(row)의 개수는 패리티 부분 행렬(420)의 열의 개수 N_parity=N_ldpc-K_ldpc와 동일하다.

또한, 패리티 검사 행렬(400)에서 N_ldpc는 LDPC 코드워드의 길이, Kldpc는 정보어의 길이, N_parity=N_ldpc-K_ldpc는 패리티의 길이를 나타낸다.

한편, 이하에서는 정보어 부분 행렬(410)과 패리티 부분 행렬(420)의 구조에 대해 구체적으로 살펴보도록 한다. 정보어 부분 행렬(410)과 패리티 부분 행렬(420)에서 1을 제외한 부분의 원소는 0이다.

정보어 부분 행렬(410)은 K_ldpc 개의 열(즉, 0 번째 열부터 K_ldpc-1 번째 열)을 포함하는 행렬로, 다음과 같은 규칙을 따른다.

첫째, 정보어 부분 행렬(410)을 구성하는 K_ldpc 개의 열들은 M 개씩 동일한 그룹에 속하며, 총 K_ldpc/M 개의 열 그룹(column group)들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로 Q_ldpc 만큼 시클릭 쉬프트(cyclic shift)된 관계를 가진다.

여기에서, M은 정보어 부분 행렬(410)에서 열의 패턴이 반복되는 간격(일 예로, M= 360), Q_ldpc는 정보어 부분 행렬(410)에서 각 열이 시클릭 쉬프트되는 크기이다. M 및 Q_ldpc은 정수로, Q_ldpc=(N_ldpc-K_ldpc)/M이 성립하도록 결정된다. 이때, K_ldpc/M도 정수가 된다. M 및 Q_ldpc의 구체적인 값은 LDPC 코드워드의 길이와 부호율(code rate)에 따라 달라질 수 있다.

예를 들어, M=360이고 LDPC 코드워드의 길이 N_ldpc가 64800인 경우 Q_ldpc는 하기의 표 1과 같이 정의되고, M=360이고 LDPC 코드워드의 길이 N_ldpc가 16200인 경우, Q_ldpc는 하기의 표 2와 같이 정의될 수 있다.

둘째, i 번째(i=0,1,..,K_ldpc/M-1) 열 그룹의 0 번째 열의 차수(degree)(여기에서, 차수는 열에 존재하는 1 값의 개수로, 동일한 열 그룹에 속하는 모든 열들의 차수는 동일하다)를 D_i라 하고, 1이 있는 각 행의 위치를

이라 하면, i 번째 열 그룹 내의 j 번째 열에서 무게-1(weight-1)(즉, i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱)이 위치한 행의 인덱스

는 하기의 수학식 1과 같이 결정된다.

여기에서, k=0,1,2,..,D_i-1, i=0,1,..,K_ldpc/M-1, j=1,2,...,M-1이다.

한편, 수학식 1은 하기의 수학식 2와 같이 동일하게 표현될 수 있다

여기에서, k=0,1,2,..,D_i-1, i=0,1,..,K_ldpc/M-1, j=1,2,...,M-1이다.

이들 수학식에서,

는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 무게-1이 있는 행의 인덱스, Nldpc는 LDPC 코드워드의 길이, Kldpc는 정보어 비트들의 길이, Di는 i 번째 열 그룹에 속하는 열들의 차수, M은 하나의 열 그룹에 속하는 열의 개수, Qldpc는 각 열이 시클릭 쉬프트되는 크기를 의미한다.

수학식 2를 참조하면,

값만을 알면 i 번째 열 그룹 내의 k 번째 무게-1이 있는 행의 인덱스

를 알 수 있음을 나타난다. 그러므로, 각각의 열 그룹 내의 첫 번째 열에서 k 번째 무게-1이 있는 행의 인덱스 값을 저장하면, 도 4의 구조를 갖는 정보어 부분 행렬(410))에서 무게-1이 있는 열과 행의 위치가 파악될 수 있다.

한편, 상술한 규칙들에 따르면, i 번째 열 그룹에 속하는 열들의 차수는 모두 Di로 동일하다. 따라서, 상술한 규칙들에 따라 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.

예를 들어, N_ldpc가 30, K_ldpc가 15, Q_ldpc가 3인 경우, 3 개의 열 그룹의 0 번째 열에서 무게-1이 위치한 행의 위치 정보는 하기 수학식 3과 같은 수열들로 표현될 수 있으며, 이는 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.

여기에서,

는 i번째 열 그룹 내의 j번째 열에서 k번째 무게-1이 있는 행의 인덱스를 의미한다.

각 열 그룹의 0번째 열에서 1이 위치한 행의 인덱스를 나타내는 수학식 3과 같은 무게-1 위치 수열들은 하기의 표 3과 같이 보다 간략하게 표현될 수 있다.

표 3은 패리티 검사 행렬에서 무게-1, 다시 말해, 1 값을 가지는 원소의 위치를 나타낸 것으로서, i 번째 무게-1 위치 수열은 i 번째 열 그룹에 속한 0 번째 열에서 무게-1이 있는 행의 인덱스들로 표현된다.

상술한 내용에 기초하여, 본 발명의 일 실시 예에 따른 정보어 부분 행렬은 하기의 표 4와 같이 정의될 수 있다. 즉, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며, 각 열 그룹의 0 번째 열에서 1 값의 위치는 표 4와 같이 정의될 수 있다. 이 경우, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15, M이 360이다.

표 4는 패리티 검사 행렬의 정보어 부분 행렬의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타내며, 이를 통해 정보어 부분 행렬에서 1의 위치가 정의될 수 있다.

구체적으로, 표 4 에 의해 각 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치가 정의될 수 있다. 예를 들어, 0 번째 열 그룹의 0 번째 열의 경우 432 번째 행, 655 번째 행, 893 번째 행,...에 1이 존재할 수 있다.

그리고, 각 열 그룹의 0 번째 열에서 1이 존재하는 행을 Qldpc만큼 시클릭 쉬프트하여 해당 열 그룹의 다른 열에서 1이 위치한 행이 정의될 수 있다.

상술한 예의 경우, Q_ldpc=(16200-7560)/360=24이고 0 번째 열 그룹의 0 번째 열에서 1 이 위치한 행의 인덱스는 432,655,893,... 이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 456(=432+24), 679(=655+24), 917(=893+24),...이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 480(=456+24), 703(=679+24), 941(=917+24),...이 될 수 있다.

한편, 패리티 부분 행렬(420)은 N_ldpc-K_ldpc 개의 열(즉, K_ldpc 번째 열부터 N_ldpc-1 번째 열)을 포함하는 부분 행렬로, 이중 대각(dual diagoanl) 구조를 갖는다. 따라서, 패리티 부분 행렬(420)에 포함되는 열 중에서 마지막 열(즉, N_ldpc-1 번째 열)을 제외한 나머지 열들의 차수는 모두 2이며, 마지막 열(즉, N_ldpc-1 번째 열)의 차수는 1이 된다.

결국, 본 발명의 일 실시 예에서는 LDPC 코드워드의 길이 N_ldpc가 16200, 정보어의 길이 K_ldpc가 7560, 부호율이 7/15, M이 360일 때, 정보어 부분 행렬의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스는 표 4와 같이 정의되며, 패리티 검사 행렬은 이중 대각 구조를 가질 수 있다. 한편, 이러한 패리티 검사 행렬에 대한 정보는 송신 장치(200)에 기저장되어 있을 수 있다.

도 2로 돌아가서, 패리티 인터리버(230)는 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행한다. 즉, 패리티 인터리버(230)는 LDPC 코드워드 각각에 포함된 LDPC 패리티 비트들을 인터리빙하고, 패리티 인터리빙된 복수의 LDPC 코드워드를 펑처링부(240)로 출력할 수 있다

구체적으로, 패리티 인터리버(230)는 하기의 수학식 4에 기초하여 부호화부(220)에서 출력되는 LDPC 코드워드 C=(c₀,c₁,...,

) 중에서 LDPC 패리티 비트들만을 인터리빙하고, 패리티 인터리빙된 LDPD 코드워드 U=(u₀,u₁,...,

)를 펑처링부(240)로 출력할 수 있다.

여기에서, M은 정보어 부분 행렬(410)에서 열의 패턴이 반복되는 간격 즉, 열 그룹에 포함된 열의 개수이고, Q_ldpc는 정보어 부분 행렬(410)에서 각 열이 시클릭 쉬프트되는 크기이다. 그리고, K_ldpc는 LDPC 코드워드를 구성하는 정보어 비트들의 비트 수이다.

일 예로, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15, M이 360인 경우, Q_ldpc는 24이고 K_ldpc는 7560일 수 있다.

한편, 상술한 방식에 의해 패리티 인터리빙된 LDPC 코드워드는 동일한 특성을 갖는 일정한 수의 연속된 비트들로 구성될 수 있으며, 이들은 동일한 사이클 분포 및 동일한 차수를 가지게 된다.

예를 들어, 패리티 인터리빙된 LDPC 코드워드는 연속된 M 개의 비트 단위로 동일한 특성을 가질 수 있다. 여기에서, M은 패리티 검사 행렬에서 동일한 열 그룹에 포함된 열의 개수로, 일 예로, M=360이다. 즉, 패리티 검사 행렬은 M 개씩 열의 차수가 동일하다는 점에서, 연속된 M 개의 비트들은 패리티 검사 행렬에서 열의 차수가 동일하고 대체로 큰 사이클 특성을 갖게 되므로 이들 비트들은 낮은 복호화 연관성을 갖는다.

즉, 도 4의 형태를 갖는 패리티 검사 행렬(400)의 경우, 정보어 부분 행렬(410)이 M 개의 열을 포함하는 열 그룹 단위로 동일한 특성을 갖기 때문에 패리티 검사 행렬(400)에 기초하여 생성된 정보어 비트들은 동일한 부호어 특성을 갖는 연속된 M 개의 비트들로 구성될 수 있다. 한편, LDPC 패리티 비트들이 수학식 4에 기초하여 인터리빙되면, 동일한 특성을 갖는 연속된 M 개의 비트들이 서로 인접하여 배치될 수 있다는 점에서, LDPC 패리티 비트들도 동일한 부호어 특성을 갖는 연속된 M 개의 비트들로 구성될 수 있다.

이와 같이, LDPC 코드워드를 구성하는 비트들은 연속된 M 개의 비트 단위로 동일한 특성을 가질 수 있다.

한편, 패리티 인터리버(230)는 경우에 따라 생략될 수도 있다. 구체적으로, 패리티 검사 행렬(400)을 하기의 수학식 5에 기초하여 로우 퍼뮤테이션하고 수학식 6에 기초하여 컬럼 퍼뮤테이션하고, LDPC 인코더(222)가 퍼뮤테이션에 의해 생성된 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행하는 경우 패리티 인터리버(230)는 생략될 수 있다. 여기에서, 로우 퍼뮤테이션은 패리티 검사 행렬(400)의 행의 순서를 변경함을 의미하고, 컬럼 퍼뮤테이션은 패리티 검사 행렬(400)의 열의 순서를 변경함을 의미한다.

이들 수학식에서 일 예로 K_ldpc는 7560, M은 360, Q_ldpc는 24가 될 수 있다.

한편, 수학식 5 및 수학식 6에 기초하여 퍼뮤테이션을 수행하는 방법은 다음과 같다. 여기에서, 컬럼 퍼뮤테이션은 패리티 부분 행렬(420)에 대해서만 적용된다는 점을 제외하고, 로우 퍼뮤테이션과 동일한 원리가 적용된다는 점에서, 이하에서는 로우 퍼뮤테이션을 일 예로 설명하도록 한다.

로우 퍼뮤테이션의 경우, X 번째 행에 대해 X= Q_ldpc×i+j를 만족하는 i, j를 산출하고, 산출된 i, j를 M×j+i에 대입하여 X 번째 행이 퍼뮤테이션되는 행을 산출하게 된다. 예를 들어, 50 번째 행의 경우, 50= 24×i+j를 만족하는 i,j는 각각 2,2가 되므로, 50 번째 행은 360×2+2=722 번째 행으로 퍼뮤테이션된다.

한편, 이와 같은 방법에 의해 도 4와 같은 패리티 검사 행렬이 퍼뮤테이션되면, 패리티 검사 행렬은 다수의 부분 블로들(partial blocks)로 분할되고, 부분 블록들 각각이 M×M 쿼시 시클릭(quasi-cyclic) 행렬에 대응되는 구조가 될 수 있다. 이에 따라, 퍼뮤테이션된 패리티 검사 행렬에 기초하여 생성된 LDPC 패리티 비트들은 연속된 M 개의 비트들이 서로 동일한 특성을 갖을 수 있다. 따라서, 이러한 구조를 갖는 패리티 검사 행렬에 기초하여 LDPC 코드워드가 생성된 경우 패리티 인터리버(230)는 생략될 수 있다.

펑처링부(240)는 LDPC 코드워드를 구성하는 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다. 즉, 펑처링부(240)는 LDPC 코드워드 각각에서 적어도 일부의 LDPC 패리티 비트를 펑처링할 수 있다. 여기에서, 펑처링은 패리티 비트들 중 일부를 제거하여 전송하지 않는 것을 의미한다.

구체적으로, 펑처링부(240)는 기설정된 펑처링 패턴에 기초하여 인터리빙된 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다. 여기에서, 기설정된 펑처링 패턴은 펑처링되는 패리티 비트 그룹의 순서를 나타내며, 변조 방식에 따라 펑처링되는 패리티 비트 그룹의 순서는 서로 다를 수 있다.

이하에서는 기설정된 펑처링 패턴에 따라 LDPC 패리티 비트들을 펑처링하는 방법에 대해 구체적으로 설명하도록 한다. 한편, 복수의 LDPC 코드워드는 모두 동일한 방식으로 펑처링될 수 있다는 점에서, 이하에서는 설명의 편의를 위해 하나의 LDPD 코드워드에 대해 펑처링을 수행하는 방법을 설명하도록 한다. 그리고, 제로 패딩부(210)로 입력되는 비트들을 세그먼트된 L1 포스트 시그널링으로 나타내도록 한다.

펑처링부(240)는 하기의 수학식 7에 기초하여 LDPC 패리티 비트들을 복수의 패리티 비트 그룹으로 구분한다.

여기에서, P_j는 LDPC 패리티 비트들 내의 j 번째 패리티 비트 그룹을 나타내고, u_k는 펑처링부(240)로 입력되는 비트들(즉, LDPC 코드워드를 구성하는 비트들)을 나타낸다. 그리고,

는 x보다 작은 최대 정수를 의미하며, 일 예로,

이다.

그리고, K_ldpc는 LDPC 코드워드의 정보어 비트의 수이고, N_ldpc는 LDPC 코드워드의 비트 수이고, Q_ldpc는 정보어 부분 행렬에서 각 열이 시클릭 쉬프트되는 크기를 나타낸다. 일 예로, K_ldpc는 7560, N_ldpc는 16200, Q_ldpc는 24가 될 수 있다.

즉, 펑처링부(240)는 도 5와 같이 수학식 7에 기초하여 패리티 인터리빙된 LDPC 코드워드 (u₀,u₁,...,

) 중에서 LDPC 패리티 비트들 (

,

,...,

)을 Q_ldpc 개의 패리티 비트 그룹으로 구분할 수 있다. 이에 따라, 각 패리티 비트 그룹은 360(=(N_ldpc-K_ldpc)/Q_ldpc=M) 개의 비트로 구성될 수 있다.

한편, 수학식 7은 하기의 수학식 8 또는 수학식 9와 같이 나타내어질 수도 있다.

이와 같이, 펑처링부(240)는 LDPC 패리티 비트들을 복수의 패리티 비트 그룹으로 구분할 수 있다.

그리고, 펑처링부(240)는 펑처링되는 LDPC 패리티 비트들의 비트 수를 산출할 수 있다.

이를 위해, 펑처링부(240)는 수학식 10에 기초하여 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수 N_{punc _ temp}를 산출할 수 있다.

여기에서,

는 x보다 작은 최대 정수를 의미하며, 일 예로,

이다.

그리고, K_sig는 제로 패딩부(210)로 입력되는 정보어 비트들의 비트 수 즉, 세그먼트된 L1 포스트 시그널링의 비트 수를 나타내고, N_{L1post _ segmentation}은 L1 포스트 시그널링을 세그먼테이션하는 기준 값으로, 세그먼트된 L1 시그널링이 가질 수 있는 최대 비트 수를 나타낸다.

즉, L1 포스트 시그널링의 비트 수가 일정한 값(가령, N_{L1post _ segmentation})보다 큰 경우, L1 포스트 시그널링은 세그먼테이션되고 세그먼트된 L1 포스트 시그널링이 제로 패딩부(210)로 입력될 수 있다. 이때, L1 포스트 시그널링은 세그먼트된 L1 포스트 시그널링의 최대 비트 수가 N_{L1post _ segmentation}이 되도록 세그먼트될 수 있다. 즉, L1 포스트 시그널링은 세그먼트된 L1 포스트 시그널링이 N_{L1post _ segmentation}을 초과하지 않도록 세그먼트된다는 점에서, 세그먼트된 L1 시그널링의 비트 수를 K_sig라 하면 K_sig ≤ N_{L1post _ segmentation}를 만족할 수 있다.

여기에서, N_{L1post _ segmentation}은 BCH 부호에서 요구되는 정보어 비트들의 비트 수인 K_bch보다 작은 값일 수 있다. 따라서, K_bch-K_sig 개의 제로 비트가 쇼트닝될 때, 수학식 10의 N_{L1post _ segmentation}-K_sig는 추가적으로 쇼트닝되는 제로 비트를 나타내는 것으로 볼 수 있다.

한편, A 및 B는 추가적으로 쇼트닝되는 비트 수와 펑처링되는 비트 수의 비율을 결정하는 보정 펙터(factor)로, A > 0을 만족하고 B는 정수가 되도록 결정될 수 있다.

이와 같은 방법으로 펑처링부(240)는 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 산출할 수 있다.

이후, 펑처링부(240)는 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수에 기초하여, 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 산출할 수 있다.

구체적으로, 펑처링부(240)는 LDPC 패리티 비트들의 비트 수에서 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 뺀 값이 변조 방식의 배수가 되는 경우, 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수로 결정할 수 있다.

다만, 펑처링부(240)는 LDPC 패리티 비트들의 비트 수에서 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 뺀 값이 변조 방식의 배수가 되지 않는 경우, 추가적으로 펑처링되어야 하는 LDPC 패리티 비트들의 비트 수를 산출하고, 산출된 추가적인 비트 수와 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 합한 값을 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수로 결정할 수 있다.

예를 들어, 변조 방식이 16-QAM인 경우 하나의 변조 심볼은 4 개의 비트로 구성된다는 점에서, 펑처링부(240)는 LDPC 패리티 비트들의 비트 수에서 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 제외한 값이 4의 배수가 되지 않는 경우, 펑처링된 후의 LDPC 패리티 비트들의 비트 수가 4의 배수가 되도록 하는 LDPC 패리티 비트들의 비트 수를 산출하고, 산출된 값에 임시적으로 펑처링되는 LDPC 패리티 비트들의 비트 수를 합한 값을 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수로 결정할 수 있다.

다만, 상술한 방법은 일 예에 불과하며, 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수는 변조 방식 외에도 다른 전송 파라미터이 추가로 고려되어 결정될 수도 있다. 예를 들어, 펑처링되는 LDPC 패리티 비트들의 비트 수는 전송되는 OFDM 심볼의 캐리어(carrier)의 개수와 전송하고자 하는 비트의 개수에 따라 결정될 수도 있다.

그리고, 펑처링부(240)는 펑처링되는 LDPC 패리티 비트들의 비트 수에 기초하여, LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 그룹 단위로 펑처링되는 그룹의 개수를 산출할 수 있다.

이 경우, 펑처링부(240)는 하기의 수학식 11에 기초하여 펑처링되는 그룹의 개수 N_{punc _ group}을 산출할 수 있다.

여기에서, N_punc는 최종적으로 펑처링되는 LDPC 패리티 비트들의 비트 수이다. 그리고, M은 정보어 부분 행렬에서 열의 패턴이 반복되는 간격(일 예로, M=360)으로, 각 패리티 비트 그룹에 포함된 LDPC 패리티 비트의 비트 수와 같다.

그리고, N_ldpc는 LDPC 코드워드의 길이, K_ldpc는 정보어 비트들의 길이를 나타낸다. 또한,

는 x보다 작은 최대 정수를 의미하며, 일 예로,

이다.

이후, 펑처링부(240)는 기설정된 펑처링 패턴에 기초하여 LDPC 패리티 비트들에서 산출된 비트 수만큼을 펑처링할 수 있다. 여기에서, 펑처링 패턴은 펑처링되는 패리티 비트 그룹의 순서를 나타낸다.

이에 따라, 펑처링부(240)는 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링할 수 있다.

구체적으로, 펑처링부(240)는 펑처링되는 LDPC 패리티 비트들의 비트 수가 M으로 나누어 떨어지는 경우, LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 수학식 11에 의해 산출된 그룹의 개수만큼의 패리티 비트 그룹을 기설정된 펑처링 패턴에 기초하여 선택하고, 선택된 패리티 비트 그룹을 펑처링할 수 있다.

다만, 펑처링부(240)는 펑처링되는 LDPC 패리티 비트들의 비트 수가 M으로 나누어 떨어지지 않는 경우, LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 수학식 11에 의해 산출된 그룹의 개수만큼의 패리티 비트 그룹을 기설정된 펑처링 패턴에 기초하여 선택하고, 선택된 패리티 비트 그룹을 펑처링할 수 있다.

이 경우, 펑처링부(240)는 하나의 패리티 비트 그룹을 추가로 선택하고, 선택된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들 중에서 적어도 일부를 추가로 펑처링할 수 있다.

구체적으로, 펑처링부(240)는 마지막으로 선택된 패리티 비트 그룹 다음에 펑처링되어야 하는 패리티 비트 그룹을 기설정된 펑처링 패턴에 기초하여 선택하고, 선택된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들 중에서 적어도 일부를 추가로 펑처링할 수 있다. 이 경우, 추가로 펑처링되는 LDPC 패리티 비트들의 비트 수는 펑처링되는 LDPC 패리티 비트들의 수에서 그룹 단위로 펑처링된 비트 수를 뺀 값이 될 수 있다.

한편, 펑처링 패턴은 변조 방식에 따라 서로 다르게 정의될 수 있다. 이에 따라, 펑처링부(240)는 변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다.

이하에서는, 표 5 내지 표 12를 참조하여 변조 방식에 따른 펑처링 패턴의 구체적인 예를 설명하도록 한다. 또한, 표 5 내지 표 12에서 정의된 π_p(j)는 부호율, LDPC 코드워드의 길이, 변조 방식, 펑처링 비트의 개수와 쇼트닝 비트의 개수의 비율 등에 따라 결정될 수 있다.

한편, 이하에서 설명하는 펑처링 패턴의 예들은 LDPC 코드워드가 도 4와 같은 패리티 검사 행렬에 기초하여 7/15의 부호율로 16200 개의 비트를 갖도록 생성되는 경우에 적용될 수 있다. 이 경우, M=360이라는 점에서 Q_ldpc는 24가 될 수 있다.

일 예로, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15이고, 수학식 10의 A=2, B=0이고, 변조 방식이 BPSK(binary phase shift keying) 또는 QPSK(quadrature phase shift keying)인 경우, 펑처링 패턴은 하기의 표 5 또는 표 6과 같이 정의될 수 있다.

이들 표에서 π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.

다른 예로, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15이고, 수학식 10의 A=2, B=0이고, 변조 방식이 16-QAM(quadrature amplitude modulation)인 경우, 펑처링 패턴은 하기의 표 7 또는 표 8과 같이 정의될 수 있다.

이들 표에서 π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.

또 다른 예로, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15이고, 수학식 10의 A=2, B=0이고, 변조 방식이 64-QAM인 경우, 펑처링 패턴은 하기의 표 9 또는 표 10과 같이 정의될 수 있다.

이들 표에서 π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.

또 다른 예로, LDPC 코드워드의 길이 N_ldpc가 16200, 부호율이 7/15이고, 수학식 10의 A=2, B=0이고, 변조 방식이 256-QAM인 경우, 펑처링 패턴은 하기의 표 11 또는 표 12와 같이 정의될 수 있다.

이들 표에서 π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.

한편, 이와 같은 펑처링 패턴은 기저장되어 있거나, 펑처링부(240)는 기정의된 규칙에 따라 연산을 통해 이를 결정할 수도 있다.

이하에서는 펑처링부(240)가 펑처링 패턴에 기초하여 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 구체적인 방법을 설명하도록 한다.

다만, 설명의 편의를 위해 펑처링 패턴은 표 7과 같이 정의되고, 펑처링되는 LDPC 패리티 비트들의 비트 수는 2160 또는 1500인 것으로 가정하도록 한다.

일 예로, 펑처링되는 LDPC 패리티 비트들의 비트 수는 2160인 경우, 수학식 11에 의해 펑처링되는 그룹의 개수는 6 개가 될 수 있으며, 펑처링되는 LDPC 패리티 비트들의 비트 수는 M으로 나누어 떨어지게 된다.

이 경우, 펑처링부(240)는 표 7과 같은 펑처링 패턴에 기초하여 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹에서 6 개의 패리티 비트 그룹을 선택하고, 선택된 6 개의 패리티 비트 그룹을 펑처링할 수 있다.

즉, 표 7을 참조하면, 0 번째로 펑처링되는 패리티 비트 그룹의 인덱스 π_p(0)=4이므로, 4 번째 패리티 비트 그룹이 0 번째 즉, 가장 먼저 펑처링됨을 알 수 있다. 이에 따라, 펑처링부(240)는 6 개의 패리티 비트 그룹이 펑처링되는 경우, LDPC 패리티 비트들을 구성하는 0 번째부터 23 번째 패리티 비트 그룹 중에서 4 번째 패리티 비트 그룹 P₄(=

), 11 번째 패리티 비트 그룹 P₁₁(=

), 20 번째 패리티 비트 그룹 P₂₀(=

), 18 번째 패리티 비트 그룹 P₁₈(=

), 7 번째 패리티 비트 그룹 P₇(=

) 및 15 번째 패리티 비트 그룹 P₁₅(=

)을 선택하고, 선택된 패리티 비트 그룹 순으로 펑처링할 수 있다.

이와 같이, 펑처링부(240)는 펑처링 패턴에 기초하여 N_{punc _ group} 개의 패리티 비트 그룹

,

,...,을 선택하고, 선택된 패리티 비트 그룹을 펑처링할 수 있다.

다른 예로, 펑처링되는 LDPC 패리티 비트들의 비트 수는 1500인 경우, 수학식 11에 의해 펑처링되는 그룹의 개수는 4 개가 될 수 있으며, 펑처링되는 LDPC 패리티 비트들의 비트 수는 M으로 나누어 떨어지지 않게 된다.

이 경우, 펑처링부(240)는 표 7과 같은 펑처링 패턴에 기초하여 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹에서 4 개의 패리티 비트 그룹을 선택하고, 선택된 4 개의 패리티 비트 그룹을 펑처링할 수 있다.

즉, 표 7을 참조하면, 0 번째로 펑처링되는 패리티 비트 그룹의 인덱스 πp(0)=4이므로, 4 번째 패리티 비트 그룹이 0 번째 즉, 가장 먼저 펑처링됨을 알 수 있다. 이에 따라, 펑처링부(240)는 4 개의 패리티 비트 그룹이 펑처링되는 경우, LDPC 패리티 비트들을 구성하는 0 번째부터 23 번째 패리티 비트 그룹 중에서 4 번째 패리티 비트 그룹 P₄(=

), 11 번째 패리티 비트 그룹 P₁₁(=

), 20 번째 패리티 비트 그룹 P₂₀(=

) 및 18 번째 패리티 비트 그룹 P₁₈(=

)을 선택하고, 선택된 패리티 비트 그룹 순으로 펑처링할 수 있다.

그리고, 펑처링부(240)는 18 번째 패리티 비트 그룹 P₁₈ 다음으로 펑처링되어야 하는 패리티 비트 그룹인 7 번째 패리티 비트 그룹 P₇(=

)을 선택하고, 7 번째 패리티 비트 그룹 P₇에 포함된 LDPC 패리티 비트들 중 일부를 추가로 펑처링할 수 있다.

이 경우, 7 번째 패리티 비트 그룹 P₇에서 펑처링되는 LDPC 패리티 비트들의 비트 수는 펑처링되는 LDPC 패리티 비트 수에서 그룹 단위로 펑처링된 비트 수를 뺀 값으로, 1500-(360×4)=60이 될 수 있으며, 펑처링부(240)는 7 번째 패리티 비트 그룹 P₇의 전단 또는 후단부터 60 개의 LDPC 패리티 비트를 펑처링할 수 있다.

이와 같이, 펑처링부(240)는 펑처링 패턴에 기초하여 N_{punc _ group} 개의 패리티 비트 그룹

,

,...,

을 선택하고, 선택된 패리티 비트 그룹을 펑처링할 수 있다.

그리고, 펑처링부(240)는 패리티 비트 그룹

에 포함된 LDPC 패리티 비트들 중 N_punc-M×N_{punc _ group} 개의 비트들을 펑처링할 수 있다. 이 경우, 패리티 비트 그룹

에서 펑처링되는 비트들은 패리티 비트 그룹

에서 전단 또는 후단에 위치한 N_punc-M×N_{punc _ group} 개의 비트들일 수 있다.

한편, 상술한 펑처링 방식은 다음과 같이 설명될 수도 있다.

펑처링부(240)는 인터리빙된 패리티 비트들 중에서 적어도 일부를 펑처링할 수 있다. 즉, 펑처링부(240)는 패리티 인터리버(230)로부터 LDPC 패리티 비트들이 인터리빙된 LDPC 코드워드를 입력받고, LDPC 코드워드를 구성하는 LDPC 패리티 비트들 중에서 적어도 일부를 펑처링할 수 있다.

구체적으로, 펑처링부(240)는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 패리티 비트들을 그룹핑하고, 펑처링되는 패리티 비트 수 및 그룹핑된 패리티 비트 그룹 중 펑처링되는 패리티 비트 그룹의 위치에 기초하여, 펑처링을 수행할 수 있다.

여기에서, 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격은 정보어 부분 행렬에서 동일한 열 그룹에 속하는 열의 개수를 의미한다. 이는 도 4에서 설명한 바와 같이 M으로 표기될 수 있으며 구체적인 일 예로 M=360이 될 수 있다.

이를 위해, 펑처링부(240)는 패리티 검사 행렬을 구성하는 정보어 부분 행렬에서 열의 패턴이 반복되는 간격에 기초하여 LDPC 패리티 비트들을 그룹핑하여, LDPC 패리티 비트들을 복수의 패리티 비트 그룹으로 구분할 수 있다.

구체적으로, 펑처링부(240)는 각 패리티 비트 그룹이 정보어 부분 행렬에서 열의 패턴이 반복되는 간격만큼의 비트 수로 구성되도록, 패리티 비트들을 복수의 패리티 그룹으로 구분할 수 있다.

예를 들어, 펑처링부(240)는 상술한 수학식 7 내지 수학식 9에 기초하여 N_ldpc-K_ldpc 개의 비트로 구성된 LDPC 패리티 비트들 (

,

,...,

)를 Q_ldpc 개의 패리티 비트 그룹으로 구분할 수 있다. 이 경우, 각 패리티 비트 그룹은 인터리빙된 LDPC 패리티 비트들의 서브 셋을 형성할 수 있다.

한편, 도 5는 본 발명의 일 실시 예에 따라 LDPC 패리티 비트들이 그룹핑된 결과를 나타낸다. 도 10과 같이, LDPC 패리티 비트들은 Q_ldpc 개의 패리티 비트 그룹으로 구분되며, 각 패리티 비트 그룹은 360=(N_ldpc-K_ldpc)/Q_ldpc 개의 비트로 구성될 수 있다.

그리고, 펑처링부(240)는 펑처링되는 패리티 비트 수를 결정할 수 있다. 여기에서, 펑처링되는 패리티 비트 수 N_punc는 상술한 방식에 의해 결정될 수 있다.

그리고, 펑처링부(240)는 기정의된 펑처링 패턴 및 펑처링되는 패리티 비트 수에 기초하여 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.

여기에서, 기정의된 펑처링 패턴은 펑처링되는 패리티 비트 그룹의 순서를 나타내며, 일 예로 표 5 내지 표 12와 같이 정의될 수 있다.

이후, 펑처링부(240)는 펑처링되는 패리티 비트 수를 정보어 부분 행렬에서 열의 패턴이 반복되는 간격으로 나눈 값에 기초하여 펑처링되는 패리티 비트 그룹의 개수를 결정하고, 결정된 패리티 그룹의 개수 및 기정의된 펑처링 패턴에 따라 펑처링되는 패리티 비트 그룹의 위치를 결정할 수 있다.

이를 위해, 펑처링부(240)는 상술한 수학식 11에 기초하여 N_{punc _ group}을 산출할 수 있다. 여기에서, N_{punc _ group}는 그룹 단위로 펑처링되는 패리티 비트 그룹의 개수 즉, 해당 패리티 비트 그룹 내의 모든 비트들이 펑처링되는 패리티 비트 그룹의 개수를 의미한다.

그리고, 펑처링부(240)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지는 경우, 나눈 몫을 펑처링되는 패리티 비트 그룹의 개수로 결정하고 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.

즉, 펑처링부(240)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지는 경우, N_{punc _ group}를 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 π_p(0) 번째 그룹(=

), π_p(1) 번째 그룹(=

),..., π_p(N_{punc _ group}-1) 번째 그룹(=

)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.

그리고, 펑처링부(240)는 π_p(0) 번째 패리티 비트 그룹, π_p(1) 번째 패리티 비트 그룹,..., π_p(N_{punc _ group}-1) 번째 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다. 즉, 펑처링부(240)는 π_p(0) 번째 패리티 비트 그룹, π_p(1) 번째 패리티 비트 그룹,..., π_p(N_{punc _ group}-1) 번째 패리티 비트 그룹 각각에 포함된 패리티 비트들 모두를 펑처링할 수 있다.

예를 들어, N_punc=720이고, 펑처링 패턴이 표 5와 같이 정의되는 경우를 가정한다. 이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지며, 나눈 몫은 2가 된다.

이에 따라, 펑처링부(240)는 2 개의 패리티 비트 그룹이 펑처링되는 것으로 결정하고, 표 5와 같은 펑처링 패턴에 기초하여 24 개의 패리티 비트 그룹 (P₀, P₁,..., P₂₂, P₂₃) 중 18 번째 패리티 비트 그룹(=P₁₈) 및 6 번째 패리티 비트 그룹(=P₆)이 펑처링되는 패리티 비트 그룹인 것으로 결정할 수 있다. 그리고, 펑처링부(240)는 18 번째 패리티 비트 그룹 및 6 번째 패리티 비트 그룹에 존재하는 LDPC 패리티 비트들을 모두 펑처링할 수 있다.

한편, 펑처링부(240)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, 나눈 몫에 1을 더한 값을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹의 적어도 일부를 펑처링할 수 있다.

이 경우, 펑처링부(240)는 나눈 몫이 0인 경우, 펑처링되는 패리티 비트 수를 상기 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹에서 펑처링할 수 있다.

즉, 펑처링부(240)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지지 않고 나눈 몫이 0인 경우, N_{punc _ group}+1을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 π_p(N_{punc _ group}) 번째 그룹(=

)의 일부를 펑처링할 수 있다.

이 경우, 펑처링부(240)는 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 π_p(N_{punc _ group}) 번째 그룹(=

)에서 펑처링할 수 있다.

예를 들어, N_punc=200이고, 펑처링 패턴이 표 6과 같이 정의되는 경우를 가정한다. 이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않으며, 나눈 몫은 0이고 나머지 값은 200이 된다.

이에 따라, 펑처링부(240)는 1 개의 패리티 비트 그룹 중 일부가 펑처링되는 것으로 결정하고, 표 6과 같은 펑처링 패턴에 기초하여 24 개의 패리티 비트 그룹 (P₀, P₁,..., P₂₂, P₂₃) 중 18 번째 패리티 비트 그룹(=P₁₈)에서 나머지 값만큼의 패리티 비트 즉, 200 비트를 펑처링할 수 있다.

한편, 펑처링부(240)는 나눈 몫이 1 이상인 경우, 펑처링되는 패리티 비트 수를 열의 패턴이 반복되는 간격으로 나눈 나머지 값만큼의 패리티 비트를 기정의된 펑처링 패턴에 따라 결정된 위치의 패리티 비트 그룹 중 마지막 패리티 그룹에서 펑처링하고, 나머지 패리티 비트 그룹을 그룹 단위로 펑처링할 수 있다.

즉, 펑처링부(240)는 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격을 나누어 떨어지지 않고 나눈 몫이 1 이상인 경우, N_{punc _ group}+1을 펑처링되는 패리티 비트 그룹의 개수로 결정하고, 기정의된 펑처링 패턴에 기초하여 패리티 비트 그룹 중에서 π_p(0) 번째 그룹(=

), π_p(1) 번째 그룹(=

),..., π_p(N_{punc _ group}-1) 번째 그룹(=

), π_p(N_{punc _ group}) 번째 그룹(=

)을 펑처링되는 패리티 비트 그룹으로 결정할 수 있다.

이 경우, 펑처링부(240)는 π_p(0) 번째 그룹, π_p(1) 번째 그룹,..., π_p(N_{punc_group}-1) 번째 그룹에 대해서는 그룹 단위로 펑처링을 수행하고, π_p(N_{punc _ group}) 번째 그룹에 대해서는 나머지 값만큼의 패리티 비트를 펑처링할 수 있다.

예를 들어, N_punc=800이고, 펑처링 패턴이 표 7과 같이 정의되는 경우를 가정한다.

이 경우, 펑처링되는 패리티 비트 수는 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않으며, 나눈 몫은 2이고 나머지 값은 80이 된다.

이에 따라, 펑처링부(240)는 3 개의 패리티 비트 그룹이 펑처링되는 것으로 결정하고, 표 7과 같은 펑처링 패턴에 기초하여 24 개의 패리티 비트 그룹 (P₀, P₁,..., P₂₂, P₂₃) 중 4번째 패리티 비트 그룹(=P₄), 11 번째 패리티 비트 그룹(=P₁₁), 20 번째 패리티 비트 그룹(=P₂₀)을 펑처링되는 패리티 비트 그룹인 것으로 결정할 수 있다.

이 경우, 펑처링부(330)는 4 번째 패리티 비트 그룹 및 11 번째 패리티 비트 그룹에 대해서는 해당 패리티 비트 그룹들에 포함된 모든 LDPC 패리티 비트들을 펑처링하고, 펑처링되는 것으로 결정된 패리티 비트 그룹 중 마지막 패리티 비트 그룹인 20 번째 패리티 비트 그룹에서는 80 비트를 펑처링할 수 있다.

이와 같이, 펑처링되는 패리티 비트 수가 열의 패턴이 반복되는 간격으로 나누어 떨어지지 않는 경우, π_p(N_{punc _ group}) 번째 그룹(=

)에서 N_punc-360×N_{punc _ group} 만큼의 패리티 비트를 펑처링하게 된다.

한편, 펑처링부(240)는 펑처링되는 LDPC 패리티 비트들의 비트 수를 그룹 단위로 산출하고, 기설정된 펑처링 패턴에 기초하여 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹에서 산출된 개수만큼의 패리티 비트 그룹을 펑처링할 수도 있다.

이 경우, 펑처링부(240)는 하기의 수학식 12에 기초하여 펑처링되는 패리티 비트 그룹의 개수를 산출할 수 있다.

여기에서, M은 정보어 부분 행렬에서 열의 패턴이 반복되는 간격(일 예로, M=360), 각 패리티 비트 그룹에 포함된 LDPC 패리티 비트의 개수와 같다. 그리고,

는 x보다 작은 최대 정수를 의미하며, 일 예로,

이다.

그리고, K_sig는 제로 패딩부(210)로 입력되는 정보어 비트들의 비트 수 즉, 세그먼트된 L1 시그널링의 비트 수를 나타내고, N_{L1post _ segmentation}은 L1 포스트 시그널링을 세그먼테이션하는 기준 값으로, 세그먼트된 L1 시그널링이 가질 수 있는 최대 비트 수를 나타낸다. 그리고, A 및 B는 추가적으로 쇼트닝되는 비트 수와 펑처링되는 비트 수의 비율을 결정하는 보정 펙터이다.

한편, 수학식 12의 파라미터에 대해서는 수학식 10과 관련하여 상술한 바 있으며, 기설정된 펑처링 패턴에 기초하여 패리티 비트 그룹을 펑처링하는 방법에 대해서는 상술한 바 있다는 점에서, 이들에 대한 구체적인 설명은 생략하도록 한다.

한편, 펑처링되는 패리티 비트 수는 송신 장치(200)와 수신 장치(도 9A의 900) 사이에 기정의되어 있을 수 있다. 이에 따라, 송신 장치(200)는 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고 있을 수 있으며, 펑처링부(240)는 이를 이용하여 펑처링되는 패리티 비트 수를 결정할 수 있다. 한편, 송신 장치(200)는 펑처링된 패리티 비트 수에 대한 정보를 시그널링 정보로서 수신 장치(900)로 전송할 수도 있다.

또한, 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수는 송신 장치(200)와 수신 장치(900) 사이에 기정의되어 있을 수 있다. 또는, 송신 장치(200)는 해당 정보를 시그널링 정보로서 수신 장치(900)로 전송할 수도 있으며, 수신 장치(900)는 수신된 정보를 이용하여 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수를 결정할 수 있다. 또는, 수신 장치(900)는 기정의된 패리티 패턴과 펑처링되는 패리티 비트 수에 대한 정보를 기저장하고, 이를 이용하여 펑처링되는 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링되는 비트 수를 결정할 수도 있다.

한편, 펑처링부(240)는 제로 패딩부(210)에 의해 패딩된 적어도 하나의 제로 비트를 제거할 수 있다. 구체적으로, 펑처링부(240)는 제로 비트가 패딩된 위치와 패딩된 제로 비트의 개수 등에 기초하여, 제로 패딩부(210)에 의해 패딩된 적어도 하나의 제로 비트를 복수의 LDPC 코드워드에서 제거할 수 있다.

한편, 제로 비트가 패딩된 위치 및 패딩된 제로 비트의 개수 등은 송신 장치(200)와 수신 장치(900) 사이에 기정의되어 있을 수 있다. 한편, 송신 장치(200)는 제로 비트가 패딩된 위치 및 패딩된 제로 비트의 개수 등에 대한 정보를 시그널링 정보로서 수신 장치(900)로 전송할 수도 있다.한편, 펑처링부(240)에서 출력되는 LDPC 코드워드 각각을 구성하는 비트들은 수신 장치(미도시)로 전송될 수 있다. 예를 들어, 송신 장치(200)는 펑처링부(240)에서 출력되는 비트들을 변조하고 OFDM(Orthogonal Frequency Division Multiplexing) 프레임에 맵핑하여 수신 장치(미도시)로 전송할 수 있다. 이 경우, L1 포스트 시그널링은 L1 프리 시그널링과 함께 OFDM 프레임 내의 프리앰블에 맵핑될 수 있다.

이하에서는, 도 6을 참조하여 본 발명에서 펑처링 패턴이 표 5 내지 표 12와 같이 정의되는 이유에 대해 설명하도록 한다.

도 6a과 같이, LDPC 코드워드 C는 패리티 검사 행렬 H와의 곱이 0이 되도록 생성될 수 있다. 즉, HㆍC^T=0을 만족할 수 있다. 이에 따라, 생성된 LDPC 코드워드 C=(c₀,c₁,c₂,c₃,c₄,c₅,c₆,c₇)에서 c₀,c₁,c₂,c₃는 정보어 비트들이고, c₄,c₅,c₆,c₇는 LDPC 패리티 비트들이 될 수 있다.

한편, HㆍC^T=0는 도 6b와 같이 표현될 수도 있다. 즉, 도 6b와 같이, 패리티 검사 행렬 H와 LDPC 코드워드 C의 곱은 LDPC 코드워드를 구성하는 부호화된 각 비트와 패리티 검사 행렬의 각 열을 곱한 값들의 합으로 표현될 수 있다. 따라서, HㆍC^T=0는 4 개의 수식(610 내지 640)으로 표현될 수 있다.

쇼트닝의 경우, 쇼트닝되는 비트들의 위치를 알기만 하면 수신 측에서는 해당 위치에 '0' 비트가 존재하였다는 것을 알 수 있다. 하지만, 펑처링의 경우, 펑처링되는 비트들의 위치를 안다고 하더라도 해당 위치의 비트가 '0'이었는지 또는 '1'이었는지 알 수가 없다는 점에서, 수신 측에서는 이를 알 수 없는 값으로 처리하게 된다.

따라서, 펑처링을 수행하는 것은 펑처링되는 비트와 관계가 있는 패리티 검사 행렬의 열에서 '1'이 존재하는 행의 수식에 영향을 줄 수 있게 되므로, 펑처링되는 비트를 결정할 때는 펑처링되는 비트와 관련된 열에서 '1'이 존재하는 행들의 특성이 고려되어져야 한다.

따라서, 본 발명에서는 LDPC 부호화 시 이용되는 패리티 검사 행렬이 표 4와 같은 경우, 패리티 검사 행렬과의 관계에서 펑처링되어도 우수한 복호화 성능을 보장할 수 있는 패리티 비트 그룹 순으로 펑처링하게 되며, 펑처링 순서에 대한 구체적인 일 예는 표 5 내지 표 12와 같게 된다.

한편, 상술한 바와 같이 LDPC 코드워드에서 연속된 M 개의 비트는 동일한 차수와 동일한 사이클 특성을 갖는다. 따라서, 그룹 단위의 최적의 펑처링 패턴에 기초하여 펑처링을 수행하는 것은 최적의 비트 단위의 펑처링 패턴에 기초하여 펑처링을 수행하는 것과 동일한 성능이 보장될 수 있다. 이에 따라, 본 발명에서와 같이 그룹 단위로 펑처링을 순서를 결정하게 되면, 비트 단위로 펑처링 순서를 결정 하는 것과 동일한 성능을 보장하면서도 한 번에 많은 양의 비트들을 처리할 수 있다는 점에서, 복잡도가 감소하고 효율이 증대될 수 있다.

도 7은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 7과 같이, 송신 장치(200)는 세그먼트부(250), 제로 패딩부(210), 부호화부(220), 패리티 인터리버(230), 펑처링부(240), 인터리버(260), 디먹스(270) 및 변조부(280)를 포함한다. 여기에서, 제로 패딩부(210), 부호화부(220), 패리티 인터리버(230) 및 펑처링부(240)는 도 1 내지 도 6에서 설명한 바와 동일하다는 점에서 구체적인 설명은 생략하도록 한다.

세그먼트부(250)는 L1 포스트 시그널링을 세그먼트하고, 복수의 세그먼트된 L1 포스트 시스널링을 제로 패딩부(210)로 출력한다.

구체적으로, L1 포스트 시그널링의 길이는 가변적이라는 점에서, 세그먼트부(240)는 일정한 값 이하의 길이를 갖도록 L1 포스트 시그널링을 세그먼트하고, 복수의 세그먼트된 L1 포스트 시그널링을 제로 패딩부(210)로 출력한다. 이에 따라, 제로 패딩부(210)는 복수의 세그먼트된 L1 포스트 시그널링 각각에 적어도 하나의 제로 비트를 패딩할 수 있다.

다만, L1 포스트 시그널링이 일정한 값 이하의 비트로 구성되는 경우, 세그먼트부(240)는 L1 포스트 시그널링에 대해 별도의 세그먼테이션 동작을 수행하지 않을 수 있다.

인터리버(260)는 펑처링부(240)에서 출력되는 비트들을 인터리빙하고, 인터리빙된 비트들을 디먹스(270)로 출력한다. 즉, 인터리버(260)는 펑처링부(240)에서 출력되는 LDPC 코드워드 각각을 인터리빙하고, 인터리빙된 복수의 LDPC 코드워드를 디먹스(260)로 출력한다.

이 경우, 인터리버(260)는 Nr 개의 행(row)으로 이루어진 Nc 개의 열(column)을 이용하여 펑처링부(240)에서 출력되는 비트들을 인터리빙할 수 있다. 구체적으로, 인터리버(260)는 펑처링부(240)에서 출력되는 비트들을 첫 번째 열부터 Nc 번째 열까지 열 방향으로 라이트하고, 비트들이 라이트된 복수의 열의 첫 번째 행부터 Nr 번째 행까지 행 방향으로 리드하여 인터리빙을 수행할 수 있다. 이에 따라, 각 열에서 동일한 행에 라이트된 비트들이 순차적으로 출력되어 인터리빙 전과 비교하여 비트들의 순서가 재정열될 수 있다.

한편, 인터리버(260)는 변조 방식에 따라 선택적으로 인터리빙을 수행할 수 있다. 예를 들어, 인터리버(260)는 변조 방식이 16-QAM, 64-QAM 또는 256-QAM인 경우에만 인터리빙 동작을 수행할 있다.

한편, 인터리버(260)를 구성하는 열의 개수 Nc 및 행의 개수 Nr은 부호율 및 변조 방식에 따라 다양하게 변경될 수 있다. 예를 들어, LDPC 부호의 부호율이 7/15인 경우, 열의 개수 Nc는 L1 포스트 시그널링에 대한 변조 차수와 동일하고, 행의 개수 Nr은 펑처링부(240)에서 출력되는 LDPC 코드워드의 비트 수를 Nc으로 나눈 값이 될 수 있다. 여기에서, 변조 차수는 변조 심볼을 구성하는 비트 수로, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 변조 차수는 각각 1,2,4,6,8이 될 수 있다. 예를 들어, 펑처링부(240)에서 출력되는 LDPC 코드워드의 비트 수가 N_L1post라 할 때, 변조 방식이 각각 16-QAM, 64-QAM 및 256-QAM인 경우 변조 차수는 각각 4,6,8이므로, 열의 개수 Nc는 각각 4,6,8이 되고, 행의 개수 Nr은 각각 N_L1post/4, N_L1post/6, N_L1post/8이 될 수 있다.

디먹스(또는, 디멀티플렉서)(270)는 인터리버(260)로부터 출력된 비트들을 디멀티플렉싱하고, 이를 변조부(280)로 출력한다. 즉, 디먹스(270)는 인터리버(260)에서 출력되는 LDPC 코드워드 각각을 구성하는 비트들을 디멀티플렉싱하고, 이를 변조부(280)로 출력할 수 있다.

구체적으로, 디먹스(270)는 인터리버(260)로부터 출력된 비트들에 대해 비트-투-셀(bit-to-cell) 변환을 수행하여, 인터리버(260)로부터 출력된 비트들을 일정한 개수의 비트를 갖는 셀(cell)(또는, 데이터 셀(data cell)로 디멀티플렉싱할 수 있다.

예를 들어, 디먹스(270)는 인터리버(260)에서 출력되는 인터리빙된 LDPC 코드워드 비트들을 순차적으로 복수의 서브 스트림 중 하나에 출력하여 인터리빙된 LDPC 코드워드 비트들을 셀로 변환하여 출력할 수 있다. 이 경우, 복수의 서브 스트림 각각에서 동일한 인덱스를 갖는 비트들이 동일한 셀을 구성할 수 있다.

여기에서, 서브 스트림의 개수는 셀을 구성하는 비트의 수와 동일하다. 예를 들어, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 서브 스트림의 개수는 각각 1,2,4,6,8이 될 수 있으며 셀의 개수는 각각 N_L1post, NL1post/2, N_L1post/4, N_L1post/6, N_L1post/8이 될 수 있다.

한편, 디먹스(270)는 변조 방식에 따라 선택적으로 디멀티플렉싱을 수행할 수 있다. 예를 들어, 디먹스(270)는 변조 방식이 BPSK인 경우에는 디멀티플렉싱 동작을 수행하지 않을 수 있다.

변조부(280)는 디먹스(270)에서 출력되는 셀들을 변조할 수 있다. 구체적으로, 변조부(280)는 디먹스(270)에서 출력되는 셀들을 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM 등의 다양한 변조 방식을 이용하여 성상점에 맵핑하여 변조할 수 있다. 여기에서, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 변조된 셀(즉, 변조 심볼)을 구성하는 비트 수는 각각 1,2,4,6,8가 될 수 있다.

한편, 송신 장치(200)는 변조 심볼을 수신 장치(미도시)로 전송할 수 있다. 예를 들어, 송신 장치(200)는 OFDM 방식을 이용하여 변조 심볼을 OFDM 프레임에 맵핑하고, 이를 할당된 채널을 통해 수신 장치(미도시)로 전송할 수 있다. 이 경우, L1 시그널링의 변조 심볼은 OFDM 프레임 내의 프리앰블에 맵핑될 수 있다.

한편, 상술한 예에서 제로 패딩부(210)는 BCH 인코더(221) 이전에 배치되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 도 8과 같이 제로 패딩부(210)는 BCH 인코더(221)와 LDPC 인코더(222) 사이에 배치될 수도 있다. 이 경우, 도 7에서 설명한 바와 구성요소의 배치만 다를 뿐 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 도 9를 설명하도록 한다.

도 8을 참조하면, BCH 인코더(221)는 세그먼트된 L1 포스트 시그널링 각각에 대해 BCH 부호화를 수행하여 복수의 BCH 코드워드를 생성하고, 이를 제로 패딩부(210)로 출력할 수 있다.

제로 패딩부(210)는 BCH 코드워드 각각에 제로 비트를 부가하고, 제로 비트가 부가된 복수의 BCH 코드워드를 LDPC 인코더(222)로 출력한다. 예를 들어, BCH 코드워드의 길이가 N_bch(=K_sig+K_{bhc _ parity})이고, LDPC 부호 시 요구되는 정보어의 길이가 K_ldpc이고 K_ldpc > N_bch인 경우, 제로 패딩부(210)는 K_ldpc-N_bch의 제로 비트를 BCH 코드워드에 패딩할 수 있다.

LDPC 인코더(222)는 제로 비트가 부가된 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 복수의 LDPC 코드워드를 생성하고, 이를 패리티 인터리버(230)로 출력할 수 있다. 이 경우, 제로 비트가 부가된 BCH 코드워드는 K_ldpc 비트로 구성된다는 점에서, LDPC 인코더(222)는 제로 비트가 부가된 BCH 코드워드에 대해 LDPC 부호화를 수행하여 N_ldpc의 길이를 갖는 LDPC 코드워드를 생성할 수 있다.

한편, 상술한 예에서는 L1 포스트 시그널링이 세그먼트되고, 복수의 세그먼트된 L1 포스트 시그널링이 송신 장치(200)의 각 구성요소에 의해 처리되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, L1 포스트 시그널링의 길이가 일정한 값 이하인 경우 L1 포스트 시그널링은 세그먼트되지 않을 수 있으며, 이 경우 송신 장치(200)의 각 구성요소는 L1 포스트 시그널링을 처리할 수 있다.

한편, 본 발명의 다른 실시 예에 따른 송신 장치(200)는 송신 장치(200)의 동작을 제어하기 위한 제어부(미도시) 및 송신 장치(200)의 동작과 관련된 정보를 저장하기 위한 저장부(미도시)를 더 포함할 수도 있다.

구체적으로, 저장부(미도시)는 다양한 정보를 저장할 수 있다. 예를 들어, 저장부(미도시)는 패딩되는 제로 비트의 개수 및 제로 비트가 패딩되는 위치에 대한 정보, 패리티 검사 행렬의 구조에 대한 정보, 같은 펑처링 패턴에 대한 정보 등을 저장할 수 있다.

제어부(미도시)는 송신 장치(200)의 동작을 전반적으로 제어한다. 구체적으로, 제어부(미도시)는 송신 장치(200)의 각 구성요소에서 수행되는 동작을 제어하기 위해 각종 파라미터를 산출하고, 이를 각 구성요소로 제공할 수 있다. 이에 따라, 제로 패딩부(210), 부호화부(220), 패리티 인터리버(230), 펑처링부(240), 세그먼트부(250), 인터리버(260), 디먹스(270) 및 변조부(280)는 제어부(미도시)로부터 전달받은 정보를 이용하여 동작을 수행할 수 있다.

예를 들어, 제어부(미도시)는 패딩되는 제로 비트의 위치 및 개수에 대한 정보를 제로 패딩부(210)로 제공할 수 있으며, 부호율, 코드워드의 길이, 패리티 검사 행렬에 대한 정보를 부호화부(220)로 제공할 수 있다. 또한, 제어부(미도시)는 패리티 인터리빙 방식에 대한 정보를 패리티 인터리버(230)로 제공할 수 있고, 펑처링 패턴, 펑처링되는 패리티 비트의 수, 제로 패딩부(210)에서 패딩된 제로 비트의 위치 및 개수 등에 대한 정보를 펑처링부(240)로 제공할 수 있다. 또한, 제어부(미도시)는 인터리빙 방식에 대한 정보를 인터리버(260)로 제공하고, 디멀티플렉싱 방식에 대한 정보를 디먹스(270)로 제공하고, 변조 방식에 대한 정보를 변조부(280)로 제공할 수 있다.

도 9는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 먼저, 도 9a에 따르면, 수신 장치(900)는 디펑처링부(910), 패리디 디인터리버(920), 복호화부(930) 및 디패딩부(940)를 포함한다.

디펑처링부(910)는 송신 장치(200)로부터 수신된 신호에 대한 채널 값에 특정 값을 부가하고, 이를 패리티 디인터리버(920)로 출력한다. 여기에서, 수신된 신호에 대한 채널 값의 일 예는 LLR(Log Likelihood Ratio) 값이 될 수 있다.

구체적으로, 디펑처링부(910)는 송신 장치(200)의 제로 패딩부(210) 및 펑처링부(240)에 대응되는 구성요소로, 제로 패딩부(210) 및 펑처링부(240)에 대응되는 동작을 수행한다.

먼저, 디펑처링부(910)는 LLR 값에 펑처링부(240)에서 펑처링되었던 LDPC 패리티 비트들에 대응되는 LLR 값을 삽입할 수 있다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다.

이를 위해, 디펑처링부(910)는 펑처링부(240)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.

이 경우, 펑처링되는 패리티 비트 수는 송신 장치(200)와 수신 장치(900) 사이에 기정의되어 있다. 또한, 송신 장치(200)는 펑처링된 패리티 비트 수에 대한 정보를 시그널링 정보로서 수신 장치(900)로 전송할 수도 있다. 이 경우, 디펑처링부(910)는 수신된 정보를 이용하여 펑처링부(240)에 의해 펑처링된 패리티 비트 수를 결정할 수 있다.

그리고, 디펑처링부(910)는 기정의된 펑처링 패턴 및 펑처링된 패리티 비트 수에 기초하여 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다.

즉, 디펑처링부(910)는 펑처링부(240)에서 이용된 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정하는 방법을 이용하여, 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 결정할 수 있다. 이에 대해서는 송신 장치(200)와 관련하여 구체적으로 설명한 바 있다.

이후, 디펑처링부(910)는 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수에 기초하여, 수신된 신호에 대한 채널 값에 특정 값을 부가할 수 있다.

즉, 디펑처링부(910)는 펑처링된 패리티 비트 그룹의 위치에 해당 패리티 비트 그룹에서 펑처링된 비트 수만큼의 LLR 값을 삽입할 수 있다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다.

한편, 상술한 예에서는 디펑처링부(910)가 펑처링된 패리티 비트 그룹의 위치 및 해당 패리티 비트 그룹에서 펑처링된 비트 수를 산출하는 것으로 설명하였으나, 이는 일 예에 불과하고 해당 정보는 수신 장치(900)에 기저장되어 있거나 송신 장치(200)로부터 제공될 수도 있다.

이와 같이, 펑처링부(240)에 의해 펑처링되었던 비트들의 위치 및 개수 등에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(900)에 기저장되어 있거나, 수신 장치(900)에서 산출할 수 있다. 예를 들어, 펑처링되었던 비트들의 위치는 변조 방식에 따라 표 5 내지 표 12와 같이 정의될 수 있으며, 펑처링되었던 비트들의 개수는 수학식 10에 기초하여 산출된 값 또는 수학식 12에 기초하여 그룹의 수 Y에 각 그룹에 포함된 LDPC 패리티 비트들의 비트 수를 곱한 값 즉, Y×360이 될 수 있다. 이에 따라, 디펑처링부(910)는 펑처링된 LDPC 패리티 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.

또한, 디펑처링부(910)는 LLR 값에 제로 패딩부(210)에서 부가된 후 펑처링부(240)에서 제거되었던 제로 비트에 대응되는 LLR 값을 부가할 수 있다. 이 경우, 패딩된 후 제거되었던 제로 비트 즉, 쇼트닝되었던 제로 비트에 대응되는 LLR 값은 +∞ 또는 -∞가 될 수 있다. 다만, +∞, -∞는 일 예이며, 쇼트닝되었던 제로 비트에 대응되는 LLR 값은 수신 시스템에서 허용되는 LLR의 최대값 또는 최소값이 될 수 있다.

이를 위해, 수신 장치(900)는 송신 장치(200)에서 쇼트닝되었던 비트들의 개수, 위치 및 비트 값에 대한 정보를 기저장하고 있거나, 이를 송신 장치(200)로부터 제공받을 수 있다. 이에 따라, 디펑처링부(910)는 쇼트닝된 제로 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.

패리디 디인터리버(920)는 디펑처링부(910)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 복호화부(930)로 출력한다.

구체적으로, 패리티 디인터리버(920)는 송신 장치(200)의 패리티 인터리버(230)에 대응되는 구성요소로, 패리티 인터리버(230)에 대응되는 동작을 수행한다. 즉, 패리티 디인터리버(920)는 패리티 인터리버(230)에서 수행되는 인터리빙 동작을 역으로 수행하여, 디펑처링부(910)에서 출력되는 LLR 값들 중 LDPC 패리티 비트들에 대응되는 LLR 값을 디인터리빙할 수 있다. 한편, 패리티 디인터리버(1730)는 복호화부(1740)의 복호 방법 및 구현 등에 따라 생략될 수도 있다.

복호화부(930)는 패리티 디인터리버(920)의 출력 값에 기초하여 LDPC 및 BCH 복호화를 수행하고, 복호화 결과 생성된 비트들을 디패딩부(940)로 출력할 수 있다.

구체적으로, 복호화부(930)는 송신 장치(200)의 부호화부(220)에 대응되는 구성으로, 부호화부(220)에 대응되는 동작을 수행할 수 있다. 이를 위해, 도 9b와 같이 복호화부(930)는 LDPC 디코더(931) 및 BCH 디코더(932)를 포함할 수 있다.

구체적으로, LDPC 디코더(931)는 LDPC 인코더(222)에 대응되는 구성요소로, LDPC 인코더(222)에 대응되는 동작을 수행한다. 예를 들어, LDPC 디코더(931)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 패리티 디인터리버(920)에서 출력되는 LLR 값을 이용하여 LDPC 복호화를 수행하여 에러를 정정할 수 있다.

여기에서, 합곱 알고리즘은 메시지 패싱 알고리즘(message passing algorithm)의 bipartite 그래프 상에서 에지를 통해 메시지들(가령, LLR 값)을 교환하고, 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다.

BCH 디코더(932)는 LDPC 디코더(931)의 출력 값에 대해 BCH 복호화를 수행한다. 즉, BCH 디코더(932)는 BCH 인코더(212)에 대응되는 구성요소로, BCH 인코더(212)에 대응되는 동작을 수행한다.

구체적으로, LDPC 디코더(931)의 출력 값은 각각 세그먼트된 L1 포스트 시그널링, 세그먼트된 L1 포스트 시그널링에 부가된 적어도 하나의 제로 비트와 BCH 패리티 비트들을 포함하는 복수의 비트열로 구성된다는 점에서, BCH 디코더(932)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 각각 세그먼트된 L1 포스트 시그널링과 세그먼트된 L1 포스트 시그널링에 부가된 적어도 하나의 제로 비트를 포함하는 복수의 비트열을 디패딩부(940)로 출력할 수 있다.

한편, LDPC 및 BCH 복호화는 이미 알려진 다양한 방법으로 수행될 수 있다.

디패딩부(940)는 복호화부(930)의 출력 값에서 제로 비트들 제거하여 출력할 수 있다. 구체적으로, 디패딩부(940)는 송신 장치(200)의 제로 패딩부(210)에 대응되는 구성요소로, 제로 패딩부(210)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(940)는 BCH 디코더(932)에서 출력되는 각 비트열에서 제로 패딩부(210)에 의해 부가되었던 적어도 하나의 제로 비트를 제거하고, 세그먼트된 L1 포스트 시그널링을 출력할 수 있다. 이를 위해, 제로 패딩부(210)에 의해 부가되었던 적어도 하나의 제로 비트의 위치 및 개수에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(900)에 기저장되어 있을 수 있다.

도 10은 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 10에 따르면, 수신 장치(900)는 복조부(950), 먹스(960), 디인터리버(970), 디펑처링부(910), 패리티 디인터리버(920), LDPC 디코더(931), BCH 디코더(932), 디패딩부(940) 및 디세그먼트부(980)를 포함할 수 있다. 여기에서, 디펑처링부(910), 패리디 디인터리버(920), LDPC 디코더(931), BCH 디코더(932) 및 디패딩부(940)에 대해서는 도 9에서 설명한바 있다는 점에서, 구체적인 설명은 생략하도록 한다.

복조부(950)는 송신 장치(200)에서 전송한 신호를 수신하여 복조한다. 구체적으로, 복조부(950)는 수신된 신호를 복조하여 수신된 신호에 대한 채널 값을 생성하고, 이를 먹스(960)로 출력할 수 있다.

여기에서, 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로 LLR 값을 결정하는 방법에 될 수 있다.

예를 들어, LLR 값은 송신 장치(200)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또는, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(200)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.

먹스(또는, 멀티플렉서)(960)는 복조부(950)의 출력 값을 멀티플렉싱하여 디인터리버(970)로 출력한다.

구체적으로, 먹스(960)는 송신 장치(200)의 디먹스(260)에 대응되는 구성요소로, 디먹스(270)에 대응되는 동작을 수행할 수 있다. 즉, 먹스(950)는 복조부(940)의 출력 값을 셀-투-비트(cell-to-bit) 변환하여 비트 단위의 LLR 값을 재정렬할 수 있다.

디인터리버(970)는 먹스(960)의 출력 값을 디인터리빙하고, 이를 디펑처링부(910)로 출력할 수 있다. 이에 따라, 디펑처링부(910)는 디인터리버(960)의 출력 값에 특정 값을 부가할 수 있다.

구체적으로, 디인터리버(970)는 송신 장치(200)의 인터리버(260)에 대응되는 구성요소로, 인터리버(260)에 대응되는 동작을 수행할 수 있다. 즉, 디인터리버(970)는 인터리버(260)에 수행되는 인터리빙된 동작을 역으로 수행하여 먹스(960)의 출력 값을 디인터리빙할 수 있다.

디세그먼트부(980)는 디패딩부(940)의 출력 값에 대해 디세그먼테이션을 수행한다.

구체적으로, 디세그먼트부(980)는 송신 장치(200)의 세그먼트부(250)에 대응되는 구성요소로, 세그먼트부(250)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(940)에서 출력되는 복수의 비트열 즉, 복수의 세그먼트된 L1 포스트 시그널링은 송신 장치(200)에 의해 세그먼트된 상태라는 점에서, 디세그먼트부(980)는 복수의 세그먼트된 L1 포스트 시그널링을 디세그먼트하여 세그먼트되기 전의 상태의 L1 포스트 시그널링을 생성하여 출력할 수 있다.

한편, 도 9 내지 도 11에서 각 구성요소의 동작에 필요한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(900)에 기저장되어 있을 수 있다. 여기에서, 구성요소 각각의 동작에 필요한 정보의 일 예는 먹스(960)에서 수행되는 멀티플렉싱 방식, 디인터리버(970)에서 수행되는 디인터리빙 방식, 디펑처링부(910)에서 부가되는 LLR 값의 위치 및 개수, 패리티 디인터리버(920)에서 수행되는 디인터리빙 방식, 복호화부(930)에서 LDPC 복호화 및 BCH 복호화 시 이용되는 정보(가령, 부호율, LDPC 코드워드의 길이, 패리티 검사 행렬에 대한 정보, BCH 코드워드의 길이 등에 대한 정보), 디세그먼트부(980)에서 세그먼트된 L1 포스트 시그널링이 디세그먼테이션되는 순서 등에 대한 정보가 될 수 있다.

한편, 송신 장치(200)가 도 7과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리하여 전송하는 경우, 수신 장치(900)는 도 10과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다.

다만, 송신 장치(200)가 도 8과 같은 구성요소들을 이용하는 경우, 수신 장치(1000)는 도 11과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다. 이 경우, 도 10에서 설명한 바와 구성요소의 배치만 다를 뿐, 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 설명하도록 한다.

LDPC 디코더(931)는 복호화 결과 생성된 비트들을 디패딩부(940)로 출력할 수 있다. 이 경우, 디패딩부(940)로 입력되는 비트들은 각각 세그먼트된 L1 포스트 시그널링, 세그먼트된 L1 포스트 시그널링에 패딩된 적어도 하나의 제로 비트 및 BCH 패리티 비트들을 포함하는 복수의 비트열로 구성될 수 있다.

디패딩부(940)는 LDPC 디코더(931)에서 출력되는 비트들에서 제로 비트들을 제거하여 BCH 디코더(932)로 출력할 수 있다.

이에 따라, BCH 디코더(932)로 입력되는 비트들은 각각 세그먼트된 L1 포스트 시그널링과 BCH 패리티 비트들을 포함하는 복수의 비트열로 구성된다는 점에서, BCH 디코더(932)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 세그먼트된 L1 포스트 시그널링을 디세그먼트부(980)출력할 수 있다.

한편, 상술한 예에서는 L1 포스트 시그널링이 세그먼트되어 수신 장치(900)로 전송되는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, L1 포스트 시그널링이 일정한 값 이하의 길이를 갖는 경우, L1 포스트 시그널링은 세그먼트되지 않고 수신 장치(900)로 전송될 수 있음은 물론이다. 이 경우, 디세그먼트(980)로 입력되는 비트열은 L1 포스트 시그널링으로 구성될 수 있다는 점에서, 디세그먼트(980)는 별도의 디세그먼테이션 없이 L1 포스트 시그널링을 출력할 수 있다.

도 12는 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 흐름도이다.

먼저, 입력되는 비트들에 적어도 하나의 제로 비트를 패딩한다(S1210).

이후, 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH 및 LDPC 부호화를 수행하여 LDPC 코드워드를 생성한다(S1220). 여기에서, 7/15의 부호율로 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성할 수 있다.

또한, 정보어 부분 행렬과 패리티 부분 행렬로 구성되는 패리티 검사 행렬에 기초하여 LDPC 부호화를 수행할 수 있다. 여기에서, 정보어 부분 행렬은 각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며 상술한 표 4와 같은 표에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의될 수 있다.

그리고, LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행한다(S1230).

그리고, 기설정된 펑처링 패턴에 기초하여 인터리빙된 LDPC 패리티 비트들을 중 적어도 일부를 펑처링한다(S1240).

구체적으로, 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링 할 수 있다. 이 경우, 변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 LDPC 패리티 비트들 중 적어도 일부를 펑처링할 수 있다.

한편, 기설정된 펑처링 패턴은 변조 방식이 BPSK 또는 QPSK인 경우, 상술한 표 5 또는 표 6과 같이 정의될 있다.

또한, 기설정된 펑처링 패턴은 변조 방식이 16-QAM인 경우, 상술한 표 7 또는 표 8과 같이 정의될 수 있다.

또한, 기설정된 펑처링 패턴은 변조 방식이 64-QAM인 경우, 상술한 표 9 또는 표 10과 같이 정의될 수 있다.

또한, 기설정된 펑처링 패턴은 변조 방식이 256-QAM인 경우, 상술한 표 11 또는 표 12와 같이 정의될 수 있다.

한편, 구체적인 펑처링 방법에 대해서는 도 1 내지 도 8에서 상술한바 있다.

한편, 본 발명에 따른 펑처링 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.

또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

200 : 송신 장치 210 : 제로 패딩부
220 : 복호화부 230 : 패리티 인터리버
240 : 펑처링부

Claims (26)

1. 송신 장치에 있어서,
   입력되는 비트들에 적어도 하나의 제로 비트를 패딩하는 제로 패딩부;
   상기 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 코드워드를 생성하는 부호화부;
   상기 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하는 패리티 인터리버; 및,
   기설정된 펑처링 패턴에 기초하여 상기 인터리빙된 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 펑처링부;를 포함하는 송신 장치.
2. 제1항에 있어서,
   상기 부호화부는,
   7/15의 부호율로 상기 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성하는 것을 특징으로 하는 송신 장치.
3. 제2항에 있어서,
   상기 부호화부는,
   정보어 부분 행렬과 패리티 부분 행렬로 구성되는 패리티 검사 행렬에 기초하여 상기 LDPC 부호화를 수행하며,
   상기 정보어 부분 행렬은,
   각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며 하기와 같은 표에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의되는 것을 특징으로 하는 송신 장치:
   

   
4. 제1항에 있어서,
   상기 펑처링부는,
   상기 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 상기 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 상기 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링하는 것을 특징으로 하는 송신 장치.
5. 제1항에 있어서,
   상기 펑처링부는,
   변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 상기 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 것을 특징으로 하는 송신 장치.
6. 제1항에 있어서,
   상기 기설정된 펑처링 패턴은,
   변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
7. 제1항에 있어서,
   상기 기설정된 펑처링 패턴은,
   변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
8. 제1항에 있어서,
   상기 기설정된 펑처링 패턴은,
   변조 방식이 16-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
9. 제1항에 있어서,
   상기 기설정된 펑처링 패턴은,
   변조 방식이 16-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
10. 제1항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 64-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
11. 제1항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 64-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
12. 제1항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 256-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
13. 제1항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 256-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 송신 장치:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
14. 송신 장치의 펑처링 방법에 있어서,
    입력되는 비트들에 적어도 하나의 제로 비트를 패딩하는 단계;
    상기 적어도 하나의 제로 비트가 패딩된 비트들에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하여 LDPC 코드워드를 생성하는 단계;
    상기 LDPC 코드워드를 구성하는 LDPC 패리티 비트들에 대해 인터리빙을 수행하는 단계; 및,
    기설정된 펑처링 패턴에 기초하여 상기 인터리빙된 LDPC 패리티 비트들을 중 적어도 일부를 펑처링하는 단계;를 포함하는 펑처링 방법.
15. 제14항에 있어서,
    상기 LDPC 코드워드를 생성하는 단계는,
    7/15의 부호율로 상기 LDPC 부호화를 수행하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성하는 것을 특징으로 하는 펑처링 방법.
16. 제15항에 있어서,
    상기 LDPC 코드워드를 생성하는 단계는,
    정보어 부분 행렬과 패리티 부분 행렬로 구성되는 패리티 검사 행렬에 기초하여 상기 LDPC 부호화를 수행하며,
    상기 정보어 부분 행렬은,
    각각 360 개의 열을 포함하는 21 개의 열 그룹으로 구성되며 하기와 같은 표에 의해 각 열 그룹의 0 번째 열에서 1 값의 위치가 정의되는 것을 특징으로 하는 펑처링 방법:
    

    
17. 제14항에 있어서,
    상기 펑처링하는 단계는,
    상기 인터리빙된 LDPC 패리티 비트들을 구성하는 복수의 패리티 비트 그룹 중에서 상기 기설정된 펑처링 패턴에 기초하여 펑처링되는 패리티 비트 그룹을 결정하고, 상기 결정된 패리티 비트 그룹에 포함된 LDPC 패리티 비트들의 적어도 일부를 펑처링하는 것을 특징으로 하는 펑처링 방법.
18. 제14항에 있어서,
    상기 펑처링하는 단계는,
    변조 방식에 따라 서로 다른 펑처링 패턴에 기초하여 상기 LDPC 패리티 비트들 중 적어도 일부를 펑처링하는 것을 특징으로 하는 펑처링 방법.
19. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
20. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 BPSK 또는 QPSK인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
21. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 16-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
22. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 16-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
23. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 64-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
24. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 64-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
25. 제14항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 256-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
26. 제45항에 있어서,
    상기 기설정된 펑처링 패턴은,
    변조 방식이 256-QAM인 경우, 하기의 표와 같이 정의되는 것을 특징으로 하는 펑처링 방법:
    

    

    
    여기에서, π_p(j)는 j 번째로 펑처링되는 패리티 비트 그룹의 인덱스를 나타낸다.
    

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