KR102212425B1 - 송신 장치, 수신 장치 및 그들의 신호 처리 방법 - Google Patents

송신 장치, 수신 장치 및 그들의 신호 처리 방법 Download PDF

Info

Publication number
KR102212425B1
KR102212425B1 KR1020140066349A KR20140066349A KR102212425B1 KR 102212425 B1 KR102212425 B1 KR 102212425B1 KR 1020140066349 A KR1020140066349 A KR 1020140066349A KR 20140066349 A KR20140066349 A KR 20140066349A KR 102212425 B1 KR102212425 B1 KR 102212425B1
Authority
KR
South Korea
Prior art keywords
bits
ldpc
signaling
parity
bch
Prior art date
Application number
KR1020140066349A
Other languages
English (en)
Other versions
KR20150030144A (ko
Inventor
정홍실
명세호
김경중
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US14/483,344 priority Critical patent/US9553610B2/en
Priority to PCT/KR2014/008479 priority patent/WO2015037921A1/en
Publication of KR20150030144A publication Critical patent/KR20150030144A/ko
Priority to US15/403,812 priority patent/US10097311B2/en
Priority to US16/155,022 priority patent/US10341051B2/en
Priority to US16/443,436 priority patent/US10965398B2/en
Priority to KR1020210013492A priority patent/KR102288510B1/ko
Application granted granted Critical
Publication of KR102212425B1 publication Critical patent/KR102212425B1/ko
Priority to US17/179,772 priority patent/US11539460B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0023—Systems modifying transmission characteristics according to link quality, e.g. power backoff characterised by the signalling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/618—Shortening and extension of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6356—Error control coding in combination with rate matching by repetition or insertion of dummy data, i.e. rate reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/63—Joint error correction and other techniques
    • H03M13/635—Error control coding in combination with rate matching
    • H03M13/6362—Error control coding in combination with rate matching by puncturing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
    • H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0006—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format
    • H04L1/0007—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format by modifying the frame length
    • H04L1/0008—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the transmission format by modifying the frame length by supplementing frame payload, e.g. with padding bits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0009—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding
    • H04L1/0011—Systems modifying transmission characteristics according to link quality, e.g. power backoff by adapting the channel coding applied to payload information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0033—Systems modifying transmission characteristics according to link quality, e.g. power backoff arrangements specific to the transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/0001—Systems modifying transmission characteristics according to link quality, e.g. power backoff
    • H04L1/0036—Systems modifying transmission characteristics according to link quality, e.g. power backoff arrangements specific to the receiver
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0065—Serial concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0067—Rate matching
    • H04L1/0068—Rate matching by puncturing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Mathematical Physics (AREA)
  • Quality & Reliability (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Multimedia (AREA)
  • Error Detection And Correction (AREA)

Abstract

송신 장치가 개시된다. 본 송신 장치는 기설정된 개수 이하의 비트를 갖도록 L1 시그널링을 세그먼테이션(segmentation)하는 세그먼트부 및 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 부호화부를 포함한다.

Description

송신 장치, 수신 장치 및 그들의 신호 처리 방법 { TRNASMITTER, RECEIVER AND SIGNAL PROCESSING METHOD THEREOF }
본 발명은 송신 장치, 수신 장치 및 그들의 신호 처리 방법에 관한 것으로, 보다 상세하게는 L1 시그널링을 처리하는 송수신하는 송신 장치, 수신 장치 및 그들의 신호 처리 방법에 관한 것이다.
21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히 최근에 고화질 디지털 TV 및 PMP, 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.
이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있는 실정이다. 이에 따라, 보다 우수한 성능을 통해 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 수신 측에서 복호화 성능을 향상시킬 수 있도록 하는 송신 장치, 수신 장치 및 그들의 신호 처리 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 기설정된 개수 이하의 비트를 갖도록 L1 시그널링을 세그먼테이션(segmentation)하는 세그먼트부 및 상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 부호화부를 포함한다.
여기에서, 상기 기설정된 개수는 상기 BCH 부호화의 정보어 길이 또는 상기 LDPC 부호화의 정보어 길이보다 작은 값일 수 있다.
또한, 상기 기설정된 개수는 요구되는 전송 부호율, 상기 BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다.
이 경우, 상기 기설정된 개수는 하기의 수학식에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00001
여기에서, Kth는 상기 기설정된 개수, Rt는 상기 요구되는 전송 부호율, Nparity는 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 패리티 비트의 개수이다.
한편, 본 발명의 일 실시 예에 따른 송신 장치의 신호 처리 방법은 기설정된 개수 이하의 비트를 갖도록 L1 시그널링을 세그먼테이션(segmentation)하는 단계 및 상기 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행하는 단계를 포함한다.
여기에서, 상기 기설정된 개수는 상기 BCH 부호화의 정보어 길이 또는 상기 LDPC 부호화의 정보어 길이보다 작은 값일 수 있다.
또한, 상기 기설정된 개수는 요구되는 전송 부호율, 상기 BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다.
이 경우, 상기 기설정된 개수는 하기의 수학식에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00002
여기에서, Kth는 상기 기설정된 개수, Rt는 상기 요구되는 전송 부호율, Nparity는 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 패리티 비트의 개수이다.
한편, 본 발명의 일 실시 예에 따른 수신 장치는 송신 장치로부터 수신된 신호에 대한 채널 값에 기초하여 LDPC(Low Density Parity Check) 및 BCH(Bose, Chaudhuri, Hocquenghem) 복호화를 수행하는 복호화부 및 상기 LDPC 및 BCH 복호화에 의해 생성된 복수의 세그먼트된 L1 시그널링을 디세그먼테이션하는 디세그먼트부를 포함하며, 상기 수신된 신호는 상기 송신 장치에서 기설정된 개수 이하의 비트로 갖도록 세그먼테이션되고, BCH 및 LDPC 부호화가 수행된 L1 시그널링을 포함한다.
여기에서, 상기 기설정된 개수는 상기 BCH 부호화의 정보어 길이 또는 상기 LDPC 부호화의 정보어 길이보다 작은 값일 수 있다.
또한, 상기 기설정된 개수는 요구되는 전송 부호율, 상기 BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다.
이 경우, 상기 기설정된 개수는 하기의 수학식에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00003
여기에서, Kth는 상기 기설정된 개수, Rt는 상기 요구되는 전송 부호율, Nparity는 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 패리티 비트의 개수이다.
한편, 본 발명의 일 실시 예에 따른 수신 장치의 신호 처리 방법은 송신 장치로부터 수신된 신호에 대한 채널 값에 기초하여 LDPC(Low Density Parity Check) 및 BCH(Bose, Chaudhuri, Hocquenghem) 복호화를 수행하는 단계 및 상기 LDPC 및 BCH 복호화에 의해 생성된 복수의 L1 시그널링을 디세그먼테이션하는 단계를 포함하며, 상기 수신된 신호는 상기 송신 장치에서 기설정된 개수 이항의 비트로 갖도록 세그먼테이션되도고, BCH 및 LDPC 부호화가 수행된 L1 시그널링을 포함한다.
여기에서, 상기 기설정된 개수는 상기 BCH 부호화의 정보어 길이 또는 상기 LDPC 부호화의 정보어 길이보다 작은 값일 수 있다.
또한, 상기 기설정된 개수는 요구되는 전송 부호율, 상기 BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다.
이 경우, 상기 기설정된 개수는 하기의 수학식에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00004
여기에서, Kth는 상기 기설정된 개수, Rt는 상기 요구되는 전송 부호율, Nparity는 상기 LDPC 부호화에 의해 생성된 패리티 비트의 개수, Nbch _ parity는 상기 BCH 부호화에 의해 생성된 패리티 비트의 개수이다.
이상과 같은 본 발명의 다양한 실시 예에 따르면 송신 장치는 L1 시그널링을 효율적으로 세그먼트하고 부호화한다는 점에서 수신 장치에서 복호화 성능은 향상될 수 있다.
도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면,
도 2는 본 발명의 일 실시 예에 따른 디지털 방송 송신기의 구성을 설명하기 위한 블록도,
도 3은 본 발명의 일 실시 예에 따라 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면,
도 4는 본 발명의 일 실시 예에 따른 부호화부의 구성을 설명하기 위한 블록도,
도 5는 부호율과 펑처링되는 패리티 비트와의 관계를 설명하기 위한 도면,
도 6은 부호율과 전송되는 패리티 비트와의 관계를 설명하기 위한 도면,
도 7은 본 발명의 일 실시 예에 따른 세그먼테이션된 L1 시그널링을 설명하기 위한 도면,
도 8은 본 발명의 다른 실시 예에 따른 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면,
도 9는 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 도면,
도 10은 본 발명의 다른 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 11은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 12는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도,
도 13은 본 발명의 다른 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도,
도 14는 본 발명의 일 실시 예에 따른 송신 장치의 신호 처리 방법을 설명하기 위한 흐름도, 그리고
도 15는 본 발명의 일 실시 예에 따른 수신 장치의 신호 처리 방법을 설명하기 위한 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 일반적인 방송/통신 시스템에서 사용되는 프레임 구조를 설명하기 위한 도면이다. 도 1을 참조하면, 프레임(100)은 프리앰블(110)과 데이터 심볼(120)을 포함한다.
프리앰블(110)은 L1 시그널이 전송되는 부분으로, 도 1에 도시된 바와 같이 L1 프리 시그널링(111)(즉, L1 프리 시그널링 정보)과 L1 포스트 시그널링(112)(즉, L1 포스트 시그널링 정보)으로 구성될 수 있다.
여기에서, L1 프리 시그널링(111)은 수신 장치(미도시)가 L1 포스트 시그널링(112)을 수신하여 디코딩하는데 필요한 정보를 포함하고, L1 포스트 시그널링(112)은 수신 장치(미도시)가 PLP에 액세스하는데 필요한 파라미터를 포함한다. 이 경우, L1 포스트 시그널링(112)은 L1 가변(configurable) 정보, L1 동적(dynamic) 정보, CRC(cyclic redundancy checking) 및 L1 패딩 등을 포함할 수 있다.
데이터 심볼(120)은 실제 방송 데이터가 전송되는 부분으로, 하나 이상의 물리 계층 파이프(Physical Layer Pipe, PLP)로 구성될 수 있다. 이 경우, 각 PLP에 대해서는 독립적으로 서로 다른 신호 처리가 수행될 수 있다. 예를 들어, 각 PLP 별로 서로 다른 변조 방식과 부호율이 사용될 수 있다.
이와 같이, 일반적인 방송/통신 시스템에서 송신 측은 도 1과 같은 프레임 구조로 방송 데이터를 전송하게 되며 수신 측은 L1 시그널링을 통해 데이터가 전송되는 방식, 프레임 길이 등에 대한 정보를 획득하여 PLP를 통해 방송 데이터를 수신할 수 있게 된다.
이하에서는, 본 발명의 일 실시 예에 따라 L1 시그널링 중 L1 포스트 시그널링을 처리하는 방법을 구체적으로 설명하도록 한다. 한편, 이하에서 코드워드, 정보어(또는, 정보어 비트들), 패리티 비트, L1 시그널링 등의 길이는 그들 각각에 포함된 비트들의 개수를 의미한다.
도 2는 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다. 도 2에 따르면, 송신 장치(200)는 세그먼트부(210) 및 부호화부(220)를 포함한다.
세그먼트부(210)는 L1 시그널링을 세그먼테이션(segmentation)한다. 여기에서, L1 시그널링은 L1 포스트 시그널링이 될 수 있다. 상술한 바와 같이 L1 포스트 시그널링은 수신 측에서 PLP에 액세스하기 위한 파라미터를 포함한다는 점에서, PLP에 따라 L1 포스트 시그널링의 길이는 가변적일 수 있다.
구체적으로, 세그먼트부(210)는 기설정된 개수 이하의 비트를 갖도록 L1 시그널링을 세그먼테이션할 수 있다. 즉, 세그먼트부(210)는 L1 시그널링을 구성하는 비트 수가 기설정된 개수보다 큰 경우, L1 시그널링을 세그먼테이션할 수 있다. 이에 따라, 복수의 세그먼트된 L1 시그널링 각각은 비트열을 형성할 수 있다. 이 경우, 세그먼트된 L1 시그널링 각각의 비트 수는 기설정된 개수 이하로 제한될 수 있으며, 기설정된 개수는 BCH 부호의 정보어 길이 또는 LDPC 부호의 정보어 길이보다 작은 값이 될 수 있다.
한편, 세그먼트부(210)에서 L1 시그널링을 세그먼테이션하는 구체적인 방법은 하기와 같다.
L1 시그널링은 세그먼트부(210)에 의해 세그먼트되고, 세그먼트된 L1 시그널링 각각은 부호화부(220)에 의해 부호화되며, 부호화에 의해 생성된 복수의 LDPC 코드워드 즉, 복수의 LDPC 블록(LOW DENSITY PARITY CHECK coded blocks)은 수신 측으로 전송될 수 있다. 이와 같이, L1 시그널링을 구성하는 비트들은 LDPC 블록을 통해 수신 측으로 전송된다는 점에서, 세그먼트부(210)는 하기의 수학식 1에 기초하여 LDPC 블록의 개수 Npost_FEC_Block(또는, NL1post _ FECFRAME으로 지칭할 수 있다)를 산출한다. 여기에서, LDPC 블록의 개수는 세그먼트된 L1 시그널링의 개수가 될 수 있다.
Figure 112014051694846-pat00005
여기에서, Kpost _ ec _ pad(또는, KL1post _ ex _ pad로 지칭할 수 있다)는 L1 시그널링의 길이이다. 구체적으로, Kpost _ ec _ pad는 L1 패딩을 제외한 L1 시그널링의 길이일 수 있다. 그리고,
Figure 112014051694846-pat00006
는 x 보다 큰 최소 정소를 나타내며, 일 예로
Figure 112014051694846-pat00007
이다.
그리고, Kth는 본 발명에서 제시하는 기설정된 개수로, 세그먼트된 L1 시그널링의 최대 비트 수를 의미한다. 즉, Kth는 세그먼트된 L1 시그널링을 구성하는 비트 수에 대한 최대 임계값이 될 수 있다. 또한, 세그먼트된 시그널링 각각은 부호화되어 LDPC 블록을 구성한다는 점에서, Kth는 하나의 LDPC 블록에 포함된 L1 시그널링의 최대 비트 수를 의미할 수도 있다.
그리고, 세그먼트부(210)는 하기의 수학식 2에 기초하여 세그멘테이션을 위해 L1 시그널링에 부가(또는, 패딩)되어야 하는 패딩 비트(즉, L1 패딩)의 비트 수 KL1_PADDING(또는, KL1post _ PADDING로 지칭할 수 있다)을 산출한다. 여기에서, 패딩 비트는 제로 비트(zero bit)로 구성될 수 있다.
Figure 112014051694846-pat00008
여기에서, Kpost _ ec _ pad는 L1 시그널링의 길이이고, Npost _ FEC _ Block는 LDPC 블록의 개수이다.
이와 같이, L1 패딩을 부가하는 것은 세그먼트된 L1 시그널링 각각이 동일한 개수의 비트로 구성되기 위함이다.
이후, 세그먼트부(210)는 L1 시그널링에 패딩 비트를 부가하고, 패딩 비트가 부가된 L1 시그널링을 세그멘테이션할 수 있다.
구체적으로, 세그먼트부(210)는 하기의 수학식 3에 기초하여 패딩 비트가 부가된 L1 시그널링의 길이 Kpost(또는, KL1post로 지칭할 수 있다)를 산출하고, 하기의 수학식 4에 기초하여 패딩 비트가 부가된 L1 시그널링의 길이 Kpost를 LDPC 블록의 개수 Npost _ FEC _ Block로 나눠 세그먼트되는 L1 시그널링 각각의 길이 Ksig를 산출할 수 있다. 그리고, 세그먼트부(210)는 산출된 Ksig에 따라 L1 시그널링을 세그먼테이션하여, 각각 Ksig의 길이를 갖는 복수의 세그먼트된 L1 시그널링을 생성할 수 있다.
Figure 112014051694846-pat00009
여기에서, Kpost _ ec _ pad는 L1 시그널링의 길이이고, KL1 _ PADDING은 패딩 비트의 개수이다.
Figure 112014051694846-pat00010
여기에서, Kpost는 패딩 비트가 부가된 L1 시그널링의 길이이고, Npost _ FEC _ Block는 LDPC 블록의 개수이다.
이와 같이, 세그먼트부(210)는 수학식 1 내지 수학식 4에서 상술한 방식에 기초하여 L1 시그널링을 세그먼트하고, 복수의 세그먼트된 L1 시그널링을 부호화부(220)로 출력할 수 있다.
이 경우, 세그먼트된 L1 시그널링의 길이는 Kth보다 작거나 같을 수 있다. 즉, Ksig ≤ Kth를 만족할 수 있다. 구체적으로, 상술한 바와 같이 L1 시그널링의 길이는 가변적이고 수학식 1과 같은 방법을 통해 LDPC 블록의 개수를 산출한다는 점에서, 세그먼트된 L1 시그널링의 길이는 Kth보다 작거나 같아지게 된다. 따라서, 세그먼트된 L1 시그널링 각각에 포함된 비트 수의 최대 값은 Kth가 될 수 있다.
한편, 세그먼트된 L1 시그널링은 L1 시그널링만으로 구성되거나, L1 시그널링과 패딩 비트로 구성될 수 있다.
즉, L1 시그널링의 길이가 Kth의 배수가 되는 경우 상술한 수학식 2에 의해 L1 시그널링은 패딩 비트가 부가되지 않고 세그먼트되므로, 세그먼트된 L1 시그널링은 L1 시그널링만으로 구성될 수 있다. 다만, L1 시그널링의 길이가 Kth의 배수가 되는 경우 상술한 수학식 2에 의해 L1 시그널링은 패딩 비트가 부가된 후 세그먼트되므로, 세그먼트된 L1 시그널링의 일부는 L1 시그널링만으로 구성되고 나머지 일부는 L1 시그널링과 패딩 비트로 구성될 수 있다
한편, 도 3은 본 발명의 일 실시 예에 따라 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면이다.
도 3과 같이, Kpost _ ex _ pad의 길이를 갖는 L1 시그널링(310)에 KL1 _ PADDING 비트(320)가 부가된 후, Npost _ FEC _ Block 개로 세그멘테이션될 수 있다. 이에 따라, 세그먼트된 L1 시그널링 각각(310-1, 310-2,..., 310-n)은 Ksig의 길이를 갖게 된다. 이 경우, Ksig ≤ Kth를 만족할 수 있다.
도 2로 돌아가서, 부호화부(220)는 세그먼트된 L1 시그널링 각각을 부호화할 수 있다. 즉, 부호화부(220)는 세그먼트된 L1 시그널링 단위로 부호화를 수행할 수 있다. 여기에서 세그먼트된 L1 시그널링은 Ksig 개의 비트로 구성된다는 점에서, 부호화부(220)는 Ksig 개의 입력 비트 수 단위로 부호화를 수행할 수 있다.
이 경우, 부호화부(220)는 세그먼트된 L1 시그널링 각각에 대해 BCH(Bose, Chaudhuri, Hocquenghem) 부호화 및 LDPC(Low Density Parity Check) 부호화를 수행할 수 있다.
이하에서는 도 4를 참조하여 부호화부(220)에 대해 보다 구체적으로 설명하도록 한다.
도 4는 본 발명의 일 실시 예에 따른 부호화부의 구성을 설명하기 위한 블록도이다. 먼저, 도 4a를 참조하면, 부호화부(220)는 0 비트 삽입부(221), BCH/LDPC 부호화부(223), 패리티 인터리버(225) 및 0 비트 제거/펑처링부(227)를 포함할 수 있다.
0 비트 삽입부(221)는 세그먼트된 L1 시그널링 각각에 제로 비트(또는, 제로 패딩 비트)를 부가한다.
구체적으로, 도 4b와 같이 BCH/LDPC 부호화부(223)는 BCH 부호화를 수행하기 위한 BCH 인코더(223-1) 및 LDPC 부호화를 위한 LDPC 인코더(223-2)를 포함한다. 즉, BCH 인코더(223-1)는 BCH 부호화에 의해 BCH 코드워드를 생성하여 LDPC 인코더(223-2)로 출력하며, LDPC 인코더(223-2)는 BCH 코드워드를 정보어로 LDPC 부호화를 수행할 수 있다. 이때, LDPC 인코더(223-2)에서 수행되는 LDPC 부호의 경우 부호율에 따라 일정한 길이의 정보어가 요구된다는 점에서, BCH 인코더(223-1)는 일정한 길이를 갖는 BCH 코드워드를 생성하여야 한다.
한편, BCH 인코더(223-1)가 일정한 길이를 갖는 BCH 코드워드를 생성하기 위해서는 일정한 개수의 비트들에 대하 BCH 부호화를 수행하여야 한다. 따라서, 0 비트 삽입부(221)는 세그먼트된 L1 시그널링이 BCH 부호에서 요구되는 정보어의 길이를 갖도록 세그먼트된 L1 시그널링 각각에 제로 비트를 패딩하고, 제로 비트가 패딩된 L1 포스트 시그널링 각각을 BCH/LDPC 부호화부(223)로 출력할 수 있다.
한편, 상술한 바와 같이 세그먼트된 L1 시그널링의 길이는 Kth보다 작거나 같을 수 있다. 여기에서, Kth는 BCH 부호화 시 요구되는 정보어의 길이보다 작을 수 있다. 또한, BCH 부호화 시 요구되는 정보어의 길이는 LDPC 부호화 시 요구되는 정보어의 길이보다 작다는 점에서, Kth는 LDPC 부호화 시 요구되는 정보어의 길이보다 작을 수 있다.
이에 따라, 0 비트 삽입부(221)는 제로 비트를 세그먼트된 L1 시그널링에 부가할 수 있다. 예를 들어, 세그먼트된 L1 시그널링이 Ksig 개의 비트로 구성되고, BCH 부호화 시 요구되는 정보어의 비트가 Kbch 개이며 Kbch > Ksig 인 경우, 0 패딩 비트 삽입부(221)는 Kbch- Ksig 개의 제로 비트를 세그먼트된 L1 시그널링에 부가할 수 있다.
다만, 경우에 따라 BCH/LDPC 부호화부(223)에서 BCH 인코더(223-1)가 생략되어 BCH 부호화없이 LDPC 부호화만을 수행할 수도 있다.
이 경우, 0 비트 삽입부(221)는 세그먼트된 L1 시그널링이 LDPC 부호에서 요구되는 정보어의 길이를 갖도록 세그먼트된 L1 시그널링 각각에 제로 비트를 패딩할 수 있다. 예를 들어, 세그먼트된 L1 시그널링이 Ksig 개의 비트로 구성되고, LDPC 부호의 정보어의 비트가 Kldpc 개이며 Kldpc > Ksig 인 경우, 0 패딩 비트 삽입부(221)는 Kldpc- Ksig 개의 제로 비트를 세그먼트된 L1 시그널링에 부가할 수 있다.
이와 같이, 0 비트 삽입부(221)는 세그먼트된 L1 시그널링에 제로 비트를 삽입한 후, 제로 비트가 삽입된 L1 시그널링을 BCH/LDPC 부호화부(223)로 출력할 수 있다.
BCH/LDPC 부호화부(223)는 0 비트 삽입부(221)로부터 전달받은 L1 시그널링 각각에 대해 BCH 부호화 및 LDPC 부호화를 수행한다. 이를 위해, 도 4b와 같이 BCH/LDPC 부호화부(223)는 BCH 부호화를 수행하기 위한 BCH 인코더(223-1) 및 LDPC 부호화를 수행하기 위한 LDPC 인코더(223-2)를 포함할 수 있다.
구체적으로, BCH 인코더(223-1)는 제로 비트가 부가된 L1 시그널링 각각을 정보어로 BCH 부호화를 수행하여 BCH 패리티 비트를 생성하고, 정보어와 BCH 패리티 비트로 구성된 복수의 BCH 코드워드를 생성한다. 여기에서, BCH 부호화에 의해 생성된 BCH 패리티 비트는 168 비트가 될 수 있다.
그리고, LDPC 인코더(223-2)는 BCH 부호화에 의해 생성된 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 LDPC 패리티 비트를 생성하고, 각각 정보어와 LDPC 패리티 비트로 구성된 복수의 LDPC 코드워드를 패리티 인터리버(225)로 출력할 수 있다. 예를 들어, BCH 인코더(223-1)의 정보어의 길이가 Kbch, LDPC 인코더(223-2)의 정보어의 길이가 Kldpc인 경우, LDPC 인코더(223-2)는 일정한 부호율로 LDPC 부호화를 수행하여 Nldpc의 길이를 갖는 LDPC 코드워드를 생성할 수 있다.
한편, BCH 부호 및 LDPC 부호는 시스테메틱 부호(systematic code)라는 점에서, 정보어가 코드워드에 포함될 수 있다. 즉, BCH 부호화는 입력되는 L1 시그널링을 정보어로 수행된다는 점에서 BCH 부호화 결과 생성되는 BCH 코드워드는 정보어인 L1 시그널링을 그대로 포함하고, 정보어에 BCH 패리티 비트들이 부가된 형태가 될 수 있다. 그리고, LDPC 부호화는 BCH 코드워드를 정보어로 수행된다는 점에서, LDPC 부호화 결과 생성되는 LDPC 코드워드는 정보어인 L1 시그널링과 BCH 패리티 비트들을 그대로 포함하고, 정보어에 LDPC 패리티 비트들이 부가된 형태가 될 수 있다.
한편, 상술한 예에서는 BCH 부호화와 LDPC 부호화가 모두 수행되는 것으로 설명하였으나 이는 일 예에 불과하며, 경우에 따라 BCH 부호화는 생략될 수도 있다. 즉, BCH 인코더(223-1)는 생략될 수 있다. 이에 따라, LDPC 인코더(223-2)는 0 비트 삽입부(221)로부터 전달받은 L1 시그널링을 정보어로 LDPC 부호화를 수행하여 LDPC 코드워드를 생성하고, 이를 패리티 인터리버(225)로 출력할 수도 있다.
또한, 상술한 예에서 세그먼트된 L1 시그널링은 0 비트 삽입부(221)에 의해 제로 비트가 부가되고, 제로 비트가 부가된 L1 시그널링에 대해 BCH 부호화 및 LDPC 부호화가 차례로 수행되는 것으로 설명하였으나, 이 역시 일 예에 불과하다. 즉, 0 비트 삽입부(221)는 BCH 인코더(223-1)와 LDPC 인코더(223-2) 사이에 배치될 수도 있으며, 구체적인 설명은 도 10과 함께 후술하기로 한다.
패리티 인터리버(225)는 BCH/LDPC 부호화부(223)로부터 전달받은 L1 시그널링 각각에 대해 패리티 인터리빙을 수행한다.
구체적으로, 패리티 인터리버(225)는 LDPC 코드워드 비트들 중 LDPC 패리티 비트들에 대하여서만 인터리빙을 수행하고, 패리티 인터리빙된 LDPC 코드워드를 0 비트 제거/펑처링부(227)로 출력한다.
다만, 상술한 경우에 따라, 패리티 인터리버(225)는 생략될 수도 있다. 이 경우, LDPC 패리티 비트에 대한 인터리빙 없이 부호화된 L1 시그널링이 0 비트 제거/펑처링부(227)로 출력될 수 있다.
0 비트 제거/펑처링부(227)는 패리티 인터리버(225)로부터 전달받은 L1 시그널링에서 제로 비트를 제거하고 펑처링(puncturing)을 수행할 수 있다.
먼저, 0 비트 제거/펑처링부(227)는 0 비트 삽입부(221)에서 제로 비트가 부가된 경우 부가되었던 제로 비트를 제거할 수 있다. 즉, 0 비트 제거/펑처링부(227)는 0 비트 삽입부(221)에서 패딩된 제로 비트의 위치 및 개수 등에 기초하여 패리티 인터리버(225)에서 출력되는 비트들 중에서 0 비트 삽입부(221)에 의해 패딩되었던 제로 비트를 제거할 수 있다. 이와 같이, 패딩되었던 제로 비트가 부호화된 후 제거되는 것을 쇼트닝이라 한다.
또한, 0 비트 제거/펑처링부(227)는 패리티 인터리버(225)에서 출력되는 LDPC 패리티 비트 중에서 적어도 일부를 펑처링할 수 있다. 이 경우, 펑처링되는 LDPC 패리티 비트의 수는 채널 환경 등에 따라 다양한 값이 될 수 있으며, 펑처링된 LDPC 패리티 비트는 수신 측으로 전송되지 않는다.
한편, 0 비트 제거/펑처링부(227)에서 출력되는 비트들은 수신 장치(미도시)로 전송될 수 있다. 예를 들어, 송신 장치(200)는 0 비트 제거/펑처링부(227)에서 출력되는 비트들을 변조하고 OFDM(Orthogonal Frequency Division Multiplexing) 프레임에 맵핑하여 수신 장치(미도시)로 전송할 수 있다. 이 경우, L1 시그널링은 OFDM 프레임 내의 프리앰블에 맵핑될 수 있다.
이하에서는, Kth를 결정하는 방법에 대해 구체적으로 설명하도록 한다.
상술한 바와 같이 세그먼트된 L1 시그널링은 제로 비트가 삽입된 후 부호화에 의해 LDPC 코드워드가 생성되고, LDPC 코드워드에서 일부의 LDPC 패리티 비트가 펑처링되어 수신 장치(미도시)로 전송된다. 여기에서, 펑처링은 패리티 비트들 중 일부 비트를 전송하지 않는 것으로, 패리티 비트의 일부를 전송할 수 없거나 전송할 필요가 없는 경우에 수행될 수 있다.
일 예로, L1 시그널링 비트들을 하나의 OFDM 심볼에 맵핑하여 전송하는 경우를 가정한다. 이때, 하나의 OFDM 심볼에서 L1 시그널링 비트들이 BPSK 변조 방식으로 전송될 수 있는 서브 캐리어(sub-carrier)의 개수는 5028 개이므로, L1 시그널링 비트들의 개수가 683 개일 경우 168개의 BCH 패리티 비트와 4177(=5028- 683- 168)개의 LDPC 패리티 비트가 전송될 수 있다.
한편, LDPC 부호화 시 2/5의 부호율에 기초하여 16200 개의 비트로 구성된 LDPC 코드워드를 생성한 경우, LDPC 코드워드를 구성하는 LDPC 패리티 비트의 개수는 9720 개이므로 4177 개의 LDPC 패리티 비트를 전송하기 위해 5543(=9720- 4177) 개의 LDPC 패리티 비트가 펑처링되어야 한다.
이와 같이, 패리티 비트의 일부를 전송할 수 없는 경우 펑처링이 수행될 수 있다.
다른 예로, 펑처링은 패리티 비트의 일부를 전송할 필요가 없는 경우에 수행될 수도 있다. 구체적으로, 수신 측에서 L1 시그널링을 오류 없이 수신하기 위해서L1 시그널링은 특정한 전송 부호율로 전송되어야 한다. 따라서, 송신 측은 특정한 전송 부호율에 따른 패리티 비트 외의 나머지 패리티 비트를 불필요하게 많이 보낼 필요가 없으므로, LDPC 부호화 과정에서 생성된 LDPC 패리티 비트들 중 일부를 펑처링할 수 있다.
이들 경우와 같이, 부호화 과정에서 생성된 패리티 비트들의 일부는 펑처링되어 전송되지 않을 수 있다. 다만, 펑처링되는 패리티 비트들의 개수가 많아질 경우 성능의 열화를 초래할 수 있다. 이에 대한 구체적인 설명을 위해 도 5를 참조하도록 한다.
도 5a는 낮은 부호율을 기반으로 L1 시그널링을 LDPC 부호화하는 경우를 나타내고, 도 5b는 높은 부호율을 기반으로 L1 시그널링을 LDPC 부호화하는 경우를 나타낸다.
여기에서, Ksig는 세그먼트된 L1 시그널링의 길이이고, Kbch1, Kbch2는 BCH 부호의 정보어 길이이고, Nparity1, Nparity2는 LDPC 부호화에 따라 생성된 LDPC 패리티 비트의 길이이다. 그리고, Nrequired _ parity는 요구되는 전송 부호율을 만족하기 위한 LDPC 패리티 비트의 길이이고, Ntx _ parity는 실제 전송되는 LDPC 패리티 비트의 길이이고, Npunc는 펑처링되는 LDPC 패리티 비트의 길이이다.
도 5a 및 도 5b와 같이, 상대적으로 높은 부호율로 LDPC 부호화를 수행하는 경우에 비해 상대적으로 낮은 부호율로 LDPC 부호화를 수행하는 경우, 더 많은 LDPC 패리티 비트가 생성된다. 따라서, 동일한 길이를 갖는 L1 시그널링을 부호화할 경우, 특정한 전송 부호율을 만족하기 위해 상대적으로 낮은 부호율로 LDPC 부호화하는 경우가 더 많은 LDC 패리티 비트들을 펑처링하여야 한다. 즉, 동일한 길이의 LDPC 패리티 비트들을 전송하기 위해 상대적으로 낮은 부호율로 LDPC 부호화하는 경우가 더 많은 양의 LDPC 패리티 비트들을 펑처링하여야 한다. 따라서, 상대적으로 낮은 부호율로 LDPC 부호화하는 경우가 상대적으로 많은 성능의 열화가 초래될 수 있다.
그러나, 높은 부호율을 기반으로 L1 시그널링을 LDPC 부호화할 경우, LDPC 패리티 비트의 개수가 특정한 전송 부호율을 만족하지 못하는 경우가 발생할 수 있다. 즉, LDPC 부호화에 의해 생성된 LDPC 패리티 비트의 개수가 수신 측에서 L1 시그널링을 오류 없이 수신하기 위해 요구되는 LDPC 패리티 비트의 개수보다 적은 경우가 발생할 수도 있다. 이에 대해서는 첨부된 도 6을 참조하여 보다 구체적으로 설명하도록 한다. 한편, 도 6에서 도시된 각종 파라미터들은 도 5와 동일한 의미를 나타낸다.
도 6a는 BCH 부호의 정보어 길이와 동일한 길이를 갖는 L1 시그널링을 낮은 부호율을 기반으로 LDPC 부호화하는 경우를 나타내고, 도 6b는 BCH 부호의 정보어 길이와 동일한 길이를 갖는 L1 시그널링을 높은 부호율을 기반으로 LDPC 부호화하는 경우를 나타낸다.
도 6a 및 도 6b와 같이, 상대적으로 높은 부호율로 LDPC 부호화를 수행하는 경우, LDPC 부호화에 의해 생성된 LDPC 패리티 비트의 개수가 수신 측에서 L1 시그널링을 오류 없이 수신하기 위해 요구되는 LDPC 패리티 비트의 개수에 비해 부족하게 된다는 점에서, 상대적으로 높은 부호율을 기반으로 LDPC 부호화하는 경우가 성능이 더 낮을 수 있다.
따라서, 높은 부호율을 기반으로 L1 시그널링을 LDPC 부호화할 경우 요구되는 전송 부호율을 만족하기 위해 입력되는 비트의 개수를 일정한 값으로 한정할 필요가 있으며, 이렇게 한정된 비트의 개수는 본 발명의 일 실시 예에서 제시하는 기설정된 개수 Kth로 반영될 수 있다. 이 경우, Kth는 BCH 부호의 정보어의 길이 또는 LDPC 부호의 정보어 길이보다 작은 값이 될 수 있다.
한편, 이하에서는 설명의 편의를 위해 세그먼트된 L1 시그널링이 Kth 개의 비트로 구성되는 경우 즉, Ksig= Kth인 경우를 가정한다. 따라서, 부호화부(220)로 입력되는 입력 비트들의 개수는 Kth가 될 수 있다.
여기에서, 기설정된 개수는 요구되는 전송 부호율, BCH 부호화에 의해 생성된 패리티 비트의 개수 및 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 결정될 수 있으며, 구체적으로는 하기의 수학식 5에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00011
여기에서, Kth는 본 발명에서 제시하는 기설정된 개수로, 세그먼트된 L1 시그널링의 최대 비트 수를 나타낸다. 여기에서, Kth는 BCH 부호화의 정보어 길이보다 작은 값이 될 수 있다는 점에서, 부호화부(220)로 입력되는 입력 비트들의 개수는 BCH 부호화 시 요구되는 정보어 길이보다 작을 수 있다.
그리고, Nparity는 LDPC 부호화에 의해 생성된 LDPC 패리티 비트의 개수이고, Nbch_parity는 BCH 부호화에 의해 생성된 BCH 패리티 비트의 개수이다. 그리고,
Figure 112014051694846-pat00012
는 x보다 작은 최대 정수를 의미하며, 일 예로,
Figure 112014051694846-pat00013
이다.
그리고, Rt는 세그먼트된 L1 시그널링이 Kth 개의 비트로 구성된 경우, 요구되는 전송 부호율(required transmit rate)을 나타낸다. 여기에서, 요구되는 전송 부호율은 L1 시그널링이 동작하는 SNR(signal to noise ratio)에서 타겟하는 BER(bit error rate)/FER(frame error rate)을 만족하는 최대 전송 부호율이 될 수 있다.
이에 따라, 부호화부(220)로 입력되는 입력 비트들의 개수가 Kth이고 LDPC 부호화에 의해 생성된 모든 LDPC 패리티 비트들을 전송하는 경우의 전송 부호율은 Rt보다 작아야 한다. 따라서, Kth는 하기의 수학식 6을 만족하도록 결정될 수 있다.
Figure 112014051694846-pat00014
한편, 요구되는 전송 부호율에 따른 Kth의 구체적인 예는 하기의 표 1 및 표2와 같을 수 있다. 표 1 및 표 2에서 세그먼트된 L1 시그널링은 Kth 개의 비트로 구성되는 것으로 가정하였다.
표 1은 요구되는 전송 부호율 Rt가 0.4인 경우, LDPC 부호화 시 이용되는 부호율 Rldpc에 따른 Kth 값을 나타낸다.
Figure 112014051694846-pat00015
표 2는 요구되는 전송 부호율 Rt가 0.3인 경우, LDPC 부호화 시 이용되는 부호율 Rldpc에 따른 Kth 값을 나타낸다.
Figure 112014051694846-pat00016
한편, Kth 값이 작을수록, 세그먼테이션되는 L1 시그널링의 개수가 많다는 점에서, 본 발명에서는 가변적인 L1 시그널링의 길이의 범위를 고려하여 세그먼테이션이 최대한 발생하지 않도록 Rldpc와 Kth 값을 결정할 수 있다.
일 예로, Nldpc(LDPC 코드워드의 길이)= 16200, Nparity= 8640이고 요구되는 전송 부호율 Rt가 0.4인 경우, Kth= 5592이므로, 수학식 1은 하기의 수학식 7과 같이 나타내어질 수 있다.
Figure 112014051694846-pat00017
한편, 수학식 7에 기초하여 생성된 LDPC 코드워드는 도 7a와 같다. 도 7a를 참조하면, 7/15의 부호율로 LDPC 부호화를 수행하여 16200 비트로 구성된 LDPC 코드워드를 생성하기 위해, LDPC 부호화 시 요구되는 정보어의 길이는 7560이 된다. 이 경우, LDPC 패리티 비트의 길이는 8640가 될 수 있다. 이에 따라, BCH 부호화 시 요구되는 정보어의 길이는 LDPC 부호화의 정보어의 길이에서 BCH 패리티 비트의 길이를 뺀 값 즉, 7560-168=7392가 된다.
이와 같은 경우, 세그먼트된 L1 시그널링 각각의 최대 비트 수가 5592 비트가 되도록 L1 시그널링을 세그먼트하는 경우, 요구되는 전송 부호율인 0.4를 만족할 수 있다. 즉, 5592 개의 비트로 구성된 세그먼트된 L1 시그널링이 부호화되어 8640 개의 LDPC 패리티 비트가 생성되며, 이 경우, 8640 개의 LDPC 패리티 비트 모두가 전송되는 경우 전송 부호율은 5592/(5592+8640)이므로, 요구되는 전송 부호율인 0.4를 만족하게 된다.
다른 예로, Nldpc= 16200, Nparity= 8640이고 요구되는 부호율이 0.3인 경우, Kth= 3534이므로, 수학식 1은 하기의 수학식 8과 같이 나타내어질 수 있다.
Figure 112014051694846-pat00018
한편, 수학식 8에 기초하여 생성된 LDPC 코드워드는 도 7b와 같다. 도 7b를 참조하면, 7/15의 부호율로 LDPC 부호화를 수행하여 16200 비트로 구성된 LDPC 코드워드를 생성하기 위해, LDPC 부호화 시 요구되는 정보어의 길이는 7560이 된다. 이 경우, LDPC 패리티 비트의 길이는 8640가 될 수 있다. 이에 따라, BCH 부호화 시 요구되는 정보어의 길이는 LDPC 부호화의 정보어의 길이에서 BCH 패리티 비트의 길이를 뺀 값 즉, 7560-168=7392가 된다.
이와 같은 경우, 세그먼트된 L1 시그널링 각각의 최대 비트 수가 3534 비트가 되도록 L1 시그널링을 세그먼트하는 경우, 요구되는 전송 부호율인 0.3을 만족할 수 있다. 즉, 3534 개의 비트로 구성된 세그먼트된 L1 시그널링이 부호화되어 8640 개의 LDPC 패리티 비트가 생성되며, 이 경우, 8640 개의 LDPC 패리티 비트 모두가 전송되는 경우 전송 부호율은 3534/(3534+8640)이므로, 요구되는 전송 부호율인 0.3을 만족하게 된다.
이와 같이, 본 발명에서는 요구되는 전송 부호율을 만족하도록 BCH 부호의 정보어 길이 또는 LDPC 부호의 정보어 길이보다 작은 값을 갖도록 L1 시그널링을 세그먼트할 수 있다.
한편, 도 7a 및 도 7b에서는 제로 비트가 BCH 정보어 이후에 부가되는 것으로 도시하였으나 이는 일 예에 불과하며, 제로 비트가 부가되는 위치는 다양하게 변경될 수 있다.
한편, 세그먼트부(210)는 상술한 방법과는 다른 방법을 이용하여 L1 시그널링을 세그먼테이션할 수 있으며, 보다 구체적인 설명을 위해 도 8을 참조하도록 한다.
도 8은 본 발명의 다른 실시 예에 따른 L1 시그널링을 세그먼테이션하는 방법을 설명하기 위한 도면이다. 도 8과 같이, L1 시그널(800)은 L1 프리 시그널링(810)과 L1 포스트 시그널링(820)으로 구성될 수 있다.
L1 프리 시그널링(810)은 시간적으로 거의 변하지 않는 정보를 포함한다. 예를 들어, L1 프리 시그널링(810)은 셀(cell) 식별자, 네트워크 식별자, 주파수 수, 프레임 길이, 파일럿 부반송파 위치 등의 정보를 포함할 수 있다.
L1 포스트 시그널링(820)은 도 8에 도시된 바와 같이, L1 가변 정보(830)와 L1 동적 정보(840)를 포함할 수 있다.
L1 가변 정보(830)는 매 프레임마다 변경되지는 않지만 앞으로 전송될 프레임에서 변경될 수도 있는 정보 예를 들어, PLP 식별자, 각 PLP 전송에 사용되는 변조 방식(codulation order), 부호율(coding rate)에 대한 정보 등을 포함할 수 있다.
L1 동적 정보(840)는 매 프레임마다 변경될 수 있는 정보 예를 들어, 서비스 데이터를 전송하는 각 PLP가 프레임에서 어느 위치에서 전송되는지 즉, 어디에서 시작되고 어디에서 끝나는지에 대한 정보 등을 포함한다.
구체적으로, L1 동적 정보(840)는 현재 프레임에 대한 L1 동적 정보를 나타내는 현재 프레임에 대한 L1 동적 정보(841)와 이후에 전송될 프레임에 대한 L1 동적 정보를 나타내는 다음 프레임에 대한 L1 동적 정보(842)로 구성될 수 있다. 예를 들어, 현재 프레임을 K 번째 프레임이라 할 때, K 번째 프레임에서 전송되는 다음 프레임에 대한 L1 동적 정보는 K+1 번째 프레임에서 보내질 L1 동적 정보와 동일한 값을 포함한다.
한편, 도 8에 도시된 바와 같이 L1 포스트 시그널링(840)은 L1 가변 정보(830)와 L1 동적 정보(840) 외에도 CRC(cyclic redundancy checking)(850), L1 패딩(860)을 더 포함할 수 있다. 여기에서, CRC(850)는 L1 가변 정보(830)와 L1 동적 정보(840)에 CRC 부호가 적용되어 생성된 패리티 비트들이고, L1 패딩(860)은 L1 포스트 시그널링(820)이 동일한 길이로 세그먼트되기 위해 부가되는 비트들일 수 있다.
L1 포스트 시그널링이 도 8과 같은 구조를 갖는 경우, 세그먼트부(220)는 L1 포스트 시그널링을 구성하는 정보의 타입별로 세그먼테이션을 수행할 수 있다. 구체적으로, 세그먼트부(210)는 L1 포스트 시그널링을 구성하는 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보, 다음 프레임에 대한 L1 동적 정보 각각을 세그먼테이션 한 후, 각 타입에 대해 세그먼트된 정보들을 이용하여 부호화부(220)로 입력되는 입력 비트들(즉, Ksig)을 구성할 수 있다.
이하에서는 L1 포스트 시그널링이 도 8과 같은 구조를 갖는 경우, L1 포스트 시그널링을 세그먼테이션하는 방법에 대해 보다 구체적으로 설명하도록 한다.
먼저, 세그먼트부(210)는 하기의 수학식 9에 기초하여 LDPC 블록의 개수 Npost_FECFRAME를 산출한다. 여기에서, LDPC 블록의 개수는 세그먼트된 L1 시그널링의 개수가 될 수 있다.
Figure 112014051694846-pat00019
여기에서, KL1post _ ex _ pad는 L1 포스트 시그널링의 길이이다. 구체적으로, KL1post_ex_pad는 L1 패딩을 제외한 L1 포스트 시그널링의 길이라는 점에서, L1 가변 정보의 길이(Kpost _ conf), 현재 프레임에 대한 L1 동적 정보의 길이(KL1post _ dyn ,c), 다음 프레임에 대한 L1 동적 정보의 길이(KL1post _ dyn ,n) 및 CRC의 길이를 합한 값이 될 수 있다. 즉, KL1post _ ec _ pad= Kpost _ conf + KL1post _ dyn ,c + KL1post _ dyn ,n + 32이다.
그리고, NL1post _ segmrntation은 세그먼트된 L1 포스트 시그널링의 최대 비트 수로 하기의 수학식 10과 같이 정의될 수 있다.
Figure 112014051694846-pat00020
이와 같이, NL1post _ segmrntation은 Kth보다 A 만큼 작은 값을 갖는다. 즉, L1 포스트 시그널링을 구성하는 정보의 타입별로 세그먼테이션을 수행하는 경우, 부호화부(220)로 입력되는 입력 비트들의 최대 길이는 Kth보다 A 만큼 작은 값이 될 수 있다.
여기에서, A는 세그먼테이션 이후 LDPC 블록에서의 정보 비트(즉, LDPC 블록에서의 L1 포스트 시그널링의 비트 수로, 이는 부호화부(220)의 입력 비트 수와 같다)가 Kth 보다 작거나 같을 수 있도록 하는 보정 팩터(factor)로, 세그먼테이션되는 시그널링의 타입의 개수에 따라 변경 가능하다. 예를 들어, 도 8과 같이 L1 가변 정보(830), 현재 프레임에 대한 L1 동적 정보(841), 다음 프레임에 대한 L1 동적 정보(842)로 구분하여 세그먼테이션하는 경우, 3 가지의 정보를 구분하여 세그먼테이션하므로 A 는 3-1= 2가 될 수 있다.
한편, L1 포스트 시그널링은 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보, 다음 프레임에 대한 L1 동적 정보로 구분되거나, 다음 프레임에 대한 L1 동적 정보를 사용하지 않는 경우 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보로 구분될 수 있다.
따라서, L1 포스트 시그널링이 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보, 다음 프레임에 대한 L1 동적 정보로 구분되고 각 타입별로 세그먼테이션되는 경우 NL1post _ segmrntation은 Kth 보다 2 비트 작은 값이 될 수 있고, L1 포스트 시그널링이 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보로 구분되고 각 타입별로 세그먼테이션되는 경우 NL1post _ segmrntation은 Kth 보다 1 비트 작은 값이 될 수 있다.
따라서, L1 포스트 시그널링이 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보, 다음 프레임에 대한 L1 동적 정보로 구분되는 경우 상술한 표 1 및 표 2는 각각 표 3 및 표 4와 같이 수정될 수 있고, L1 포스트 시그널링이 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보로 구분되는 경우 상술한 표 1 및 표 2는 각각 표 5 및 표 6과 같이 수정될 수 있다.
Figure 112014051694846-pat00021
Figure 112014051694846-pat00022
Figure 112014051694846-pat00023
Figure 112014051694846-pat00024
다만, NL1post _ segmrntation을 Kth 보다 1 또는 2 비트 작은 값으로 정의하여도, Kth인 경우의 요구되는 전송 부호율보다 미비한 수준으로 전송 부호율이 향상된다는 점에서, NL1post _ segmrntation은 Kth와 동일한 값으로 정의될 수 있다. 이 경우, 표 1 및 표 2는 본 실시 예에서도 그대로 적용될 수 있다.
이후, 세그먼트부(210)는 하기의 수학식 11에 기초하여 세그먼테이션을 위해 L1 포스트 시그널링에 부가(또는, 패딩)되어야 하는 패딩 비트(즉, L1 패딩)의 비트 수 KL1 _ PADDING을 산출한다. 여기에서, 패딩 비트는 제로 비트로 구성될 수 있다.
Figure 112014051694846-pat00025
여기에서, KL1post _ conf _ PAD는 L1 가변 정보에 대한 패딩 비트의 길이, KL1post_dyn,c_PAD는 현재 프레임에 대한 L1 동적 정보에 대한 패딩 비트의 길이, KL1post_dyn,n_PAD는 CRC를 포함하는 다음 프레임에 대한 L1 동적 정보에 대한 패딩 비트의 길이를 나타낸다.
한편, L1 가변 정보에 대한 패딩 비트의 길이, 현재 프레임에 대한 L1 동적 정보에 대한 패딩 비트의 길이, CRC를 포함하는 다음 프레임에 대한 L1 동적 정보에 대한 패딩 비트의 길이는 하기의 수학식 12 내지 14에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00026
Figure 112014051694846-pat00027
Figure 112014051694846-pat00028
여기에서, KL1post _ conf는 L1 가변 정보의 길이, KL1post _ dyn ,c는 현재 프레임에 대한 L1 동적 정보의 길이, KL1post _ dyn ,n는 다음 프레임에 대한 L1 동적 정보의 길이, 32는 CRC의 길이를 나타낸다. 그리고, Npost _ FECFRAME는 LDPC 블록의 개수이다.
한편, 경우에 따라 다음 프레임에 대한 L1 동적 정보는 사용되지 않을 수 있다는 점에서(즉, KL1post _ dyn ,n= 0), 이 경우, 각 패딩 비트의 길이는 하기의 수학식 15 내지 17에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00029
Figure 112014051694846-pat00030
Figure 112014051694846-pat00031
이후, 세그먼트부(210)는 L1 포스트 시그널링에 패딩 비트를 부가하고, 패딩 비트가 부가된 L1 시그널링을 세그먼테이션할 수 있다. 이 경우, 세그먼트부(210)는 각 타입별로 산출된 패딩 비트를 각 타입의 정보에 각각 부가하고, 패딩 비트가 부가된 각 타입의 정보를 세그먼테이션할 수 있다.
이를 위해, 세그먼트부(210)는 하기의 수학식 18에 기초하여 패딩 비트가 부가된 L1 시그널링의 길이 KL1post를 산출하고, 하기의 수학식 19에 기초하여 세그먼트된 L1 시그널링의 길이 Ksig를 산출한다.
Figure 112014051694846-pat00032
Figure 112014051694846-pat00033
한편, 세그먼트부(210)는 상술한 바와 같이 L1 포스트 시그널링을 구성하는 정보의 타입별로 세그먼테이션을 수행할 수 있다. 구체적으로, 세그먼트부(210)는 L1 포스트 시그널링을 구성하는 L1 가변 정보, 현재 프레임에 대한 L1 동적 정보, 다음 프레임에 대한 L1 동적 정보 각각을 세그먼테이션 한 후, 각 타입에 대해 세그먼트된 정보들을 이용하여 부호화부(220)로 입력되는 입력 비트들을 구성할 수 있다. 여기에서, 부호화부(220)로 입력되는 입력 비트들의 개수는 Ksig로 수학식 19에서 산출된 값이 될 수 있다.
이하에서, 각 타입의 정보를 세그먼테이션하여 Ksig의 길이를 갖는 입력 비트들을 구성하는 방법에 대해 보다 구체적으로 설명하도록 한다. 여기에서, 입력 비트들 각각은 부호화부(220)에 의해 부호화된다는 점에서, 입력 비트들 각각은 부호화된 블록 각각에 포함된 정보어가 될 수 있다.
구체적으로, 부호화부(220)로 입력되는 입력 비트들은 세그먼트된 각 타입의 정보들로 구성될 수 있다.
예를 들어, 도 8과 같이 첫 번째 입력 비트들은 제1 세그먼트된 L1 가변 정보(830-1), 제1 세그먼트된 현재 프레임에 대한 L1 동적 정보(841-1) 및 제1 세그먼트된 다음 프레임에 대한 L1 동적 정보(842-1)로 구성될 수 있다. 여기에서, 제1 세그먼트된 L1 가변 정보(830-1)는
Figure 112014051694846-pat00034
개의 비트로 구성되고, 제1 세그먼트된 현재 프레임에 대한 L1 동적 정보(841-1)는
Figure 112014051694846-pat00035
개의 비트로 구성되고, 제1 세그먼트된 다음 프레임에 대한 L1 동적 정보(842-1)는 CRC(850)을 구성하는 일부 비트들이 포함되어
Figure 112014051694846-pat00036
개의 비트로 구성된다. 이 경우, 첫 번째 입력 비트들부터 Npost _ FECFRAME- 1 번째 입력 비트들까지 상술한 방식으로 구성될 수 있다.
한편, Npost _ FECFRAME 번째 입력 비트들의 경우, 제N 세그먼트된 L1 가변 정보(830-N), 제N 세그먼트된 현재 프레임에 대한 L1 동적 정보(841-N), 제N 세그먼트된 다음 프레임에 대한 L1 동적 정보(842-N) 및 패딩 비트로 구성될 수 있다. 여기에서, 패딩 비트는 L1 가변 정보에 대한 패딩 비트(861) 현재 프레임에 대한 L1 동적 정보에 대한 패딩 비트(862), CRC를 포함하는 다음 프레임에 대한 L1 동적 정보에 대한 패딩 비트(863)가 될 수 있다.
이에 따라, 제N 세그먼트된 L1 가변 정보(830-N)는
Figure 112014051694846-pat00037
개의 비트로 구성되고, 제N 세그먼트된 현재 프레임에 대한 L1 동적 정보(841-N)는
Figure 112014051694846-pat00038
개의 비트로 구성되고, 제N 세그먼트된 다음 프레임에 대한 L1 동적 정보(842-N)는 CRC(850)을 구성하는 일부 비트들이 포함되어
Figure 112014051694846-pat00039
개의 비트로 구성될 수 있다.
이와 같이, 세그먼트부(210)는 상술한 방법에 따라 L1 포스트 시그널링을 구성하는 정보의 타입별로 각 정보를 세그먼트하고, 세그먼트된 정보 각각을 이용하여 각각 Ksig 개의 비트로 구성된 복수의 세그먼트된 L1 포스트 시그널링을 생성할 수 있다. 그리고, 세그먼트부(210)는 복수의 세그먼트된 L1 포스트 시그널링을 부호화부(220)로 출력할 수 있다. 이에 따라, 부호화부(220)에서 부호화에 의해 생성된 복수의 LDPC 코드워드는 각각은 Ksig 개의 L1 포스트 시그널링 비트를 포함할 수 있다.
다만, 상술한 바와 같은 방식으로 정보의 타입을 구분하는 것은 일 예에 불과하다. 즉, L1 가변 정보를 하나의 타입으로, 현재 프레임에 대한 L1 동적 정보와 다음 프레임에 대한 L1 동적 정보를 또 다른 하나의 타입으로 구분하여 세그멘테이션을 수행할 수 있으며, 이 외에도 다양한 방법으로 타입을 구분할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 도면이다. 도 9에 따르면, 송신 장치(200)는 세그먼트부(210), 0 비트 삽입부(221), BCH 인코더(223-1), LDPC 인코더(223-2), 패리티 인터리버(225), 0 비트 제거/펑처링부(227), 인터리버(230), 디먹스(240) 및 변조부(250)를 포함한다. 여기에서, 세그먼트부(210), 0 비트 삽입부(221), BCH 인코더(223-1), LDPC 인코더(223-2), 패리티 인터리버(225) 및 0 비트 제거/펑처링부(227)는 도 1 내지 도 8에서 설명한 바와 동일하다는 점에서 구체적인 설명은 생략하도록 한다.
인터리버(230)는 L1 시그널링을 인터리빙할 수 있다. 구체적으로, 인터리버(230)는 부호화부(220)에서 출력되는 LDPC 코드워드 각각을 Nr 개의 행(row)으로 이루어진 Nc 개의 열(column)을 이용하여 인터리빙할 수 있다.
구체적으로, 인터리버(230)는 부호화부(220)에서 출력되는 LDPC 코드워드 비트들을 첫 번째 열부터 Nc 번째 열까지 열 방향으로 라이트하고, LDPC 코드워드 비트들이 라이트된 복수의 열의 첫 번째 행부터 Nr 번째 행까지 행 방향으로 리드하여 인터리빙을 수행할 수 있다. 이에 따라, 각 열에서 동일한 행에 라이트된 비트들이 순차적으로 출력되어 인터리빙 전과 비교하여 LDPC 코드워드 비트들의 순서가 재정열될 수 있다.
한편, 인터리버(230)는 변조 방식에 따라 선택적으로 인터리빙을 수행할 수 있다. 예를 들어, 인터리버(230)는 변조 방식이 16-QAM, 64-QAM 또는 256-QAM인 경우에만 LDPC 코드워드를 인터리빙할 수 있다.
한편, 인터리버(230)를 구성하는 열의 개수 Nc 및 행의 개수 Nr은 부호율 및 변조 방식에 따라 다양하게 변경될 수 있다. 예를 들어, LDPC 부호의 부호율이 7/15인 경우, 열의 개수 Nc는 L1 포스트 시그널링에 대한 변조 차수와 동일하고, 행의 개수 Nr은 LDPC 코드워드의 비트 수/Nc가 될 수 있다. 즉, LDPC 코드워드의 비트 수가 NL1post라 할 때, 변조 방식이 각각 16-QAM, 64-QAM 및 256-QAM인 경우 변조 차수는 각각 4,6,8이므로, 열의 개수 Nc는 각각 4,6,8이 되고, 행의 개수 Nr은 각각 NL1post/4, NL1post/6, NL1post/8이 될 수 있다.
디먹스(또는, 디멀티플렉서)(240)는 인터리버(230)로부터 전달받은 LDPC 코드워드 각각을 디멀티플렉싱한다. 구체적으로, 디먹스(240)는 인터리빙된 LDPC 코드워드에 대해 비트-투-셀(bit-to-cell) 변환을 수행하여, 인터리빙된 LDPC 코드워드를 일정한 개수의 비트를 갖는 셀(cell)(또는, 데이터 셀(data cell))로 디멀티플렉싱할 수 있다.
예를 들어, 디먹스(240)는 인터리버(230)에서 출력되는 LDPC 코드워드 비트들을 순차적으로 복수의 서브 스트림 중 하나에 출력하여 LDPC 코드워드 비트들을 셀로 변환하여 출력할 수 있다. 이 경우, 복수의 서브 스트림 각각에서 동일한 인덱스를 갖는 비트들이 동일한 셀을 구성할 수 있다.
여기에서, 서브 스트림의 개수는 셀을 구성하는 비트의 수와 동일하다. 예를 들어, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 서브 스트림의 개수는 각각 1,2,4,6,8이 될 수 있으며 셀의 개수는 각각 NL1post, NL1post/2, NL1post/4, NL1post/6, NL1post/8이 될 수 있다. 여기에서, NL1post는 부호화부(220)에서 출력되는 LDPC 코드워드의 비트 수이다. 즉, 펑처링 및 쇼트닝이 수행된 이후 각 LDPC 코드워드를 구성하는 비트 수이다.
한편, 디먹스(240)는 변조 방식에 따라 선택적으로 디멀티플렉싱을 수행할 수 있다. 예를 들어, 디먹스(240)는 변조 방식이 BPSK인 경우에는 디멀티플렉싱 동작을 수행하지 않을 수 있다.
변조부(250)는 디먹스(240)에서 출력되는 셀들을 변조할 수 있다. 구체적으로, 변조부(250)는 디먹스(240)에서 출력되는 셀들을 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM 등의 다양한 변조 방식을 이용하여 성상점에 맵핑하여 변조할 수 있다. 여기에서, 변조 방식이 각각 BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM인 경우, 변조된 셀(즉, 변조 심볼)을 구성하는 비트 수는 각각 1,2,4,6,8가 될 수 있다.
한편, 송신 장치(200)는 변조 심볼을 수신 장치(미도시)로 전송할 수 있다. 예를 들어, 송신 장치(200)는 OFDM 방식으로 이용하여 변조 심볼을 프레임에 맵핑하고, 이를 할당된 채널을 통해 수신 장치(미도시)로 전송할 수 있다. 이 경우, L1 시그널링의 변조 심볼은 프레임 내의 OFDM 프리앰블에 맵핑될 수 있다.
한편, 상술한 예에서는 0 비트 삽입부(221)가 BCH 인코더(223-1) 이전에 맵치되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 도 10과 같이 0 비트 삽입부(221)는 BCH 인코더(223-1)와 LDPC 인코더(223-2) 사이에 배치될 수도 있다. 이 경우, 도 9에서 설명한 바와 구성요소의 배치만 다를 뿐 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 도 10을 설명하도록 한다.
도 10을 참조하면, BCH 인코더(223-2)는 세그먼트부(210)에서 출력되는 세그먼트된 L1 시그널링 각각에 대해 BCH 부호화를 수행하여 복수의 BCH 코드워드를 생성하고, 이를 0 비트 삽입부(221)로 출력할 수 있다. 0 비트 삽입부(221)는 BCH 코드워드 각각에 제로 비트를 패딩하고, 제로 비트가 패딩된 BCH 코드워드를 LDPC 인코더(223-2)로 출력한다. 예를 들어, BCH 코드워드의 길이가 Nbch(=Ksig+ Nbch _ parity)이고, LDPC 부호 시 요구되는 정보어의 길이가 Kldpc인 경우, 0 비트 삽입부(221)는 Kldpc- Nbch 만큼의 제로 비트를 BCH 코드워드에 패딩할 수 있다. 여기에서, Ksig는 세그먼트된 L1 시그널링의 길이, Nbch _ parity는 BCH 패리티 비트의 길이이다.
LDPC 인코더(223-1)는 제로 비트들이 패딩된 BCH 코드워드에 대해 LDPC 부호화를 수행하여 LDPC 코드워드를 생성하고, 생성된 LDPC 코드워드를 패리티 인터리버(430)로 출력할 수 있다. 이 경우, 제로 비트들이 패딩된 BCH 코드워드는 Kldpc 개의 비트로 구성된다는 점에서, LDPC 인코더(223-1)는 제로 비트들이 패딩된 BCH 코드워드 각각에 대해 LDPC 부호화를 수행하여 각각 Nldpc의 길이를 갖는 복수의 LDPC 코드워드를 생성할 수 있다.
또한, 도 9 및 도 10에 도시하지 않았지만, 송신 장치(200)는 스크램블러(미도시)를 더 포함할 수도 있다. 스크램블러(미도시)는 입력되는 비트들을 랜덤화하여 출력하는 기능을 수행할 수 있다. 이와 같은 기능을 수행하는 스크램블러(미도시)는 도 9의 경우 세그먼트부(230)와 0 비트 삽입부(221) 사이에 배치될 수 있으며, 도 10의 경우 세그먼트부(230)와 BCH 인코더(223-1) 사이에 배치될 수 있다.
한편, 본 발명의 다른 실시 예에 따른 송신 장치(200)는 송신 장치(200)의 동작을 전반적으로 제어하기 위한 제어부(미도시)를 더 포함할 수도 있다.
구체적으로, 제어부(미도시)는 송신 장치(200)의 각 구성요소에서 수행되는 동작을 제어하기 위해 각종 파라미터를 산출하고, 이를 각 구성요소로 제공할 수 있다. 이에 따라, 세그먼트부(210), 부호화부(220), 인터리버(230), 디먹스(240) 및 변조부(250)는 제어부(260)로부터 전달받은 정보를 이용하여 동작을 수행할 수 있다.
예를 들어, 제어부(미도시)는 L1 시그널링이 세그먼트되는 길이를 산출하여 세그먼트부(210)로 제공할 수 있으며, 세그먼트된 L1 시그널링에 부가 및 제거되는 0 비트의 개수를 산출하여 부호화부(220)로 제공할 수 있다. 또한, 제어부(260)는 BCH 및 LDPC 부호화 시 사용되는 부호율, 코드워드의 길이에 대한 정보 등을 부호화부(220)로 제공할 수 있다. 또한, 제어부(260)는 인터리빙 방식에 대한 정보를 인터리버(230)로 제공하고, 디멀티플렉싱 방식에 대한 정보를 디먹스(240)로 제공하고, 변조 방식에 대한 정보를 변조부(250)로 제공할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도이다. 먼저, 도 11a를 참조하면, 수신 장치(1100)는 복호화부(1110) 및 디세그먼트부(1120)를 포함한다.
복호화부(1110)는 송신 장치(200)로부터 수신된 신호에 대한 채널 값에 기초하여 LDPC 및 BCH 복호화를 수행할 수 있다. 여기에서, 수신된 신호에 대한 채널 값의 일 예는 LLR(Log Likelihood Ratio) 값이 될 수 있다.
한편, 수신된 신호는 송신 장치(200)에서 기설정된 개수 이하의 비트를 갖도록 세그먼테이션되고, BCH 및 LDPC 부호화가 수행된 L1 시그널링을 포함할 수 있다. 여기에서, L1 시그널링은 L1 포스트 시그널링일 수 있다.
여기에서, 기설정된 개수는 BCH 부호화의 정보어 길이 또는 LDPC 부호화의 정보어 길이보다 작은 값일 수 있으며, 구체적으로, 기설정된 개수는 요구되는 전송 부호율, BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 결정될 수 있다.
일 예로, 기설정된 개수는 하기의 수학식 20에 기초하여 산출될 수 있다.
Figure 112014051694846-pat00040
여기에서, Kth는 본 발명에서 제시하는 기설정된 개수로, Nparity는 LDPC 부호화에 의해 생성된 LDPC 패리티 비트의 개수이고, Nbch _ parity는 BCH 부호화에 의해 생성된 BCH 패리티 비트의 개수이다. 그리고, Rt는 세그먼트된 L1 시그널링이 Kth 개의 비트로 구성된 경우, 요구되는 전송 부호율을 나타낸다. 이에 대해서는, 수학식 5와 관련한 부분에서 구체적으로 설명한바 있다.
한편, 복호화부(1110)는 송신 장치(200)의 부호화부(220)에 대응되는 구성요소로, 부호화부(220)에 대응되는 동작을 수행한다. 이를 위해, 복호화부(1110)는 디펑처링/디쇼트닝부(1111), 패리티 디인터리버(1113), BCH/LDPC 복호화부(1115) 및 디패딩부(1117)를 포함할 수 있다.
디펑처링/디쇼트닝부(1111)는 송신 장치(200)의 0 비트 삽입부(221), 0 비트 제거/펑처링부(227)에 대응되는 구성요소로, 0 비트 삽입부(121), 0 비트 제거/펑처링부(227)에 대응되는 동작을 수행한다.
구체적으로, 디펑처링/디쇼트닝부(1111)는 송신 장치(200)로부터 수신한 신호에 대한 LLR 값에 0 비트 삽입부(221)에 부가된 후 0 비트 제거/펑처링부(227)에서 제거되었던 제로 비트들에 대응되는 LLR 값들을 부가할 수 있다.
즉, 디펑처링/디쇼트닝부(1111)는 쇼트닝된 제로 비트들의 위치, 개수 및 비트 값 등에 대한 정보에 기초하여 쇼트닝되었던 제로 비트들에 대응되는 LLR 값을 부가할 수 있다. 여기에서, 쇼트닝되었던 제로 비트들에 대응되는 LLR 값은 +∞ 또는 -∞가 될 수 있다. 한편, 송신 장치(200)에서 쇼트닝된 제로 비트들의 위치, 개수 및 비트 값 등에 대한 정보는 수신 장치(1100)에 기저장되어 있거나 송신 장치(200)로부터 제공될 수 있다. 이에 따라, 디펑처링/디쇼트닝부(1111)는 쇼트닝된 제로 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.
또한, 디펑처링/디쇼트닝부(1111)는 송신 장치(200)로부터 수신한 신호에 대한 LLR 값에 0 비트 제거/펑처링부(227)에서 펑처링되었던 비트들에 대응되는 LLR 값을 부가할 수 있다.
구체적으로, 디펑처링/디쇼트닝부(1111)는 펑처링된 LDPC 패리티 비트의 위치 및 개수 등에 대한 정보에 기초하여 펑처링되었던 비트들에 대응되는 LLR 값을 부가할 수 있다. 여기에서, 펑처링되었던 비트들에 대응되는 LLR 값은 0이 될 수 있다. 한편, 송신 장치(200)에서 펑처링된 LDPC 패리티 비트들의 위치 및 개수 등에 대한 정보는 수신 장치(1400)에 기저장되어 있거나 송신 장치(200)로부터 제공될 수 있다. 이에 따라, 디펑처링/디쇼트닝부(1111)는 펑처링된 LDPC 패리티 비트들이 존재하였던 위치에 해당 개수만큼의 LLR 값을 삽입할 수 있다.
이와 같이, 디펑처링/디쇼트닝부(1111)는 송신 장치(200)에서 쇼트닝 및 펑처링되었던 비트들에 대응되는 LLR 값을 부가하고 이를 패리티 디인터리버(1113)로 출력할 수 있다.
패리티 디인터리버(1113)는 디펑처링/디쇼트닝부(1111)의 출력 값에 대해 패리티 디인터리빙을 수행하고, 이를 BCH/LDPC 복호화부(1115)로 출력한다.
구체적으로, 패리티 디인터리버(1113)는 송신 장치(200)의 패리티 인터리버(225)에 대응되는 구성요소로, 패리티 인터리버(225)에 대응되는 동작을 수행한다. 즉, 패리티 디인터리버(1113)는 패리티 인터리버(225)에서 수행되는 인터리빙 동작을 역으로 수행하여, 디펑처링/디쇼트닝부(1111)에서 출력되는 LLR 값 중 LDPC 패리티 비트에 대응되는 LLR 값을 디인터리빙할 수 있다.
다만, 경우에 따라 송신 장치(200)에서 패리티 인터리버(225)가 생략되는 경우 수신 장치(1100)의 패리티 디인터리버(1113)도 생략될 수 있다.
BCH/LDPC 복호화부(1115)는 패리티 디인터리버(1113)의 출력 값에 기초하여 BCH 및 LDPC 복호화를 수행한다.
구체적으로, BCH/LDPC 복호화부(1115)는 송신 장치(200)의 BCH/LDPC 부호화부(223)에 대응되는 구성으로, BCH/LDPC 부호화부(223)에 대응되는 동작을 수행할 수 있다.
이를 위해, 도 11b와 같이 BCH/LDPC 복호화부(1115)는 LDPC 복호화를 수행하기 위한 LDPC 디코더(1115-1) 및 BCH 복호화를 수행하기 위한 BCH 디코더(1115-2)를 포함할 수 있다.
즉, LDPC 디코더(1115-1)는 패리티 인터리버(1113)의 출력 값에 기초하여 LDPC 복호화를 수행하고, 복호화 결과 값을 BCH 디코더(1115-2)로 출력한다.
구체적으로, 구체적으로, LDPC 디코더(1115-1)는 송신 장치(200)의 LDPC 인코더(223-2)에 대응되는 구성요소로, LDPC 인코더(223-2)에 대응되는 동작을 수행한다. 예를 들어, LDPC 디코더(1115-1)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 패리티 디인터리버(1113)에서 출력되는 LLR 값을 이용하여 LDPC 디코딩을 수행하여 에러를 정정할 수 있다.
여기에서, 합곱 알고리즘은 메시지 패싱 알고리즘(message passing algorithm)의 bipartite 그래프 상에서 에지를 통해 메시지들(가령, LLR 값)을 교환하고, 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다.
BCH 디코더(1115-2)는 LDPC 디코더(1115-1)의 출력 값에 대해 BCH 복호화를 수행하고, 복호화 결과 값을 디패딩부(1117)로 출력한다.
여기에서, LDPC 디코더(1115-1)의 출력 값은 각각 세그먼트된 L1 시그널링 비트들, 세그먼트된 L1 시그널링에 패딩된 제로 비트 및 BCH 패리티 비트들을 포함하는 복수의 비트열로 구성된다는 점에서, BCH 디코더(1115-2)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 각각 세그먼트된 L1 시그널링 비트들과 세그먼트된 L1 시그널링에 패딩된 제로 비트를 포함하는 복수의 비트열을 디패딩부(1117)로 출력할 수 있다. 여기에서, L1 시그널링은 L1 포스트 시그널링일 수 있다.
디패딩부(1117)는 BCH/LDPC 복호화부(1115)의 출력 값에서 제로 비트를 제거하고, 이를 디세그먼트(1120)로 출력할 수 있다.
구체적으로, 디패딩부(1117)는 송신 장치(200)의 0 비트 삽입부(221)에 대응되는 구성요소로, 0 비트 삽입부(221)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(1117)는 BCH 디코더(1115-2)에서 출력되는 각 비트열에서 0 비트 삽입부(221)에 의해 부가되었던 제로 비트를 제거하고, 복수의 세그먼트된 L1 시그널링을 출력할 수 있다. 이를 위해, 0 비트 삽입부(221)에 의해 부가되었던 제로 비트의 위치 및 개수에 대한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1100)에 기저장되어 있을 수 있다.
디세그먼트부(또는, 컴바이너)(1120)는 디패딩부(1117)의 출력 값에 대해 디세그먼테이션을 수행한다.
구체적으로, 디세그먼트부(1120)는 송신 장치(200)의 세그먼트부(210)에 대응되는 구성요소로, 세그먼트부(210)에 대응되는 동작을 수행할 수 있다. 즉, 디패딩부(1117)에서 출력되는 복수의 비트열 즉, 복수의 세그먼트된 L1 시그널링은 송신 장치(200)에 의해 세그먼트된 상태라는 점에서, 디세그먼트부(1120)는 복수의 세그먼트된 L1 시그널링을 디세그먼트하여 세그먼트되기 전의 상태의 L1 시그널링을 생성하여 출력할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 수신 장치의 세부 구성을 설명하기 위한 블록도이다. 도 12를 참조하면, 수신 장치(1100)는 디펑처링/디쇼트닝부(1111), 패리티 디인터리버(1113), LDPC 디코더(1115-1), 디패딩부(1117), BCH 디코더(1115-2) 및 디세그먼트부(1120) 외에 복조부(1130), 먹스(1140) 및 디인터리버(1150)를 더 포함할 수 있다. 여기에서, 디펑처링/디쇼트닝부(1111), 패리티 디인터리버(1113), LDPC 디코더(1115-1), 디패딩부(1117), BCH 디코더(1115-2) 및 디세그먼트부(1120)는 도 11에서 설명한 바와 동일하다는 점에서 구체적인 설명은 생략하도록 한다.
복조부(1130)는 송신 장치(200)에서 전송한 신호를 수신하여 복조한다. 구체적으로, 복조부(1130)는 수신된 신호를 복조하여 LDPC 코드워드에 대응되는 값을 생성하고, 이를 먹스(1140)로 출력할 수 있다.
여기에서, LDPC 코드워드에 대응되는 값은 채널 값으로 표현될 수 있다. 채널 값을 결정하는 방법은 다양하게 존재할 수 있으며, 일 예로 LLR 값을 결정하는 방법에 될 수 있다.
여기에서, LLR 값은 송신 장치(200)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다. 또는, LLR 값은 경판정(hard decision)에 따라 결정된 비트 값 자체가 될 수 있으며, 또한, LLR 값은 송신 장치(200)에서 전송한 비트가 0 또는 1일 확률이 속하는 구간에 따라 결정된 대표 값이 될 수도 있다.
먹스(또는, 멀티플렉서)(1140)는 복조부(1130)의 출력 값을 멀티플렉싱하여 디인터리버(1150)로 출력한다.
구체적으로, 먹스(1140)는 송신 장치(200)의 디먹스(240)에 대응되는 구성요소로, 디먹스(240)에 대응되는 동작을 수행할 수 있다. 즉, 먹스(1140)는 복조부(1130)의 출력 값을 셀-투-비트(cell-to-bit) 변환하여 비트 단위의 LLR 값을 재정렬할 수 있다.
디인터리버(1150)는 먹스(1140)의 출력 값을 디인터리빙하고, 이를 복호화부(1110)로 출력한다.
구체적으로, 디인터리버(1150)는 송신 장치(200)의 인터리버(230)에 대응되는 구성요소로, 인터리버(230)에 대응되는 동작을 수행할 수 있다. 즉, 디인터리버(1150)는 인터리버(230)에 수행되는 인터리빙된 동작을 역으로 수행하여 먹스(1140)의 출력 값을 디인터리빙할 수 있다.
이 경우, 복호화부(1110)는 디인터리버(1150)의 출력 값을 처리할 수 있으며, 구체적인 방식은 도 11에서 상술한 바와 같다. 즉, 디펑처링/디쇼트닝부(1111)는 디인터리버(1150)의 출력 값에 특정 값을 부가하여 패리티 디인터리버(1113)으로 출력하고, 패리티 디인터리버(1113)는 디펑처링/디쇼트닝부(1111)의 출력 값에 패리티 디인터리빙을 수행한다. 그리고, BCH/LDPC 복호화부(1115)는 패리티 디인터리버(1113)의 출력 값을 복호화하여 디패딩부(1117)로 출력하고, 디패딩부(1117)는 BCH/LDPC 복호화부(1115)의 출력 값에서 제로 비트를 제거하여 디세그먼트부(1120)로 출력하며, 디세그먼트부(1120)는 디패딩부(1117)의 출력 값을 디세그먼트하여 L1 시그널링을 복원할 수 있다.
한편, 송신 장치(200)가 도 9와 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리하여 전송하는 경우, 수신 장치(1100)는 도 12와 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다.
다만, 송신 장치(200)가 도 10과 같은 구성요소들을 이용하는 경우, 수신 장치(1100)는 도 13과 같은 구성요소들을 이용하여 L1 포스트 시그널링을 처리할 수 있다. 이 경우, 도 21에서 설명한 바와 구성요소의 배치만 다를 뿐, 각 구성요소에서 수행되는 동작 등은 동일하다. 따라서, 이하에서는 상술한 차이점을 중심으로 설명하도록 한다.
LDPC 디코더(1115-1)는 복호화 결과 생성된 비트들을 디패딩부(1117)로 출력할 수 있다. 이 경우, 디패딩부(1117)로 입력되는 비트들은 세그먼트된 L1 포스트 시그널링, 세그먼트된 L1 포스트 시그널링에 패딩된 제로 비트들 및 BCH 패리티 비트들로 구성될 수 있다.
디패딩부(1117)는 LDPC 디코더(1115-1)에서 출력되는 비트들에서 제로 비트들을 제거하여 BCH 디코더(1115-2)로 출력할 수 있다.
이에 따라, BCH 디코더(1115-2)로 입력되는 비트들은 세그먼트된 L1 시그널링과 BCH 패리티 비트들로 구성된다는 점에서, BCH 디코더(1115-2)는 BCH 패리티 비트들을 이용하여 에러를 정정하고, 세그먼트된 L1 시그널링을 출력할 수 있다.
한편, 도 11 내지 도 13에서 각 구성요소의 동작에 필요한 정보는 송신 장치(200)로부터 제공받거나, 수신 장치(1100)에 기저장되어 있을 수 있다. 여기에서, 구성요소 각각의 동작에 필요한 정보는 예를 들어 먹스(1140)에서 수행되는 멀티플렉싱 방식, 디인터리버(1150)에서 수행되는 디인터리빙 방식, 복호화부(1110)에서 부가되는 LLR 값의 위치 및 개수, 패리티 인터리빙 방식, 복호화 시 이용되는 정보(가령, 부호율, LDPC 코드워드의 길이, 패리티 검사 행렬에 대한 정보, BCH 코드워드의 길이 등에 대한 정보), 디세그먼트부(1120)에서 세그먼트된 L1 포스트 시그널링이 디세그먼테이션되는 순서 등에 대한 정보 등이 될 수 있다.
한편, 상술한 예에서는 L1 포스트 시그널링이 세그먼트되어 수신 장치(1100)로 전송되는 것으로 설명하였으나, 이는 일 예에 불과하다. 즉, L1 포스트 시그널링이 기설정된 개수 이하의 비트로 구성되는 경우, L1 포스트 시그널링은 세그먼트되지 않고 수신 장치(1100)로 전송될 수 있음은 물론이다. 여기에서, 기설정된 개수는 상술한 바와 같이 Kth가 될 수 있다. 이 경우, 디세그먼트(1120)로 입력되는 비트열은 L1 포스트 시그널링으로 구성될 수 있다는 점에서, 디세그먼트(1120)는 별도의 디세그먼테이션 없이 L1 포스트 시그널링을 출력할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 송신 장치의 신호 처리 방법을 설명하기 위한 흐름도이다.
먼저, 기설정된 개수 이하의 비트를 갖도록 L1 시그널링을 세그먼테이션(segmentation)한다(S1410).
이후, 세그먼트된 L1 시그널링 각각에 BCH(Bose, Chaudhuri, Hocquenghem) 및 LDPC(Low Density Parity Check) 부호화를 수행한다(S1420).
여기에서, 기설정된 개수는 BCH 부호화의 정보어 길이 또는 LDPC 부호화의 정보어 길이보다 작은 값이며, 요구되는 전송 부호율, BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다. 구체적으로, 기설정된 개수는 수학식 5에 기초하여 산출될 수 있다. 이와 관련된 구체적인 내용에 대해서는 상술한 바 있다.
도 15는 본 발명의 일 실시 예에 따른 수신 장치의 신호 처리 방법을 설명하기 위한 흐름도이다.
먼저, 송신 장치(200)로부터 수신된 신호에 대한 채널 값에 기초하여 LDPC(Low Density Parity Check) 및 BCH(Bose, Chaudhuri, Hocquenghem) 복호화를 수행한다(S1510).
이후, LDPC 및 BCH 복호화에 의해 생성된 복수의 L1 시그널링을 디세그먼테이션한다(S1520).
여기에서, 수신된 신호는 송신 장치(200)에서 기설정된 개수 이하의 비트로 갖도록 세그먼테이션되고, BCH 및 LDPC 부호화가 수행된 L1 시그널링을 포함할 수 있다. 이 경우, 기설정된 개수는 BCH 부호화의 정보어 길이 또는 LDPC 부호화의 정보어 길이보다 작은 값이며, 요구되는 전송 부호율, BCH 부호화에 의해 생성되는 패리티 비트의 개수 및 LDPC 부호화에 의해 생성된 패리티 비트의 개수에 기초하여 산출될 수 있다. 구체적으로, 기설정된 개수는 수학식 5에 기초하여 산출될 수 있다. 이와 관련된 구체적인 내용에 대해서는 상술한 바 있다.
한편, 본 발명에 따른 신호 처리 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.
비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.
또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 단계를 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
200 : 송신 장치 210 : 세그먼트부
220 : 부호화부

Claims (16)

  1. 송신 장치에 있어서,
    입력 비트들의 사이즈가 세그먼테이션 기준 값 보다 큰 경우, 상기 세그먼테이션 기준 값에 기초하여 상기 입력 비트들을 복수의 세그먼트 블록으로 세그먼테이션(segmentation)하는 세그먼트부;
    제1 코드(code)에 기초하여 상기 복수의 세그먼트 블록 중 어느 하나의 세그먼트 블록을 제1 인코딩하여 코드워드를 생성하는 제1 인코더;
    상기 코드워드의 사이즈가 기설정된 사이즈 보다 작은 경우, 상기 기설정된 사이즈의 비트 공간을 상기 코드워드 및 하나 또는 그 이상의 제로 패딩 비트들로 채우는 제로 패더;
    제2 코드에 기초하여 상기 비트 공간에 포함된 비트들을 제2 인코딩하여 패리티 비트들을 생성하는 제2 인코더;
    상기 패리티 비트들에서 하나 또는 그 이상의 비트들을 펑처링하는 펑처러;
    상기 펑처링 후 남은 비트들을 성상점들에 맵핑하는 맵퍼; 및
    상기 성상점들에 기초하여 생성된 신호를 전송하는 송신부;를 포함하며,
    상기 세그먼테이션 기준 값은, 상기 제2 코드, 제로 패딩 파라미터 및 펑처링 파라미터에 기초하는 송신 장치.
  2. 제1항에 있어서,
    상기 세그먼테이션 기준 값은,
    기설정된 전송 부호율, 상기 제1 코드에 기초하여 생성되는 패리티 비트들의 수 및 상기 제2 코드에 기초하여 생성되는 패리티 비트들의 수에 기초하여 산출되는 송신 장치.
  3. 제2항에 있어서,
    상기 세그먼테이션 기준 값은,
    하기의 수학식에 기초하여 산출되는 것을 특징으로 하는 송신 장치:
    Figure 112019055621126-pat00041

    여기에서, Kth는 상기 세그먼테이션 기준 값, Rt는 상기 기설정된 전송 부호율, Nparity는 상기 제2 코드에 기초하여 생성되는 패리티 비트들의 수, Nbch_parity는 상기 제1 코드에 기초하여 생성되는 패리티 비트들의 수이다.
  4. 송신 장치의 송신 방법에 있어서,
    입력 비트들의 사이즈가 세그먼테이션 기준 값 보다 큰 경우, 상기 세그먼테이션 기준 값에 기초하여 상기 입력 비트들을 복수의 세그먼트 블록으로 세그먼테이션(segmentation)하는 단계;
    제1 코드(code)에 기초하여 상기 복수의 세그먼트 블록 중 어느 하나의 세그먼트 블록을 제1 인코딩하여 코드워드를 생성하는 단계;
    상기 코드워드의 사이즈가 기설정된 사이즈 보다 작은 경우, 상기 기설정된 사이즈의 비트 공간을 상기 코드워드 및 하나 또는 그 이상의 제로 패딩 비트들로 채우는 단계;
    제2 코드에 기초하여 상기 비트 공간에 포함된 비트들을 제2 인코딩하여 패리티 비트들을 생성하는 단계;
    상기 패리티 비트들에서 하나 또는 그 이상의 비트들을 펑처링하는 단계;
    상기 펑처링 후 남은 비트들을 성상점들에 맵핑하는 단계; 및
    상기 성상점들에 기초하여 생성된 신호를 전송하는 단계;를 포함하며,
    상기 세그먼테이션 기준 값은, 상기 제2 코드, 제로 패딩 파라미터 및 펑처링 파라미터에 기초하는 송신 방법.
  5. 제4항에 있어서,
    상기 세그먼테이션 기준 값은,
    기설정된 전송 부호율, 상기 제1 코드에 기초하여 생성되는 패리티 비트들의 수 및 상기 제2 코드에 기초하여 생성되는 패리티 비트들의 수에 기초하여 산출되는 송신 방법.
  6. 제5항에 있어서,
    상기 세그먼테이션 기준 값은,
    하기의 수학식에 기초하여 산출되는 것을 특징으로 하는 송신 방법:
    Figure 112020110768582-pat00065

    여기에서, Kth는 상기 세그먼테이션 기준 값, Rt는 상기 기설정된 전송 부호율, Nparity는 상기 제2 코드에 기초하여 생성되는 패리티 비트들의 수, Nbch_parity는 상기 제1 코드에 기초하여 생성되는 패리티 비트들의 수이다.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020140066349A 2013-09-11 2014-05-30 송신 장치, 수신 장치 및 그들의 신호 처리 방법 KR102212425B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US14/483,344 US9553610B2 (en) 2013-09-11 2014-09-11 Transmitter, receiver, and signal processing method thereof
PCT/KR2014/008479 WO2015037921A1 (en) 2013-09-11 2014-09-11 Transmitter, receiver, and signal processing method thereof
US15/403,812 US10097311B2 (en) 2013-09-11 2017-01-11 Transmitter, receiver, and signal processing method thereof
US16/155,022 US10341051B2 (en) 2013-09-11 2018-10-09 Transmitter, receiver, and signal processing method thereof
US16/443,436 US10965398B2 (en) 2013-09-11 2019-06-17 Transmitter, receiver, and signal processing method thereof
KR1020210013492A KR102288510B1 (ko) 2013-09-11 2021-01-29 송신 장치, 수신 장치 및 그들의 신호 처리 방법
US17/179,772 US11539460B2 (en) 2013-09-11 2021-02-19 Transmitter, receiver, and signal processing method thereof

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201361876371P 2013-09-11 2013-09-11
US61/876,371 2013-09-11
US201361882145P 2013-09-25 2013-09-25
US61/882,145 2013-09-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210013492A Division KR102288510B1 (ko) 2013-09-11 2021-01-29 송신 장치, 수신 장치 및 그들의 신호 처리 방법

Publications (2)

Publication Number Publication Date
KR20150030144A KR20150030144A (ko) 2015-03-19
KR102212425B1 true KR102212425B1 (ko) 2021-02-05

Family

ID=53024323

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020140066349A KR102212425B1 (ko) 2013-09-11 2014-05-30 송신 장치, 수신 장치 및 그들의 신호 처리 방법
KR1020210013492A KR102288510B1 (ko) 2013-09-11 2021-01-29 송신 장치, 수신 장치 및 그들의 신호 처리 방법
KR1020210102746A KR102552391B1 (ko) 2013-09-11 2021-08-04 송신 장치, 수신 장치 및 그들의 신호 처리 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020210013492A KR102288510B1 (ko) 2013-09-11 2021-01-29 송신 장치, 수신 장치 및 그들의 신호 처리 방법
KR1020210102746A KR102552391B1 (ko) 2013-09-11 2021-08-04 송신 장치, 수신 장치 및 그들의 신호 처리 방법

Country Status (2)

Country Link
US (2) US10965398B2 (ko)
KR (3) KR102212425B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374686B2 (en) * 2020-02-04 2022-06-28 Qualcomm Incorporated Parity check bits for non-coherent communication
US11522635B2 (en) * 2020-07-31 2022-12-06 Fujitsu Limited Device and method for transmitting data by using multilevel coding, and communication system

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110305300A1 (en) 2009-01-09 2011-12-15 Woo Suk Ko Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
US20120243600A1 (en) 2011-03-25 2012-09-27 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving control information in a broadcasting/communication system
US20130055051A1 (en) 2011-08-30 2013-02-28 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving information in a broadcasting/communication system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7234098B2 (en) 2003-10-27 2007-06-19 The Directv Group, Inc. Method and apparatus for providing reduced memory low density parity check (LDPC) codes
PL2388941T3 (pl) * 2008-03-03 2019-03-29 Samsung Electronics Co., Ltd. Sposób i urządzenie do przesyłania zakodowanej informacji sterującej w systemie komunikacji bezprzewodowej
AU2009341664B2 (en) * 2009-03-03 2014-03-20 Lg Electronics Inc. Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
WO2011087507A1 (en) 2010-01-15 2011-07-21 Nokia Corporation Signaling of layer 1 signaling transmission in broadcast/multicast networks
US9106265B2 (en) * 2011-11-04 2015-08-11 Silicon Laboratories Inc. Receive data flow path using a single FEC decoder
US9246634B2 (en) * 2013-02-10 2016-01-26 Hughes Network Systems, Llc Apparatus and method for improved modulation and coding schemes for broadband satellite communications systems
US8887024B2 (en) * 2013-02-10 2014-11-11 Hughes Network Systems, Llc Apparatus and method for improved modulation and coding schemes for broadband satellite communications systems
KR102223056B1 (ko) * 2013-09-26 2021-03-05 삼성전자주식회사 송수신 장치 및 그의 신호 처리 방법
KR101800415B1 (ko) * 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 패리티 퍼뮤테이션 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110305300A1 (en) 2009-01-09 2011-12-15 Woo Suk Ko Apparatus for transmitting and receiving a signal and method of transmitting and receiving a signal
US20120243600A1 (en) 2011-03-25 2012-09-27 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving control information in a broadcasting/communication system
US20130055051A1 (en) 2011-08-30 2013-02-28 Samsung Electronics Co., Ltd. Method and apparatus for transmitting and receiving information in a broadcasting/communication system

Also Published As

Publication number Publication date
US10965398B2 (en) 2021-03-30
US20210176004A1 (en) 2021-06-10
KR102288510B1 (ko) 2021-08-11
KR20150030144A (ko) 2015-03-19
KR20210016594A (ko) 2021-02-16
KR20210098926A (ko) 2021-08-11
US20190305881A1 (en) 2019-10-03
KR102552391B1 (ko) 2023-07-07
US11539460B2 (en) 2022-12-27

Similar Documents

Publication Publication Date Title
KR102554295B1 (ko) 송신 장치 및 그의 패리티 퍼뮤테이션 방법
KR102419191B1 (ko) 송신 장치 및 그의 세그먼테이션 방법
KR102554320B1 (ko) 송신 장치 및 그의 패리티 퍼뮤테이션 방법
US20150082118A1 (en) Transmitting apparatus and puncturing method thereof
KR102626855B1 (ko) 송신 장치 및 그의 쇼트닝 방법
KR102114451B1 (ko) 송신 장치 및 그의 패리티 퍼뮤테이션 방법
US9553613B2 (en) Transmitter and puncturing method thereof
KR102466509B1 (ko) 송신 장치 및 그의 쇼트닝 방법
US10341051B2 (en) Transmitter, receiver, and signal processing method thereof
KR20150034561A (ko) 송수신 장치 및 그의 신호 처리 방법
CN112234999B (zh) 发送方法和接收方法
KR102552391B1 (ko) 송신 장치, 수신 장치 및 그들의 신호 처리 방법
KR102627387B1 (ko) 송신 장치 및 그의 쇼트닝 방법
KR102114463B1 (ko) 송신 장치 및 그의 세그먼테이션 방법
KR102171176B1 (ko) 송신 장치 및 그의 펑처링 방법
KR102166412B1 (ko) 송신 장치 및 그의 제로 비트 패딩 방법
KR102673061B1 (ko) 송신 장치 및 그의 리피티션 방법
KR102227493B1 (ko) 송신 장치 및 그의 쇼트닝 방법
KR102202385B1 (ko) 송신 장치 및 그의 신호 처리 방법
KR102223813B1 (ko) 송신 장치, 그의 데이터 맵핑 방법, 수신 장치 및 그의 데이터 처리 방법
KR20230091081A (ko) 송신 장치 및 그의 리피티션 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right