KR102213408B1 - 플립플롭 표준 셀 - Google Patents

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KR102213408B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

데이터 신호를 수신하도록 구성되는 데이터 입력 단자, 클록 신호를 수신하도록 구성되는 클록 입력 단자, 데이터 출력 단자, 및 래치를 포함하는 플립플롭 표준 셀이 제공된다. 비트 기록 회로가 비트 기록 신호를 수신하도록 구성된다. 수신된 데이터 신호는, 비트 기록 신호 및 클록 신호에 응답하여, 래치되고 출력 단자에서 제공된다. 홀드 회로는 홀드 신호를 수신하도록 구성되며, 수신된 데이터 신호는, 홀드 신호 및 클록 신호에 응답하여, 래치되지 않고 데이터 출력 단자에서 제공된다.

Description

플립플롭 표준 셀{FLIP FLOP STANDARD CELL}
집적 회로는 통상적으로 복잡한 상호 관계성을 갖는 수천 개의 컴포넌트를 포함한다. 이들 회로는 일반적으로 전자 설계 자동화(electronic design automation; EDA)로 알려진 고도로 자동화된 프로세스를 사용하여 설계된다. EDA는 하드웨어 기술 언어(hardware description language; HDL)로 제공되는 기능적 명세로부터 시작하고, 셀로 칭해지는 기본 회로 컴포넌트의 명세, 셀의 물리적 배치, 및 셀을 인터커넥트하는(interconnect) 배선을 포함하는 회로 설계의 명세를 통해 계속된다. 셀은 특정한 집적 회로 기술을 사용하여 로직 또는 다른 전자 기능을 구현한다.
EDA는 합성(synthesis), 배치, 라우팅, 등등과 같은 일련의 단계로 분할될 수 있다. 이들 단계의 각각은 셀의 라이브러리로부터 셀을 선택하는 것을 수반할 수 있다. 통상적으로, 다양한 셀 조합을 사용하는 매우 많은 수의 상이한 회로 설계가 회로에 대한 기능 명세를 충족할 수 있다. 예를 들면, 플립플롭은 디지털 회로의 기본 빌딩 블록(fundamental building block)이고 따라서 표준 셀 라이브러리에 종종 포함된다. 플립플롭은 두 개의 안정된 상태를 가지며 상태 정보를 저장하기 위해 사용될 수 있는 회로이다. 플립플롭은 하나 또는 두 개의 출력을 가지며 하나 이상의 제어 입력에 적용되는 신호에 의해 상태를 변경하도록 만들어질 수 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 프로세싱 시스템의 한 예를 예시하는 블록도이다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 예시적인 플립플롭 표준 셀의 양태를 예시하는 블록도이다.
도 3은, 몇몇 실시형태에 따른, 플립플롭 표준 셀의 어레이를 묘사하는 블록도이다.
도 4는, 몇몇 실시형태에 따른, 플립플롭 표준 셀을 예시하는 회로도이다.
도 5는, 몇몇 실시형태에 따른, 도 4에서 도시되는 플립플롭 표준 셀의 어레이를 포함하는 메모리 디바이스의 한 예를 예시하는 회로도이다.
도 6은, 몇몇 실시형태에 따른, 도 5의 메모리 디바이스의 추가 양태를 예시하는 블록도이다.
도 7은, 몇몇 실시형태에 따른 서브어레이로 분할되는 플립플롭 표준 셀의 어레이를 갖는 메모리 디바이스의 한 예를 예시하는 블록도이다.
도 8은, 몇몇 실시형태에 따른, 개시된 플립플롭 표준 셀에 대한 스캔 테스트 배치(scan testing arrangement)의 한 예를 예시하는 블록도이다.
도 9는, 몇몇 실시형태에 따른, 메모리 디바이스를 동작시키기 위한 방법의 한 예를 예시하는 흐름도이다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배치(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
전자 설계 자동화(EDA) 툴 및 방법은, 반도체 기판 상에 마이크로전자 집적 회로의 설계, 구획 및 배치를 용이하게 한다. 이 프로세스는 통상적으로 회로의 거동 설명을 기능 설명으로 변환하는 것을 포함하는데, 기능 설명은, 그 다음, 로직 기능으로 분해되고 표준 셀 라이브러리를 사용하여 셀로 매핑된다. 일단 매핑되면, 구조적 설계를 물리적인 레이아웃으로 변환하기 위해 합성이 수행되고, 구조적 엘리먼트를 동기화하기 위해 클록 트리가 구성되며, 설계는 레이아웃 이후 최적화된다.
도 1은, 본원에서 개시되는 몇몇 실시형태에 따른, 프로세싱 시스템(100)의 한 예를 예시하는 블록도이다. 프로세싱 시스템(100)은 본원에서 논의되는 다양한 프로세스에 따라 EDA 시스템을 구현하기 위해 사용될 수도 있다. 프로세싱 시스템(100)은, 데스크탑 컴퓨터, 워크 스테이션, 랩탑 컴퓨터, 특정한 애플리케이션을 위해 맞춤되는 전용 유닛, 스마트폰 또는 태블릿, 등등과 같은 프로세싱 유닛(110)을 포함한다. 프로세싱 시스템(100)은 디스플레이(114) 및 하나 이상의 입력/출력 디바이스(112), 예컨대 마우스, 키보드, 터치스크린, 프린터 등등을 구비할 수도 있다. 프로세싱 유닛(110)은 또한, 버스(130)에 연결되는 중앙 프로세싱 유닛(central processing unit; CPU)(120), 메모리(122), 대용량 스토리지 디바이스(124), 비디오 어댑터(126), 및 I/O 인터페이스(128)를 포함한다.
버스(130)는, 메모리 버스 또는 메모리 컨트롤러, 주변장치 버스, 또는 비디오 버스를 포함하는 임의의 타입의 여러 가지 버스 아키텍쳐 중 하나 이상일 수도 있다. CPU(120)는, 임의의 타입의 전자 데이터 프로세서를 포함할 수도 있고, 메모리(122)는 정적 랜덤 액세스 메모리(static random access memory; SRAM), 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM), 또는 리드 온리 메모리(read-only memory; ROM)와 같은 임의의 타입의 시스템 메모리를 포함할 수도 있다.
대용량 스토리지 디바이스(124)는, 데이터, 프로그램, 및 다른 정보를 저장하도록 그리고 데이터, 프로그램, 및 다른 정보를 버스(130)를 통해 액세스 가능하게 만들도록 구성되는 임의의 타입의 스토리지 디바이스를 포함할 수도 있다. 대용량 스토리지 디바이스(124)는, 예를 들면, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브, 플래시 메모리, 또는 등등 중 하나 이상을 포함할 수도 있다.
용어 컴퓨터 판독 가능 매체는 본원에서 사용될 때 상기에서 언급되는 시스템 메모리 및 스토리지 디바이스와 같은 컴퓨터 저장 매체를 포함할 수도 있다. 컴퓨터 저장 매체는, 컴퓨터 판독 가능 명령어, 데이터 구조, 또는 프로그램 모듈과 같은 정보 저장을 위한 임의의 방법 또는 기술에서 구현되는 휘발성 및 불휘발성의 착탈식 및 비착탈식 매체를 포함할 수도 있다. 메모리(122) 및 대용량 스토리지 디바이스(124)는 컴퓨터 저장 매체 예(예를 들면, 메모리 스토리지)이다. 대용량 스토리지 디바이스는 또한 표준 셀의 라이브러리를 저장할 수도 있는데, 본원의 이하에서 추가로 논의될 것이다.
컴퓨터 저장 매체는, RAM, ROM, 전기적으로 소거 가능한 리드 온리 메모리(electrically erasable read-only memory; EEPROM), 플래시 메모리 또는 다른 메모리 기술, CD-ROM, 디지털 다기능 디스크(digital versatile disk; DVD) 또는 다른 광학 스토리지, 자기 카세트, 자기 테이프, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스, 또는 정보를 저장하기 위해 사용될 수 있으며 프로세싱 디바이스(100)에 의해 액세스될 수 있는 임의의 다른 제조 물품을 포함할 수도 있다. 임의의 그러한 컴퓨터 저장 매체는 프로세싱 디바이스(100)의 일부일 수도 있다. 컴퓨터 저장 매체는 반송파(carrier wave) 또는 다른 전파되는 또는 변조되는 데이터 신호를 포함하지 않는다.
통신 매체는, 반송파 또는 다른 전송 메커니즘과 같은 변조된 데이터 신호에서의 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 또는 다른 데이터에 의해 구현될 수도 있으며, 임의의 정보 전달 매체를 포함한다. 용어 "변조된 데이터 신호"는, 신호 내에 정보를 인코딩하는 그러한 방식으로 하나 이상의 특성이 설정되거나 또는 변경된 신호를 설명할 수도 있다. 제한이 아닌 예로서, 통신 매체는, 유선 네트워크 또는 직접 유선 연결과 같은 유선 매체, 및 음향, 무선 주파수(radio frequency; RF), 적외선, 및 다른 무선 매체와 같은 무선 매체를 포함할 수도 있다.
비디오 어댑터(126) 및 I/O 인터페이스(128)는, 외부 입력 및 출력 디바이스를 프로세싱 유닛(110)에 커플링하기 위한 인터페이스를 제공한다. 도 1에서 예시되는 바와 같이, 입력 및 출력 디바이스의 예는, 비디오 어댑터(126)에 커플링되는 디스플레이(114) 및 I/O 인터페이스(128)에 커플링되는 I/O 디바이스(112), 예컨대 마우스, 키보드, 프린터, 및 등등을 포함한다. 다른 디바이스가 프로세싱 유닛(110)에 커플링될 수도 있고, 추가적인 또는 더 적은 인터페이스 카드가 활용될 수도 있다. 예를 들면, 직렬 인터페이스 카드(도시되지 않음)는 프린터에 직렬 인터페이스를 제공하기 위해 사용될 수도 있다. 프로세싱 유닛(110)은 또한, 근거리 통신망(local area network; LAN) 또는 광역 통신망(wide area network; WAN)(116) 및/또는 무선 링크에 대한 유선 링크일 수도 있는 네트워크 인터페이스(140)를 포함할 수도 있다.
프로세싱 시스템(100)의 실시형태는 다른 컴포넌트를 포함할 수도 있다. 예를 들면, 프로세싱 시스템(100)은 전력 공급부, 케이블, 마더보드, 착탈식 저장 매체, 케이스, 및 등등을 포함할 수도 있다. 비록 도시되지는 않지만, 이들 다른 컴포넌트는 프로세싱 시스템(100)의 일부로 간주된다.
몇몇 예에서, 소프트웨어 코드는 CPU(120)에 의해 실행되어 유저 설계를 분석하여 물리적 집적 회로 레이아웃을 생성한다. 소프트웨어 코드는 버스(130)를 통해 메모리(122), 대용량 스토리지 디바이스(124), 또는 등등으로부터, 또는 네트워크 인터페이스(140)를 통해 원격에서 CPU(120)에 의해 액세스될 수도 있다. 또한, 몇몇 예에서, 물리적 집적 회로 레이아웃은, 소프트웨어 코드에 의해 구현되는 다양한 방법 및 프로세스에 따라 I/O 인터페이스(128)를 통해 수신될 수도 있고 및/또는 메모리(122 또는 124)에 저장될 수도 있는 기능적 집적 회로 설계에 기초하여 생성된다.
표준 셀은, 트랜지스터, 다이오드, 커패시터, 저항기, 또는 인덕터와 같은 전체 디바이스를 포함할 수 있거나, 또는, 다른 것들 중에서도, 인버터, 플립플롭, 또는 메모리 셀, 또는 증폭기와 같은 몇몇 특정한 기능을 달성하도록 배열되는 여러 가지 디바이스의 그룹을 포함할 수 있다. 기능적 설계를 개념화하기에 더 쉽게 만드는 것 외에, 표준 셀의 사용은, IC 내의 레이아웃 피쳐의 설계 규칙 검사(design rule checking; DRC)에 대한 검증 시간을 감소시킬 수 있는데, 그 이유는, 레이아웃 전반에 걸쳐 반복되는 표준 셀이, 각각의 예시화(instantiation)가 개별적으로 체크되는 대신, DRC에서 단일의 시간에 체크될 수 있기 때문이다. 수신된 기능 회로 설명에 기초하여, 시스템(100)은 셀 라이브러리로부터 표준 셀을 선택하도록 구성된다. 상기에서 언급되는 바와 같이, 플립플롭은 표준 셀 라이브러리에 포함될 수도 있다. 플립플롭은, 두 개의 안정한 상태를 가지며 그에 의해 메모리의 하나의 비트로서 역할을 할 수 있는 회로이다. 플립플롭은 일반적으로 하나 또는 두 개의 제어 신호 및 클록 신호에 의해 제어된다.
IC 디바이스에 대한 메모리는 여러 가지 상이한 방법을 사용하여 구성될 수도 있다. 예를 들면, 완전한 커스텀(full custom) 정적 랜덤 액세스 메모리(SRAM) 또는 레지스터 파일 어레이가 설계될 수도 있고 설계에서 블랙박스로서 예시화될 수도 있다. 이 완전한 커스텀 블록(full custom block)은 소망되는 임의의 기능성(functionality)(예컨대 비트 기록 성능)을 가질 수 있지만, 그러나 필요한 설계 작업은 복잡하게 될 수 있고 시간 소모적일 수 있다. 또한, "블랙박스" 어레이를 삽입하기 위해서는, 설계의 한 섹션이 차단되어야 한다. 이 차단된 섹션은 소정의 레이어 상에서의 라우팅을 제한하고, 종종, 그 부근의 정상적인 표준 셀의 배치를 차단하는 "출입 금지(keep-out)" 영역을 필요로 한다. 따라서, 그러한 블랙박스 설계는 이용 가능한 영역의 비효율적인 사용을 야기할 수 있다.
소형 어레이의 경우, 메모리 어레이는 합성된 플립플롭 표준 셀일 수도 있다. 플립플롭은 통상적으로 SRAM 비트 셀보다 더 크지만, 그러나, 커스텀 SRAM 어레이와 관련되는 오버헤드가 필요로 되지 않기 때문에, 전체 어레이는 더 작을 수도 있다. 또한, 합성된 어레이에 대해 필요한 설계 노력은 더 적다. 완전한 커스텀의 블랙박스 어레이와 플롭을 갖는 간단한 합성 사이의 절충은, 플립플롭 표준 셀을 사용하여 어레이를 구축하는 것이다. 이 어레이는 합성 접근법과 동일한 표준 셀 플롭을 사용하지만, 그러나 셀은 어레이 양식으로 조심스럽게 배치된다. 이것은, 출입 금지 영역과 같은 오버헤드를 필요로 하지 않는 표준 셀을 여전히 사용하는 동안, 합성보다 더 높은 셀 활용률을 허용한다. 예를 들면, 통상적인 합성은 일반적으로 70 내지 80 %의 범위 내에서 활용되지만, 그러나, 손으로(by hand) 플롭을 표준 셀 어레이에 배치하는 것에 의해, 그 활용률은 90 내지 95 %까지 향상될 수 있다. 그러나, 사용되는 실제 셀은, 표준 셀 라이브러리에서 이용 가능한 것으로 여전히 제한되는데, 이것은 면적 밀도를 여전히 제한한다.
도 2a는 본 개시의 양태에 따른 플립플롭 표준 셀(200)을 예시한다. 플립플롭 표준 셀(200)은 데이터 신호를 수신하도록 구성되는 데이터 입력 단자(D), 클록 신호를 수신하도록 구성되는 클록 입력 단자, 및 데이터 출력 신호를 제공하는 출력 단자(Q)를 구비한다. 하기에서 더 논의되는 바와 같이, 플립플롭 표준 셀(200)은, 예를 들면, 입력 단자(D)에서 수신되는 신호를 수신하고 래치된 신호를 Q 출력 단자로 출력하는 래치를 포함한다.
예시된 플립플롭 표준 셀(200)이 메모리 어레이에서 비트 셀을 형성하도록 구성되기 때문에, 플립플롭 표준 셀(200)은, 기록 신호를 수신하도록 구성되는 비트 기록 단자(BITWR)를 더 포함하는데, 이것은, 수신된 데이터 신호가 클록 신호(CLK)에 응답하여 래치될 것이고 출력 단자(Q)에서 제공될 것이다는 것을 나타낸다. 추가적으로, 홀드 신호(hold signal)를 수신하도록 홀드 단자(hold terminal)(HOLD)가 구성되는데, 이것은, 심지어 클록 신호 펄싱하는(pulse) 경우에도, 수신된 데이터 신호를 래치하여 출력 Q로 출력하는 대신, 데이터 출력 Q 바(Q bar)에서의 제1의, 또는 현재의 데이터 값이 계속 래치되고 따라서 홀드된다는 것을 나타낸다.
통상적인 플립플롭 표준 셀은, 자신에게 고유한 비트 기록 또는 홀드 기능성을 포함하지 않는다. 대신, 어레이가 통상적인 플립플롭 표준 셀과 함께 구성되는 경우 이들 기능성을 수행하기 위해서는, 플립플롭 표준 셀 외부의 추가적인 회로부(circuitry)가 필요로 된다. 이 기능성에 필요한 추가적인 회로는 상당한 플로어 플랜 공간(floor plan space)을 차지할 수 있다. 본 개시와 부합하여, 예시된 플립플롭 표준 셀(200)은 메모리 어레이를 구성하도록 구성된다. 플립플롭 표준 셀(200) 자체에 비트 기록 및 홀드와 같은 기능을 통합하는 것은, 전력 사용량을 감소시키고 공간을 절약한다.
몇몇 실시형태에서, 플립플롭 표준 셀(200)은 스캔 플립플롭(scan flip flop)이다. 스캔 플립플롭은, 예를 들면, 스캔 시프팅 동작 모드 동안 플립플롭 체인을 따라 에러가 전파되는지를 결정하기 위해, 인터커넥트된 플립플롭에 대한 테스트 프로세스를 용이하게 한다. 따라서, 스캔 플립플롭의 출력은 체인 내의 인접한 스캔 플립플롭의 입력과 커플링된다. 따라서, 플립플롭 표준 셀(200)은 스캔 입력 단자(scan input terminal)(SI) 및 스캔 인에이블 단자(scan enable terminal)(SE)를 포함한다. 수신된 스캔 인에이블 신호에 기초하여, 데이터 입력 단자(D) 또는 스캔 입력 단자(SI) 중 어느 하나는 플립플롭 표준 셀(200)의 래치에 연결되고 출력 단자(Q)에서 제공된다.
상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)은 메모리 어레이에서의 사용을 위해 구성된다. 따라서, 소정의 기능 및 신호는, 어레이의 모든 플립플롭 표준 셀(200)에 의해 수신 또는 생성될 필요가 없다. 도 2b는 플립플롭 표준 셀(200)의 또 다른 양태를 예시한다. 통상적으로, 플립플롭은 클록 펄스를 수신하고 플립플롭 표준 셀에 로컬한 버퍼 회로를 사용하여 반전된 클록 신호(inverted clock signa)를 생성한다. 도 2b에서 도시되는 예에서, 플립플롭 표준 셀(200) 외부의 클록 버퍼(204)는 클록 펄스를 수신하고, 클록 신호(CLK)를 출력하고 또한 반전된 클록 신호(CLK_b)를 출력한다. 따라서, 예시된 플립플롭 표준 셀(200)은, 플립플롭 표준 셀(200) 외부에서 생성되는 클록 신호(CLK) 및 클록 바 신호(clock bar signal)(CLK_b)를 수신한다. 메모리 어레이를 형성하는 플립플롭 표준 셀(200)이 통상적으로 공통 클록 신호 상에서 동작하기 때문에, 어레이의 각각의 플립플롭 표준 셀(200)이 CLK_b 신호를 생성하기 위한 클록 버퍼를 포함할 필요는 없다.
마찬가지로, 스캔 기능은 플립플롭의 체인을 테스트하기 위해 사용된다. 따라서, 체인 내의 플립플롭의 각각은 통상적으로 공통 스캔 인에이블 신호(common scan enable signal)를 수신한다. 따라서, 각각의 플립플롭 셀이 논리적으로 반전된 스캔 인에이블 신호(SE_b)를 생성하기 위한 회로부를 포함할 필요는 없다. 대신, 스캔 인에이블 신호(SE)는, SE_b 신호를 출력하는 플립플롭 표준 셀(200) 외부에 있는 인버터(206)에 의해 수신되어, 플립플롭 표준 셀(200)에 대한 공간 및 전력을 추가로 절약한다.
도 3은, 복수의 플립플롭 표준 셀(200)로 구성되는 비트 셀 어레이(302)를 포함하는 예시적인 메모리 디바이스(300)의 양태를 예시하는 블록도이다. 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)의 각각은 마스터 래치(310)와 슬레이브 래치(312), 및 비트 기록 및 홀드 회로(bit write and hold circuit)(314)를 포함하는 입력 섹션(320)을 구비한다. 예시적인 어레이(302)에서, 플립플롭 표준 셀(200)은 열(column) 및 행(row)으로 배열된다. 어레이(302)는 소망되는 메모리 용량에 기초하여 사이즈가 정해질 수 있다. 도 3은 논의를 용이성을 위해 2 × 3 어레이를 예시하지만, 소망되는 메모리 용량에 대한 필수 조건에 따라 다른 어레이 사이즈가 활용될 수도 있으며 본 개시의 범위 내에 있다. 클록 버퍼(204) 및 SE 인버터(206) 각각은 출력을 복수의 플립플롭 표준 셀(200)에 제공한다. 몇몇 예에서, 클록 버퍼(204)는, 수신된 클록 펄스에 기초하여, 클록 신호(CLK) 및 반전된 클록 바 신호(CLK_b)를 연결된 플립플롭 표준 셀(200)에 제공할 수도 있다. SE 인버터(206)는 반전된 스캔 인에이블 신호(SE_b)를 연결된 플립플롭 표준 셀(200)의 각각에 제공한다. 도 3에서 도시되는 예에서, 어레이(302)의 예시된 제1 및 제2 행(304, 306) 각각은, 각각의 행(304, 306)의 플립플롭 표준 셀(200)의 각각에 신호를 제공하는 각각의 클록 버퍼(204) 및 SE 인버터 (206)를 구비한다. 이러한 방식에서, 각각의 행(302, 304)에서의 플립플롭 표준 셀(200)은 클록 및 SE_b 신호를, 어레이(302)의 그들의 행 내에 있는 복수의 다른 플립플롭 표준 셀(200)과 공유하도록 구성된다. 클록 버퍼(204) 및 SE 인버터(206)가 복수의 플립플롭 표준 셀(200) 사이에서 공유되기 때문에, 어레이 전력 요건을 감소시키면서, 더 조밀한 어레이 패킹(array packing)이 달성될 수도 있다.
본 개시의 양태와 부합하여, 메모리 디바이스(300)는, 메모리 어레이(302)의 다양한 회로 엘리먼트의 트랜지스터를 공유하는 것에 의해 추가적인 효율성을 달성한다. 예를 들면, 여분의(redundant) 트랜지스터 및 그들의 기능은 개개의 플립플롭 표준 셀(200)로부터 디바이스(300)의 어레이 레벨로 이동되고, 복수의 플립플롭 표준 셀(200) 사이에서 공유된다.
이제 도 4를 참조하면, 플립플롭 표준 셀(200)의 예의 회로도가 예시된다. 플립플롭 표준 셀(200)은, 홀드 바 신호(hold bar signal)(HOLD_b)(논리적으로 반전된 홀드 신호(HOLD))를 수신하도록 구성되는 홀드 바 단자(hold bar terminal)(402), 스캔 데이터 신호(scan data signal)(SI)를 수신하도록 구성되는 스캔 입력 단자(404), 스캔 인에이블 바 신호(scan enable bar signal)(SE_b)(논리적으로 반전된 스캔 인에이블 신호(SE))를 수신하도록 구성되는 스캔 인에이블 바 단자(scan enable bar terminal)(406), 데이터 입력 신호(D)를 수신하도록 구성되는 데이터 입력 단자(408), 비트 기록 바 신호(bit write bar signal)(BITWR_b)(논리적으로 반전된 비트 기록 신호(BITWR))를 수신하도록 구성되는 비트 기록 바 단자(bit write bar terminal)(410), 클록 신호(CLK)를 수신하도록 구성되는 클록 단자(412), 클록 바 신호(clock bar signal)(CLK_b)(논리적으로 반전된 클록 신호(CLK))를 수신하도록 구성되는 클록 바 단자(clock bar terminal)(414), 비트 기록 신호(BITWR)를 수신하도록 구성되는 비트 기록 단자(416), 스캔 인에이블 신호(SE)를 수신하도록 구성되는 스캔 인에이블 단자(418), 및 홀드 신호(HOLD)를 수신하도록 구성되는 홀드 단자(420)를 포함하는 복수의 입력 단자를 구비한다. 데이터 출력 단자(466)는 데이터 신호(Q)를 출력하도록 구성된다.
플립플롭 표준 셀(200)은 마스터 래치(310)와 슬레이브 래치(312), 및 비트 기록 및 홀드 회로(314)를 포함하는 입력 스테이지(320)를 포함한다. 마스터 래치(310)는 입력 스테이지(320)의 출력 노드(321)에 커플링되고, 슬레이브 래치(312)는 마스터 래치(310)의 출력에 커플링된다. 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)은 온 보드 클록 버퍼(on-board clock buffer)를 포함하지 않고, 대신, 단자(412, 414)에서 클록 신호(CLK) 및 논리적으로 반전된 클록 바 신호(CLK_b)를 수신한다. 클록 신호(CLK, CLK_b)는 마스터 및 슬레이브 래치(310, 312) 내의 전송 게이트(transmission gate) 및 입력 스테이지(320)를 제어한다. 클록 및 클록 바 신호(CLK, CLK_b)를 수신하는 입력 단자(412, 414)는, PMOS 클록 트랜지스터(428) 및 NMOS 클록 트랜지스터(430)의 게이트 단자에 각각 연결된다. 클록 트랜지스터(428 및 430)의 접합부는, 마스터 래치(310)에 대한 입력인 출력 노드(321)를 형성한다. 클록 트랜지스터(428, 430)의 입력 단자는, 스캔 입력 단자(404) 또는 데이터 출력 단자(466)가 클록 신호(CLK, CLK_b)에 응답하여 입력 스테이지(320)의 출력 노드(321)에 커플링되도록, 홀드 트랜지스터(hold transistor)(422, 436) 및 스캔 인에이블 트랜지스터(424, 434)의 출력을 수신한다.
플립플롭 표준 셀(200)은, 어레이 내의 플립플롭 표준 셀(200)을 테스트하기 위한 스캔 기능을 선택적으로 선택하기 위해, 입력 단자(418)에서 스캔 인에이블 신호(SE)를 수신한다. 그러나, 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)은 논리적으로 반전된 스캔 인에이블 바 신호(SE_b)를 제공하기 위한 온 보드 인버터를 포함하지 않는다. 대신, 반전된 스캔 인에이블 바 신호(SE_b)는 플립플롭 표준 셀(200)의 외부에서 생성되고 입력 단자(406)에서 수신되어, 플립플롭 표준 셀(200) 그 자체에 필요한 트랜지스터의 수를 감소시킨다.
스캔 입력 단자(404)는 스캔 인에이블 트랜지스터(424, 434)의 입력 단자에 커플링되고, 그 결과, 입력 단자(406, 418)에서 수신되는 스캔 인에이블 신호(SE, SE_b)는, 스캔 트랜지스터(424, 434)를 각각 제어하여, 플립플롭 표준 셀(200)의 스캔 테스트 모드를 선택적으로 활성화한다. 스캔 모드에서, 스캔 입력 신호(SI)는 스캔 인에이블 신호(SE, SE_b)에 응답하여 클록 트랜지스터(428, 430)에 제공된다. 이러한 방식에서, 스캔 입력 신호는, 스캔 인에이블 신호(SE, SE_b) 및 클록 신호(CLK, CLK_b)에 기초하여 마스터 래치(310)에 선택적으로 제공된다.
입력 스테이지(320)는 비트 기록 트랜지스터(426, 432)의 쌍을 구비하는 비트 기록 회로, 및 홀드 트랜지스터(422, 436)의 쌍을 구비하는 홀드 회로를 포함한다. 비트 기록 및 홀드 회로는, 플립플롭 표준 셀(200) 상에서의 데이터의 기록 및 데이터 홀드를 제어하도록 구성된다. PMOS 홀드 트랜지스터(422)는, PMOS 홀드 트랜지스터(422)의 게이트에 연결되는 입력 단자(402)에서 수신되는 홀드 바 신호(HOLD_b)에 의해 제어되고, NMOS 홀드 트랜지스터(436)는, NMOS 홀드 트랜지스터(436)의 게이트에 연결되는 입력 단자(420)에서 수신된 홀드 신호(HOLD)에 의해 제어된다.
출력 신호(Q)는 홀드 트랜지스터(422, 436)의 입력 단자에 연결되고, 홀드 트랜지스터(422, 436)의 출력 단자는 클록 트랜지스터(428, 430)를 통해 출력 노드(321)에 연결되고, 그 결과, 플립플롭 표준 셀(200) 출력(Q)은, 홀드 및 클록 입력 신호에 기초하여, 데이터 출력 단자(466)로부터 마스터 래치(310)로 피드백된다. 더 구체적으로, 홀드 신호(HOLD)가 하이(high)이고 반전된 홀드 바 신호(HOLD_b)가 로우(low)인 경우, 출력 신호(Q)는 클록이 펄싱할 때 입력 스테이지(320)로 피드백되고, 그 결과, 제1 데이터 신호가 플립플롭 표준 셀(200) 상에서 홀드된다. 따라서, 홀드 신호(HOLD)가 하이이고, 반전된 홀드 바 신호(HOLD_b)가 로우이면 심지어 클록 신호가 펄싱하는 경우에도, 입력 단자(408)에서 수신되는 제2 데이터 입력 신호(D)는 플립플롭 표준 셀(200)로 기록되지 않는다(래치되지 않는다).
각각의 입력 단자(410 및 416)에서 수신되는 비트 기록 바(BITWR_b) 및 비트 기록(BITWR) 신호는, 각각, PMOS 비트 기록 트랜지스터(426) 및 NMOS 비트 기록 트랜지스터(432)의 동작을 제어한다. 데이터 입력 단자(408)는 비트 기록 트랜지스터(426 및 432)의 입력 단자에 커플링되고, 그 결과, 단자(408)에 의해 수신되는 데이터 신호(D)는, 비트 기록 및 비트 기록 바(BITWR, BITWR_b) 신호에 기초하여 입력 스테이지(320)에 의해 선택적으로 수신된다. 예를 들면, 하이 비트 기록 신호(BITWR)(및 반전된 로우 비트 기록 바 신호(BITWR_b))는, 입력 단자(408)에서 수신되는 데이터 신호(D)가 클록 신호(CLK, CLK_b)에 기초하여 플립플롭 표준 셀(200)에 기록되는 것을 허용한다.
출력 노드(321)는, PMOS 및 NMOS 트랜지스터(438, 440)로 구성되는 제1 인버터 및 PMOS 및 NMOS 트랜지스터(442, 448) 및 제어 PMOS 및 NMOS 트랜지스터(444, 446)를 포함하는 제1 삼상 인버터(tri-state inverter)를 포함하는 마스터 래치(310)에 커플링된다. 클록 신호(CLK)가 하이(클록 바 신호(CLK_b)가 로우)인 경우, 삼상 인버터의 입력은 반전 및 출력되어 수신된 신호를 래치한다. 클록 신호(CLK)가 로우(클록 바 신호(CLK_b)가 하이)인 경우, 삼상 인버터는 하이 임피던스 상태에 있고, 본질적으로 회로로부터 분리된다.
마스터 래치(310)와 슬레이브 래치(314) 사이에는 PMOS 트랜지스터(450) 및 NMOS 트랜지스터(452)로 구성되는 전송 게이트가 연결된다. 전송 게이트의 PMOS 트랜지스터(450) 및 NMOS 트랜지스터(452)는, 각각, 클록 바 신호(CLK_b) 및 클록 신호(CLK)를 수신한다. 따라서, 클록 신호(CLK)가 하이(클록 바 신호(CLK_b)가 로우)인 경우, 전송 게이트 트랜지스터(450, 452)는 활성화되고 마스터 래치(310)로부터의 출력 신호는 슬레이브 래치(312)로 전송된다.
슬레이브 래치(312)는, PMOS 및 NMOS 트랜지스터(462, 464)로 구성되는 제2 인버터 및 PMOS 및 NMOS 트랜지스터(454, 460) 및 제어 PMOS 및 NMOS 트랜지스터(456, 458)를 포함하는 제2 삼상 인버터를 포함하고, 그 결과, 마스터 래치(310)로부터 수신되는 클록 신호는 클록 신호에 응답하여 슬레이브 래치(312)에 의해 래치되어 출력된다. 슬레이브 래치(312)의 출력 신호(Q)는 출력 단자(466)에서 제공된다.
도 5는 플립플롭 표준 셀(200)의 어레이(502)를 갖는 예시적인 메모리 디바이스(500)를 예시한다. 예시된 예는 3 × 3 어레이로 배열되는 플립플롭 표준 셀(200)을 가지지만, 그러나 다른 어레이 사이즈도 본 개시의 범위 내에 있다. 따라서, 메모리 디바이스(500)는 3 비트의 데이터(Bit0, Bit1, Bit2)뿐만 아니라 세 개의 행(506a, 506b, 506c)을 저장하기 위한 세 개의 열(504a, 504b, 504c)을 포함한다. 플립플롭 표준 셀(200)의 개시된 예가 메모리 어레이에서의 사용을 위해 구성되기 때문에, 통상적인 플립플롭의 소정의 컴포넌트는 플립플롭 셀에 포함되지 않는다. 플립플롭 표준 셀(200)의 외부에는, 클록 버퍼 및 스캔 인에이블 인버터와 같은 어레이(500)의 플립플롭 표준 셀(200)을 제어하기 위한 신호를 생성하는 소정의 로직 컴포넌트가 제공된다.
플립플롭 표준 셀(200)의 각각의 행(506a, 506b, 506c)의 각각의 플립플롭 표준 셀(200)에는 복수의 행 드라이버(512a, 512b, 512c)(일괄적으로 행 드라이버(512))가 연결된다. 행 드라이버(512) 각각은, 어레이(502)의 행(506a, 506b, 506c)에 대응하는 각각의 기록 워드 라인 신호(write word line signal)(wwl0, wwl1, wwl2)(일괄적으로 기록 워드 라인 신호(wwl))뿐만 아니라 스캔 인에이블 신호(SE)를 수신하는 각각의 OR 게이트(514a, 514b, 514c)(일괄적으로 OR 게이트(514))를 포함한다. 행 드라이버(512) 각각은, OR 게이트(514a, 514b, 514c) 및 클록 펄스(CP)의 각각의 출력을 수신하는 각각의 AND 게이트(516a, 516b, 516c)(일괄적으로 AND 게이트(516))를 더 포함한다. 따라서, 스캔 모드가 선택되는 경우, 스캔 인에이블 신호(SE)가 하이로 되고, 결과적으로, AND 게이트(516)의 출력이 수신된 클록 펄스(CP)에 따라 교호하게(alternating)되어, 어레이(502)의 각각의 행(506a, 506b, 506c)에 대한 클록 신호(CLK0, CLK1, CLK2)를 제공한다. 각각의 행 드라이버(512)는 또한, AND 게이트(516)에 의해 출력되는 CLK 신호를 반전시켜 어레이(502) 외부의 소스로부터 어레이(502)의 플립플롭 표준 셀(200)의 각각으로 클록 바 신호(CLK0_b, CLK1_b, CLK2_b)를 제공하는 각각의 인버터(518a, 518b, 518c)(일괄적으로 인버터(518))를 포함한다.
메모리 디바이스(500)가 정상 모드(즉, 스캔 모드가 아님)에서 동작되는 경우, 스캔 인에이블 신호(SE)는 로우이다. 기록 동작에서, 소망되는 행(512)은 적절한 기록 워드 라인 신호(wwl0, wwl1, 또는 wwl2)를 어써트하는 것에 의해 선택된다. 예시된 예에서, 기록 워드 라인 신호(wwl)는 "원 핫(one-hot)이고" - 다시 말하면, 임의의 주어진 사이클에서 단지 하나의 워드 라인 또는 행만이 활성이고 - , 기록 워드 라인 신호(wwl) 중 하나만이 사이클마다 활성화된다. 예를 들면, 어레이(502)의 제1 행(512a)이 선택되어야 하면, 제1 기록 워드 라인 신호(wwl0)는 하이가 된다.
따라서, 제1 행(512a)의 OR 게이트(514a)는, 제1 행(512a)의 AND 게이트(516a)에 의해 수신되는 하이 신호를 출력하는데, 그 출력은 클록 펄스(CP)에 따라 교호한다. 선택된 제1 행(512a)의 AND 게이트(516a)의 교호하는 출력은 인버터(518a)에 의해 반전되고, 그 결과, 클록 및 클록 바 신호(CLK, CLK_b)가 어레이(502)의 제1 행(506a)의 플립플롭 표준 셀(200)로 제공된다.
대조적으로, 나머지 기록 워드 라인 신호(wwl1, wwl2)는 로직 로우이다. 선택되지 않은 행(512b, 512c)의 OR 게이트(514)는, 수신된 로직 로우 기록 워드 라인 신호(wwl1, wwl2)뿐만 아니라, 로우 스캔 인에이블 신호(SE)에 기초하여 로직 로우 신호를 출력한다. 따라서, 선택되지 않은 행(512b, 512c)의 AND 게이트(516)의 출력은, 심지어 클록 펄스(CP)가 펄싱하는 경우에도, 로우로 홀드된다.
메모리 디바이스(500)는, 어레이(500)의 각각의 열(504a, 504b, 504c)에 대한 열 드라이버(520a, 520b, 520c)(일괄적으로 열 드라이버(520))를 더 포함한다. 열 드라이버(520a, 520b, 520c)의 각각은, 홀드 신호(HOLD) 및 비트 기록 신호(BITWR)를 그들의 대응하는 열(504a, 504b, 504c)에 각각 출력하는 제1 AND 게이트(522a, 522b, 522c)(일괄적으로 제1 AND 게이트(522)) 및 제2 AND 게이트(524a, 524b, 524c)(일괄적으로 제2 AND 게이트(524))를 구비한다. 제1 및 제2 AND 게이트(522, 524)의 출력 신호는 또한, 각각의 제1 인버터(526a, 526b, 526c)(일괄적으로 제1 인버터(526)) 및 제2 인버터(528a, 528b, 528c)(일괄적으로 제2 인버터(528))에 의해 수신되어 홀드 바 신호(HOLD_b) 및 비트 기록 바 신호(BITWR_b)를 생성한다. 제1 및 제2 AND 게이트(522, 524) 각각은 스캔 인에이블 신호(SE_b)(반전된 스캔 인에이블 신호(SE))를 수신한다. 제1 및 제2 AND 게이트(522, 524) 각각은, 판독/기록 동작을 위해 소망되는 열을 선택하도록 기능하는 대응하는 열 선택, 또는 비트 인에이블 신호(BIT_EN)를 수신한다. 제1 AND 게이트(522) 각각은 반전된 비트 인에이블 신호(BIT_EN)를 수신하고, 한편 제2 AND 게이트(524) 각각은 비트 인에이블 신호(BIT_EN)를 수신한다. 제1 AND 게이트(522)로의 입력 둘 모두가 반전되기 때문에, 제1 AND 게이트는 음의 AND 게이트로서 기능한다.
스캔 모드가 선택되는 경우, 스캔 인에이블 신호(SE)는 하이가 된다. 제1 및 제2 AND 게이트(522, 524)의 각각은 수신된 스캔 인에이블 신호(SE)를 반전시키고, 그 결과, 제1 AND 게이트(522)는 스캔 인에이블 바 신호(SE_b)를 효과적으로 수신한다. AND 게이트(522, 524)에 의해 수신되는 하이 스캔 인에이블 신호(SE)(로우 스캔 인에이블 바 신호(SE_b))는 그들 출력 모두가 로우가 되는 것으로 나타난다. 따라서, 비트 기록 신호(BITWR) 및 홀드 신호(HOLD)는 모두 로우이고(BITWR_b 및 HOLD_b는 하이), 그 결과, 데이터 입력 단자(408)에서 수신되는 데이터는 플립플롭 표준 셀(200)에 기록되지도 않고 출력 단자(466)에서의 출력 신호(Q)는 플립플롭 표준 셀(200)로 피드백되지도 않는다. 대신에, 스캔 입력 단자(404)에서 수신되는 스캔 데이터 입력은 어레이(502)의 플립플롭 표준 셀(200)로 입력된다.
정상 동작 모드(스캔 모드가 아님)에서, 스캔 인에이블 신호(SE)는 로우이다. 이것은 어레이(502)의 선택된 열(504)에 대한 적절한 홀드 및 비트 기록 신호를 생성하는 것을 허용한다. 예를 들면, 데이터 값이 제1 열(504a)에 기록되어야 하는 경우, 대응하는 비트 인에이블 신호(BIT_EN0)는 하이가 된다. 따라서, 제1 AND 게이트(522a)는 반전된 로우 스캔 인에이블 신호(SE) 및 반전된 하이 비트 인에이블 신호(BIT_EN0)를 수신하고, 그 결과, 제1 AND 게이트(522a)로부터의 로우 출력을 초래한다. 제1 AND 게이트(522a)의 로우 출력은 제1 열(504a)에 대한 로우 홀드 신호(HOLD0)로 변환되고, 그 결과, 현재 출력 신호(Q)는 데이터 출력 단자(466)로부터 피드백되지 않고 선택된 플립플롭 표준 셀(200)에 의해 홀드된다. 선택되지 않은 열(504b, 504c)의 제1 AND 게이트(522b, 522c) 각각은 반전된 로우 비트 인에이블 신호(BIT_EN1, BIT_EN2)를 수신하고, 그 결과, 제1 AND 게이트(522b, 522b) 각각이 하이 홀드 신호(HOLD1, HOLD2)를 제공하는 것으로 나타나게 된다. 따라서, 선택되지 않은 열(504b, 504c)의 플립플롭 표준 셀(200) 각각은, 수신된 데이터 입력 신호를 기록하는 대신, 그들의 현재 데이터 값을 홀드한다.
선택된 열(504a)의 제2 AND 게이트(524a)는 또한 로우 스캔 인에이블 신호(SE)를 수신하여 반전시킨다. 제2 AND 게이트(524a)는 또한 하이 비트 인에이블 신호(BIT_EN0)를 수신하고, 따라서, 하이 비트 기록 신호(BITWR0)를 출력한다. 비트 기록 단자(416)에서 수신되는 하이 비트 기록 신호(BITWR0)(및 단자(410)에서 수신되는 로우 비트 기록 바 신호(BITWR_b))는, 데이터 입력 단자(408)에서 수신되는 데이터 입력 신호(D)가, 선택된 열(504a)의 플립플롭 표준 셀(200)에 의해 래치되는 것을 허용한다.
도 5의 예에서 도시되는 바와 같이, 데이터 입력 신호(D0, D1, D2)(일괄적으로 데이터 신호(D))는 각각의 열(504a, 504b, 504c)의 플립플롭 표준 셀(200)의 입력 단자(408)에 커플링된다. 데이터 신호(D0, D1, D2)는, 예를 들면, 두 개의 직렬 연결된 인버터를 포함하는 버퍼 회로(530)를 통해 적절한 플립플롭 표준 셀(200)에 커플링될 수도 있다. 따라서, 선택된 제1 열(504a)에 대한 데이터 신호(D0)는, 로우 홀드 신호(HOLD0) 및 하이 비트 기록 신호(BITWR0)에 기초하여 플립플롭 표준 셀(200)에 의해 래치될 것이다.
도 6은, 도 5의 메모리 디바이스(500)와 관련될 수도 있는 또 다른 컴포넌트를 예시하는 블록도이다. 예시된 예에서, 공급된 기록 어드레스(604)를 디코딩하도록 구성되는 기록 디코더(606)는, 출력 신호를 어레이(502)의 행 드라이버(512)에 제공할 수도 있다. 기록 디코더(606)는, 도 5와 관련하여 논의되는 기록 워드 라인 신호(wwl0, wwl1, wwl2)를 어레이(500)에 공급할 수도 있다. 제어 신호(602)뿐만 아니라 데이터 입력(Data In)(612) 및 비트 기록 마스크(614)가 어레이에 추가로 제공될 수도 있다. 판독 디코더(610)는 공급된 판독 어드레스(608)를 디코딩하도록 구성되고, 디코딩된 어드레스를, 어레이로부터 출력되는 신호를 결합하여 데이터 출력(618)을 제공하는 판독 멀티플렉서(616)로 전송할 수도 있다.
도 7은, 메모리 어레이(700)가 네 개의 서브어레이(701, 702, 703, 704)로 분할되는 플립플롭 표준 셀(200)의 어레이(700)의 예시적인 구현예를 묘사한다. 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)은, 서브어레이(701-704)와 같은, 메모리 어레이에서의 사용을 위해 구성되며, 그러한 만큼, 소정의 신호 및 회로부는 플립플롭 표준 셀(200)에 통합되는 대신 어레이 레벨에서 제공된다. 도 7에서 도시되는 어레이(700)와 같은 배열에서, 어레이 레벨 기능성은 서브어레이(701-704) 사이에 위치될 수도 있다.
따라서, 도 5에서 도시되는 바와 같이 기록 워드 라인 및 클록 펄스 신호와 같은 신호를 수신하고 클록 신호를 생성하는 행 드라이버(512)는, 행 드라이버(512)의 하나의 옆쪽(lateral side) 상에 서브어레이(701 및 703)를, 그리고 행 드라이버(512)의 나머지 옆쪽 상에 서브어레이(702 및 704)를 둔 상태로 중앙에 위치된다.
마찬가지로, 도 5에서 도시되는 바와 같이 비트 인에이블 신호를 수신하고 비트 기록 및 홀드 신호를 생성하는 열 드라이버(520)는, 열 드라이버(520) 위쪽에 서브어레이(701 및 702)를 그리고 열 드라이버(520)의 아래쪽에 서브어레이(703 및 704)를 둔 상태에서 중앙에 위치된다. 이 "버터플라이(butterfly)" 플로어 플랜은, 어레이 레벨에서 생성되는 신호에 대한 라우팅 거리를 최소화하고, 따라서 속도를 향상시키고 또한 전력 소비를 감소시킨다.
도 8은 개시된 플립플롭 표준 셀(200)의 전체 스캔 기능성(800)을 묘사하는 블록도이다. 도 8은, 하나의 플립플롭 표준 셀(200)의 데이터 출력 단자(Q)가 다음 플립플롭 표준 셀(200)의 스캔 데이터 입력(SI)에 연결되는 상태로 플립플롭 표준 셀(200)이 연결될 수도 있는 방법을 예시한다. 이것은, 플립플롭 표준 셀(200)의 전체 어레이가, 자동 테스트 패턴 생성(Automatic Test Pattern Generation; ATPG)과 같은 스캔 기반의 테스트 방법론을 활용하는 것을 허용한다. 또한, 도 8에서 도시되는 스캔 배열은, 메모리 어레이에 통합되는 추가적인 외부 로직을 필요로 하는 내장형 자체 테스트(Built-In Self-Test; BIST)와 같은 비용이 더 많이 드는 테스트 배열에 대한 필요성을 제거할 수도 있다. 도 8에서 도시되는 바와 같이 플립플롭 표준 셀(200)을 함께 체인화하는 것은, 플립플롭 표준 셀(200)의 어레이 전체에 대한 테스트 액세스를 허용할 수도 있다.
도 9는 일반적으로 상기에서 논의되는 도 5에서 예시되는 메모리 디바이스와 같은 메모리 디바이스를 동작시키기 위한 방법(900)의 예를 예시한다. 프로세스는 복수의 플립플롭 표준 셀이 제공되는 동작(902)에서 시작한다. 몇몇 예에서, 도 4에서 도시되는 플립플롭 표준 셀(200)은 동작(902)에서 제공될 수도 있다. 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)의 각각은, 예를 들면, 데이터 입력 단자, 홀드 단자, 및 클록 단자를 포함할 수도 있다. 동작(904)에서, 제1 데이터 신호는, 복수의 플립플롭 표준 셀의 각각으로 래치된다. 도 4를 다시 참조하면, 제1 데이터 신호는 입력 단자(408)에서 수신되며, 출력 단자(466)에서의 출력을 위해 마스터 및 슬레이브 래치(310, 312)에 의해 래치되는 데이터 신호(D)일 수도 있다.
동작(906)에서, 클록 신호 및 반전된 클록 신호가 복수의 플립플롭 표준 셀의 각각의 클록 입력 단자에 제공된다. 상기에서 언급되는 바와 같이, 플립플롭 표준 셀(200)이 메모리 어레이를 위해 구성되기 때문에, 외부 클록 버퍼는, 클록 신호(CLK)뿐만 아니라 반전된 클록 바 신호(CLK_b)를 복수의 플립플롭 표준 셀(200)의 각각으로 제공한다. 대조적으로, 통상적인 플립플롭 셀은 클록 펄스를 수신할 것이고, 그 다음, 플립플롭 셀과 함께 통합되는 버퍼를 사용하여 클록 및 클록 바 신호를 생성할 것이다.
동작(908)에서, 홀드 신호는 복수의 플립플롭 표준 셀(200)의 각각의 홀드 단자로 전송된다. 상기에서 언급되는 바와 같이, 홀드 신호(HOLD)가 어써트되는 경우, 수신된 데이터 신호를 플립플롭 표준 셀(200)에 기록하는 대신, 현재의 데이터 신호는 플립플롭 표준 셀(200)에 의해 홀드된다. 따라서, 동작(910)에서, 제2 데이터 신호는 플립플롭 표준 셀의 각각의 데이터 입력 단자에서 수신되지만, 그러나, 동작(908)에서의 수신된 홀드 신호에 기초하여, 제1 데이터 신호는, 수신된 제2 데이터 신호를 래치하는 대신, 동작(912)에서 복수의 플립플롭 표준 셀의 각각으로 계속 래치되거나 또는 홀드된다.
동작(914)에서, 비트 기록 신호는 복수의 플립플롭 표준 셀의 각각의 비트 기록 단자로 전송된다. 상기에서 논의되는 바와 같이, 비트 기록 신호가 어써트되는 경우, 입력 단자에서 수신되는 데이터 신호(D)는 플립플롭 표준 셀(200)에 의해 기록 또는 래치된다. 따라서, 동작(916)에서, 수신된 제2 데이터 신호는 비트 기록 신호에 응답하여 복수의 플립플롭 표준 셀의 각각으로 래치된다.
본 개시의 양태는, 요구되는 트랜지스터의 수를 감소시키는 플립플롭 표준 셀을 제공할 수도 있는데, 이것은 더 낮은 전력 소비뿐만 아니라 더 작은 셀 면적으로 나타날 수도 있다. 더 작은 면적은 더욱 조밀하게 패킹된 메모리 어레이를 허용하고, 결과적으로, 임계 플립플롭 신호에 대한 라우팅 거리를 감소시키고 따라서 디바이스의 속도를 증가시킨다. 추가적으로, 클록킹 전력(clocking power)은, 어레이의 클록킹의 양태가 플립플롭 표준 셀의 플로어 플랜으로 설계되기 때문에 감소된다.
몇몇 개시된 실시형태는, 데이터 신호를 수신하도록 구성되는 데이터 입력 단자, 클록 신호를 수신하도록 구성되는 클록 입력 단자, 데이터 출력 단자, 및 래치를 포함하는 플립플롭 표준 셀을 제공할 수도 있다. 추가적으로, 비트 기록 회로는 비트 기록 신호를 수신하도록 구성된다. 수신된 데이터 신호는, 비트 기록 신호 및 클록 신호에 응답하여, 래치되고 출력 단자에서 제공된다. 홀드 회로는 홀드 신호를 수신하도록 구성되며, 수신된 데이터 신호는, 홀드 신호 및 클록 신호에 응답하여, 래치되지 않고 데이터 출력 단자에서 제공된다.
본 개시의 또 다른 양태에 따르면, 메모리 디바이스는 복수의 플립플롭 표준 셀을 포함한다. 플립플롭 표준 셀의 각각은 데이터 입력 단자, 클록 입력 단자, 비트 기록 단자, 및 데이터 출력 단자를 구비한다. 제1 드라이버 회로는, 클록 신호 및 반전된 클록 신호를, 복수의 플립플롭 표준 셀의 각각의 클록 입력 단자에 출력하도록 구성된다. 제2 드라이버 회로는, 비트 기록 신호를, 복수의 플립플롭 표준 셀의 각각의 비트 기록 단자에 출력하도록 구성된다. 복수의 플립플롭 표준 셀의 각각은, 수신된 클록 및 비트 기록 신호에 응답하여, 데이터 입력 단자에서 수신되는 제1 데이터 신호를 래치하도록 구성된다.
본 개시의 다른 양태에 따르면, 방법은, 복수의 플립플롭 표준 셀을 제공하는 것을 포함하는데, 그 각각은 데이터 입력 단자, 홀드 단자, 및 클록 단자를 각각 구비한다. 제1 데이터 신호는 복수의 플립플롭 표준 셀의 각각으로 래치된다. 클록 신호 및 반전된 클록 신호가 복수의 플립플롭 표준 셀의 각각의 클록 입력 단자로 전송된다. 홀드 신호가 복수의 플립플롭 표준 셀의 각각의 홀드 단자로 전송된다. 제2 데이터 신호가 플립플롭 표준 셀의 각각의 데이터 입력 단자에서 수신되고, 홀드 신호에 응답하여, 제1 데이터 신호는, 수신된 제2 데이터 신호 대신, 복수의 플립플롭 표준 셀의 각각으로 홀드 또는 래치된다.
본 개시는, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록, 다양한 실시형태를 개략적으로 개설한다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 플립플롭 표준 셀(flip flop standard cell)로서,
데이터 신호를 수신하도록 구성되는 데이터 입력 단자;
클록 신호를 수신하도록 구성되는 클록 입력 단자;
데이터 출력 단자;
래치;
비트 기록 신호를 수신하도록 구성되는 비트 기록 회로 - 상기 수신된 데이터 신호는 상기 비트 기록 신호 및 상기 클록 신호에 응답하여 래치되고 상기 출력 단자에서 제공됨 - ; 및
홀드 신호(hold signal)를 수신하도록 구성되는 홀드 회로 - 상기 수신된 데이터 신호는 상기 홀드 신호 및 상기 클록 신호에 응답하여 래치되지 않고 상기 데이터 출력 단자에서 제공됨 - 를 포함하는, 플립플롭 표준 셀.
실시예 2. 제1 실시예 1에 있어서,
상기 플립플롭 표준 셀 외부에서 생성되는 반전된 클록 신호를 수신하도록 구성되는 클록 바 단자(clock bar terminal)를 더 포함하는, 플립플롭 표준 셀.
실시예 3. 실시예 1에 있어서,
상기 래치는 마스터 래치(master latch) 및 슬레이브 래치(slave latch)를 포함하는 것인, 플립플롭 표준 셀.
실시예 4. 실시예 1에 있어서,
스캔 데이터 신호를 수신하도록 구성되는 스캔 입력 단자;
스캔 인에이블 신호(scan enable signal)를 수신하도록 구성되는 스캔 인에이블 단자 - 상기 스캔 데이터 신호는 상기 스캔 입력 신호 및 상기 클록 신호에 응답하여 상기 출력 단자에서 제공됨 - 를 더 포함하는, 플립플롭 표준 셀.
실시예 5. 실시예 4에 있어서,
상기 플립플롭 표준 셀 외부에서 생성되는 반전된 스캔 인에이블 신호를 수신하도록 구성되는 스캔 인에이블 바 단자(scan enable bar terminal)를 더 포함하는, 플립플롭 표준 셀.
실시예 6. 실시예 5에 있어서,
게이트 단자, 입력 단자, 및 출력 단자를 구비하는 스캔 인에이블 트랜지스터를 더 포함하고, 상기 스캔 입력 단자에서 수신되는 상기 스캔 데이터 신호가 상기 스캔 인에이블 단자에서 수신되는 상기 스캔 인에이블 신호에 응답하여 상기 래치로 출력되도록, 상기 게이트 단자는 상기 스캔 인에이블 단자에 연결되고, 상기 입력 단자는 상기 스캔 입력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
실시예 7. 실시예 1에 있어서,
상기 비트 기록 회로는 게이트 단자, 입력 단자, 및 출력 단자를 구비하는 비트 기록 트랜지스터를 포함하고, 상기 데이터 입력 단자에서 수신되는 상기 데이터 신호가 상기 비트 기록 단자에서 수신되는 상기 기록 신호에 응답하여 상기 래치로 출력되도록, 상기 게이트 단자는 상기 비트 기록 단자에 연결되고, 상기 입력 단자는 상기 데이터 입력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
실시예 8. 실시예 1에 있어서,
상기 홀드 회로는 게이트 단자, 입력 단자, 및 출력 단자를 구비하는 홀드 트랜지스터(hold transistor)를 포함하고, 상기 데이터 출력 단자에서의 출력 데이터 신호가 상기 홀드 단자에서 수신되는 상기 홀드 신호에 응답하여 상기 래치로 피드백되도록, 상기 게이트 단자는 상기 홀드 단자에 연결되고, 상기 입력 단자는 상기 데이터 출력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
실시예 9. 메모리 디바이스로서,
데이터 입력 단자, 클록 입력 단자, 비트 기록 단자, 및 데이터 출력 단자를 각각 포함하는 복수의 플립플롭 표준 셀;
클록 신호 및 반전된 클록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 클록 입력 단자에 출력하도록 구성되는 제1 드라이버 회로; 및
비트 기록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 비트 기록 단자에 출력하도록 구성되는 제2 드라이버 회로를 포함하고,
상기 복수의 플립플롭 표준 셀의 각각은, 수신된 상기 클록 및 상기 비트 기록 신호에 응답하여, 상기 데이터 입력 단자에서 수신되는 제1 데이터 신호를 래치하도록 구성되는 것인, 메모리 디바이스.
실시예 10. 실시예 9에 있어서,
상기 복수의 표준 플립플롭 셀의 각각은 홀드 단자를 더 포함하고,
상기 제2 드라이버 회로는, 홀드 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 홀드 단자에 출력하도록 구성되며,
상기 복수의 플립플롭 표준 셀의 각각은, 상기 수신된 클록 및 홀드 신호에 응답하여 상기 데이터 입력 단자에서 수신되는 상기 제1 데이터를 계속 래치하도록 그리고 제2 데이터 신호를 래치하지 않도록 구성되는 것인, 메모리 디바이스.
실시예 11. 실시예 9에 있어서,
상기 복수의 플립플롭 표준 셀은 적어도 하나의 워드 라인을 포함하는 어레이로 배열되고, 상기 제1 드라이버 회로는 또한, 상기 클록 신호 및 상기 반전된 클록 신호를, 워드 라인 선택 신호에 응답하여 상기 복수의 플립플롭 표준 셀의 각각의 상기 클록 입력 단자에 출력하도록 구성되는 것인, 메모리 디바이스.
실시예 12. 실시예 9에 있어서,
상기 복수의 플립플롭 표준 셀은 복수의 워드 라인을 포함하는 어레이로 배열되고, 상기 제1 드라이버 회로는 열 선택 신호(column select signal)에 응답하여 상기 비트 기록 신호를 출력하도록 구성되는 것인, 메모리 디바이스.
실시예 13. 실시예 9에 있어서,
상기 복수의 플립플롭 표준 셀 각각은 스캔 데이터 신호를 수신하도록 구성되는 스캔 입력 단자, 스캔 인에이블 신호를 수신하도록 구성되는 스캔 인에이블 단자, 및 반전된 스캔 인에이블 신호를 수신하도록 구성되는 스캔 인에이블 바 단자를 포함하고, 상기 메모리 디바이스는,
상기 스캔 인에이블 신호를 수신하도록 그리고 상기 반전된 스캔 인에이블 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 스캔 인에이블 단자에 출력하도록 구성되는 인버터를 더 포함하는 것인, 메모리 디바이스.
실시예 14. 실시예 13에 있어서,
상기 복수의 플립플롭 표준 셀 각각은, 상기 스캔 인에이블 신호 및 반전된 스캔 인에이블 신호에 응답하여, 상기 수신된 스캔 데이터 신호를 상기 데이터 출력 단자에 제공하도록 구성되는 것인, 메모리 디바이스.
실시예 15. 실시예 9에 있어서,
상기 복수의 플립플롭 표준 셀은 복수의 워드 라인을 포함하는 어레이로 배열되고, 상기 제1 드라이버 회로는 또한, 수신된 클록 펄스에 응답하는 상기 클록 신호 및 상기 반전된 클록 신호를 워드 라인 선택 신호에 응답하여 상기 복수의 워드 라인 중 제1 워드 라인으로만 펄싱하도록(pulse) 구성되는 것인, 메모리 디바이스.
실시예 16. 방법으로서,
데이터 입력 단자, 홀드 단자, 및 클록 단자를 각각 포함하는 복수의 플립플롭 표준 셀을 제공하는 단계;
상기 복수의 플립플롭 표준 셀의 각각으로 제1 데이터 신호를 래치하는 단계;
클록 신호 및 반전된 클록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 클록 입력 단자로 전송하는 단계;
홀드 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 홀드 단자로 전송하는 단계;
상기 플립플롭 표준 셀의 각각의 상기 데이터 입력 단자에서 제2 데이터 신호를 수신하는 단계; 및
상기 홀드 신호에 응답하여 상기 제1 데이터 신호를 상기 복수의 플립플롭 표준 셀의 각각으로 계속 래치하는 단계를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 복수의 플립플롭 표준 셀 각각은 비트 기록 단자를 포함하고, 상기 방법은,
비트 기록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 비트 기록 단자로 전송하는 단계;
상기 비트 기록 신호에 응답하여 상기 제2 데이터 신호를 상기 복수의 플립플롭 표준 셀의 각각으로 래치하는 단계를 더 포함하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
스캔 인에이블 신호를, 상기 복수의 플립플롭 표준 셀의 각각으로 전송하는 단계; 및
상기 스캔 인에이블 신호에 응답하여 상기 복수의 플립플롭 표준 셀의 스캔 테스트를 수행하는 단계를 더 포함하는, 방법.
실시예 19. 실시예 18에 있어서,
상기 스캔 인에이블 신호를 반전시키는 단계; 및
상기 반전된 스캔 인에이블 신호를 상기 복수의 플립플롭 표준 셀의 각각으로 전송하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 18에 있어서,
상기 복수의 플립플롭 표준 셀의 각각은 스캔 입력 단자 및 데이터 출력 단자를 포함하고, 상기 스캔 테스트를 수행하는 단계는,
스캔 데이터 신호를, 상기 복수의 플립플롭 표준 셀 중 제1 플립플롭 표준 셀의 상기 스캔 입력 단자로 전송하는 단계;
상기 스캔 데이터 신호에 응답하여, 출력 신호를, 상기 복수의 플립플롭 표준 셀 중 상기 제1 플립플롭 표준 셀의 상기 데이터 출력 단자에 제공하는 단계; 및
상기 복수의 플립플롭 표준 셀 중 상기 제1 플립플롭 표준 셀의 상기 데이터 출력 단자를, 상기 복수의 플립플롭 표준 셀 중 제2 플립플롭 표준 셀의 상기 스캔 입력 단자에 연결하는 단계를 포함하는 것인, 방법.

Claims (10)

  1. 플립플롭 표준 셀(flip flop standard cell)로서,
    데이터 신호를 수신하도록 구성되는 데이터 입력 단자;
    클록 신호를 수신하도록 구성되는 클록 입력 단자;
    데이터 출력 단자;
    래치;
    비트 기록 신호를 수신하도록 구성되는 비트 기록 회로 - 상기 수신된 데이터 신호는 상기 비트 기록 신호 및 상기 클록 신호에 응답하여 래치되고 상기 출력 단자에서 제공됨 - ; 및
    홀드 신호(hold signal)를 수신하도록 구성되는 홀드 회로 - 상기 수신된 데이터 신호는 상기 홀드 신호 및 상기 클록 신호에 응답하여 래치되지 않고 상기 데이터 출력 단자에서 제공됨 - 를 포함하고,
    상기 비트 기록 회로는, 비트 기록 단자, 및 게이트 단자, 입력 단자, 및 출력 단자를 구비하는 비트 기록 트랜지스터를 포함하고, 상기 데이터 입력 단자에서 수신되는 상기 데이터 신호가 상기 비트 기록 단자에서 수신되는 상기 기록 신호에 응답하여 상기 래치로 출력되도록, 상기 게이트 단자는 상기 비트 기록 단자에 연결되고, 상기 입력 단자는 상기 데이터 입력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
  2. 제1항에 있어서,
    상기 플립플롭 표준 셀 외부에서 생성되는 반전된 클록 신호를 수신하도록 구성되는 클록 바 단자(clock bar terminal)를 더 포함하는, 플립플롭 표준 셀.
  3. 제1항에 있어서,
    상기 래치는 마스터 래치(master latch) 및 슬레이브 래치(slave latch)를 포함하는 것인, 플립플롭 표준 셀.
  4. 제1항에 있어서,
    스캔 데이터 신호를 수신하도록 구성되는 스캔 입력 단자;
    스캔 인에이블 신호(scan enable signal)를 수신하도록 구성되는 스캔 인에이블 단자 - 상기 스캔 데이터 신호는 상기 스캔 인에이블 신호 및 상기 클록 신호에 응답하여 상기 출력 단자에서 제공됨 - 를 더 포함하는, 플립플롭 표준 셀.
  5. 제4항에 있어서,
    상기 플립플롭 표준 셀 외부에서 생성되는 반전된 스캔 인에이블 신호를 수신하도록 구성되는 스캔 인에이블 바 단자(scan enable bar terminal)를 더 포함하는, 플립플롭 표준 셀.
  6. 플립플롭 표준 셀(flip flop standard cell)로서,
    데이터 신호를 수신하도록 구성되는 데이터 입력 단자;
    클록 신호를 수신하도록 구성되는 클록 입력 단자;
    데이터 출력 단자;
    래치;
    비트 기록 신호를 수신하도록 구성되는 비트 기록 회로 - 상기 수신된 데이터 신호는 상기 비트 기록 신호 및 상기 클록 신호에 응답하여 래치되고 상기 출력 단자에서 제공됨 - ;
    홀드 신호(hold signal)를 수신하도록 구성되는 홀드 회로 - 상기 수신된 데이터 신호는 상기 홀드 신호 및 상기 클록 신호에 응답하여 래치되지 않고 상기 데이터 출력 단자에서 제공됨 - ;
    스캔 데이터 신호를 수신하도록 구성되는 스캔 입력 단자;
    스캔 인에이블 신호(scan enable signal)를 수신하도록 구성되는 스캔 인에이블 단자 - 상기 스캔 데이터 신호는 상기 스캔 인에이블 신호 및 상기 클록 신호에 응답하여 상기 출력 단자에서 제공됨 - ;
    상기 플립플롭 표준 셀 외부에서 생성되는 반전된 스캔 인에이블 신호를 수신하도록 구성되는 스캔 인에이블 바 단자(scan enable bar terminal); 및
    게이트 단자, 입력 단자, 및 출력 단자를 구비하는 스캔 인에이블 트랜지스터를 포함하고,
    상기 스캔 입력 단자에서 수신되는 상기 스캔 데이터 신호가 상기 스캔 인에이블 단자에서 수신되는 상기 스캔 인에이블 신호에 응답하여 상기 래치로 출력되도록, 상기 게이트 단자는 상기 스캔 인에이블 단자에 연결되고, 상기 입력 단자는 상기 스캔 입력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
  7. 삭제
  8. 플립플롭 표준 셀(flip flop standard cell)로서,
    데이터 신호를 수신하도록 구성되는 데이터 입력 단자;
    클록 신호를 수신하도록 구성되는 클록 입력 단자;
    데이터 출력 단자;
    래치;
    비트 기록 신호를 수신하도록 구성되는 비트 기록 회로 - 상기 수신된 데이터 신호는 상기 비트 기록 신호 및 상기 클록 신호에 응답하여 래치되고 상기 출력 단자에서 제공됨 - ; 및
    홀드 신호(hold signal)를 수신하도록 구성되는 홀드 회로 - 상기 수신된 데이터 신호는 상기 홀드 신호 및 상기 클록 신호에 응답하여 래치되지 않고 상기 데이터 출력 단자에서 제공됨 - 를 포함하고,
    상기 홀드 회로는, 홀드 단자, 및 게이트 단자, 입력 단자, 및 출력 단자를 구비하는 홀드 트랜지스터(hold transistor)를 포함하고, 상기 데이터 출력 단자에서의 출력 데이터 신호가 상기 홀드 단자에서 수신되는 상기 홀드 신호에 응답하여 상기 래치로 피드백되도록, 상기 게이트 단자는 상기 홀드 단자에 연결되고, 상기 입력 단자는 상기 데이터 출력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결되는 것인, 플립플롭 표준 셀.
  9. 메모리 디바이스로서,
    데이터 입력 단자, 클록 입력 단자, 클록 바 단자, 비트 기록 단자, 데이터 출력 단자, 래치, 및 게이트 단자, 입력 단자 및 출력 단자를 구비하는 비트 기록 트랜지스터를 각각 포함하는 복수의 플립플롭 표준 셀 - 상기 게이트 단자는 상기 비트 기록 단자에 연결되고, 상기 입력 단자는 상기 데이터 입력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결됨 - ;
    클록 신호 및 반전된 클록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 클록 입력 단자 및 상기 클록 바 단자에 각각 출력하도록 구성되는 제1 드라이버 회로; 및
    비트 기록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 비트 기록 단자에 출력하도록 구성되는 제2 드라이버 회로를 포함하고,
    상기 복수의 플립플롭 표준 셀의 각각은, 수신된 상기 클록 신호 및 상기 비트 기록 신호에 응답하여, 상기 데이터 입력 단자에서 수신되는 제1 데이터 신호를 래치하도록 구성되는 것인, 메모리 디바이스.
  10. 방법으로서,
    데이터 입력 단자, 홀드 단자, 클록 단자, 클록 바 단자, 데이터 출력 단자, 래치, 및 게이트 단자, 입력 단자, 및 출력 단자를 구비하는 홀드 트랜지스터를 각각 포함하는 복수의 플립플롭 표준 셀을 제공하는 단계 - 상기 게이트 단자는 상기 홀드 단자에 연결되고, 상기 입력 단자는 상기 데이터 출력 단자에 연결되며, 상기 출력 단자는 상기 래치에 연결됨 - ;
    상기 복수의 플립플롭 표준 셀의 각각으로 제1 데이터 신호를 래치하는 단계;
    클록 신호 및 반전된 클록 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 클록 단자 및 상기 클록 바 단자로 각각 전송하는 단계;
    홀드 신호를, 상기 복수의 플립플롭 표준 셀의 각각의 상기 홀드 단자로 전송하는 단계;
    상기 플립플롭 표준 셀의 각각의 상기 데이터 입력 단자에서 제2 데이터 신호를 수신하는 단계; 및
    상기 홀드 신호에 응답하여 상기 제1 데이터 신호를 상기 복수의 플립플롭 표준 셀의 각각으로 계속 래치하는 단계를 포함하는, 방법.
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