KR102205767B1 - 입력 전원 분리 장치 - Google Patents

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    • H02H3/243—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to undervoltage or no-voltage for DC systems

Abstract

입력 전원 분리 장치에 관한 것이다.
외부 전원과 시스템 사이에 설치되되, 외부에서 입력되는 전원의 전압을 기설정된 전압과 비교하는 비교부; 및 상기 비교부에서의 비교 결과에 따라 상기 외부 전원이 상기 시스템 측으로 출력되는 것을 제어하는 출력 제어부;를 포함하는 것이 바람직하다.

Description

입력 전원 분리 장치{APPARATUS FOR DISCONNECTING INPUT POWER}
본 발명은 입력 전원 분리 장치에 관한 것으로, 더욱 상세하게는 외부에서 입력되는 전원의 전압이 기준값 이하로 내려가는 경우, 시스템으로 출력되는 전압을 차단하여 시스템이 정상적으로 종료될 수 있도록 하는 입력 전원 분리 장치에 관한 것이다.
시스템이 외부로부터 전원을 입력 받아 동작할 때, 입력 전원이 불안정하면, 시스템에 영향을 줄 수 있다.
특히 낮은 전압(예를 들어, 5V)의 외부 전원을 사용하는 시스템에서 외부 요인으로 인해 불안정한 입력 전원을 입력 받을 경우, 불안정한 전원은 시스템 내부의 비휘발성 메모리에 영향을 주어 메모리에 저장된 데이터가 삭제되는 등의 자료 유실을 가져올 수 있는 문제점이 있다.
한국등록특허공보 제10-0856946호(공고일 2008.09.04.)
본 발명은 이러한 문제점을 해결하기 위해 안출된 것으로, 외부 전원과 시스템 사이에 설치되어, 외부에서 입력되는 전원의 전압이 기준값 이하로 내려가는 경우, 시스템으로 출력되는 전압을 차단하여 시스템이 정상적으로 종료될 수 있도록 하는 입력 전원 분리 장치를 제공함에 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 입력 전원 분리 장치는, 외부 전원과 시스템 사이에 설치되되, 외부에서 입력되는 전원의 전압을 기설정된 전압과 비교하는 비교부; 및 상기 비교부에서의 비교 결과에 따라 상기 외부 전원이 상기 시스템 측으로 출력되는 것을 제어하는 출력 제어부;를 포함하는 것이 바람직하다.
본 발명의 일 실시예에서, 상기 출력 제어부는, 상기 비교부에서의 비교 결과에 따라 턴온/턴오프되는 NPN 트랜지스터; 및 상기 NPN 트랜지스터의 턴온/턴오프 동작에 따라 턴온/턴오프되어 상기 시스템 측으로 외부 전원이 출력되는 것을 제어하는 P형 MOSFET;를 포함하는 것이 바람직하다.
본 발명의 일 실시예에서, 상기 비교 결과에 따라 상기 비교부에서 출력되는 출력 신호는 상기 NPN 트랜지스터의 베이스(B) 단자로 인가되고, 상기 P형 MOSFET의 게이트(G) 단자는 상기 NPN 트랜지스터의 콜렉터(C) 단자와 연결되며, 상기 P형 MOSFET의 게이트(G) 단자와 상기 NPN 트랜지스터의 콜렉터(C) 단자 사이에는 외부 전원과 연결된 저항이 병렬 연결되는 것이 바람직하다.
본 발명의 일 실시예에서, 상기 비교부는, 외부에서 입력되는 전원의 전압을 기설정된 전압과 비교하여 외부 전원의 전압이 기설정된 전압 이하로 내려가면, 하이(High) 신호를 출력하고, 외부 전원의 전압이 기설정된 전압 이상으로 복구되면, 로우(Low) 신호를 출력하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 입력 전원 분리 장치는, 외부에서 입력되는 전원의 전압을 기설정된 전압과 비교하고, 비교 결과에 따라 신호를 발생시키는 신호 발생부; 및 상기 신호 발생부의 출력 신호에 따라 온/오프의 절환 동작을 행하는 스위칭부;를 포함하는 것이 바람직하다.
본 발명의 다른 실시예에서, 상기 스위칭부는, 소스(S) 단자는 외부 전원 단자에 접속되고, 드레인(D) 단자는 시스템측 전원 단자에 접속되고, 게이트(G) 단자는 외부 전원 단자와 소스 단자 사이에 병렬 접속되어 외부 전원 단자로부터 공급되는 전압을 분압하는 저항과 병렬로 접속되어 있으며, 상기 저항을 통해 상기 게이트(G) 단자로 인가되는 전압에 따라 온/오프되는 P형 MOSFET; 및 콜레터(C) 단자는 상기 P형 MOSFET의 게이트 단자에 병렬 접속된 저항에 접속되고, 에미터(E) 단자는 접지단에 접속되고, 베이스(B) 단자는 상기 신호 발생부의 출력 단자에 접속되어 있으며, 상기 베이스(B) 단자로 인가되는 상기 신호 발생부의 출력 신호에 따라 온/오프되는 NPN 트랜지스터;를 포함하는 것이 바람직하다.
본 발명의 입력 전원 분리 장치는, 외부에서 입력되는 전원의 전압이 기준값 이하로 내려가는 경우, 시스템으로 출력되는 전압을 차단하여 시스템이 정상적으로 종료될 수 있도록 함으로써, 시스템이 정상적으로 종료될 수 있게 된다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 입력 전원 분리 장치의 구성을 개략적으로 보인 회로도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 입력 전원 분리 장치에 대해서 상세하게 설명하기로 한다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 입력 전원 분리 장치의 구성을 개략적으로 보인 회로도이다.
도 1 및 도 2에 도시하는 바와 같이, 본 발명의 일 실시예에 따른 입력 전원 분리 장치(100)는, 비교부(110), 출력 제어부(120)를 포함하여 이루어질 수 있다.
비교부(110)는 외부에서 입력되는 전원의 전압을 기설정된 전압과 비교하고, 그 비교 결과에 따라 신호를 발생시킨다.
구체적으로 비교부(110)는 외부에서 입력되는 전원을 제1설정 전압(예를 들어, 4.6V)과 비교하여, 외부 전원의 전압이 제1설정 전압 이하로 내려가면, 하이(High) 신호를 출력할 수 있다.
외부 전원의 전압이 제1설정 전압 이하로 내려 감에 따라 하이 신호를 출력하던 비교부(110)는 외부에서 입력되는 전원을 제2설정 전압(예를 들어, 4.8V)과 비교하여, 외부 전원의 전압이 제2설정 전압 이상으로 복구되면, 로우(Low) 신호를 출력할 수 있다.
이와 같이 비교부(110)에서 출력되는 신호는 저항(R6)을 통해 NPN 트랜지스터(121)의 베이스(B) 단자로 입력될 수 있다.
출력 제어부(120)는 비교부(110)에서 출력되는 출력 신호에 따라 턴온 또는 턴오프 되는 NPN 트랜지스터(121)와, NPN 트랜지스터(121)의 턴온 또는 턴오프 동작에 따라 턴온 또는 턴오프 되어 시스템 측으로 외부 전원이 출력되는 것을 제어하는 P형 MOSFET(125)을 포함하여 이루어질 수 있다.
NPN 트랜지스터(121)의 베이스(B) 단자는 비교부(110)의 출력 단자에 접속되고, 콜레터(C) 단자는 P형 MOSFET(125)의 게이트 단자에 병렬 접속된 저항(R3)에 병렬 접속되고, 에미터(E) 단자는 접지단에 접속된다.
전술한 바와 같이 NPN 트랜지스터(121)의 베이스(B) 단자는 비교부(110)의 출력 단자에 접속되므로, 비교부(110)의 비교 결과에 따라 비교부(110)에서 출력되는 출력 신호는 저항(R6)을 통해 NPN 트랜지스터(121)의 베이스(B) 단자로 인가될 수 있다.
비교부(110)의 비교 결과에 따라 비교부(110)의 출력 단자에서 로우 신호가 출력되면, NPN 트랜지스터(121)의 베이스(B) 단자로 로우 신호가 입력되며, 비교부(110)의 출력 단자에서 하이 신호가 출력되면, NPN 트랜지스터(121)의 베이스(B) 단자로 하이 신호가 입력된다.
NPN 트랜지스터(121)의 베이스(B) 단자로 로우 신호가 입력되면, NPN 트랜지스터(121)는 오프 상태가 되고, NPN 트랜지스터(121)의 베이스(B) 단자로 하이 신호가 입력되면, NPN 트랜지스터(121)는 온 상태가 된다.
한편, NPN 트랜지스터(121)의 턴온 또는 턴오프 동작에 따라 턴온 또는 턴오프되는 P형 MOSFET(125)의 소스(S) 단자는 외부 전원 단자에 접속되고, 드레인(D) 단자는 시스템측 전원 단자에 접속되고, 게이트(G) 단자는 외부 전원 단자와 소스 단자 사이에 병렬 접속되어 외부 전원 단자로부터 공급되는 전압을 분압하는 저항(R3)과 병렬로 접속된다. 그리고 게이트(G) 단자는 NPN 트랜지스터(121)의 콜렉터(C) 단자와 직렬로 접속된다.
전술한 바와 같이 P형 MOSFET(125)의 게이트(G) 단자는 외부 전원 단자와 소스 단자 사이에 병렬 접속되어 외부 전원 단자로부터 공급되는 전압을 분압하는 저항(R3)과 병렬로 접속되고, NPN 트랜지스터(121)의 콜렉터(C) 단자와는 직렬로 접속된다.
따라서 NPN 트랜지스터(121)가 오프 상태인 경우에는 저항(R3)을 통해 발생된 전압이 P형 MOSFET(125)의 게이트(G) 단자로 입력되고, P형 MOSFET(125)은 게이트(G) 단자로 입력된 전압에 의해 턴온 되어 외부 전원이 소스(S) 단자에서 드레인(D) 단자로 흘러 시스템 측으로 인가된다.
반면, NPN 트랜지스터(121)가 온 상태인 경우에는 저항(R3)을 거친 외부 전원이 NPN 트랜지스터(121)를 통해 접지 단자로 흐르게 되며, 그로 인해 P형 MOSFET(125)의 게이트(G) 단자로는 전압이 인가되지 않게 되어, P형 MOSFET(125)은 턴오프 된다.
이하에서는 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 입력 전원 분리 장치의 동작에 대해 설명한다.
우선 외부 전원이 인가되면, 비교부(110)는 저항(R1, R2)을 통해 인가되는 전압을 제1설정 전압(예를 들어, 4.6V)과 비교하고, 그 비교 결과에 따라 외부 전원의 전압이 제1설정 전압 이하로 내려가면, 하이(High) 신호를 출력한다.
비교부(110)에서 출력된 신호는 저항(R6)을 통해 NPN 트랜지스터(121)의 베이스(B) 단자로 입력되는데, 외부 전원의 전압이 제1설정 전압 이하로 내려가 비교부(110)의 출력 단자에서 하이 신호가 출력되면, NPN 트랜지스터(121)의 베이스(B) 단자로 하이 신호가 입력되어, NPN 트랜지스터(121)는 온 상태가 된다.
이와 같이 NPN 트랜지스터(121)가 온 상태가 되면, 저항(R3)을 통해 발생된 전압이 NPN 트랜지스터(121)를 통해 접지 단자로 흐르게 되며, 그로 인해 P형 MOSFET(125)의 게이트(G) 단자로는 전압이 인가되지 않게 되어, P형 MOSFET(125)은 턴오프되어 외부 전원이 시스템 측으로 인가되는 것을 차단하게 된다.
그리고 제1설정 전압 이하로 내려갔던 외부 전원의 전압이 제2설정 전압(예를 들어, 4.8V) 이상으로 복구되면, 비교부(110)는 로우(Low) 신호를 출력한다.
이와 같이 비교부(110)의 출력 단자에서 로우 신호가 출력되면, NPN 트랜지스터(121)의 베이스(B) 단자로 로우 신호가 입력되며, NPN 트랜지스터(121)는 오프 상태가 된다.
이와 같이 NPN 트랜지스터(121)가 오프 상태가 되면, 저항(R3)을 통해 발생된 전압이 P형 MOSFET(125)의 게이트(G) 단자로 입력되고, P형 MOSFET(125)은 게이트(G) 단자로 입력된 전압에 의해 턴온 되어 외부 전원이 소스(S) 단자에서 드레인(D) 단자로 흘러 시스템 측으로 인가된다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110. 비교부, 120. 출력 제어부,
121. NPN 트랜지스터, 125. P형 MOSFET

Claims (6)

  1. 외부에서 입력되는 전원인 외부 전원과 시스템 사이에 설치되되,
    상기 외부 전원의 전압을 미리 설정된 제1전압과 비교하며, 상기 비교 결과, 상기 외부 전원의 전압이 상기 제1전압 이하이면, 하이(High) 신호를 출력하며, 상기 하이 신호를 출력하는 중에 상기 외부 전원의 전압을 미리 설정된 제2전압과 비교하고, 상기 비교 결과, 상기 외부 전원의 전압이 상기 제2전압 이상이면, 로우(Low) 신호를 출력하는 비교부; 및
    상기 비교부에서 상기 하이 신호가 입력되면, 상기 시스템에 상기 외부 전원의 공급을 차단하고, 상기 공급을 차단하는 중에 상기 비교부에서 상기 로우 신호가 입력되면, 상기 시스템에 상기 외부 전원을 재공급하는 출력 제어부;를 포함하며,
    상기 제2전압이 상기 제1전압보다 높으며, 상기 제1전압은 4.6V이고, 상기 제2전압은 4.8V인 것을 특징으로 하는, 입력 전원 분리 장치.
  2. 제1항에 있어서,
    상기 출력 제어부는,
    상기 비교부에서의 비교 결과에 따라 턴온/턴오프되는 NPN 트랜지스터; 및
    상기 NPN 트랜지스터의 턴온/턴오프 동작에 따라 턴온/턴오프되어 상기 시스템 측으로 상기 외부 전원이 출력되는 것을 제어하는 P형 MOSFET;를 포함하는, 입력 전원 분리 장치.
  3. 제2항에 있어서,
    상기 비교 결과에 따라 상기 비교부에서 출력되는 출력 신호는 상기 NPN 트랜지스터의 베이스(B) 단자로 인가되고,
    상기 P형 MOSFET의 게이트(G) 단자는 상기 NPN 트랜지스터의 콜렉터(C) 단자와 연결되며, 상기 P형 MOSFET의 게이트(G) 단자와 상기 NPN 트랜지스터의 콜렉터(C) 단자 사이에는 외부 전원과 연결된 저항이 병렬 연결되는, 입력 전원 분리 장치.
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