KR102200437B1 - Method for manufacturing through hole electrode - Google Patents

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Abstract

관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극이 개시된다.
본 발명의 실시예에 따른 관통형 전극 제조 방법은, 메인 웨이퍼를 준비하는 단계; 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 기판에 관통홀을 형성하는 단계; 기판의 일면에 시드 금속을 증착하여 기판의 일면과 관통홀의 입구에 시드 금속층을 형성하는 단계; 기판의 관통홀에 전극 물질을 1차 성장시키는 단계; 기판의 관통홀을 마감층으로 폐쇄한 후, 기판의 관통홀에 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 시드 금속층 및 마감층을 제거하는 단계; 및 보조 웨이퍼의 나머지를 제거하는 단계를 포함한다. Disclosed are a method of manufacturing a through-type electrode and a through-type electrode manufactured by the method.
A method for manufacturing a through-type electrode according to an embodiment of the present invention includes: preparing a main wafer; Attaching an auxiliary wafer to both sides of the main wafer; Manufacturing a substrate by removing a portion of the auxiliary wafer; Forming a through hole in the substrate; Depositing a seed metal on one surface of the substrate to form a seed metal layer at the entrance of the through hole and the surface of the substrate; First growing an electrode material in the through hole of the substrate; Closing the through hole of the substrate with a finishing layer, and forming an electrode layer by secondary growth of an electrode material in the through hole of the substrate; Removing the seed metal layer and the finish layer; And removing the remainder of the auxiliary wafer.

Description

관통형 전극 제조 방법{METHOD FOR MANUFACTURING THROUGH HOLE ELECTRODE}Method for manufacturing a through electrode {METHOD FOR MANUFACTURING THROUGH HOLE ELECTRODE}

본 발명은 관통형 전극 제조 방법에 관한 것이다. The present invention relates to a method for manufacturing a through-type electrode.

일반적으로, 고 밀도, 고 신뢰성을 갖는 반도체 디바이스를 제조하기 위해 관통형 전극이 사용되고 있다. In general, through-type electrodes are used to manufacture semiconductor devices having high density and high reliability.

이러한 관통형 전극을 제조하는 방법을 간략히 살펴보면, 먼저, 양면에 산화막이 형성된 기판에 관통홀이 형성된다. 다음으로, 기판의 일면에 시드 금속층이 형성된 후, 시드 금속층을 시드층으로 하여 관통홀에 전극이 성장됨으로써 전극층이 형성된다. 그 후, 전극층의 형성이 완료되면, 관통형 전극의 양면을 연마하는 평탄화 공정이 수행됨으로써 관통형 전극이 제조된다. Briefly looking at a method of manufacturing such a through-type electrode, first, through-holes are formed in a substrate on which an oxide film is formed on both sides. Next, after a seed metal layer is formed on one surface of the substrate, an electrode layer is formed by growing an electrode in the through hole using the seed metal layer as a seed layer. Thereafter, when the formation of the electrode layer is completed, a planarization process of polishing both surfaces of the through-type electrode is performed to manufacture the through-type electrode.

한편, 관통형 전극의 양면이 평탄화되는 과정에서 기판의 양면에 구비된 산화막이 연마되어 산화막이 손상되는 경우, 손상된 산화막에 인접하는 전극층 및 이와 인접하는 다른 전극층 사이가 절연되지 않는 불량이 발생하는 문제가 있다. On the other hand, in the process of flattening both sides of the through-type electrode, if the oxide film provided on both sides of the substrate is polished and the oxide film is damaged, a problem in which the electrode layer adjacent to the damaged oxide film and other electrode layers adjacent thereto are not insulated occurs There is.

일본 공개특허공보 제2017-069240호 (2017.04.06. 공개)Japanese Patent Application Publication No. 2017-069240 (published on Apr. 6, 2017)

본 발명의 실시예들은 상술한 바와 같은 종래기술의 문제점에 착안하여 제안되는 것으로서, 평탄화 공정시 산화막이 손상되는 것이 방지되어 산화막의 손상으로 인해 유발될 수 있는 불량이 최소화된 관통형 전극 제조 방법을 제공하고자 한다. Embodiments of the present invention are proposed in light of the problems of the prior art as described above, and a method for manufacturing a through-type electrode in which defects that may be caused by damage to the oxide film are minimized by preventing damage to the oxide film during the planarization process I want to provide.

본 발명의 일 측면에 따르면, 메인 웨이퍼를 준비하는 단계; 상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 상기 기판에 관통홀을 형성하는 단계; 상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계; 상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계; 상기 기판의 상기 관통홀을 마감층으로 폐쇄한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및 상기 보조 웨이퍼의 나머지를 제거하는 단계를 포함하는, 관통형 전극 제조 방법이 제공될 수 있다. According to an aspect of the present invention, preparing a main wafer; Attaching an auxiliary wafer to both surfaces of the main wafer; Manufacturing a substrate by removing a portion of the auxiliary wafer; Forming a through hole in the substrate; Depositing a seed metal on one surface of the substrate to form a seed metal layer on one surface of the substrate and at the entrance of the through hole; First growing an electrode material in the through hole of the substrate; Closing the through hole of the substrate with a finishing layer, and forming an electrode layer by secondary growth of the electrode material in the through hole of the substrate; Removing the seed metal layer and the finish layer; And removing the remainder of the auxiliary wafer, a through-type electrode manufacturing method may be provided.

또한, 상기 보조 웨이퍼를 부착하는 단계는, 상기 메인 웨이퍼의 양면에 산화막을 형성하는 단계; 및 상기 산화막에 상기 보조 웨이퍼를 부착하는 단계를 포함할 수 있다. In addition, attaching the auxiliary wafer may include forming oxide films on both surfaces of the main wafer; And attaching the auxiliary wafer to the oxide layer.

또한, 상기 기판을 제작하는 단계에서, 상기 산화막이 노출되지 않도록 상기 보조 웨이퍼의 일부분을 제거할 수 있다. In addition, in the step of manufacturing the substrate, a portion of the auxiliary wafer may be removed so that the oxide layer is not exposed.

또한, 상기 기판을 제작하는 단계에서, 상기 보조 웨이퍼는 상기 보조 웨이퍼의 초기 두께 대비 10% 내지 15%의 범위에서 제거될 수 있다. Further, in the step of manufacturing the substrate, the auxiliary wafer may be removed in a range of 10% to 15% of the initial thickness of the auxiliary wafer.

또한, 상기 보조 웨이퍼의 나머지를 제거하는 단계는 건식 식각 공정을 통해 수행될 수 있다. In addition, the step of removing the remainder of the auxiliary wafer may be performed through a dry etching process.

또한, 상기 시드 금속층 및 상기 마감층을 제거하는 단계는, 상기 보조 웨이퍼의 나머지가 노출될 때까지 수행될 수 있다. In addition, the step of removing the seed metal layer and the finishing layer may be performed until the rest of the auxiliary wafer is exposed.

또한, 본 발명의 다른 측면에 따르면, 본 발명의 관통홀 전극 제조 방법에 의해 제조되는 관통홀 전극은 메인 웨이퍼를 준비하는 단계; 상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계; 상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계; 상기 기판에 관통홀을 형성하는 단계; 상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계; 상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계; 상기 기판의 상기 관통홀을 마감층으로 폐쇄한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계; 상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및 상기 보조 웨이퍼의 나머지를 제거하는 단계를 포함하여 제조되도록 구성될 수 있다. In addition, according to another aspect of the present invention, the through-hole electrode manufactured by the through-hole electrode manufacturing method of the present invention comprises: preparing a main wafer; Attaching an auxiliary wafer to both surfaces of the main wafer; Manufacturing a substrate by removing a portion of the auxiliary wafer; Forming a through hole in the substrate; Depositing a seed metal on one surface of the substrate to form a seed metal layer on one surface of the substrate and at the entrance of the through hole; First growing an electrode material in the through hole of the substrate; Closing the through-hole of the substrate with a finishing layer, and forming an electrode layer by secondary growth of the electrode material in the through-hole of the substrate; Removing the seed metal layer and the finish layer; And removing the remainder of the auxiliary wafer.

본 발명의 실시예들에 따른 관통형 전극 제조 방법 및 그 방법에 의해 제조되는 관통형 전극은 평탄화 공정시 산화막이 손상되는 것이 방지되어 산화막의 손상으로 인해 유발될 수 있는 불량이 최소화된 관통형 전극을 제조할 수 있다는 효과가 있다.The through-type electrode manufacturing method according to the embodiments of the present invention and the through-type electrode manufactured by the method prevent damage to the oxide film during the planarization process, thereby minimizing defects that may be caused by damage to the oxide film. There is an effect that can be manufactured.

도 1은 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 나타내는 순서도이다.
도 2 내지 도 15는 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 나타내는 도면들이다. 1 is a flow chart illustrating a method of manufacturing a through-type electrode according to an embodiment of the present invention.
2 to 15 are views illustrating a method of manufacturing a through-type electrode according to an exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 구성 및 작용에 대해 상세하게 설명한다. 이하의 설명은 특허 청구 가능한 본 발명의 여러 측면(aspects) 중 하나이며, 하기의 설명은 본 발명에 대한 상세한 기술의 적어도 일부를 이룰 수 있다. Hereinafter, a configuration and operation according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The following description is one of the many aspects of the present invention that are claimable, and the following description may form at least a portion of the detailed description of the invention.

다만, 본 발명을 설명함에 있어 공지된 구성 또는 기능에 관한 구체적인 설명은 본 발명을 명료하게 하기 위해 생략할 수 있다. However, in describing the present invention, detailed descriptions of known configurations or functions may be omitted to clarify the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예들을 포함할 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Since the present invention can make various changes and include various embodiments, specific embodiments will be illustrated in the drawings and described in the detailed description. However, this is not intended to limit the present invention to a specific embodiment, it is to be understood to include all changes, equivalents, or substitutes included in the spirit and scope of the present invention.

제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 해당 구성요소들은 이와 같은 용어들에 의해 한정되지는 않는다. 이 용어들은 하나의 구성요소들을 다른 구성요소로부터 구별하는 목적으로만 사용된다. Terms including an ordinal number such as first and second may be used to describe various elements, but the corresponding elements are not limited by these terms. These terms are only used for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 발명의 일 실시예에 따른 관통형 전극 제조 방법에 의해 제조되는 관통형 전극(도 15, 1)은 일반적으로, 반도체 공정이나 전자부품 제조 공정에 있어서, 고 밀도, 고 신뢰성의 실장(packaging)을 위해 필요한 웨이퍼 레벨 패키징(wafer level packaging) 기술을 위해 사용될 수 있다. 이를 위해, 관통형 전극(10)은 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 구비된 산화막(12), 메인 웨이퍼(11)와 산화막(12)을 관통하는 관통홀(10a) 및 관통홀(10a)에 구비되는 전극층(40)을 포함할 수 있다. The through-type electrode (FIG. 15, 1) manufactured by the through-type electrode manufacturing method according to an embodiment of the present invention is generally high-density, high-reliability packaging in a semiconductor process or an electronic component manufacturing process. It can be used for wafer level packaging technology required for To this end, the through-type electrode 10 includes a main wafer 11, an oxide film 12 provided on both sides of the main wafer 11, a through hole 10a penetrating the main wafer 11 and the oxide film 12, and It may include an electrode layer 40 provided in the through hole 10a.

이하에서는, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법에 대하여 설명하겠다. Hereinafter, a method of manufacturing a through-type electrode according to an embodiment of the present invention will be described.

도 2 내지 도 15를 더 참조하면, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법은, 메인 웨이퍼(11)를 준비하는 단계(S100), 메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)를 부착하는 단계(S200), 보조 웨이퍼(13)의 일부를 제거하여 기판(10)을 제작하는 단계(S300), 기판(10)에 관통홀(10a)을 형성하는 단계(S400), 기판(10)의 일면에 시드 금속을 증착하여 기판(10)의 일면과 관통홀(10a)의 입구에 시드 금속층(20)을 형성하는 단계(S500), 기판(10)의 관통홀(10a)에 전극 물질을 1차 성장시키는 단계(S600), 기판(10)의 관통홀(10a)에 전극 물질을 2차 성장시켜서 전극층(40)을 형성하는 단계(S700), 시드 금속층(20) 및 마감층(30)을 제거하는 단계(S800) 및 메인 웨이퍼(11)의 양면에 잔류하는 보조 웨이퍼(13)를 제거하는 단계(S900)를 포함할 수 있다. 2 to 15, the method of manufacturing a through-type electrode according to an embodiment of the present invention includes the step of preparing the main wafer 11 (S100), and the auxiliary wafers 13 on both sides of the main wafer 11 ) Attaching (S200), removing a part of the auxiliary wafer 13 to manufacture the substrate 10 (S300), forming a through hole 10a in the substrate 10 (S400), the substrate Depositing a seed metal on one side of (10) to form a seed metal layer 20 on one side of the substrate 10 and at the entrance of the through hole 10a (S500), in the through hole 10a of the substrate 10 Step of first growing an electrode material (S600), a step of forming the electrode layer 40 by secondary growth of the electrode material in the through hole (10a) of the substrate 10 (S700), the seed metal layer 20 and the finishing layer A step of removing 30 (S800) and a step of removing the auxiliary wafer 13 remaining on both surfaces of the main wafer 11 (S900) may be included.

이하에서는, 본 발명의 일 실시예에 따른 관통형 전극 제조 방법을 각 단계별로 구분하여 설명하겠다. Hereinafter, a method of manufacturing a through-type electrode according to an embodiment of the present invention will be described by dividing each step.

메인 웨이퍼(11)를 준비하는 단계(S100)Preparing the main wafer 11 (S100)

도 2를 참조하면, 메인 웨이퍼(11)가 준비된다. 이때, 메인 웨이퍼(11)는 일 예로 실리콘 웨이퍼 또는 글라스 캐리어 웨이퍼를 포함할 수 있다. Referring to FIG. 2, a main wafer 11 is prepared. In this case, the main wafer 11 may include, for example, a silicon wafer or a glass carrier wafer.

다음으로, 메인 웨이퍼(11)의 양면이 연마됨으로써 공정에 요구되는 두께를 갖는 메인 웨이퍼(11)가 수득된다. Next, both sides of the main wafer 11 are polished to obtain a main wafer 11 having a thickness required for the process.

도 3을 참조하면, 열 산화막 공정을 통해 메인 웨이퍼(11)의 양면에 산화막(12)이 형성된다. 이때, 산화막(12)은 후속하여 형성되는 전극층(40) 간 절연을 위해 마련되는 부분으로, 일 예로 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. Referring to FIG. 3, oxide films 12 are formed on both surfaces of the main wafer 11 through a thermal oxide film process. In this case, the oxide film 12 is a portion provided for insulation between the electrode layers 40 to be formed subsequently, and may include, for example, a silicon oxide film or a silicon nitride film.

메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)를 부착하는 단계(S200)Attaching the auxiliary wafer 13 to both sides of the main wafer 11 (S200)

도 4를 참조하면, 메인 웨이퍼(11)의 준비가 완료되면, 메인 웨이퍼(11)와 실질적으로 동일한 두께를 가지고, 메인 웨이퍼(11)의 재질과 실질적으로 동일한 재질을 갖는 보조 웨이퍼(13)가 준비된다. Referring to FIG. 4, when preparation of the main wafer 11 is completed, the auxiliary wafer 13 having substantially the same thickness as the main wafer 11 and having substantially the same material as the material of the main wafer 11 is formed. Ready.

다음으로, 메인 웨이퍼(11)의 양면에 구비된 산화막(12)에 보조 웨이퍼(13)가 부착된다. Next, the auxiliary wafer 13 is attached to the oxide film 12 provided on both sides of the main wafer 11.

이때, 보조 웨이퍼(13)는 관통형 전극(1)의 양면이 평탄화되는 과정에서 산화막(12)이 손상되는 것을 방지하기 위한 일종의 보호막의 역할을 수행할 수 있다. In this case, the auxiliary wafer 13 may serve as a kind of protective film to prevent damage to the oxide film 12 while both surfaces of the through-type electrode 1 are flattened.

한편, 산화막(12)이 메인 웨이퍼(11)의 양면에 형성되므로, 보조 웨이퍼(13) 역시 메인 웨이퍼(11)의 양면에 구비되어야 한다. 또한, 보조 웨이퍼(13)는 메인 웨이퍼(11)의 양면에서 적어도 하나로 마련될 수 있다. On the other hand, since the oxide film 12 is formed on both surfaces of the main wafer 11, the auxiliary wafer 13 must also be provided on both surfaces of the main wafer 11. In addition, at least one auxiliary wafer 13 may be provided on both sides of the main wafer 11.

보조 웨이퍼(13)의 일부를 제거하여 기판(10)을 제작하는 단계(S300)Step of manufacturing the substrate 10 by removing a part of the auxiliary wafer 13 (S300)

도 5를 참조하면, 메인 웨이퍼(11)의 양면에 보조 웨이퍼(13)가 부착되면, 보조 웨이퍼(13)의 일부가 연마되어 제거됨으로써 산화막(12) 상에 제 1 잔류 보조 웨이퍼(13a)가 형성된다. Referring to FIG. 5, when the auxiliary wafer 13 is attached to both sides of the main wafer 11, a portion of the auxiliary wafer 13 is polished and removed, thereby forming the first residual auxiliary wafer 13a on the oxide film 12. Is formed.

이때, 보조 웨이퍼(13)는 산화막(12)이 노출되지 않을 때까지 제거될 수 있으며, 보조 웨이퍼(13)의 초기 두께 대비 10% 내지 15%의 범위 혹은 50um 내외에서 연마될 수 있다. At this time, the auxiliary wafer 13 may be removed until the oxide layer 12 is not exposed, and may be polished in a range of 10% to 15% of the initial thickness of the auxiliary wafer 13 or within 50 μm.

이로써, 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 형성된 산화막(12) 및 산화막(12)의 양면에 구비된 제 1 잔류 보조 웨이퍼(13a)로 이루어지는 기판(10)의 제작이 완료된다. This completes the fabrication of the substrate 10 comprising the main wafer 11, the oxide film 12 formed on both sides of the main wafer 11, and the first residual auxiliary wafer 13a provided on both sides of the oxide film 12. .

기판(10)에 관통홀(10a)을 형성하는 단계(S400)Forming a through hole 10a in the substrate 10 (S400)

도 6을 참조하면, 제 1 잔류 보조 웨이퍼(13a)의 일면 상에 기판(10)에 형성할 관통홀(10a)의 위치에 대응하는 포토레지스트 패턴(14)이 형성된다. Referring to FIG. 6, a photoresist pattern 14 corresponding to a position of a through hole 10a to be formed in the substrate 10 is formed on one surface of the first residual auxiliary wafer 13a.

다음으로, 도 7을 참조하면, 기판(10)에 관통홀(10a)이 형성된다. 예를 들어, 관통홀(10a)은 이온 빔, 샌드 및 광선 중 어느 하나를 이용한 건식 식각 공정을 통해 형성된다. Next, referring to FIG. 7, a through hole 10a is formed in the substrate 10. For example, the through hole 10a is formed through a dry etching process using one of an ion beam, sand, and light beam.

마지막으로, 도 8 에 도시된 바와 같이, 관통홀(10a)의 형성이 완료되면, 포토레지스트 패턴(14)이 제거된다. Finally, as shown in FIG. 8, when the through hole 10a is formed, the photoresist pattern 14 is removed.

기판(10)의 일면에 시드 금속을 증착하여 기판(10)의 일면과 관통홀(10a)의 입구에 시드 금속층(20)을 형성하는 단계(S500)Depositing a seed metal on one surface of the substrate 10 to form a seed metal layer 20 on one surface of the substrate 10 and at the entrance of the through hole 10a (S500)

도 9를 참조하면, 기판(10)의 양면 중 어느 하나의 표면을 향하는 방향으로 시드 금속이 증착된다. 예를 들어, 시드 금속은 티타늄(Ti), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함할 수 있고, 물리 증착법(Physical Vapor Deposition; PVD) 또는 화학 증착법(Chemical Vapor Deposition; CVD)을 통해 증착될 수 있다.Referring to FIG. 9, a seed metal is deposited in a direction toward any one of both surfaces of the substrate 10. For example, the seed metal may include at least one of titanium (Ti), nickel (Ni), copper (Cu), and gold (Au), and may include physical vapor deposition (PVD) or chemical vapor deposition. Deposition (CVD).

이에 따라, 시드 금속이 기판(10)의 양면 중 어느 하나의 표면과, 관통홀(10a)의 내측면을 따라 증착된다. 이로써, 기판(10)의 양면 중 어느 하나의 표면과, 관통홀(10a)의 내측면에 시드 금속층(20)이 형성된다. Accordingly, the seed metal is deposited along either surface of the both surfaces of the substrate 10 and along the inner surface of the through hole 10a. Accordingly, the seed metal layer 20 is formed on either surface of the both surfaces of the substrate 10 and the inner surface of the through hole 10a.

기판(10)의 관통홀(10a)에 전극 물질(41)을 1차 성장시키는 단계(S600)Primary growth of the electrode material 41 in the through hole 10a of the substrate 10 (S600)

도 10을 참조하면, 전극 물질(41)이 관통홀(10a)에서 1차 성장되기 이전에 시드 금속층(20)의 일면에 보호막(21)이 형성된다. 이때, 보호막(21)은 시드층으로 작용하는 시드 금속층(20)의 일면, 예컨대, 저면을 향해 전극 물질(41)이 성장되는 것을 방지하는 역할을 수행하며, 최종적으로는 제거되어야 하는 부분이므로 제거가 쉬운 필름 형태를 가질 수 있다. Referring to FIG. 10, before the electrode material 41 is first grown in the through hole 10a, a protective layer 21 is formed on one surface of the seed metal layer 20. At this time, the protective layer 21 plays a role of preventing the electrode material 41 from growing toward one surface of the seed metal layer 20, for example, the bottom surface, which acts as a seed layer, and since it is a part that must be finally removed, it is removed. It can have an easy film form.

다음으로, 도 11을 참조하면, 전해 도금 공정을 통해 시드 금속층(20)을 시드층으로 하여 관통홀(10a)의 일부까지 전극 물질(41)이 일 방향을 따라 1차 성장된다. 이때, 관통홀(10a)의 내측면을 따라 증착된 시드 금속층(20)은 전극 물질(41)이 보호막(21)을 향하는 방향, 예컨대, 타방향으로 성장되는 것을 방지할 수 있으며, 관통홀(10a) 내에서 성장된 전극 물질(41)이 관통홀(10a)로부터 이탈되는 것을 방지할 수 있다. Next, referring to FIG. 11, through an electroplating process, the electrode material 41 is first grown in one direction to a part of the through hole 10a using the seed metal layer 20 as a seed layer. At this time, the seed metal layer 20 deposited along the inner surface of the through hole 10a can prevent the electrode material 41 from growing in a direction toward the protective layer 21, for example, in the other direction, and the through hole ( It is possible to prevent the electrode material 41 grown in 10a) from being separated from the through hole 10a.

기판(10)의 관통홀(10a)에 전극 물질(41)을 2차 성장시켜서 전극층(40)을 형성하는 단계(S700)Step of forming an electrode layer 40 by secondary growth of the electrode material 41 in the through hole 10a of the substrate 10 (S700)

도 12를 참조하면, 기판(10)의 일면 및 타면 중 다른 하나의 표면에 마감층(30)이 형성된다. 이때, 마감층(30)은 기판(10)의 일면 및 타면 중 다른 하나에서 관통홀(10a)의 일면을 폐쇄하는 역할을 수행한다. Referring to FIG. 12, a finishing layer 30 is formed on the other surface of one surface and the other surface of the substrate 10. At this time, the finishing layer 30 serves to close one surface of the through hole 10a on the other of the one surface and the other surface of the substrate 10.

또한, 마감층(30)은 시드 금속층(20)의 외측에 형성됨에 따라, 전극층(도 13, 40)을 형성하기 위한 전극 물질(41)이 시드 금속층(20)을 시드층으로 하여 성장되는 과정에서 마감층(30)을 향해 성장되는 것이 방지된다. In addition, as the finishing layer 30 is formed outside the seed metal layer 20, the electrode material 41 for forming the electrode layer (Figs. 13 and 40) is grown using the seed metal layer 20 as a seed layer. It is prevented from growing toward the finish layer 30.

한편, 마감층(30)은 추후 제거되어야 하는 층이므로, 일 예로, 제거가 용이한 드라이 필름으로 구비될 수 있다. 다만, 이는 일 예에 불과하고, 이로 인해 본 발명의 사상이 제한되는 것은 아니다. Meanwhile, since the finishing layer 30 is a layer to be removed later, for example, it may be provided as a dry film that is easily removed. However, this is only an example, and this does not limit the spirit of the present invention.

도 13을 참조하면, 전해 도금 공정을 통해 시드 금속층(20)을 시드층으로 하여 전극 물질(41)이 일 방향을 따라 2차 성장된다. 이때, 관통홀(10a)의 일면이 마감층(30)에 의해 폐쇄되어 있으므로, 관통홀(10a) 내에서 전극 물질(41)은 1차 성장의 성장 방향과 동일한 방향, 예컨대, 일 방향으로만 성장된다. 이러한 전극 물질(41)은 전극 물질(41)의 일부가 관통홀(10a)로부터 돌출될 때까지 성장된다. Referring to FIG. 13, through an electroplating process, the electrode material 41 is secondarily grown in one direction using the seed metal layer 20 as a seed layer. At this time, since one surface of the through hole 10a is closed by the finishing layer 30, the electrode material 41 in the through hole 10a is in the same direction as the growth direction of the primary growth, for example, only in one direction. Grow. The electrode material 41 is grown until a part of the electrode material 41 protrudes from the through hole 10a.

시드 금속층(20) 및 마감층(30)을 제거하는 단계(S800)Step of removing the seed metal layer 20 and the finish layer 30 (S800)

도 14를 참조하면, 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 통해 시드 금속층(20) 및 마감층(30)이 제거된다. 이러한 연마 공정은 산화막(12)이 외부로 노출되지 않을 때까지 수행되되, 산화막(12)에 최대한 근접될 때까지 수행된다. Referring to FIG. 14, the seed metal layer 20 and the finish layer 30 are removed through a chemical mechanical polishing (CMP) process. This polishing process is performed until the oxide film 12 is not exposed to the outside, but is performed until it is as close to the oxide film 12 as possible.

화학기계적 연마 공정이 수행되는 과정에서 관통홀(10a)로부터 돌출된 전극층(40)의 일부도 제거되고, 산화막(12) 상에 제 1 잔류 보조 웨이퍼(13a)이 일부도 함께 제거됨으로써 산화막(12) 상에 제 2 잔류 보조 웨이퍼(13a')가 형성된다. During the chemical mechanical polishing process, a part of the electrode layer 40 protruding from the through hole 10a is also removed, and a part of the first residual auxiliary wafer 13a on the oxide film 12 is also removed. ) On the second residual auxiliary wafer (13a') is formed.

메인 웨이퍼(11)의 양면에 잔류하는 보조 웨이퍼(13)를 제거하는 단계(S900)Step of removing the auxiliary wafer 13 remaining on both sides of the main wafer 11 (S900)

도 15를 참조하면, 보조 웨이퍼(13)의 나머지가 제거된다. 이때, 보조 웨이퍼(13)의 나머지는 이온 빔, 샌드 및 광선 중 어느 하나를 이용한 건식 식각 공정을 통해 제거된다. 이로써, 메인 웨이퍼(11), 메인 웨이퍼(11)의 양면에 구비된 산화막(12) 및 메인 웨이퍼(11)와 산화막(12)에 관통 형성된 관통홀(10a)에 형성된 전극층(40)을 포함하는 관통형 전극(1)이 형성된다. 15, the remainder of the auxiliary wafer 13 is removed. At this time, the rest of the auxiliary wafer 13 is removed through a dry etching process using any one of an ion beam, sand, and light beam. Thus, including the main wafer 11, the oxide film 12 provided on both sides of the main wafer 11, and the electrode layer 40 formed in the through hole 10a formed through the main wafer 11 and the oxide film 12. A through electrode 1 is formed.

상술한 바에 의한 본 발명의 일 실시예에 따른 관통형 전극의 제조 방법 및 이러한 제조 방법을 통해 제조되는 관통형 전극은, 평탄화 공정시 메인 웨이퍼(11)의 양면에 구비된 산화막(12)이 손상되는 것이 방지되기 때문에, 평탄화 공정으로 인해 유발될 수 있는 불량이 최소화된다는 효과를 가질 수 있다. As described above, in the method of manufacturing a through-type electrode according to an embodiment of the present invention and through-type electrodes manufactured through such a manufacturing method, the oxide films 12 provided on both sides of the main wafer 11 are damaged during the planarization process. Since it is prevented from becoming, it can have the effect of minimizing defects that may be caused by the planarization process.

또한, 전극 물질(41)이 2차례에 걸쳐 일 방향을 따라 성장되어 전극층(40)이 형성됨으로써, 전극층(40)에 보이드(void) 형성이 최소화되어 높은 전류 밀도를 이용하여 빠른 전해 도금이 가능한 바, 관통형 전극(1)을 형성하는데 소요되는 시간이 크게 줄어들 수 있다는 효과를 가질 수 있다. In addition, since the electrode material 41 is grown in one direction two times to form the electrode layer 40, the formation of voids in the electrode layer 40 is minimized, enabling rapid electroplating using a high current density. Bar, it may have the effect that the time required to form the through-type electrode 1 can be greatly reduced.

이상 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 당업자는 각 구성요소의 재질, 크기 등을 적용 분야에 따라 변경하거나, 실시형태들을 조합 또는 치환하여 본 발명의 실시예에 명확하게 개시되지 않은 형태로 실시할 수 있으나, 이 역시 본 발명의 범위를 벗어나지 않는 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시 적인 것으로 한정적인 것으로 이해해서는 안 되며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다. The embodiments of the present invention have been described above with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains will be implemented in other specific forms without changing the technical spirit or essential features. You will understand that you can. For example, a person skilled in the art may change the material, size, etc. of each component according to the field of application, or combine or substitute embodiments to implement it in a form that is not clearly disclosed in the embodiments of the present invention. It does not go beyond the scope of. Therefore, the above-described embodiments are illustrative in all respects and should not be understood as limiting, and it should be said that these modified embodiments are included in the technical idea described in the claims of the present invention.

1: 관통형 전극 10: 기판
11: 메인 웨이퍼 12: 산화막
13: 보조 웨이퍼 13a: 제 1 잔류 보조 웨이퍼
13a': 제 2 잔류 보조 웨이퍼 14: 포토레지스트 패턴
20: 시드 금속층 21: 보호막
30: 마감층 40: 전극층
41: 전극 물질1: through electrode 10: substrate
11: main wafer 12: oxide film
13: auxiliary wafer 13a: first residual auxiliary wafer
13a': second residual auxiliary wafer 14: photoresist pattern
20: seed metal layer 21: protective film
30: finishing layer 40: electrode layer
41: electrode material

Claims (7)

메인 웨이퍼를 준비하는 단계;
상기 메인 웨이퍼의 양면에 보조 웨이퍼를 부착하는 단계;
상기 보조 웨이퍼의 두께가 얇아지도록 상기 보조 웨이퍼의 일부를 제거하여 기판을 제작하는 단계;
상기 기판에 관통홀을 형성하는 단계;
상기 기판의 일면에 시드 금속을 증착하여 상기 기판의 일면과 상기 관통홀의 입구에 시드 금속층을 형성하는 단계;
상기 기판의 상기 관통홀에 전극 물질을 1차 성장시키는 단계;
상기 기판의 상기 관통홀이 폐쇄되도록 상기 기판의 일면에 마감층을 형성한 후, 상기 기판의 상기 관통홀에 상기 전극 물질을 2차 성장시켜서 전극층을 형성하는 단계;
상기 시드 금속층 및 상기 마감층을 제거하는 단계; 및
상기 메인 웨이퍼의 양면에 잔류하는 보조 웨이퍼를 제거하는 단계를 포함하는,
관통형 전극 제조 방법.Preparing a main wafer;
Attaching an auxiliary wafer to both surfaces of the main wafer;
Manufacturing a substrate by removing a portion of the auxiliary wafer so that the thickness of the auxiliary wafer is reduced;
Forming a through hole in the substrate;
Depositing a seed metal on one surface of the substrate to form a seed metal layer on one surface of the substrate and at the entrance of the through hole;
First growing an electrode material in the through hole of the substrate;
Forming an electrode layer by forming a finishing layer on one surface of the substrate so that the through hole of the substrate is closed, and then secondly growing the electrode material in the through hole of the substrate;
Removing the seed metal layer and the finish layer; And
Including the step of removing the auxiliary wafer remaining on both sides of the main wafer,
Method of manufacturing a through electrode. 제 1 항에 있어서,
상기 보조 웨이퍼를 부착하는 단계는,
상기 메인 웨이퍼의 양면에 산화막을 형성하는 단계; 및
상기 산화막에 상기 보조 웨이퍼를 부착하는 단계를 포함하는,
관통형 전극 제조 방법.The method of claim 1,
The step of attaching the auxiliary wafer,
Forming oxide films on both surfaces of the main wafer; And
Including the step of attaching the auxiliary wafer to the oxide film,
Method of manufacturing a through electrode. 제 2 항에 있어서,
상기 기판을 제작하는 단계에서,
상기 보조 웨이퍼의 두께가 얇아지되 상기 산화막이 노출되지 않도록 상기 보조 웨이퍼의 일부를 제거하는,
관통형 전극 제조 방법.The method of claim 2,
In the step of manufacturing the substrate,
Removing a part of the auxiliary wafer so that the thickness of the auxiliary wafer is reduced but the oxide film is not exposed,
Method of manufacturing a through electrode. 제 3 항에 있어서,
상기 기판을 제작하는 단계에서,
상기 보조 웨이퍼는 상기 보조 웨이퍼의 초기 두께 대비 10% 내지 15%의 범위에서 제거되는,
관통형 전극 제조 방법.The method of claim 3,
In the step of manufacturing the substrate,
The auxiliary wafer is removed in the range of 10% to 15% of the initial thickness of the auxiliary wafer,
Method of manufacturing a through electrode. 제 2 항에 있어서,
상기 웨이퍼의 양면에 잔류하는 보조 웨이퍼를 제거하는 단계는 건식 식각 공정을 통해 수행되는,
관통형 전극 제조 방법.The method of claim 2,
The step of removing the auxiliary wafer remaining on both sides of the wafer is performed through a dry etching process,
Method of manufacturing a through electrode. 제 1 항에 있어서,
상기 시드 금속층 및 상기 마감층을 제거하는 단계는,
상기 메인 웨이퍼의 양면에 잔류하는 보조 웨이퍼가 노출될 때까지 수행되는,
관통형 전극 제조 방법.The method of claim 1,
The step of removing the seed metal layer and the finish layer,
It is performed until the auxiliary wafer remaining on both sides of the main wafer is exposed,
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004264603A (en) 2003-02-28 2004-09-24 Miyota Kk Planar electromagnetic actuator, and method for manufacturing same
JP2006237524A (en) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd Through electrode and manufacturing method therefor, packaging base mount having the same and semiconductor chip
KR101058475B1 (en) 2010-05-14 2011-08-24 한국기계연구원 Mems microphone based on graphene membrane and fabrication method therefor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2820024B2 (en) * 1994-03-04 1998-11-05 信越半導体株式会社 Method of manufacturing substrate for manufacturing silicon semiconductor element
KR100594716B1 (en) * 2004-07-27 2006-06-30 삼성전자주식회사 Cap wafer comprising cavity, semiconductor chip comprising the cap wafer, and method thereof
KR100916771B1 (en) * 2007-10-08 2009-09-14 성균관대학교산학협력단 Method for forming a through hole electrode
KR20100089233A (en) * 2009-02-03 2010-08-12 주식회사 한국센시스 Wafer dicing method
KR101077186B1 (en) * 2009-08-19 2011-10-27 박태석 Method for manufacturing semiconductor package using interposer substrate
KR20110131674A (en) * 2010-05-31 2011-12-07 삼성전자주식회사 Cap for protecting divice using photo-sensitivity glass substrate and menufacturing method thereof
JP6447439B2 (en) 2015-09-28 2019-01-09 信越半導体株式会社 Manufacturing method of bonded SOI wafer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004264603A (en) 2003-02-28 2004-09-24 Miyota Kk Planar electromagnetic actuator, and method for manufacturing same
JP2006237524A (en) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd Through electrode and manufacturing method therefor, packaging base mount having the same and semiconductor chip
KR101058475B1 (en) 2010-05-14 2011-08-24 한국기계연구원 Mems microphone based on graphene membrane and fabrication method therefor

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