KR101077186B1 - Method for manufacturing semiconductor package using interposer substrate - Google Patents

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Abstract

인터포저 기판을 이용한 반도체 패키지 제조방법이 개시된다. 상기 제조방법은, 실리콘 웨이퍼에 복수 개의 관통홀을 천공하는 단계; 상기 실리콘 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계; 상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계; 상기 실리콘 웨이퍼를 복수의 유닛으로 분할하는 단계; 상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함한다.Disclosed is a method of manufacturing a semiconductor package using an interposer substrate. The manufacturing method includes drilling a plurality of through holes in a silicon wafer; Forming an oxide film on a surface of the silicon wafer and an inner wall of the through hole; Filling a through material into the through hole to form a through electrode; Forming a wiring pattern and a solder ball pad on a bottom surface of the silicon wafer; Dividing the silicon wafer into a plurality of units; Mounting a semiconductor device on an upper surface of the divided unit; And electrically connecting the semiconductor device and the through electrode.

반도체 기판, 인터포저, 관통전극, BGA, 와이어본딩 Semiconductor Substrate, Interposer, Through Electrode, BGA, Wire Bonding

Description

인터포저를 이용한 반도체 패키지 제조방법{Method for manufacturing semiconductor package using interposer substrate}Method for manufacturing semiconductor package using interposer {Method for manufacturing semiconductor package using interposer substrate}

본 발명은 인터포저를 이용한 반도체 패키지 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor package using an interposer.

최근, 새로운 패키지 기술로서 WL-CSP(Wafer-Level Chip Scale Package)가 주목 받고 있다. CSP란 반도체 칩의 외형 사이즈와 같거나 대략 10% 정도 큰 외형 사이즈를 갖는 소형 패키지를 말한다.Recently, a wafer-level chip scale package (WL-CSP) has attracted attention as a new package technology. CSP refers to a small package having an external size that is equal to or approximately 10% larger than the external size of a semiconductor chip.

종래부터 잘 알려진 CSP로서, 웨이퍼 레벨에서 반도체 소자의 전극패드 밑면을 반도체 기판 후면으로부터 관통 비아 홀을 형성하고 도체금속을 충진하여 패드전극의 밑면과 접속된 관통전극을 형성하거나[한국특허 제10-0572487호]Conventionally well known CSPs, through the bottom of the electrode pad of the semiconductor element at the wafer level to form a through-via hole from the back of the semiconductor substrate and to fill the conductive metal to form a through electrode connected to the bottom of the pad electrode [Korea Patent No. 10- 0572487]

또는, 웨이퍼 레벨에서 반도체 소자의 전극패드 옆 부분에 관통 홀을 형성하여 도체금속을 충진한 후 전극패드의 표면과 전기적으로 접속하여, 관통전극을 통해 반도체 소자 후면에 땜납 등의 도체금속으로 이루어지는 볼 형상의 도전 단자가 격자형상으로 복수 배열된 것이다[한국특허 제10-0897761호, 제10-0903553호 참조]. 이 반도체 소자를 전자 기기에 내장할 때는, 각 도전단자를 인쇄회로 기판상의 배선 패턴에 접속하고 있다. Alternatively, at the wafer level, a through hole is formed in the side of the electrode pad of the semiconductor element to fill the conductive metal, and then electrically connected to the surface of the electrode pad. The ball is made of a conductive metal such as solder on the back of the semiconductor element through the through electrode. A plurality of conductive terminals are arranged in a lattice shape (see Korean Patent Nos. 10-0897761 and 10-0903553). When the semiconductor element is incorporated in an electronic device, each conductive terminal is connected to a wiring pattern on a printed circuit board.

다음으로, 종래 예에 따른 관통전극을 가진 BGA형의 WL-CSP의 제조방법의 개략을 설명한다.Next, an outline of a manufacturing method of a BGA type WL-CSP having a through electrode according to a conventional example will be described.

웨이퍼 레벨에서 반도체 소자의 표면 최외각, 또는 이미지 센서 칩 센서 창 최외각 표면을 따라 통상 와이어본딩을 위해 형성된 전극패드를 포함한 다이싱 라인을 따라 감광성 수지를 캐비티 형상으로 형성하여 투명한 유리 기판을 지지체로 접착한다. 또한 필요에 따라서는 지지체를 접착하지 않아도 된다.At the wafer level, a photosensitive resin is formed into a cavity shape along a dicing line including electrode pads usually formed for wire bonding along the outermost surface of the semiconductor element or the outermost surface of the image sensor chip sensor window to form a transparent glass substrate as a support. Glue. Moreover, it is not necessary to adhere a support body as needed.

다음으로, 반도체 기판 후면으로부터 전극패드 밑면에 도달하는 비아 홀을 건식 에칭하고, 비아홀 내부 벽을 절연시킨 후, 해당 비아 홀의 바닥 부분에 절연 막을 에칭하여 전극패드 밑면의 금속을 노출시킨다.　 비아 홀 내부에 금속도체를 충진하여, 노출된 전극패드 밑면이 전기적으로 접속된 관통전극이 형성되어 기판 표면의 전극패드가 웨이퍼 기판 후면으로 유도된다.　 기판 후면에 유도된 관통전극을 포함하는 배선 층을 재배치하여 형성하고, 그 배선층 상에 도전단자를 형성한 후 반도체 기판을 다이싱 하여 복수의 반도체 칩으로 분리한다.Next, the via hole reaching the bottom of the electrode pad from the back surface of the semiconductor substrate is dry etched, the inner wall of the via hole is insulated, and the insulating film is etched in the bottom portion of the via hole to expose the metal on the bottom of the electrode pad. By filling a metal conductor inside the via hole, a through electrode is formed through which the bottom surface of the exposed electrode pad is electrically connected to guide the electrode pad on the substrate surface to the back surface of the wafer substrate. A wiring layer including a through electrode guided to the rear surface of the substrate is rearranged, a conductive terminal is formed on the wiring layer, and the semiconductor substrate is diced into a plurality of semiconductor chips.

관련된 기술 문헌으로서 전술한 한국특허 제10-0572487호를 들 수 있다. The above-mentioned Korean Patent No. 10-0572487 is mentioned as a related technical document.

　또한 다른 방법으로, 반도체 소자의 전극패드 주변은 그 반도체 소자의 회로요소, 즉 다수의 다이오드, 트랜지스터, 및 배선이 존재하므로, 관통 홀을 형성하는 것은 불가능하다. 그러므로 반도체 소자의 설계 시에 반도체 소자 내부의 금속전극패드를 다이싱 라인 쪽으로 연장하여 새로운 제2의　연장전극패드(Extension Pad)를 형성하여 관통 홀 형성이 가능하도록 한 반도체 기판 웨이퍼를 제작한다. 다음으로 이 반도체 기판 표면에 포토레지스트를 도포하여 사진 식각법으로 연장 전극패드와 접한 옆면을 노출시키고 건식 에칭에 의해 기판 표면으로부터 관통 비아 홀을 형성한다. 이 관통 홀 내부를 절연시킨 후, 절연 막으로 덮여있는 연장전극 패드 표면의 일부 또는 전체를 에칭하여 연장 전극패드의 금속을 노출시킨다. 다음, 관통 비아 홀에 도체금속을 충진하고 연장전극패드 표면에 노출된 패드금속과 연결한다. 전기적 접속이 연장전극패드 표면으로부터 관통전극을 따라 반도체 기판 후면으로 유도된 관통전극을 포함하는 배선 층을 재배치하여 형성하고, 그 배선 층상에 도전단자를 형성한다.　 마지막으로 반도체 기판 웨이퍼를 다이싱 하여 복수의 반도체 칩으로 분리한다. 이 WL-CSP 칩은, 예를 들어 수광 소자일 때 유리 기판과 같은 지지체에 의한 광 투과율 손실을 방지하기 위함이다. 관련 기술문헌으로서 전술한 한국특허 제10-0897761호와 제10-0903553호를 들 수 있다.Alternatively, since the circuit elements of the semiconductor element, that is, a plurality of diodes, transistors, and wirings exist around the electrode pad of the semiconductor element, it is impossible to form through holes. Therefore, in designing a semiconductor device, a semiconductor substrate wafer is fabricated by extending a metal electrode pad inside a semiconductor device toward a dicing line to form a new second extension electrode pad. Next, a photoresist is applied to the surface of the semiconductor substrate to expose the side surface in contact with the extended electrode pad by photolithography, and a through via hole is formed from the substrate surface by dry etching. After the inside of the through hole is insulated, a part or all of the surface of the extended electrode pad covered with the insulating film is etched to expose the metal of the extended electrode pad. Next, a conductive metal is filled in the through via hole and connected to the pad metal exposed on the surface of the extended electrode pad. An electrical connection is formed by rearranging the wiring layer including the through electrode guided from the surface of the extended electrode pad to the back surface of the semiconductor substrate along the through electrode, and forming a conductive terminal on the wiring layer. Finally, the semiconductor substrate wafer is diced and separated into a plurality of semiconductor chips. This WL-CSP chip is for preventing the loss of light transmittance by a support such as a glass substrate when it is a light receiving element. As related technical documents, the above-mentioned Korean Patent Nos. 10-0897761 and 10-0903553 are mentioned.

상술한 종래 예에 따른 WL-CSP 칩 제조방법의 일부 공정을 도면을 참조하여 설명한다. 도 1은 종래 예에 따른 WL-CSP 칩의 제조방법을 도시하는 단면도이다. Some processes of the WL-CSP chip manufacturing method according to the conventional example described above will be described with reference to the drawings. 1 is a cross-sectional view showing a method for manufacturing a WL-CSP chip according to a conventional example.

종래 예에 따른 반도체 장치에서는, 도 1에 도시한 것과 같이 반도체 기판(10)의 전극패드(20)가 형성되는 영역을 포함한 상면에 수지 접착제(13)를 이용하여 유리 기판(14)을 부착시키고 기판 후면으로부터 전극패드(20) 밑면에 관통 비아홀을 형성한 후 도체금속을 충진하여 전극패드 밑면과 전기적으로 접속시킨다. 다음으로 반도체 기판 후면에 유도된 관통 비아홀 전극에 도전단자(16)를 형성한 후, 다이싱 라인(30)을 따라 개별 칩으로 다이싱하여 완성된다. 이 종래 예에서 반도체 장치가 씨모스 이미지 센서인 경우, 수광 창(센싱 영역) 위에 부착된 유리 기판은 광 투과율의 손실을 초래하여 30만 화소(VGA) 이하의 이미지 센서에는 적합하나 2메가 픽셀 이상의 고화질 이미지 센서에는 적합하지 않은 단점이 있다. 또한 전극패드 밑면을 건식 에칭하고, 절연 막을 형성한 후 전극패드 밑면의 도체금속을 노출하는 공정이 용이하지 않고, 도체금속을 충진하여 신뢰성 있는 전극패드의 도체 금속과 전기적 접속을 확보하는데 어려움이 있다. 결과적으로 생산 수율이 낮아지는 문제가 존재하게 된다.　 이에 발명자는 유리 기판에 의한 화질 손실과, 생산수율 향상 문제에 착안 하였다.In the semiconductor device according to the conventional example, as shown in FIG. 1, the glass substrate 14 is attached to the upper surface including the region where the electrode pad 20 of the semiconductor substrate 10 is formed by using the resin adhesive 13. Through-holes are formed in the bottom surface of the electrode pad 20 from the rear surface of the substrate, and then the conductive metal is filled to electrically connect the bottom surface of the electrode pad. Next, the conductive terminal 16 is formed on the through via hole electrode guided to the rear surface of the semiconductor substrate, and then dicing into individual chips along the dicing line 30 is completed. In this conventional example, when the semiconductor device is a CMOS image sensor, the glass substrate attached to the light receiving window (sensing area) causes a loss of light transmittance, which is suitable for an image sensor of 300,000 pixels or less but not less than 2 mega pixels. There are disadvantages not suitable for high quality image sensors. In addition, the process of dry etching the bottom of the electrode pad, forming an insulating film, and then exposing the conductive metal on the bottom of the electrode pad is not easy, and it is difficult to secure electrical connection with the conductive metal of the electrode pad by filling the conductive metal. . As a result, there is a problem of low production yield. Therefore, the inventor focused on the problem of image quality loss and improvement of production yield due to the glass substrate.

또 다른 종래 예에 따른 WL-CSP의 패키징 방법의 일부를 도 2에 도시하였다. 도 2에 도시한 것과 같이 반도체 기판 표면에 유리 기판을 사용하지 않고 기판 표면의 전극패드 옆면을 건식 에칭하여 관통 홀을 형성한다. 이때 도시하지 않은 포토레지스트의 보호막이 반도체 기판 표면에 코팅되어 수광 창을 보호하고 있다. 다음으로 관통 홀 내벽을 절연시킨 후, 도체금속을 충진하고 전극패드 표면의 패드금속과 전기적 접속 형성한다. 이로써 반도체 표면의 전극 패드가 관통전극(40)으로 연결되어 반도체 기판 후면으로 유도 되고, 후면에 유도 된 관통전극 상에 도전단자, 또는 도시하지 않은 배선과 재배치된 도전 단자를 형성한다. 마지막으로 개별 칩으로 다이싱 하여 완성한다. A part of the packaging method of the WL-CSP according to another conventional example is shown in FIG. As shown in FIG. 2, through holes are formed by dry etching the side surfaces of the electrode pads on the surface of the substrate without using the glass substrate on the surface of the semiconductor substrate. At this time, a protective film of a photoresist (not shown) is coated on the surface of the semiconductor substrate to protect the light receiving window. Next, after the inner wall of the through hole is insulated, the conductor metal is filled and an electrical connection is formed with the pad metal on the electrode pad surface. As a result, the electrode pads on the semiconductor surface are connected to the through electrodes 40 to guide the rear surface of the semiconductor substrate, and form conductive terminals or rearranged conductive lines on the through electrodes guided to the rear surfaces. Finally, dicing into individual chips is completed.

이 예에 따르면 관통전극과 전극패드 사이는 표면에서 접속하므로 전기적 접속의 신뢰성이 확보된다. 그러나 도시하지 않은 일련의 공정 중에 반도체 기판 표 면의 포토레지스트를 수회에 걸쳐 반복하는 동안 이미지 센서 창이 오염될 수 있고,　이로 인해 생산수율이 낮아지는 문제가 있다.　　　 According to this example, since the through electrode and the electrode pad are connected at the surface, the reliability of the electrical connection is secured. However, the image sensor window may be contaminated while repeating the photoresist on the surface of the semiconductor substrate several times during a series of processes not shown, and there is a problem in that the yield is lowered.

본 발명은 인터포저 기판을 사용하여 광 센서와 같은 반도체 소자를 패키징 함으로써, 해당 반도체 장치의 품질 및 수율 향상을 도모할 수 있는 패키지 제조방법을 제공하는 것이다.The present invention provides a package manufacturing method capable of improving the quality and yield of the semiconductor device by packaging a semiconductor element such as an optical sensor using an interposer substrate.

본 발명의 일 측면에 따르면, 실리콘 웨이퍼에 복수 개의 관통홀을 천공하는 단계; 상기 실리콘 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계; 상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계; 상기 실리콘 웨이퍼를 복수의 유닛으로 분할하는 단계; 상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함하는 실리콘 인터포저를 이용한 반도체 패키지 제조방법이 제공된다.According to one aspect of the invention, the step of drilling a plurality of through holes in the silicon wafer; Forming an oxide film on a surface of the silicon wafer and an inner wall of the through hole; Filling a through material into the through hole to form a through electrode; Forming a wiring pattern and a solder ball pad on a bottom surface of the silicon wafer; Dividing the silicon wafer into a plurality of units; Mounting a semiconductor device on an upper surface of the divided unit; And electrically connecting the semiconductor device and the through electrode to each other. A method of manufacturing a semiconductor package using a silicon interposer is provided.

상기 산화막을 형성하는 단계 이전에, 상기 실리콘 웨이퍼의 상면에, 상기 반도체 소자의 적어도 일부가 내장되는 홈을 형성하는 단계를 더 포함할 수 있으며, 상기 반도체 소자는 수광소자일 수도 있다.Prior to forming the oxide film, the method may further include forming a groove in which at least a portion of the semiconductor device is embedded in an upper surface of the silicon wafer, and the semiconductor device may be a light receiving device.

한편, 상기 관통홀을 천공하는 단계는, 상기 실리콘 웨이퍼의 상면에 포토레지스트 막을 코팅하는 단계; 상기 포토레지스트 막에 상기 관통홀에 상응하는 개구부를 형성하는 단계; 상기 포토레지스트 막을 마스크로 하여 이방성 드라이 에칭을 수행하는 단계; 및 상기 포토레지스트 막을 제거하는 단계를 포함할 수 있다.Meanwhile, the drilling of the through hole may include coating a photoresist film on an upper surface of the silicon wafer; Forming an opening corresponding to the through hole in the photoresist film; Performing anisotropic dry etching using the photoresist film as a mask; And removing the photoresist film.

또한, 상기 관통전극을 형성하는 단계는, 상기 실리콘 웨이퍼의 상하면 및 상기 관통홀의 내벽에 시드층을 형성하는 단계; 상기 관통홀이 선택적으로 노출되도록, 상기 실리콘 웨이퍼의 상면 및 하면에 도금레지스트를 형성하는 단계; 및 전기도금을 수행하여, 상기 관통홀 내에 도전성 물질을 충전하는 단계를 포함할 수도 있다.The forming of the through electrode may include forming a seed layer on upper and lower surfaces of the silicon wafer and on an inner wall of the through hole; Forming plating resists on the top and bottom surfaces of the silicon wafer to selectively expose the through holes; And performing electroplating to fill the through hole with a conductive material.

이 때, 상기 배선패턴 및 솔더볼 패드를 형성하는 단계는, 상기 실리콘 웨이퍼의 하면에 형성된 도금레지스트를 제거하는 단계; 상기 실리콘 웨이퍼의 하면에 패턴 마스크를 형성하는 단계; 상기 실리콘 웨이퍼의 하면에 형성된 시드층을 이용한 전기도금을 수행하여, 상기 배선패턴 및 상기 솔더볼 패드에 상응하는 도금층을 형성하는 단계; 상기 패턴 마스크를 제거하는 단계; 및 플래시 에칭을 수행하는 단계를 포함할 수도 있다.In this case, the forming of the wiring pattern and the solder ball pad may include removing a plating resist formed on the bottom surface of the silicon wafer; Forming a pattern mask on a bottom surface of the silicon wafer; Performing a plating process using a seed layer formed on a lower surface of the silicon wafer to form a plating layer corresponding to the wiring pattern and the solder ball pad; Removing the pattern mask; And performing a flash etch.

상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계는, 상기 관통전극의 표면에 본딩패드를 형성하는 단계; 및 상기 반도체 소자와 상기 본딩패드를 와이어본딩 하는 단계를 포함할 수 있다.The electrically connecting the semiconductor device and the through electrode may include forming a bonding pad on a surface of the through electrode; And wire bonding the semiconductor device and the bonding pad.

본 발명의 바람직한 실시예에 따르면,　인터포저 기판을 사용하여 광 센서와 같은 반도체 소자를 패키징 함으로써, 해당 반도체 장치의 품질 및 수율 향상을 도모할 수 있다.According to a preferred embodiment of the present invention, by packaging a semiconductor element such as an optical sensor using an interposer substrate, the quality and yield of the semiconductor device can be improved.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all transformations, equivalents, and substitutes included in the spirit and scope of the present invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 본 발명에 따른 인터포저를 이용한 반도체 패키지 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, a preferred embodiment of a method for manufacturing a semiconductor package using an interposer according to the present invention will be described in detail with reference to the accompanying drawings, and in the following description with reference to the accompanying drawings, the same or corresponding components are provided with the same reference numerals. And duplicate description thereof will be omitted.

도 3 내지 도 18은 본 발명의 일 실시예에 따른 인터포저를 이용한 반도체 패키지 제조방법을 나타내는 공정도이다. 본 실시예에 따른 반도체 패키지 제조방법은, 반도체 칩과 별도로 웨이퍼에 관통전극, 배선패턴, 솔더볼패드 등을 형성한 뒤, 웨이퍼를 개별 유닛 단위로 분할하고, 분할된 유닛에 반도체 칩을 실장하는 방법을 이용한다. 따라서, 도 3 내지 도 16에는 하나의 유닛만이 제시되어 있으나, 실제로는 웨이퍼 레벨로 각 공정이 이루어지게 된다.3 to 18 are process diagrams illustrating a method of manufacturing a semiconductor package using an interposer according to an embodiment of the present invention. In the method of manufacturing a semiconductor package according to the present embodiment, a through electrode, a wiring pattern, a solder ball pad, etc. are formed on a wafer separately from the semiconductor chip, and then the wafer is divided into individual unit units, and the semiconductor chip is mounted on the divided units. Use Therefore, although only one unit is shown in FIGS. 3 to 16, each process is actually performed at the wafer level.

먼저, 도 3에 도시된 바와 같은 웨이퍼(100)를 준비한다. 웨이퍼(100)로는 실리콘 웨이퍼를 이용할 수 있으나, 반드시 이에 한정되는 것은 아니며, 인터포저로서의 기능을 수행할 수 있는 재질이라면 어느 것이라도 사용될 수 있음은 물론이다.First, the wafer 100 as shown in FIG. 3 is prepared. As the wafer 100, a silicon wafer may be used, but is not limited thereto, and any material may be used as long as the material can perform a function as an interposer.

한편, 웨이퍼(100)의 상면에는 홈(102)이 형성될 수도 있다. 웨이퍼의 상면에 형성되는 홈(102)에는 추후 반도체 소자(1000)의 적어도 일부가 내장될 수 있으며, 이로 인해 반도체 소자 패키지의 전체적인 두께를 줄일 수 있게 된다. 또한, 반도체 소자(1000) 실장 시, 반도체 소자(1000)의 정렬을 보다 용이하고 정확하게 수행할 수 있게 되어, 제품의 신뢰도를 향상시킬 수 있게 된다.Meanwhile, the groove 102 may be formed on the upper surface of the wafer 100. At least a portion of the semiconductor device 1000 may be embedded in the groove 102 formed on the upper surface of the wafer, thereby reducing the overall thickness of the semiconductor device package. In addition, when the semiconductor device 1000 is mounted, the semiconductor device 1000 may be more easily and accurately aligned, thereby improving reliability of the product.

이러한 홈(102)을 형성하기 위하여, 웨이퍼의 상면에 반도체 소자(1000) 크기의 창이 마련된 마스크(101)를 형성한 후, 이방성 드라이 에칭을 수행하는 방법을 이용할 수 있다. 반도체 소자(1000)의 적어도 일부가 내장되도록, 홈(102)의 깊이는 50um 이상 100um 이하일 수 있다.In order to form the groove 102, a mask 101 having a window of the size of the semiconductor device 1000 is formed on the upper surface of the wafer, and then a method of performing anisotropic dry etching may be used. The depth of the groove 102 may be 50 μm or more and 100 μm or less so that at least a portion of the semiconductor device 1000 is embedded.

그리고 나서, 웨이퍼(100)에 복수 개의 관통홀(도 5의 105 참조)을 천공한다. 웨이퍼(100)에 천공되는 관통홀(105)에는 추후에 도전성 물질이 충전되어 관통전극(도 9의 111 참조)이 형성된다. 이러한 관통홀(105)을 천공하기 위하여, 웨이 퍼(100)의 상면에 포토레지스트 막(103)을 코팅하고, 관통홀에 상응하는 개구부(104)를 형성한 후(도 4 참조), 포토레지스트 막(103)을 마스크로 하여 이방성 드라이 에칭을 수행하고(도 5 참조), 포토레지스트 막을 제거하는 방법을 이용할 수 있다.Then, a plurality of through holes (see 105 in FIG. 5) are drilled into the wafer 100. The through hole 105 bored in the wafer 100 is subsequently filled with a conductive material to form a through electrode (see 111 in FIG. 9). In order to drill the through-hole 105, after the photoresist film 103 is coated on the upper surface of the wafer 100, and an opening 104 corresponding to the through-hole is formed (see FIG. 4), the photoresist is formed. Anisotropic dry etching may be performed using the film 103 as a mask (see FIG. 5), and a method of removing the photoresist film may be used.

여기서 포토레지스트 막(103)은 액상 형이나 드라이 필름 레지스트 형도 무방하다. 개구부(104) 밖의 영역 폭은 후술하는 관통홀(105)의 크기에 좌우 되지만　대략 900um ~ 1200um일 수 있다. 한편, 본 실시예에서는 관통홀(105)을 천공하는 방법으로 이방성 드라이 에칭을 제시하였으나, 이 밖의 물리/화학적인 가공방법들을 적용할 수도 있음은 물론이다.The photoresist film 103 may be of a liquid type or a dry film resist type. The area width outside the opening 104 depends on the size of the through hole 105 described later, but may be approximately 900um to 1200um. Meanwhile, in the present embodiment, anisotropic dry etching is proposed as a method of drilling the through hole 105, but other physical and chemical processing methods may be applied.

다음으로, 도 6에 도시된 바와 같이, 웨이퍼(100)의 표면 및 관통홀(105)의 내벽에 산화막(106)을 형성한다. 여기서 산화막(106)은 웨이퍼(100) 및 관통홀(105)의 내벽을 절연시키기 위한 것으로 900℃ ~ 1200℃의 저항 가열 산화로에서, 또는 CVD법에 의해 증착한 TEOS막 등 어느 것으로도 된다. 바람직하게는 관통홀(105) 내벽을 포함한 전체 웨이퍼의 전기적 절연성을 얻을 수 있는 두께로 대략 0.2um ~ 1um 정도로 형성될 수 있다. Next, as shown in FIG. 6, an oxide film 106 is formed on the surface of the wafer 100 and the inner wall of the through hole 105. The oxide film 106 is used to insulate the inner walls of the wafer 100 and the through hole 105, and may be any of a TEOS film deposited by a resistive heating furnace at 900 ° C to 1200 ° C or by CVD. Preferably, the thickness may be approximately 0.2 μm to 1 μm to obtain electrical insulation of the entire wafer including the inner wall of the through hole 105.

그리고 나서, 관통홀(105) 내에 도전성 물질을 충전하여 관통전극(도 9의 111 참조)을 형성한다. 이에 대해 보다 구체적으로 설명하면 아래와 같다.Then, a conductive material is filled in the through hole 105 to form a through electrode (see 111 in FIG. 9). This will be described in more detail below.

우선, 도 7에 도시된 바와 같이, 웨이퍼(100)의 상하면 및 관통홀의 내벽에 시드층(107a, 107b, 107c)을 형성한다. 시드층(107a, 107b, 107c)은 접착력을 향상시키기 위해 Cr/Cu 혹은 Ti/Cu 층으로 이루어질 수 있다. 한편, 홈이 형성된 웨이 퍼의 상면에 형성되는 시드층(107a)은 0.8um ~ 1um의 두께로 형성될 수 있고, 웨이퍼의 하면에 형성되는 시드층(107b)은 1um ~ 1.5um의 두께로 형성될 수 있다. 이 경우, 관통홀 내벽에 형성되는 시드층(107c)이 끊어지지 않고 연결되어, 관통홀 내부에 도전성 물질을 보다 신뢰도 높게 충전할 수 있게 된다.First, as illustrated in FIG. 7, seed layers 107a, 107b, and 107c are formed on the upper and lower surfaces of the wafer 100 and the inner walls of the through holes. The seed layers 107a, 107b, and 107c may be formed of Cr / Cu or Ti / Cu layers to improve adhesion. On the other hand, the seed layer 107a formed on the upper surface of the grooved wafer may be formed to a thickness of 0.8um ~ 1um, the seed layer 107b formed on the lower surface of the wafer is formed of a thickness of 1um ~ 1.5um Can be. In this case, the seed layer 107c formed on the inner wall of the through hole is connected without breaking, so that the conductive material can be filled in the through hole with high reliability.

다음으로, 도 8에 도시한 것과 같이 웨이퍼의 상면과 하면에 관통홀(105)이 선택적으로 노출되도록 도금레지스트(109, 110)를 형성한 뒤, 전기도금법에 의해 도 9에 도시된 바와 같이 관통홀(105) 내부에 도전성 물질, 예를 들면 Cu 등의 금속을 충전한다. 이로써, 웨이퍼(100)의 상면과 하면을 연결하는 관통전극(111)이 형성된다. Next, as shown in FIG. 8, the plating resists 109 and 110 are formed to selectively expose the through holes 105 on the upper and lower surfaces of the wafer, and then penetrate as shown in FIG. 9 by electroplating. The hole 105 is filled with a conductive material, for example, a metal such as Cu. As a result, the through electrode 111 connecting the upper and lower surfaces of the wafer 100 is formed.

이 후, 도금레지스트(109, 110)를 스트립 하여 제거한다. 또한, 관통홀에 충전된 도전성 물질이 넘쳐서 표면 위로 돌출되어 도금되면 후술하는 화학적-기계적 연마(CMP) 등을 통해 해당 부분을 제거할 수도 있다.Thereafter, the plating resists 109 and 110 are stripped and removed. In addition, when the conductive material filled in the through hole overflows and protrudes onto the surface, the corresponding part may be removed through chemical-mechanical polishing (CMP), which will be described later.

다음으로, 도 10에 도시된 바와 같이, 웨이퍼의 하면에 보호막(112), 예를 들면 포토레지스트 막이나, 또는 두꺼운 UV 테이프를 부착한 후 웨이퍼의 상면을 화학적-기계적 연마(CMP)하여 평탄화 한다.Next, as shown in FIG. 10, a protective film 112, for example, a photoresist film or a thick UV tape is attached to the lower surface of the wafer, and then the upper surface of the wafer is chemical-mechanically polished (CMP) to planarize. .

다음으로, 관통전극(111)의 표면에 본딩패드(114)를 형성한다. 본딩패드(114)는 추후 실장되는 반도체 소자(1000)와 전기적 접속이 이루어지는 부분이다. 본 실시예와 같이 이러한 본딩패드(114)를 관통전극(111)의 상측 표면에 형성하게 되면, 반도체 소자(1000)로부터 웨이퍼 하면의 솔더볼(119)에 이르는 경로를 단축시킬 수 있게 되는 장점이 있다.Next, a bonding pad 114 is formed on the surface of the through electrode 111. The bonding pad 114 is a portion in which electrical connection is made with the semiconductor device 1000 to be mounted later. If the bonding pad 114 is formed on the upper surface of the through electrode 111 as in the present embodiment, the path from the semiconductor device 1000 to the solder ball 119 on the lower surface of the wafer can be shortened. .

이러한 본딩패드(114)를 형성하기 위하여, 도 11에 도시된 바와 같이, 웨이퍼의 상면에 포토레지스트 막(113)을 코팅하고, 관통전극(111)의 상면을 선택적으로 노출시킨 다음, 전기도금을 수행한다. 본딩패드(114)는 Cu/Sn, 또는 Cu/Au가 바람직하고 그 두께는 최소 2um 이상이 될 수 있다.In order to form the bonding pad 114, as shown in FIG. 11, the photoresist film 113 is coated on the top surface of the wafer, the top surface of the through electrode 111 is selectively exposed, and then electroplating is performed. To perform. The bonding pad 114 is preferably Cu / Sn or Cu / Au, and may have a thickness of at least 2 μm.

이 후, 웨이퍼의 하면에 배선패턴(117d) 및 솔더볼 패드(117)를 형성한다. 이에 대해 보다 구체적으로 설명하면 아래와 같다.Thereafter, the wiring pattern 117d and the solder ball pads 117 are formed on the lower surface of the wafer. This will be described in more detail below.

먼저 도 12에 도시된 바와 같이 웨이퍼의 하면에 패턴 마스크(116)를 형성한다. 전술한 공정에서 웨이퍼의 하면에 보호층(112)이 형성된 경우에는, 해당 보호층(112)을 제거한 후, 패턴 마스크(116)를 형성한다. 패턴 마스크(116)는 배선패턴(117d)과 솔더볼 패드(117) 등이 형성될 영역을 선택적으로 노출시키고, 이 외의 부분은 커버한다. 이러한 패턴 마스크(116)로는 드라이필름 포토레지스트 등이 이용될 수 있다. 웨이퍼(100)의 상면에도 포토레지스트 막(115)이 코팅됨으로써, 앞선 공정을 통해 형성된 본딩패드(114) 등을 보호할 수 있다.First, as shown in FIG. 12, the pattern mask 116 is formed on the bottom surface of the wafer. When the protective layer 112 is formed on the lower surface of the wafer in the above-described process, after removing the protective layer 112, the pattern mask 116 is formed. The pattern mask 116 selectively exposes a region in which the wiring pattern 117d and the solder ball pad 117 are to be formed, and covers other portions. As the pattern mask 116, a dry film photoresist or the like may be used. The photoresist film 115 may also be coated on the upper surface of the wafer 100 to protect the bonding pad 114 formed through the foregoing process.

이 후, 도 13에 도시된 바와 같이, 웨이퍼의 하면에 형성된 시드층(107b)을 이용한 전기도금을 수행하여, 배선패턴(117d) 및 솔더볼 패드(107)에 상응하는 도금층을 형성한다. 즉, 앞서 관통홀 내부에 도전성 물질을 형성하기 위해 사용되었던 시드층(107b)을 재차 활용하여 웨이퍼의 하면에 배선패턴(117d) 및 솔더볼 패드(117)를 형성하는 것이다. 도금층은 구리(Cu) 와 주석(Sn) 혹은 금(Au)을　순차적으로 전기도금 함으로써 형성될 수 있다. 이들 두께는 구리를 6um 이하로 하고, 주석 혹은 금은 0.5um ~ 1um 정도로 할 수 있다. Thereafter, as shown in FIG. 13, electroplating is performed using the seed layer 107b formed on the lower surface of the wafer to form a plating layer corresponding to the wiring pattern 117d and the solder ball pad 107. That is, the wiring pattern 117d and the solder ball pad 117 are formed on the bottom surface of the wafer by using the seed layer 107b previously used to form the conductive material in the through hole. The plating layer may be formed by sequentially electroplating copper (Cu) and tin (Sn) or gold (Au). These thickness can be 6 micrometers or less for copper, and can be about 0.5 micrometer-1 micrometer of tin or gold.

이 후, 도 14에 도시된 바와 같이, 웨이퍼 하면에 형성된 패턴 마스크(116)와 웨이퍼의 상면에 형성되었던 포토레지스트 막(115)을 제거하고, 플래시 에칭을 수행하여 웨이퍼 상면과 하면을 통해 노출된 시드층(107a, 107b)의 일부를 제거한다.Thereafter, as shown in FIG. 14, the pattern mask 116 formed on the lower surface of the wafer and the photoresist film 115 formed on the upper surface of the wafer are removed, and flash etching is performed to expose the upper and lower surfaces of the wafer. Part of the seed layers 107a and 107b is removed.

그리고 도 15에 도시된 바와 같이, 웨이퍼 하면에 솔더볼 패드(117)를 선택적으로 노출시키는 솔더레지스트 막(118)을 코팅한다.As shown in FIG. 15, a solder resist film 118 for selectively exposing the solder ball pads 117 is coated on the lower surface of the wafer.

다음으로, 도 16에 도시된 바와 같이, 노출된 솔더볼 패드(117)에 땜납 등의 금속으로 이루어지는 솔더볼(119)을 형성한다. 이러한 솔더볼(119)에 의해 본 실시예에 의해 제조되는 반도체 소자 패키지는 별도의 메인보드 등과 접속될 수 있게 된다.Next, as shown in FIG. 16, a solder ball 119 made of metal such as solder is formed on the exposed solder ball pad 117. The semiconductor device package manufactured according to the present exemplary embodiment may be connected to a separate main board by the solder ball 119.

다음으로, 도 17에 도시한 것과 같이 웨이퍼를 다이싱 라인(120)을 따라 복수의 유닛으로 분할한다.Next, as shown in FIG. 17, the wafer is divided into a plurality of units along the dicing line 120.

마지막으로, 도 18에 도시된 바와 같이, 다이싱 된 개별 유닛의 상면에 반도체 소자(1000), 예를 들면 CMOS 이미지 센서 또는 CCD 소자 등의 수광소자를 다이본딩한 후 반도체 소자(1000)의 전극패드(1100)와 관통전극(111) 상에 형성한 본딩패드(114)를 와이어(1200)를 이용하여 연결한다. 이로써, 관통전극(111)을 가진 반도체 소자(1000)의 BGA 패키지가 완성된다.Finally, as shown in FIG. 18, the semiconductor device 1000, for example, a light receiving device such as a CMOS image sensor or a CCD device is die-bonded on an upper surface of the diced individual unit, and then the electrode of the semiconductor device 1000 is bonded. The bonding pad 114 formed on the pad 1100 and the through electrode 111 is connected using the wire 1200. As a result, the BGA package of the semiconductor device 1000 having the through electrode 111 is completed.

특히 먼지 등 오염물질에 민감한 CMOS 이미지 센서 또는 CCD소자 등의 수광 소자는 다이본딩과 와이어본딩을 하는 동안만 작업환경에 노출 되므로 높은 신뢰성과 수율이 동시에 얻어진다. 반면, 종래기술로 언급한 특허문헌 1 또는 특허문헌 2 와 3의 방법으로 구성한 CSP 제조공정에서는 수광 소자가 집적된 반도체 웨이퍼를 직접 패키지 제조공정에 적용하여 오염물질에 민감한 이미지 센서 창 등 수광 창이 노출된 채로　여러 가지 많은 공정이 진행됨으로써 불량을 일으킬 가능성이 높으며 결과적으로 수율이 낮아지는 단점이 있다.In particular, a light receiving device such as a CMOS image sensor or CCD device, which is sensitive to contaminants such as dust, is exposed to the working environment only during die bonding and wire bonding, thereby achieving high reliability and yield. On the other hand, in the CSP manufacturing process constructed by the method of Patent Document 1 or Patent Documents 2 and 3 referred to as the prior art, the semiconductor wafer integrated with the light receiving element is directly applied to the package manufacturing process to expose the light receiving window such as an image sensor window sensitive to contaminants. As a result, many processes are likely to cause defects, resulting in lower yields.

다음으로, 본 발명의 다른 실시예에 따른 인터포저를 이용한 반도체 소자 패키지 제조방법에 대해 도 19 내지 도 31을 참조하여 설명하도록 한다. Next, a method of manufacturing a semiconductor device package using an interposer according to another embodiment of the present invention will be described with reference to FIGS. 19 to 31.

먼저, 도 19에 도시된 바와 같이, 웨이퍼 전면에 관통전극의 본딩패드가 형성될 위치에 포토레지스트 막(201)을 패터닝하여 개구부를 형성하고, 이 포토레지스트 막(201)을　마스크로 이용하여 이방성 드라이 에칭에 의해 관통홀(202)을 형성한다.　이는 도 3에서 형성한 홈(102)을 생략함으로써 공정을 줄이는 효과가 있다. 그러나 홈을 형성하여도 된다. 상기 이방성 드라이 에칭에는 에칭 가스로서 SF6 및 O2를 이용한다.First, as shown in FIG. 19, an opening is formed by patterning a photoresist film 201 at a position where a bonding pad of a through electrode is to be formed on the entire surface of a wafer, and anisotropic using the photoresist film 201 as a mask. The through hole 202 is formed by dry etching. This has the effect of reducing the process by omitting the groove 102 formed in FIG. However, a groove may be formed. SF 6 and O 2 are used as the etching gas for the anisotropic dry etching.

다음으로, 상기 포토레지스트 막(201)을 스트립하여 제거하고, 도 19에 도시된 바와 같이 웨이퍼의 상면과 하면 및 관통홀의 내벽에 산화막(203)을 형성한다. 산화막(203)은 관통홀 내벽을 포함한 전체 웨이퍼를 절연시키기 위한 수단으로서 900℃ ~ 1200℃의 저항 가열 산화 로에서, 또는 P-CVD법에 의해 증착한 TEOS 막 등 어느 것으로도 된다. 관통홀 내벽을 포함한 웨이퍼의 전기적 절연성을 얻을 수 있는 두께로 0.2um ~ 1um가 적당하다.Next, the photoresist film 201 is stripped and removed, and an oxide film 203 is formed on the top and bottom surfaces of the wafer and the inner walls of the through holes as shown in FIG. 19. The oxide film 203 may be any one of means such as a means for insulating the entire wafer including the through-hole inner wall, in a resistive heating oxidation furnace at 900 ° C to 1200 ° C, or a TEOS film deposited by P-CVD. 0.2um ~ 1um is suitable for the thickness to obtain electrical insulation of the wafer including the through-hole inner wall.

다음으로, 도 21에 도시한 것과 같이 시드층(204)을 관통홀 내벽을 포함한 웨이퍼 전체에 스퍼터링 공법에 의해 형성한다. 시드층(204)은 산화막(203)과의 접착력 향상을 위해 Cr/Cu 또는 Ti/Cu 로 구성하여도 되며, 이때 Cr 혹은 Ti의 두께는 20nm ~ 50nm 이고 Cu 의 두께는 1um ~ 1.5um 로 형성하여 관통홀 내벽에 시드층이 끊어짐 없이 형성되는 것이 바람직하다.Next, as shown in FIG. 21, the seed layer 204 is formed in the whole wafer including the through-hole inner wall by sputtering method. The seed layer 204 may be composed of Cr / Cu or Ti / Cu to improve adhesion to the oxide film 203, wherein the thickness of Cr or Ti is 20 nm to 50 nm and the thickness of Cu is 1um to 1.5um. Therefore, it is preferable that the seed layer is formed on the inner wall of the through hole without disconnection.

다음으로, 도 22에 도시한 바와 같이 포토레지스트 막(205)을 관통홀을 제외한 웨이퍼 상면과 하면에 전면과 후면에 형성하고, 도 23에 도시한 것과 같이 전기도금에 의해 도전성 물질을 충전한다. 도금으로 충전된 관통전극(206) 내부에 기공이 발생하지 않도록 PPR(Periodic Pulse Reverse) 도금법을 적용하는 것이 바람직하다.Next, as shown in FIG. 22, a photoresist film 205 is formed on the front and rear surfaces of the wafer, except for the through holes, on the front and rear surfaces, and the conductive material is filled by electroplating as shown in FIG. It is preferable to apply a PPR (Periodic Pulse Reverse) plating method so that pores do not occur in the through electrode 206 filled with the plating.

다음으로, 도 24에 도시된 바와 같이, 포토레지스트 막(205)을 스트립하여 제거한다. 이 때, 웨이퍼 표면과 후면에 관통전극이 과잉으로 넘쳐 형성된 경우 화학적-기계적 연마 법(CMP)에 의해 평탄 화하는 것이 바람직하다. 이 때 CMP법은 정밀하게 제어하여 시드층이 남아있도록 하는 것이 좋다.Next, as shown in FIG. 24, the photoresist film 205 is stripped and removed. At this time, when the through electrode is excessively formed on the wafer surface and the rear surface, it is preferable to planarize by chemical-mechanical polishing (CMP). In this case, the CMP method may be precisely controlled so that the seed layer remains.

다음으로, 도 25에 도시한 바와 같이 웨이퍼 상면에 포토레지스트 막(207)을 코팅하여　관통전극의 상면을 포함하는 영역에 개구부를 형성하고, 웨이퍼 하면은 포토레지스트 막(208)을 전면 코팅한 후, 전기도금에 의해 관통전극(206)의 표면에 본딩패드(209)를 형성한다. 이 본딩패드(209)는 와이어본딩이 가능한 금속으로 Cu/Au 또는 Cu/Sn 의 적층구조로 그 두께는 2um 이하도 좋다.Next, as shown in FIG. 25, the photoresist film 207 is coated on the upper surface of the wafer to form an opening in a region including the upper surface of the through-electrode, and the lower surface of the wafer is coated on the entire surface of the photoresist film 208. The bonding pads 209 are formed on the surface of the through electrode 206 by electroplating. The bonding pad 209 is a metal which can be wire bonded and has a laminated structure of Cu / Au or Cu / Sn, and the thickness thereof may be 2 μm or less.

본딩패드(209)는 도 26에 도시한 것과 같이 바이패스 커패시터(210)와 같은 수동소자를 부착할 배선층(209a)과, 필요 시 관통전극(206) 사이를 상호 연결하기 위한 배선층(209b)을 포함할 수 있다. 상호 연결이 필요한 관통전극 사이를 배선층(209b)을 이용하여 연결함으로써 인터포저 기판 후면에 형성할 솔더볼의 개수를 줄일 수 있게 되고, 그 결과 개별 솔더볼의 사이즈를 크게 형성할 수 있어, 인쇄회로기판에 리플로우를 용이하게 할 수 있다. 또한 바이패스 커패시터(210)는 개별소자일 수도 있고, 박막커패시터로 집적 수동소자(IPD)로 형성할 수도 있다. 박막 유전체 재료는 Ta2O5 또는 TiO2 와 같은 저유전율 재료가 바람직하다.As illustrated in FIG. 26, the bonding pad 209 may include a wiring layer 209a to which a passive element such as the bypass capacitor 210 is attached, and a wiring layer 209b for interconnecting the through electrode 206 if necessary. It may include. By connecting the through electrodes requiring interconnection using the wiring layer 209b, the number of solder balls to be formed on the rear surface of the interposer substrate can be reduced, and as a result, the size of individual solder balls can be largely formed. Reflow can be facilitated. In addition, the bypass capacitor 210 may be an individual device, or may be formed of an integrated passive device (IPD) using a thin film capacitor. The thin film dielectric material is preferably a low dielectric constant material such as Ta 2 O 5 or TiO 2 .

반도체 소자(1000)가 특정 CMOS 이미지 센서일 때 BGA 패키지를 카메라 모듈로 구성하려면 도시하지 않은 CMOS 이미지 센서 칩의 디지털 전력선과 아날로그 전력선 등에 수개의 바이패스 커패시터(210)를 부착해야 하므로 반도체 소자의 다이본딩 영역, 또는 홈을 형성한 영역 밖의 창틀을 1300um ~ 1500um 로 넓게 구성하고, 웨이퍼 최외각 공간에는 카메라 렌즈의 하우징을 부착할 공간으로 사용하는 것이 바람직하다. When the semiconductor device 1000 is a specific CMOS image sensor, in order to configure a BGA package as a camera module, several bypass capacitors 210 must be attached to a digital power line and an analog power line of a CMOS image sensor chip (not shown). It is preferable that the window frame outside the bonding region or the region where the groove is formed is configured to have a wide range of 1300 µm to 1500 µm, and that the wafer outermost space is used as a space to attach the housing of the camera lens.

다음으로, 웨이퍼의 상하에 형성되었던 포토레지스트 막(207, 208)을 스트립하여 제거한 후, 도 27에 도시한 것과 같이 웨이퍼의 상면에 포토레지스트 막(211)을 코팅하고, 후면에는 포토레지스트 막(212)을 코팅하여 관통전극(206)을 포함한 배선층이 형성될 부분의 시드층(204)를 선택적으로 노출시킨다.Next, after stripping and removing the photoresist films 207 and 208 formed on the upper and lower sides of the wafer, a photoresist film 211 is coated on the upper surface of the wafer as shown in FIG. 27, and a photoresist film ( 212 is coated to selectively expose the seed layer 204 of the portion where the wiring layer including the through electrode 206 is to be formed.

다음으로, 도 28에 도시한 것과 같이 전기 도금에 의해 솔더볼 패드로 기능 할Cu/Au, 또는 Cu/Sn 층을 형성한다. 이 때 Cu를 4um 두께로 형성하고 연속하여 Au 또는 Sn 층을 2um ~ 3um 두께로 형성하는 것이 바람직하다. Next, as shown in FIG. 28, a Cu / Au or Cu / Sn layer to function as a solder ball pad is formed by electroplating. At this time, it is preferable to form Cu in a thickness of 4um and successively form an Au or Sn layer in a thickness of 2um to 3um.

다음으로, 도 29에 도시한 것과 같이 웨이퍼 상면과 하면의 포토레지스트 막(211, 212)를 스트립하여 제거하고 시드층(204)를 플래시 에칭한다.Next, as shown in FIG. 29, the photoresist films 211 and 212 on the upper and lower surfaces of the wafer are stripped and removed, and the seed layer 204 is flash etched.

그리고 도 30에 도시한 바와 같이 웨이퍼 하면 전체에 솔더레지스트(214)를 코팅하고,　솔더볼 패드(213) 위에 도전단자를 형성할 영역을 노출시킨 다음 경화시킨다. 30, the solder resist 214 is coated on the entire lower surface of the wafer, and the area for forming the conductive terminal on the solder ball pad 213 is exposed and then cured.

다음으로, 도 31에 도시한 것과 같이 노출된 솔더볼 패드 상에, 예를 들면 땜납 등의 금속으로 이루어지는 솔더볼(215)을 형성한다. Next, as shown in FIG. 31, the solder ball 215 which consists of metals, such as solder, is formed on the exposed solder ball pad.

그리고 나서, 앞선 실시예의 경우와 마찬가지로, 웨이퍼를 다이싱 라인을 따라 복수의 유닛으로 분할한다.Then, as in the case of the previous embodiment, the wafer is divided into a plurality of units along the dicing line.

이 후, 다이싱 된 개별 유닛의 상면에 바이패스 커패시터(210)를 납땜하여 부착시킨 후(도 26 참조), 반도체 전자소자를 다이본딩하고 반도체 소자(1000)의 전극패드와 관통전극 상에 형성한 본딩패드를 와이어본딩으로 연결한다(도 18 참조). 반도체 소자의 본딩패드와 관통전극 상에 형성한 본딩패드를 와이어본딩으로 연결함으로써, 관통전극을 가진 CMOS 이미지 센서의 BGA 패키지가 완성된다.Thereafter, the bypass capacitor 210 is soldered and attached to the upper surface of the diced individual unit (see FIG. 26), and then die-bonds the semiconductor electronic device and is formed on the electrode pad and the through electrode of the semiconductor device 1000. One bonding pad is connected by wire bonding (see FIG. 18). By connecting the bonding pads formed on the through electrodes and the bonding pads formed on the through electrodes by wire bonding, a BGA package of a CMOS image sensor having through electrodes is completed.

여기서 먼지 등 오염물질에 민감한 CMOS 이미지 센서 또는 CCD소자 등의 수광 소자는 다이본딩과 와이어본딩 시에만 작업환경에 노출 되므로 높은 신뢰성과 수율이 동시에 얻어진다.　 마지막으로 도 32에 도시된 바와 같이, 카메라 렌즈(1400)와 적외선 필터(1500) 등이 장착된 렌즈 하우징(1300)을 부착함으로써 리 플로우가 가능한 BGA 패키지의 CMOS 이미지 센서 카메라가 완성된다.Here, a light receiving device such as a CMOS image sensor or CCD device, which is sensitive to dust such as dust, is exposed to the working environment only during die bonding and wire bonding, thereby achieving high reliability and yield. Finally, as shown in FIG. 32, a BGA package CMOS image sensor camera is completed by attaching a lens housing 1300 equipped with a camera lens 1400 and an infrared filter 1500.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.Many embodiments other than the above-described embodiments are within the scope of the claims of the present invention.

도 1 및 도 2는 종래기술에 따른 반도체 패키지 제조방법을 나타내는 도면.1 and 2 illustrate a method of manufacturing a semiconductor package according to the prior art.

도 3 내지 도 18은 본 발명의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 공정도.3 to 18 are process diagrams illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.

도 19 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 패키지 제조방법을 나타내는 공정도.19 to 32 are flowcharts illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.

Claims (10)

웨이퍼에 복수 개의 관통홀을 천공하는 단계;Drilling a plurality of through holes in the wafer; 상기 웨이퍼의 표면 및 상기 관통홀의 내벽에 산화막을 형성하는 단계;Forming an oxide film on a surface of the wafer and an inner wall of the through hole; 상기 관통홀 내에 도전성 물질을 충전하여 관통전극을 형성하는 단계;Filling a through material into the through hole to form a through electrode; 상기 웨이퍼의 하면에 배선패턴 및 솔더볼 패드를 형성하는 단계;Forming a wiring pattern and a solder ball pad on a bottom surface of the wafer; 상기 웨이퍼를 복수의 유닛으로 분할하는 단계;Dividing the wafer into a plurality of units; 상기 분할된 유닛의 상면에 반도체 소자를 실장하는 단계; 및Mounting a semiconductor device on an upper surface of the divided unit; And 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계를 포함하는 인터포저를 이용한 반도체 패키지 제조방법.A method of manufacturing a semiconductor package using an interposer comprising the step of electrically connecting the semiconductor device and the through electrode. 제1항에 있어서,The method of claim 1, 상기 산화막을 형성하는 단계 이전에,Before forming the oxide film, 상기 웨이퍼의 상면에, 상기 반도체 소자의 적어도 일부가 내장되는 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.A method of manufacturing a semiconductor package using an interposer, further comprising forming a groove in which at least a portion of the semiconductor device is embedded on an upper surface of the wafer. 제1항에 있어서,The method of claim 1, 상기 반도체 소자는 수광소자인 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.The semiconductor device is a semiconductor package manufacturing method using an interposer, characterized in that the light receiving device. 제1항에 있어서,The method of claim 1, 상기 관통홀을 천공하는 단계는,Perforating the through hole, 상기 웨이퍼의 상면에 포토레지스트 막을 코팅하는 단계;Coating a photoresist film on the upper surface of the wafer; 상기 포토레지스트 막에 상기 관통홀에 상응하는 개구부를 형성하는 단계;Forming an opening corresponding to the through hole in the photoresist film; 상기 포토레지스트 막을 마스크로 하여 이방성 드라이 에칭을 수행하는 단계; 및Performing anisotropic dry etching using the photoresist film as a mask; And 상기 포토레지스트 막을 제거하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.Removing the photoresist film; and manufacturing a semiconductor package using an interposer. 제1항에 있어서,The method of claim 1, 상기 관통전극을 형성하는 단계는,Forming the through electrode, 상기 웨이퍼의 상하면 및 상기 관통홀의 내벽에 시드층을 형성하는 단계;Forming a seed layer on upper and lower surfaces of the wafer and on an inner wall of the through hole; 상기 관통홀이 선택적으로 노출되도록, 상기 웨이퍼의 상면 및 하면에 도금레지스트를 형성하는 단계;Forming plating resists on the top and bottom surfaces of the wafer to selectively expose the through holes; 전기도금을 수행하여, 상기 관통홀 내에 도전성 물질을 충전하는 단계; 및Performing electroplating to fill a conductive material in the through hole; And 상기 도금레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.Removing the plating resist; and manufacturing a semiconductor package using an interposer. 제5항에 있어서,The method of claim 5, 상기 배선패턴 및 솔더볼 패드를 형성하는 단계는,Forming the wiring pattern and the solder ball pad, 상기 웨이퍼의 하면에 패턴 마스크를 형성하는 단계;Forming a pattern mask on a bottom surface of the wafer; 상기 웨이퍼의 하면에 형성된 시드층을 이용한 전기도금을 수행하여, 상기 배선패턴 및 상기 솔더볼 패드에 상응하는 도금층을 형성하는 단계;Forming a plating layer corresponding to the wiring pattern and the solder ball pad by performing electroplating using a seed layer formed on a lower surface of the wafer; 상기 패턴 마스크를 제거하는 단계; 및Removing the pattern mask; And 플래시 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.A method of manufacturing a semiconductor package using an interposer, comprising the step of performing a flash etch. 제1항에 있어서,The method of claim 1, 상기 반도체 소자와 상기 관통전극을 전기적으로 연결하는 단계는,The step of electrically connecting the semiconductor device and the through electrode, 상기 관통전극의 표면에 본딩패드를 형성하는 단계; 및Forming a bonding pad on a surface of the through electrode; And 상기 반도체 소자와 상기 본딩패드를 와이어본딩 하는 단계를 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.A method of manufacturing a semiconductor package using an interposer, comprising: wire bonding the semiconductor device and the bonding pad. 제1항에 있어서,The method of claim 1, 상기 웨이퍼는 실리콘 재질로 이루어지는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.The wafer is a semiconductor package manufacturing method using an interposer, characterized in that made of a silicon material. 제1항에 있어서,The method of claim 1, 상기 관통전극은 복수 개이며,The through electrode is a plurality, 상기 웨이퍼의 표면에 상기 복수 개의 관통전극 중 적어도 어느 한 쌍을 직접 연결하는 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.And forming a wiring layer directly connecting at least one pair of the plurality of through electrodes on a surface of the wafer. 제9항에 있어서,10. The method of claim 9, 상기 복수 개의 관통전극 중 적어도 어느 한 쌍 사이에 수동소자를 실장하는 단계를 더 포함하는 것을 특징으로 하는 인터포저를 이용한 반도체 패키지 제조방법.A method of manufacturing a semiconductor package using an interposer, further comprising mounting a passive element between at least one pair of the plurality of through electrodes.
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