KR102194712B1 - 고체 전해커패시터, 그 제조방법 및 칩 전자부품 - Google Patents

고체 전해커패시터, 그 제조방법 및 칩 전자부품 Download PDF

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KR102194712B1
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Abstract

본 발명의 일 실시형태는 탄탈 분말의 다공질 소결체로 이루어진 양극체; 길이 방향 일부 영역이 상기 다공질 소결체에 매설된 양극 와이어; 상기 다공질 소결체의 표면에 형성된 유전체층; 상기 유전체층의 표면에 배치된 고체 전해질층; 및 상기 고체 전해질층 상에 배치된 카본층; 을 포함하며, 상기 카본층은 카본블랙을 포함하는 제1 카본층 및 상기 제1 카본층 상에 배치되며 카본블랙과 그라파이트를 포함하는 제2 카본층을 포함하는 고체 전해 커패시터를 제공한다.

Description

고체 전해커패시터, 그 제조방법 및 칩 전자부품{Solid electrolytic capacitor, manufacturing method of the same and chip electronic component}
본 발명은 고체 전해커패시터, 그 제조방법 및 칩 전자부품에 관한 것이다.
탄탈륨(tantalum: Ta) 소재는 융점이 높고 연성 및 내부식성 등이 우수한 기계적 또는 물리적 특징을 가진다.
이러한 탄탈륨 소재는 안정된 양극 산화 피막을 형성시킬 수 있는 특성으로 인해 소형 캐패시터의 양극 소재로 이용되고 있다.
탄탈륨 소재를 이용하는 탄탈륨 캐패시터(Tantalum Capacitor)는 탄탈륨 분말(Tantalum Powder)을 소결하여 굳혔을 때 나오는 빈 틈을 이용하는 구조로서, 탄탈 표면에 양극 산화법을 이용하여 산화 탄탈(Ta2O5)을 형성하고, 이 산화 탄탈을 유전체로 하여 그 위에 전해질인 이산화망간층(MnO2 )을 형성하며, 상기 이산화망간층 위에 카본층 및 금속층을 형성하여 본체를 형성하며, 상기 본체에 회로 기판의 실장을 위하여 양극 및 음극을 형성하고 몰딩부를 형성하여 제조될 수 있다.
일본 공개특허공보 제2009-094478호
본 발명은 ESR 특성이 개선된 고체 전해커패시터, 그 제조방법 및 칩 전자부품을 제공하고자 한다.
본 발명의 일 실시형태에 의하면, ESR 특성 개선을 위하여 카본블랙을 포함한 제1 카본층 및 제1 카본층 상에 배치되며 카본블랙과 그라파이트를 포함한 제2 카본층을 포함하는 고체 전해 커패시터 및 그 제조방법을 제공한다.
본 발명의 또 다른 일 실시형태는 카본층은 카본블랙을 포함하는 제1 카본층 및 상기 제1 카본층 상에 배치되며 카본블랙과 그라파이트를 포함하는 제2 카본층을 포함하는 커패시터부; 커패시터부를 외장하는 몰딩부; 및 상기 몰딩부의 외부로 인출되는 리드; 를 포함하는 칩 전자부품을 제공한다.
본 발명의 실시형태에 의하면 낮은 등가직렬저항을 가지며, 등가직렬특성이 향상된 고체 전해 커패시터, 그 제조 방법 및 이를 포함한 칩 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 고체 전해 캐패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 4는 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법을 나타내는 흐름도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품을 나타내는 사시도이다.
도 6은 도 5의 B-B' 단면도이다.
도 7a 및 도 7b는 본 발명의 실험 예에 따른 실험 데이터를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 고체 전해 캐패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 P 영역에 대한 확대도이다.
도 1 내지 도 2를 참조하면, 본 실시 형태에 따른 고체 전해 캐패시터(100)는 양극 와이어(120)와 커패시터 본체(110)를 포함할 수 있으며, 상기 커패시터 본체는 양극체(111); 유전체층(112); 고체 전해질층(113); 및 카본층(114)을 포함한다.
또한 본 발명의 일 실시형태에 따른 고체 전해 커패시터(100)는 카본층(114) 상에 배치되는 은 음극층(115)를 포함할 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 양극체(111)에서 양극 와이어(120)가 노출되는 방향을 전방으로 설정하고, 상기 전방과 대향하는 방향을 후방으로 설정하며 상기 전방 및 후방과 평행한 방향을 길이(L) 방향, 상기 길이 방향과 수직한 일 방향을 두께(T) 방향, 상기 길이 방향 및 두께 방향과 수직한 일 방향을 폭(W) 방향으로 설정하고, 상기 길이 방향으로 대향하는 면 중 양극 와이어(120)가 인출되는 면을 전면, 전면과 대향하는 면을 후면으로, 두께 방향과 수직한 양면을 상면 및 하면(또는 실장면)으로, 폭 방향과 수직한 양면을 양 측면으로 설정하여 설명하기로 한다.
상기 양극체(111)는 탄탈을 이용하여 형성되며 탄탈 분말의 다공질 소결체로 이루어질 수 있다. 일 예로서 탄탈 분말과 바인더를 일정 비율로 혼합하여 교반시키고, 이 혼합된 분말을 압축하여 직육면체로 성형한 후 이를 소결시켜 제작할 수 있다.
또한, 상기 양극 와이어(120)는 탄탈 금속으로 형성될 수 있으며, 단면이 원형 또는 다각형인 기둥 형상을 가질 수 있다.
상기 양극체(111)는 전방으로 상기 양극 와이어(120)의 일부가 노출되도록 상기 양극 와이어의 길이 방향 일부를 매설할 수 있다.
예를 들어, 양극체(111) 형성을 위해 탄탈 분말과 바인더가 혼합된 분말을 압축하기 전에, 그 중심에 양극 와이어(120)의 일부가 묻힐 수 있도록 상기 탄탈 분말과 바인더의 혼합물에 양극 와이어를 삽입하여 장착할 수 있다.
예를 들어, 상기 양극체(111)는 바인더를 혼합한 탄탈 분말에 양극 와이어(120)를 삽입 장착하여 원하는 크기의 탄탈 소자를 성형한 다음, 상기 탄탈 소자를 소결시켜 제작할 수 있다.
상기 양극체(111)의 표면에는 유전체층(112)이 형성될 수 있다. 상기 유전체층(112)은 상기 양극체(111)의 표면이 산화되어 형성될 수 있다. 예를 들어, 상기 유전체층(112)은 상기 양극체를 이루는 탄탈의 산화물인 산화탄탈륨(Ta2O5)으로 구성되며 상기 양극체(111)의 표면 상에 소정의 두께로 형성될 수 있다.
음극화를 위해 상기 유전체층의 표면상에는 고체 전해질층(113)이 형성될 수 있다. 상기 고체 전해질층(113)은 도전성 고분자 또는 이산화망간(MnO2) 중 하나 이상을 포함할 수 있다.
상기 고체 전해질층(113)이 도전성 고분자로 형성되는 경우 화학 중합법 또는 전해 중합법에 의해 상기 유전체층(112)의 표면에 형성될 수 있다. 상기 도전성 고분자 재료로는 도전성을 갖는 고분자 재료이면 특별히 한정되지 않으며, 예를 들면 폴리 피롤, 폴리 티오펜, 폴리 아닐린 등을 포함할 수 있다.
상기 고체 전해질층(113)이 이산화망간(MnO2)으로 형성되는 경우, 표면에 유전체층이 형성된 양극체를 질산망간과 같은 망간 수용액 중에 침적시킨 후 망간 수용액을 가열분해하여 유전체층의 표면에 도전성의 이산화망간을 형성할 수 있다.
본 발명의 일 실시형태에 따른 고체 전해 커패시터가 고압용 탄탈 커패시터인 경우, 고체 전해질층(113)은 PEDOT (폴리(3,4-에틸렌디옥시티오펜) (poly(3,4-ethylenedioxythiophene)))로 형성될 수 있다.
카본층(114)은 카본 페이스트로 형성될 수 있으며, 상기 고체 전해질층(113)의 표면에 배치될 수 있다.
상기 카본층(114)은 도전성 탄소재료 분말을 바인더나 분산제등과 혼합한 상태로, 수중 또는 유기용제중에 분산시킨 카본 페이스트를 상기 고체 전해질층(113) 상에 도포하여 형성할 수 있다.
은(Ag) 음극층(115)은 은 입자를 포함하는 은 페이스트로 형성될 수 있으며, 상기 은 페이스트를 상기 카본층(114) 상에 도포하여 형성할 수 있다.
상기 카본층(114)은 표면의 접촉 저항을 감소시키기 위한 것이며, 상기 은(Ag) 음극층(115)은 음극 리드와의 전기 연결성을 향상시키기 위한 것이다.
본 발명의 일 실시형태에 따르면, 도 3에 도시된 바와 같이, 상기 카본층(114)은 제1 카본층(114a) 및 상기 제1 카본층 상에 배치된 제2 카본층(114b)을 포함한다.
상기 제1 카본층(114a)은 카본 블랙을 포함하며, 상기 제2 카본층(114b)은 카본 블랙 및 그라파이트(graphite)를 포함한다. 본 발명의 일 실시형태에 의하면, 고체 전해 커패시터의 카본층이 카본블랙을 포함하는 제1 카본층(114a) 및 카본 블랙과 그라파이트를 포함하는 제2 카본층(114b)을 포함함으로써, 내습 특성이 향상되고 등가직렬저항(ESR, Equivalent Series Resistance)을 저감할 수 있다.
또한, 제조 공정 중 발생하는 등가직렬저항 변화를 개선할 수 있다.
또한, 본 발명의 일 실시형태와 같이 카본층(114)이 제1 및 제2 카본층(114a, 114b)을 포함하면 고체 전해질층(113)이 PEDOT 고분자로 형성되는 경우 발생할 수 있는 문제점을 개선할 수 있다.
PEDOT 고분자는 흡습하기 쉬운 단점을 가지고 있으나, 본 발명의 일 실시형태에 따른 카본층은 이를 보완할 수 있으며, 카본층 상에 배치되는 은 음극층과의 결합력을 높여 공정 진행 시 ESR 변화를 개선하는 효과를 얻을 수 있다.
또한, 카본층을 카본 블랙을 포함하는 단일 카본층으로 형성한 경우, 고온 고습 신뢰성 평가 조건인 85℃, 85% 습도 조건에서 120 시간 경과 이후 스펙을 벗어난 제품이 발생하였으나, 본 발명의 일 실시형태와 같이 카본층을 제1 및 제2 카본층으로 구성한 경우 신뢰성 평가 조건에서도 안정적인 LC 특성을 나타낼 수 있다.
나아가, 제1 카본층 보다 제2 카본층이 은 음극층과의 결합력이 더 우수하므로, 본 발명의 일 실시형태와 같이 제1 카본층을 먼저 배치하고 제2 카본층을 배치하여 카본층과 은 음극층과의 결합력을 향상시킬 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제2 카본층(114b)은 상기 카본 블랙을 2 내지 5 중량부, 상기 그라파이트를 5 내지 10 중량부로 포함할 수 있다.
상기 제2 카본층(114b)은 상기 카본 블랙 2 내지 5 중량부, 그라파이트를 5 내지 10 중량부로 포함하여 고온 고습 조건에서의 신뢰성을 효과적으로 향상시킬 수 있다.
도 4는 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법을 나타내는 흐름도이다.
도 4에 도시된 바와 같이 본 발명의 일 실시형태에 따른 고체 전해 커패시터의 제조방법은 양극 와이어를 마련하는 단계(S1); 상기 양극 와이어의 일부를 매설하도록 양극체를 형성하는 단계(S2); 유전체층을 형성하는 단계(S3); 고체 전해질층을 형성하는 단계(S4); 제1 카본층을 형성하는 단계(S5); 및 제2 카본층을 형성하는 단계(S6);를 포함할 수 있다.
제1 카본층을 형성하는 단계(S5)는 카본 블랙을 포함하는 페이스트를 고체 전해질층 상에 도포하여 수행될 수 있으며, Kuretake 사(社)의 Kuretake 페이스트를 이용해 형성할 수 있다.
Kuretake 페이스트는 약 12-14wt%의 카본 블랙을 포함하며, 그라파이트는 포함하지 않는다. Kuretake 페이스트는 용매로 물(H2O)을 약 80wt% 포함한다.
제2 카본층을 형성하는 단계(S6)는 카본 블랙 및 그라파이트를 포함하는 페이스트를 제1 카본층 상에 도포하여 수행할 수 있으며, Nippon graphite 사(社)의 T-30PLB-UL 페이스트를 이용해 형성할 수 있다.
그 밖에 본 실시형태에 따른 고체 전해 커패시터의 제조방법에 관한 설명은 상술한 본 발명의 일 실시형태에 따른 고체 전해 커패시터에 대한 설명과 중복되므로 여기서는 생략하도록 한다.
도 5는 본 발명의 다른 일 실시형태에 따른 칩 전자부품을 나타내는 사시도이고 도 6은 도 5의 B-B' 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 일 실시형태는 커패시터부(100); 상기 커패시터부를 외장하는 몰딩부(140); 및 상기 커패시터부와 연결되고 상기 몰딩부의 외부로 인출되는 양극 리드(131) 및 음극 리드(132); 를 포함하는 칩 전자부품(200)을 제공할 수 있다.
상기 커패시터부(100)는 탄탈 분말의 다공질 소결체로 이루어진 양극체(111), 길이 방향 일부 영역이 상기 양극체(111)에 매설되고 상기 양극 리드와 연결되는 양극 와이어(120), 상기 양극체(111)의 표면에 형성된 유전체층(112), 상기 유전체층의 표면에 배치된 고체 전해질층(113), 상기 고체 전해질층의 표면에 배치되는 카본층(114) 및 상기 카본층 상에 배치되며 상기 음극 리드와 연결되는 은 음극층(115)을 포함할 수 있다.
상기 커패시터부는 상술한 일 실시형태에 따른 고체 전해 커패시터와 동일한 구성을 포함할 수 있으며, 이하에서 중복되는 설명은 생략하도록 한다.
한편, 몰딩부(140)에 둘러싸인 커패시터부(100)와 외부와의 전기적인 연결을 위하여 상기 고체 전해 커패시터와 연결되도록 양극 리드(131) 및 음극 리드(132)를 배치할 수 있다. 상기 양극 리드는 양극 연결부와 양극 단자부를 포함할 수 있으며, 상기 음극 리드는 음극 연결부와 음극 단자부를 포함할 수 있다.
상기 양극 연결부는 양극 와이어의 양극체로부터 노출된 영역과 접속되어 전기적으로 연결되며, 상기 양극 단자부는 상기 몰딩부의 외부로 인출되어 외부로부터 전압이 인가되거나 다른 전자 제품과의 전기적 연결을 위한 연결 단자로 기능할 수 있다. 또한 상기 음극 연결부는 상기 음극층과 전기적으로 연결되며, 상기 음극 단자부는 상기 몰딩부의 외부로 인출되어 외부로부터 전압이 인가되거나 다른 전자 제품과의 전기적 연결을 위한 연결 단자로 기능할 수 있다.
상기 양극 와이어(120)와 상기 양극 연결부는 양극 와이어가 양극 리드(131)의 양극 연결부에 접속되도록 한 상태에서, 스폿 용접(spot welding) 또는 레이저 용접(laser welding)하거나 도전성 접착제를 도포하여 전기적으로 부착하여 전기적으로 연결될 수 있다.
상기 은 음극층(115)과 상기 음극 연결부는 도전성 접착제로 형성된 도전성 접착층(150)에 의해 연결될 수 있다. 상기 도전성 접착제는 에폭시계의 열경화성 수지 및 도전성 금속 분말을 포함하여 구성될 수 있으며, 이러한 도전성 접착체를 일정량 디스펜싱 또는 점 돗팅하여 도전성 접착층(150)을 형성하여 캐패시터 본체(110)와 음극 리드(132)의 음극 연결부를 부착시키고, 밀폐된 오븐이나 리플로우 경화 조건에서 경화하여 수지 몰딩시 캐패시터 본체(110)가 움직이지 않도록 하는 역할을 할 수 있다.
이때, 상기 도전성 금속 분말로 은(Ag)을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
몰딩부(140)는 고체 전해 커패시터(100)를 둘러싸도록 EMC(에폭시 몰딩 컴파운드; epoxy molding compound) 등의 수지를 트랜스퍼 몰딩(transfer molding)하여 형성될 수 있다.
몰딩부(140)는 외부로부터 고체 전해 커패시터를 보호하는 역할을 수행한다.
이때, 몰딩부(140)는 양극 리드의 양극 단자부와 음극 리드의 음극 단자부가 노출되도록 형성될 수 있다.
EMC 몰딩을 위한 온도 및 그 밖의 조건들은 사용되는 EMC의 성분과 형상에 따라 적절히 조절될 수 있다.
몰딩 이후에는 필요에 따라 밀폐된 오븐이나 리플로우 경화 조건에서 경화를 진행할 수 있다.
이때, 음극 리드의 음극 단자부와 양극 리드의 양극 단자부가 외부로 노출되도록 몰딩 작업을 수행한다.
실험 예
도 7a 및 도 7b는 탄탈 커패시터의 카본층을 1)카본 블랙과 그라파이트를 포함하는 단일 층으로 구성한 경우(카본블랙+ 그라파이트층), 2)카본 블랙을 포함하는 단일 층으로 구성한 경우(카본 블랙층), 3)고체 전해질층 상에 카본 블랙과 그라파이트를 포함하는 카본층을 먼저 형성 후 카본 블랙을 포함하는 카본을 추가로 형성한 경우((카본블랙+그라파이트층)+(카본블랙층)), 4)고체 전해질층 상에 카본블랙을 포함하는 카본층을 제1 카본층으로 형성하고, 제1 카본층 상에 카본 블랙 및 그라파이트를 포함하는 제2 카본층을 추가로 형성한 경우((카본블랙 층)+(카본블랙+그라파이트층))에 대하여, 칩 전자부품의 제조 공정에서 발생하는 용량변화 및 ESR 변화를 나타내는 그래프이다.
카본 블랙층은 Kuretake 사(社)의 Kuretake 페이스트로 형성되었으며, 카본블랙+그라파이트층은 Nippon graphite 사(社)의 T-30PLB-UL 페이스트로 형성되었다.
도 7a 및 7b를 참조하면, 1) 내지 4)의 경우 중, 카본 블랙을 포함하는 제1 카본층 및 카본 블랙과 그라파이트를 포함하는 제2 카본층을 형성한 4)의 경우 용량이 가장 높고, ESR이 가장 낮으며 ESR 변화도 크지 않음을 확인할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
100 : 고체 전해커패시터
110 : 커패시터 본체
111 : 양극체
112 : 유전체층
113 : 고체 전해질층
114 : 카본층
115 : 은(Ag) 음극층
120 : 양극 와이어
131 : 양극 리드
132 : 음극 리드
140 : 몰딩부
150 : 도전성 접착층

Claims (10)

  1. 탄탈 분말의 다공질 소결체로 이루어진 양극체;
    길이 방향 일부 영역이 상기 양극체에 매설된 양극 와이어;
    상기 양극체의 표면에 형성된 유전체층;
    상기 유전체층의 표면에 배치된 고체 전해질층; 및
    상기 고체 전해질층 상에 배치된 카본층; 을 포함하며,
    상기 카본층은 카본블랙을 포함하는 제1 카본층 및 상기 제1 카본층 상에 배치되며 카본블랙과 그라파이트를 포함하는 제2 카본층을 포함하고,
    상기 제2 카본층은 카본블랙을 2 내지 5 중량부, 그라파이트를 5 내지 10 중량부 포함하며,
    상기 고체 전해질층은 PEDOT(폴리(3,4-에틸렌디옥시티오펜) (poly(3,4-ethylenedioxythiophene)))을 포함하는 고체 전해 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 카본층 상에 배치되는 은 음극층을 더 포함하는 고체 전해 커패시터.
  4. 삭제
  5. 삭제
  6. 양극 와이어를 마련하는 단계;
    상기 양극 와이어의 일부를 매설하도록 탄탈 성형체를 소결해 양극체를 형성하는 단계;
    상기 양극체의 표면을 산화시켜 유전체층을 형성하는 단계;
    상기 유전체층의 표면에 고체 전해질층을 형성하는 단계;
    상기 고체 전해질층 상에 카본블랙을 포함하는 제1 카본층을 형성하는 단계; 및
    상기 제1 카본층 상에 카본블랙 및 그라파이트를 포함하는 제2 카본층을 형성하는 단계; 를 포함하고
    상기 제2 카본층은 카본블랙을 2 내지 5 중량부, 그라파이트를 5 내지 10 중량부 포함하며,
    상기 고체 전해질층은 PEDOT(폴리(3,4-에틸렌디옥시티오펜) (poly(3,4-ethylenedioxythiophene)))을 포함하는 고체 전해 커패시터의 제조방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 제2 카본층 상에 은 음극층을 형성하는 단계를 더 포함하는 고체 전해 커패시터의 제조방법.
  9. 삭제
  10. 탄탈 분말의 다공질 소결체로 이루어진 양극체, 길이 방향 일부 영역이 상기 다공질 소결체에 매설된 양극 와이어, 상기 양극체의 표면에 형성된 유전체층, 상기 유전체층의 표면에 배치된 고체 전해질층 및 상기 고체 전해질층 상에 배치된 카본층을 포함하는 커패시터부;
    상기 커패시터부를 외장하는 몰딩부;
    상기 양극 와이어와 연결되고 상기 몰딩부의 외부로 인출되는 양극 리드; 및
    상기 커패시터부와 연결되고 상기 몰딩부의 외부로 인출되는 음극 리드;를 포함하며,
    상기 카본층은 카본블랙을 포함하는 제1 카본층 및 상기 제1 카본층 상에 배치되며 카본블랙과 그라파이트를 포함하는 제2 카본층을 포함하고,
    상기 제2 카본층은 카본블랙을 2 내지 5 중량부, 그라파이트를 5 내지 10 중량부 포함하며,
    상기 고체 전해질층은 PEDOT(폴리(3,4-에틸렌디옥시티오펜) (poly(3,4-ethylenedioxythiophene)))을 포함하는 칩 전자부품.
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