KR102187809B1 - The method of fabricating a semiconductor package including a magnetic shield - Google Patents

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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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Abstract

전극 단자들이 형성된 웨이퍼의 액티브 면에 격자 형태로 크랙을 형성한다. 상기 액티브 면과 마주하는 웨이퍼의 뒷면을 그라인딩 한다. 상기 웨이퍼의 액티브 면에 테이프를 부착한다. 상기 테이프를 늘려 웨이퍼를 반도체 칩들로 개별화 한다. 상기 반도체 칩들 및 테이프의 표면에 실드층을 형성한다. 상기 반도체 칩들 사이의 실드층을 절단하여, 반도체 칩들의 뒷면 및 측면들에 제 1 실드 패턴이 형성된 반도체 칩들로 개별화 한다. 기판에 상기 반도체 칩들을 부착한다. 상기 반도체 칩들의 각 액티브 면에 제 2 실드 패턴을 형성한다. 상기 반도체 칩들과 기판은 본딩 와이어에 의해 전기적, 물리적으로 연결되는 반도체 패키지 제조방법이 제안된다. Cracks are formed in a grid shape on the active surface of the wafer on which the electrode terminals are formed. The back side of the wafer facing the active surface is ground. A tape is attached to the active side of the wafer. The tape is stretched to individualize the wafer into semiconductor chips. Shield layers are formed on the surfaces of the semiconductor chips and the tape. The shield layers between the semiconductor chips are cut to separate them into semiconductor chips having first shield patterns formed on the back and side surfaces of the semiconductor chips. The semiconductor chips are attached to the substrate. A second shield pattern is formed on each active surface of the semiconductor chips. A method of manufacturing a semiconductor package in which the semiconductor chips and the substrate are electrically and physically connected by a bonding wire is proposed.

Description

자기 차폐부를 가지는 반도체 패키지 제조방법{The method of fabricating a semiconductor package including a magnetic shield}The method of fabricating a semiconductor package including a magnetic shield

자기 저항 메모리 소자를 포함하는 반도체 패키지 제조방법에 관한 것이다.It relates to a method of manufacturing a semiconductor package including a magnetoresistive memory device.

외부 자기가 자기 저항 메모리 소자에 영향을 주지 않도록 하기 위해, 외부 자기를 차폐하기 위한 다양한 기술들이 제안되고 있다. In order to prevent the external magnetism from affecting the magnetoresistive memory device, various techniques for shielding the external magnetism have been proposed.

본 발명이 해결 하고자 하는 과제는, 자기 저항 메모리 소자가 외부 자기의 영향을 받지 않도록 하기 위한 반도체 패키지 제조방법을 제공하는 것이다. The problem to be solved by the present invention is to provide a method of manufacturing a semiconductor package for preventing a magnetoresistive memory device from being influenced by external magnetism.

본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.Various problems to be solved by the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조방법은 전극 단자들이 위치한 액티브 면에 격자 형태로 크랙을 형성하는 것을 포함한다. 상기 액티브 면과 마주하는 웨이퍼의 뒷면을 그라인딩 한다. 상기 웨이퍼의 액티브 면에 테이프를 부착한다. 상기 테이프를 늘려 웨이퍼를 반도체 칩들로 개별화 한다. 상기 반도체 칩들 및 테이프의 표면에 실드층을 형성한다. 상기 반도체 칩들 사이의 실드층을 절단하여, 반도체 칩들의 뒷면 및 측면들에 제 1 실드 패턴이 형성된 반도체 칩들로 분리 한다. 기판에 상기 반도체 칩들을 부착한다. 상기 반도체 칩들의 각 액티브 면에 제 2 실드 패턴을 형성한다. A method of manufacturing a semiconductor package according to an embodiment of the inventive concept includes forming a crack in a grid shape on an active surface on which electrode terminals are located. The back side of the wafer facing the active surface is ground. A tape is attached to the active side of the wafer. The tape is stretched to individualize the wafer into semiconductor chips. Shield layers are formed on the surfaces of the semiconductor chips and the tape. The shield layers between the semiconductor chips are cut to separate them into semiconductor chips having a first shield pattern formed on the back and side surfaces of the semiconductor chips. The semiconductor chips are attached to the substrate. A second shield pattern is formed on each active surface of the semiconductor chips.

상기 반도체 칩들과 상기 기판을 전기적, 물리적으로 연결하기 위한 본딩 와이어 부착 공정을 포함할 수 있다. A bonding wire attachment process for electrically and physically connecting the semiconductor chips and the substrate may be included.

상기 웨이퍼에 격자 형태로 크랙을 형성하는 것은, 상기 웨이퍼의 액티브 면에 격자 형태로 레이저를 조사하는 것을 포함할 수 있다. Forming the crack in the form of a grid on the wafer may include irradiating a laser in the form of a grid onto the active surface of the wafer.

상기 제 2 실드 패턴을 형성하는 것은 박막 형태로 미리 제작된 제 2 실드 패턴을 상기 반도체 칩의 표면에 부착하는 것을 포함할 수 있다. Forming the second shield pattern may include attaching a pre-fabricated second shield pattern in the form of a thin film to the surface of the semiconductor chip.

상기 기판에 상기 반도체 칩들을 부착하는 것은 상기 실드 층의 상면에 접착 필름을 부착하고, 상기 실드층과 함께 절단하여 상기 제 1 실드 패턴의 하부에 제 1 접착층을 형성하는 것을 포함할 수 있다. 상기 제 1 접착층은 상기 기판에 부착될 수 있다. Attaching the semiconductor chips to the substrate may include attaching an adhesive film to an upper surface of the shield layer and cutting it together with the shield layer to form a first adhesive layer under the first shield pattern. The first adhesive layer may be attached to the substrate.

상기 반도체 칩들 및 상기 실드층 사이에 버퍼층이 형성될 수 있다. A buffer layer may be formed between the semiconductor chips and the shield layer.

상기 반도체 칩들과 상기 본딩 와이어를 수용하는 몰딩이 형성될 수 있다. Moldings for accommodating the semiconductor chips and the bonding wire may be formed.

상기 몰딩 및 기판을 절단하여, 단일 반도체 패키지로 개별화 하는 것을 포함할 수 있다. By cutting the molding and the substrate, it may include individualization into a single semiconductor package.

상기 반도체 칩과 상기 제 2 실드 패턴 사이에 상기 반도체 칩과 동일한 형태의 다른 반도체 칩이 적층 될 수 있다. Another semiconductor chip having the same shape as the semiconductor chip may be stacked between the semiconductor chip and the second shield pattern.

상기 적층된 반도체 칩들을 서로 부착하고, 상기 본딩 와이어의 일 끝 단을 수용하는 칩간 접착층이 형성될 수 있다. The stacked semiconductor chips may be attached to each other, and an interchip adhesive layer may be formed to accommodate one end of the bonding wire.

상기 제 1 실드 패턴과 제 2 실드 패턴은 철과 니켈을 합금한 퍼멀로이(Permalloy)를 포함 할 수 있다.The first shield pattern and the second shield pattern may include Permalloy obtained by alloying iron and nickel.

본 발명의 일 실시예에 의한 반도체 패키지 제조방법은 전극 단자들이 형성된 액티브 면과 이와 마주하는 뒷면을 가지는 웨이퍼를 준비하는 것을 포함한다. 상기 전극 단자들을 제외한 액티브 면에 제 1 실드층을 형성 하는 것을 포함한다. 상기 웨이퍼의 뒷면을 그라인딩 하는 것을 포함한다. 상기 제 1 실드 층을 포함하는 웨이퍼를 절단하여, 액티브 면에 제 1 실드 패턴이 형성된 반도체 칩들로 개별화 하는 것을 포함한다. 상기 반도체 칩들의 뒷면 및 측면이 노출 되도록, 캐리어에 상기 반도체 칩들을 부착하는 것을 포함한다. 상기 반도체 칩들의 뒷면들, 측면들 및 상기 캐리어의 상면에 제 2 실드층을 형성하는 것을 포함한다. 상기 제 2 실드 층의 상면에 몰딩층을 형성하는 것을 포함한다. 상기 캐리어를 제거하는 것을 포함한다. A method of manufacturing a semiconductor package according to an embodiment of the present invention includes preparing a wafer having an active surface on which electrode terminals are formed and a back surface facing the active surface. And forming a first shield layer on the active surface excluding the electrode terminals. And grinding the back side of the wafer. And cutting the wafer including the first shield layer to individualize the semiconductor chips having the first shield pattern formed on the active surface. And attaching the semiconductor chips to a carrier so that the back and sides of the semiconductor chips are exposed. And forming a second shield layer on the back surfaces, side surfaces of the semiconductor chips, and an upper surface of the carrier. And forming a molding layer on the upper surface of the second shield layer. And removing the carrier.

상기 제 1 실드 층을 형성하는 것은 상기 전극 단자들의 면적 보다 넓은 면적으로 상기 전극 단자들을 덮는 마스크 패턴들을 형성하는 것을 포함할 수 있다.Forming the first shield layer may include forming mask patterns covering the electrode terminals with an area larger than that of the electrode terminals.

상기 마스크 패턴들이 덮이지 않은 보호층의 표면 및 상기 마스크 패턴들의 표면에 컨포멀하게 제 1 실드층이 형성 될 수 있다. A first shield layer may be conformally formed on a surface of the protective layer not covered by the mask patterns and on the surfaces of the mask patterns.

상기 마스크 패턴들을 제거하여, 상기 보호층의 표면에만 제 1 실드 층을 남기는 것을 포함할 수 있다. It may include removing the mask patterns to leave the first shield layer only on the surface of the protective layer.

상기 전극 단자들을 노출하고 및 상기 제 1 실드층을 덮는 층간 절연층이 형성 될 수 있다. An interlayer insulating layer may be formed to expose the electrode terminals and cover the first shield layer.

상기 전극 단자와 연결되는 비아, 상기 비아와 연결되는 신호 배선, 상기 신호 배선과 연결되고, 상기 기판의 에지에서 외곽방향으로 형성된 랜드 들을 포함하는 재 배선부가 형성될 수 있다. A rewiring unit including a via connected to the electrode terminal, a signal line connected to the via, and a land connected to the signal line and formed in an outer direction from an edge of the substrate may be formed.

상기 반도체 칩들 사이의 몰딩층, 제 2 실드층, 및 재 배선부가 절단되어, 상기 반도체 칩들의 뒷면 및 측면들을 감싸는 제 2 실드 패턴 및 제 2 실드 패턴을 덮는 몰딩을 포함하는 단일 반도체 패키지로 개별화 될 수 있다.The molding layer, the second shield layer, and the rewiring portion between the semiconductor chips are cut to be individualized into a single semiconductor package including a second shield pattern surrounding the back and side surfaces of the semiconductor chips and a molding covering the second shield pattern. I can.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Details of other embodiments are included in the detailed description and drawings.

본 발명의 기술적 사상의 실시예들에 의한 반도체 패키지 제조방법들은 단일 반도체 칩의 모든 면에 자기 차폐부를 형성할 수 있기 때문에, 외부 자기가 반도체 칩에 유입되는 것을 효과적으로 차폐할 수 있다.In the semiconductor package manufacturing methods according to embodiments of the inventive concept, since magnetic shields can be formed on all surfaces of a single semiconductor chip, it is possible to effectively shield external magnetism from entering the semiconductor chip.

도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 1b는 도 1a를 x 방향으로 절단한 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 의한 적층 형태의 반도체 패키지를 도시한 단면도이다.
도 6a 내지 도 6g와 도 7a 내지 도 7l은 각각 본 발명의 기술적 사상의 일 실시예에 의한 메모리 반도체의 패키지 방법을 공정 순서에 따라 도시한 공정 평면도들 및 공정 단면도들이다. 도 7a 내지 도 7c는 도 6a 내지 도 6c의 I-I'을 따라 각각 도시한 공정 단면도들이다. 도 7d 내지 도 7g는 도 6d 내지 도 6g의 Ⅱ-Ⅱ'를 따라 각각 도시한 공정 단면도들이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지 제조방법을 도시한 공정 단면도이다.
도 10a 내지 도 10n은 본 발명의 일 실시예에 의한 반도체 패키지 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지의 제조방법을 도시한 공정 단면도이다.
도 12는 본 발명의 실시 예들에 의해 제조된 반도체 패키지를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 13은 본 발명의 실시예에 의해 제조된 반도체 패키지를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.
도 14는 본 발명의 실시예에 의해 제조된 메모리 소자를 포함하는 본 발명의 일 실시예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.1A is a plan view illustrating a semiconductor package according to an embodiment of the inventive concept, and FIG. 1B is a cross-sectional view of FIG. 1A taken in the x direction.
2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the inventive concept.
3 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the inventive concept.
4 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
5 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the present invention.
6A to 6G and 7A to 7L are process plan views and process cross-sectional views illustrating a method of packaging a memory semiconductor according to an embodiment of the inventive concept, respectively. 7A to 7C are cross-sectional views respectively taken along line II′ of FIGS. 6A to 6C. 7D to 7G are cross-sectional views taken along lines II-II' of FIGS. 6D to 6G, respectively.
8A to 8D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the inventive concept according to a process sequence.
9 is a cross-sectional view illustrating a method of manufacturing a stacked semiconductor package according to an embodiment of the inventive concept.
10A to 10N are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention according to a process sequence.
11 is a cross-sectional view illustrating a method of manufacturing a stacked semiconductor package according to an embodiment of the inventive concept.
12 is a conceptual diagram illustrating a semiconductor module according to an embodiment of the inventive concept including a semiconductor package manufactured according to the embodiments of the present invention.
13 is a block diagram schematically illustrating an electronic system according to an embodiment of the inventive concept including a semiconductor package manufactured according to an embodiment of the present invention.
14 is a schematic diagram of a mobile electronic device according to an embodiment of the present invention including a memory device manufactured according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to embodiments described later in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, and only this embodiment is intended to complete the disclosure of the present invention, and to provide ordinary knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to those who have it, and the invention is only defined by the scope of the claims.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification,'comprises' and/or'comprising' refers to the presence of one or more other elements, steps, actions and/or elements, and/or elements, steps, actions and/or elements mentioned. Or does not exclude additions.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.The same reference numerals refer to the same components throughout the specification. "And/or" includes each and every combination of one or more of the recited items.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms "below", "beneath", "lower", "above", "upper", etc., as shown in the figure It may be used to easily describe the correlation between the device or components and other devices or components. Spatially relative terms should be understood as terms including different directions of the device during use or operation in addition to the directions shown in the drawings. For example, if an element shown in the figure is turned over, an element described as “below” or “beneath” of another element may be placed “above” another element. Accordingly, the exemplary term “below” may include both directions below and above. The device may be oriented in other directions, and thus spatially relative terms may be interpreted according to the orientation.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, embodiments described in the present specification will be described with reference to cross-sectional views and/or plan views, which are ideal examples of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include a change in form generated according to a manufacturing process. For example, the etched area shown at a right angle may be rounded or may have a shape having a predetermined curvature. Accordingly, the regions illustrated in the drawings have schematic properties, and the shapes of the regions illustrated in the drawings are intended to illustrate a specific shape of a device region and are not intended to limit the scope of the invention.

명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.The same reference numerals refer to the same elements throughout the specification. Accordingly, the same reference numerals or similar reference numerals may be described with reference to other drawings even if they are not mentioned or described in the corresponding drawings. Further, even if a reference numeral is not indicated, it may be described with reference to other drawings.

도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 평면도이고, 도 1b는 도 1a를 x 방향으로 절단한 단면도이다. 1A is a plan view illustrating a semiconductor package according to an embodiment of the inventive concept, and FIG. 1B is a cross-sectional view of FIG. 1A taken in the x direction.

도 1a, 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100a)는 기판(130a), 반도체 칩(110a), 자기 차폐부(SP1), 본딩 와이어(134a), 및 몰딩(142a)을 포함할 수 있다. 1A and 1B, a semiconductor package 100a according to an embodiment of the present invention includes a substrate 130a, a semiconductor chip 110a, a magnetic shielding part SP1, a bonding wire 134a, and a molding 142a. ) Can be included.

상기 기판(130a)은 PCB 기판을 포함할 수 있다. 상기 PCB기판은 예를 들어, 베이스 기판(130aa), 베이스 기판(130aa)의 상면과 하 면에 형성된 신호 배선 부(132a), 베이스 기판(130a)의 상면과 하 면의 신호 배선부(132a)를 각각 덮는 상부 절연층(130ab)과 하부 절연층(130ac)을 포함할 수 있다.The substrate 130a may include a PCB substrate. The PCB substrate is, for example, a base substrate 130aa, a signal wiring portion 132a formed on the upper and lower surfaces of the base substrate 130aa, and a signal wiring portion 132a on the upper and lower surfaces of the base substrate 130a. It may include an upper insulating layer (130ab) and a lower insulating layer (130ac) covering each.

상기 신호 배선 부(132a)는 베이스 기판(130aa)을 관통하여 신호를 전달하는 비아들(132aa), 베이스 기판(130aa)의 상에 형성된 본딩 패드들(132ab), 및 베이스 기판(130aa)의 하 면에 랜드들(132ac)을 포함할 수 있다. 상기 본딩 패드들(132ab)은 상면이 노출될 수 있고, 상기 랜드들(132ac)은 하 면이 노출될 수 있다.The signal wiring unit 132a includes vias 132aa passing through the base substrate 130aa to transmit a signal, bonding pads 132ab formed on the base substrate 130aa, and the bottom of the base substrate 130aa. Lands 132ac may be included on the surface. An upper surface of the bonding pads 132ab may be exposed, and a lower surface of the lands 132ac may be exposed.

상기 반도체 칩(110a)은 자기 저항 메모리 소자들을 포함하는 메모리 칩일 수 있다. 상기 반도체 칩(110a)은 메모리 소자들과 연결된 전극 단자(120a)를 포함할 수 있다. 상기 반도체 칩(110a)은 상기 전극 단자(120a)가 형성된 액티브 면이 위를 향하도록 구성될 수 있다. 도 1a에 도시한 바와 같이, 상기 전극 단자들(120a)은 상기 반도체 칩(110a)의 가장 자리에 위치할 수 있다. The semiconductor chip 110a may be a memory chip including magnetoresistive memory devices. The semiconductor chip 110a may include an electrode terminal 120a connected to memory devices. The semiconductor chip 110a may be configured such that the active surface on which the electrode terminal 120a is formed faces upward. As illustrated in FIG. 1A, the electrode terminals 120a may be positioned at the edges of the semiconductor chip 110a.

상기 반도체 칩(110a)은 제 1 접착 층(114da)에 의해 상기 기판(130a)의 상면에 부착될 수 있다. 상기 제 1 접착 층(114da)은 양면 테이프 일 수 있다.The semiconductor chip 110a may be attached to the upper surface of the substrate 130a by a first adhesive layer 114da. The first adhesive layer 114da may be a double-sided tape.

상기 자기 차폐부(SP1)는 제 1 실드 패턴(118a)과 제 2 실드 패턴(118b)을 포함할 수 있다. 상기 제 1 실드 패턴(118a)은 상기 반도체 칩(110a)의 하면 및 측면들을 감쌀 수 있다. 상기 제 2 실드 패턴(118b)은 상기 반도체 칩(110a)의 상면(액티브 면)에 형성될 수 있다. 상기 제 2 실드 패턴(118b)은 상기 전극 단자들(120a)이 형성된 영역을 제외한 영역에 형성될 수 있다.The magnetic shielding part SP1 may include a first shield pattern 118a and a second shield pattern 118b. The first shield pattern 118a may surround the lower surface and side surfaces of the semiconductor chip 110a. The second shield pattern 118b may be formed on the upper surface (active surface) of the semiconductor chip 110a. The second shield pattern 118b may be formed in a region other than a region in which the electrode terminals 120a are formed.

상기 제 1 실드 패턴(118a)은 스퍼터를 포함한 PVD방식으로 형성될 수 있다. 상기 제 2 실드 패턴(118b)은 미리 제작된 박막 필름의 형태로 제작될 수 있다. 상기 제 2 실드 패턴(118b)은 제 2 접착 층(114e)에 의해 반도체 칩(110a)의 상면에 부착될 수 있다. 상기 제 2 접착 층(114e)은 예를 들어 액상의 형태이며, 반도체 칩(110a)의 표면에 발라질 수 있다. The first shield pattern 118a may be formed by a PVD method including sputtering. The second shield pattern 118b may be manufactured in the form of a pre-fabricated thin film. The second shield pattern 118b may be attached to the upper surface of the semiconductor chip 110a by the second adhesive layer 114e. The second adhesive layer 114e is in a liquid form, for example, and may be applied to the surface of the semiconductor chip 110a.

상기 자기 차폐부(SP1)는 퍼멀로이(Permalloy)를 포함할 수 있다. 퍼멀로이는 철(Fe)과 니켈(Ni)를 포함하는 연질 자성 합금 이다. 퍼멀로이는 투자성이 상당히 높아 자기를 쉽게 통과할 수 있는 성질을 가진다. 퍼멀로이로 벽체를 만들면 외부의 자기는 벽으로 흡수되어 벽 안으로 들어 갈 수 없다. 퍼멀로이는 가공이 용이한 장점을 가진다.The magnetic shield portion SP1 may include Permalloy. Permalloy is a soft magnetic alloy containing iron (Fe) and nickel (Ni). Permalloy has a very high permeability and can easily pass through magnetism. When a wall is made of permalloy, the external magnetism is absorbed into the wall and cannot enter the wall. Permalloy has the advantage of being easy to process.

상기 몰딩(142a)은 상기 반도체 칩(110a)을 감쌀 수 있다. 몰딩(142a)은 EMC를 포함할 수 있다.The molding 142a may surround the semiconductor chip 110a. The molding 142a may include EMC.

상기 본딩 와이어(134a)는 상기 반도체 칩(110a)과 기판(130a)을 물리적, 전기적으로 연결할 수 있다. 상세히는 상기 본딩 와이어(134a)의 일 끝단은 상기 반도체 칩(110a)의 전극 단자(120a)에 부착될 수 있고, 및 상기 본딩 와이어(134a)의 타 끝단은 기판(130a)의 본딩 패드(132ab)에 부착될 수 있다. 상기 본딩 와이어(134a)는 금(Au) 또는 알루미늄(Al)을 포함할 수 있다.The bonding wire 134a may physically and electrically connect the semiconductor chip 110a and the substrate 130a. In detail, one end of the bonding wire 134a may be attached to the electrode terminal 120a of the semiconductor chip 110a, and the other end of the bonding wire 134a is a bonding pad 132ab of the substrate 130a. ) Can be attached. The bonding wire 134a may include gold (Au) or aluminum (Al).

본 발명의 일 실시예에 의한 반도체 패키지(100a)는 상기 기판(130a)의 랜드들(132ac)에 부착된 솔더 볼들(144)을 더 포함할 수 있다. The semiconductor package 100a according to an embodiment of the present invention may further include solder balls 144 attached to the lands 132ac of the substrate 130a.

전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(100a)는 반도체 칩(110a)의 하면, 측면들, 및 상면을 덮는 자기 차폐부(SP1)를 포함한다. 상기 자기 차폐부(SP1)는 외부 자기가 반도체 칩(110a)으로 유입되는 것을 효과적으로 차폐할 수 있다. 따라서, 반도체 칩(110a)에 형성된 자기 저항 메모리 소자들의 안정된 동작들을 유지할 수 있다.As described above, the semiconductor package 100a according to an embodiment of the present invention includes a magnetic shield portion SP1 covering a lower surface, side surfaces, and an upper surface of the semiconductor chip 110a. The magnetic shielding part SP1 may effectively shield external magnetism from flowing into the semiconductor chip 110a. Accordingly, stable operations of the magnetoresistive memory devices formed on the semiconductor chip 110a can be maintained.

도 2는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 일 실시예에 의한 반도체 패키지는 앞서 언급한 반도체 칩이 적층된 형태이므로 자세한 설명은 생략한다.2 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the inventive concept. In the semiconductor package according to an exemplary embodiment of the present invention, since the aforementioned semiconductor chips are stacked, detailed descriptions are omitted.

도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100b)는 기판(130b), 적층된 반도체 칩들(110b, 110c), 자기 차폐부(SP2), 본딩 와이어들(134a, 134b), 및 몰딩(142ba)을 포함할 수 있다. Referring to FIG. 2, a semiconductor package 100b according to an embodiment of the present invention includes a substrate 130b, stacked semiconductor chips 110b and 110c, a magnetic shield SP2, and bonding wires 134a and 134b. , And molding 142ba.

상기 기판(130b)은 PCB기판일 수 있다. 상기 기판(130b)은 베이스 기판(130ba), 베이스 기판(130ba)의 상면 및 하 면에 형성된 신호 배선 부(132a), 베이스 기판(130b)의 상면과 하 면의 신호 배선 부(132a)를 각각 덮는 상부 절연층(130bb)과 하부 절연층(130bc)을 포함할 수 있다.The substrate 130b may be a PCB substrate. The substrate 130b includes a base substrate 130ba, a signal wiring portion 132a formed on the upper and lower surfaces of the base substrate 130ba, and a signal wiring portion 132a on the upper and lower surfaces of the base substrate 130b, respectively. It may include an upper insulating layer (130bb) and a lower insulating layer (130bc) covering.

상기 반도체 칩들(110b, 110c)은 상기 기판(130b)상에 순차 적층된 제 1 반도체 칩(110b)과 제 2 반도체 칩(110c)을 포함할 수 있다. 상기 제 1 및 제 2 반도체 칩(110b, 110c)은 자기저항 메모리 소자들을 포함하는 메모리 칩들일 수 있다. 이때, 적층된 반도체 칩들의 개수는 제한되지 않는다. The semiconductor chips 110b and 110c may include a first semiconductor chip 110b and a second semiconductor chip 110c sequentially stacked on the substrate 130b. The first and second semiconductor chips 110b and 110c may be memory chips including magnetoresistive memory devices. In this case, the number of stacked semiconductor chips is not limited.

상기 제 1 반도체 칩(110b)은 액티브 면으로 노출된 제 1 전극 단자 들(120b)을 포함할 수 있고, 및 제 2 반도체 칩(110c)은 액티브 면으로 노출된 제 2 전극 단자들(120c)을 포함할 수 있다. The first semiconductor chip 110b may include first electrode terminals 120b exposed to the active surface, and the second semiconductor chip 110c includes second electrode terminals 120c exposed to the active surface It may include.

상기 자기 차폐부(SP2)는 제 1 실드 패턴들(118a) 및 제 2 실드 패턴(118b)을 포함할 수 있다. 상기 제 1 실드 패턴들(118a)은 각각 상기 제 1 반도체 칩(110b)과 제 2 반도체 칩(110c)의 하면 및 측면들을 감쌀 수 있다. 상기 제 2 실드 패턴(118a)은 상기 제 2 반도체 칩(110b)의 상면을 덮을 수 있다. 제 2 실드 패턴(118b)은 도 1a에 도시한 바와 같은 형태로 제 2 전극 단자들(120c)이 형성된 영역을 제외한 제 2 반도체 칩(110c)의 표면을 덮을 수 있다.The magnetic shield portion SP2 may include first shield patterns 118a and second shield patterns 118b. The first shield patterns 118a may wrap around lower surfaces and side surfaces of the first semiconductor chip 110b and the second semiconductor chip 110c, respectively. The second shield pattern 118a may cover an upper surface of the second semiconductor chip 110b. The second shield pattern 118b may cover the surface of the second semiconductor chip 110c except for the area in which the second electrode terminals 120c are formed in a shape as illustrated in FIG. 1A.

상기 본딩 와이어들(134b, 134c)은 제 1 본딩 와이어(134b)와 제 2 본딩 와이어(134c)를 포함할 수 있다. 상기 제 1 본딩 와이어(134b)은 상기 제 1 전극 단자(120b)와 기판(130b)의 본딩 패드(132ab)에 부착될 수 있다. 상기 제 2 본딩 와이어들(134c)은 상기 제 2 전극 단자(120b)와 상기 본딩 패드(132ab)에 부착될 수 있다.The bonding wires 134b and 134c may include a first bonding wire 134b and a second bonding wire 134c. The first bonding wire 134b may be attached to the first electrode terminal 120b and the bonding pad 132ab of the substrate 130b. The second bonding wires 134c may be attached to the second electrode terminal 120b and the bonding pad 132ab.

본 발명의 일 실시예에 의한 반도체 패키지(110b)는 도 1과 비교하여, 칩간 접착 층(114f)을 더 포함할 수 있다. 칩간 접착 층(114f)은 제 1 반도체 칩(110b)과 제 2 반도체 칩(110c)을 상. 하로 적층하기 위해 사용될 수 있다. 칩간 접착 층(114f)은 제 1 반도체 칩(110b)에 연결된 제 1 본딩 와이어들(134b)의 끝 단을 수용할 수 있어, 상기 제 1 본딩 와이어들의 파손을 방지할 수 있다. 상기 칩간 접착 층(114e)은 액상 또는 페이스트 상으로 도포가 가능한 에폭시 수지계 접착제 또는 실리콘계 접착제를 포함할 수 있다. Compared with FIG. 1, the semiconductor package 110b according to the exemplary embodiment of the present invention may further include an interchip adhesive layer 114f. The interchip adhesive layer 114f is formed on the first semiconductor chip 110b and the second semiconductor chip 110c. It can be used to stack down. The inter-chip adhesive layer 114f may accommodate the ends of the first bonding wires 134b connected to the first semiconductor chip 110b, thereby preventing damage to the first bonding wires. The inter-chip adhesive layer 114e may include an epoxy resin adhesive or a silicone adhesive that can be applied in a liquid or paste form.

전술한 구성에서, 제 2 실드 패턴(118b)은 반도체 칩들(110b, 110c)의 적층 개수에 상관없이 최상층에 위치한 반도체 칩(110c)의 표면에 부착될 수 있다.In the above-described configuration, the second shield pattern 118b may be attached to the surface of the uppermost semiconductor chip 110c regardless of the number of stacked semiconductor chips 110b and 110c.

상기 상, 하로 적층된 반도체 칩들(110b, 110c) 사이에 발생할 수 있는 자기의 영향은 상기 제 2 반도체 칩(110c)의 하면 및 측면들에 형성된 제 2 실드 패턴(118b)에 의해 차폐될 수 있다. 따라서, 반도체 칩(메모리 칩)이 적층된 경우에도 전술한 자기 차폐부(SP2)에 의해 서로 자기의 영향을 받지 않는다. The magnetic influence that may occur between the upper and lower stacked semiconductor chips 110b and 110c may be shielded by the second shield pattern 118b formed on the lower surface and side surfaces of the second semiconductor chip 110c. . Accordingly, even when semiconductor chips (memory chips) are stacked, they are not influenced by magnetism by the above-described magnetic shield portion SP2.

이하, 도면을 참조하여 전술한 바와 같이 자기 차폐부(제 1 실드 패턴, 제 2 실드 패턴)가 형성된 반도체 패키지를 포함하는 본 발명의 일 실시예에 따른 적층 형태의 반도체 패키지를 설명한다. Hereinafter, a stacked type semiconductor package according to an exemplary embodiment of the present invention including a semiconductor package in which a magnetic shield portion (a first shield pattern, a second shield pattern) is formed as described above will be described with reference to the drawings.

도 3은 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the inventive concept.

도 3을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100c)는 반도체 패키지들(100ca, 100cb)을 적층한 구조로 형성될 수 있다. Referring to FIG. 3, a semiconductor package 100c according to an embodiment of the inventive concept may be formed in a structure in which semiconductor packages 100ca and 100cb are stacked.

예들 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(110c)는 제 1 반도체 패키지(100ca), 제 2 반도체 패키지(100cb), 및 패키지 연결 범프(144aa)를 포함할 수 있다. For example, the semiconductor package 110c according to an embodiment of the inventive concept may include a first semiconductor package 100ca, a second semiconductor package 100cb, and a package connection bump 144aa.

상기 제 1 반도체 패키지(100ca)는 제 1 기판(130c), 제 1 기판(130c)에 적층된 제 1 반도체 칩들(110b), 자기 차폐부(SP2), 본딩 와이어들(134b, 134c), 및 제 1 몰딩(142ba)을 포함할 수 있다. The first semiconductor package 100ca includes a first substrate 130c, first semiconductor chips 110b stacked on the first substrate 130c, a magnetic shielding part SP2, bonding wires 134b and 134c, and A first molding 142ba may be included.

상기 제 1 기판(130c)은 제 1 베이스 기판(130ca), 상기 제 1 베이스 기판(130ca)의 상, 하 면에 형성된 제 1 신호 배선 부(132b)를 포함할 수 있다. 상기 제 1 신호 배선 부(132b)는 상기 제 1 베이스 기판(130ca)의 상면에 형성된 제 1 본딩 패드(132bb), 제 1 베이스 기판(130ca)의 하 면에 형성된 제 1 범프 랜드(132bd)를 포함할 수 있다.The first substrate 130c may include a first base substrate 130ca and first signal wiring portions 132b formed on upper and lower surfaces of the first base substrate 130ca. The first signal wiring part 132b includes a first bonding pad 132bb formed on an upper surface of the first base substrate 130ca, and a first bump land 132bd formed on a lower surface of the first base substrate 130ca. Can include.

상기 제 1 및 제 2 반도체 칩들(110c, 110d)은 자기 저항 메모리 소자들을 포함하는 메모리 칩들일 수 있다. The first and second semiconductor chips 110c and 110d may be memory chips including magnetoresistive memory devices.

상기 자기 차폐부(SP2)는 제 1 및 제 2 반도체 칩들(110a, 110b)의 하면 및 측면들을 감싸는 제 1 실드 패턴들(118a), 최상층의 반도체 칩(110c)의 상면에 형성된 제 2 실드 패턴(118b)을 포함할 수 있다. The magnetic shielding part SP2 includes first shield patterns 118a surrounding the lower surfaces and side surfaces of the first and second semiconductor chips 110a and 110b, and a second shield pattern formed on the upper surface of the uppermost semiconductor chip 110c. (118b) may be included.

상기 본딩 와이어들(134b, 134c)은 제 1 본딩 와이어(134b)와 제 2 본딩 와이어(134c)를 포함할 수 있다. 상기 제 1 본딩 와이어(134b)는 상기 제 1 반도체 칩(110b)과 상기 기판(130c)에 부착될 수 있고, 상기 제 2 본딩 와이어(134c)는 상기 제 2 반도체 칩(110c)과 기판(130c)에 부착될 수 있다. The bonding wires 134b and 134c may include a first bonding wire 134b and a second bonding wire 134c. The first bonding wire 134b may be attached to the first semiconductor chip 110b and the substrate 130c, and the second bonding wire 134c may include the second semiconductor chip 110c and the substrate 130c. ) Can be attached.

상기 제 2 반도체 패키지(100cb)는 제 2 기판(130d), 제 3 반도체 칩(110d), 제 3 본딩 와이어(134d), 및 제 2 몰딩(142bb)을 포함할 수 있다. The second semiconductor package 100cb may include a second substrate 130d, a third semiconductor chip 110d, a third bonding wire 134d, and a second molding 142bb.

상기 제 2 기판(130d)은 제 2 베이스 기판(130da), 제 2 베이스 기판(130da)의 상면과 하 면에 제 2 신호 배선 부(132c)를 포함할 수 있다.The second substrate 130d may include a second base substrate 130da and a second signal wiring unit 132c on upper and lower surfaces of the second base substrate 130da.

상기 제 2 신호 배선 부(132c)는 상기 제 2 베이스 기판(130ca)의 상면에 형성된 제 2 본딩 패드(132cb), 제 2 범프 랜드(132cd), 및 베이스 기판(130ca)의 하 면에 형성된 랜드들(132cc)를 포함할 수 있다.The second signal wiring part 132c includes a second bonding pad 132cb formed on an upper surface of the second base substrate 130ca, a second bump land 132cd, and a land formed on the lower surface of the base substrate 130ca. They may include 132cc.

상기 제 3 반도체 칩(110d)은 로직 반도체 칩일 수 있다. 상기 제 3 반도체 칩(110d)은 액티브 면이 위로 향하도록 형성될 수 있다. 액티브 면에 상기 로직 소자들의 전극 단자인 제 3 전극 단자들(120d)이 형성될 수 있다. The third semiconductor chip 110d may be a logic semiconductor chip. The third semiconductor chip 110d may be formed with an active surface facing upward. Third electrode terminals 120d, which are electrode terminals of the logic elements, may be formed on the active surface.

상기 제 3 본딩 와이어(134d)의 일 끝단은 제 3 반도체 칩(110d)의 제 3 전극 단자(120d)에 부착될 수 있고, 제 3 본딩 와이어(134d)의 타 끝단은 기판(130d)의 제 2 본딩 패드(130cb)에 부착될 수 있다.One end of the third bonding wire 134d may be attached to the third electrode terminal 120d of the third semiconductor chip 110d, and the other end of the third bonding wire 134d is the first end of the substrate 130d. 2 It may be attached to the bonding pad 130cb.

상기 제 2 몰딩(142bb)은 상기 제 2 범프 랜드(132cd)에 대응하여 형성된 관통 홀(142bH)을 포함할 수 있다. 상기 관통 홀(142bH)의 바닥이면은 상기 제 2 범프 랜드(132cd)의 상면일 수 있다.The second molding 142bb may include a through hole 142bH formed corresponding to the second bump land 132cd. The bottom surface of the through hole 142bH may be the top surface of the second bump land 132cd.

상기 제 2 반도체 패키지(130cb)는 상기 랜드들(132cc)의 하 면과 접촉하는 솔더 볼들(144b)을 더 포함할 수 있다.The second semiconductor package 130cb may further include solder balls 144b contacting the lower surfaces of the lands 132cc.

상기 제 1 반도체 패키지(100ca)와 제 2 반도체 패키지(100cb)는 상기 연결 범프(144aa)를 통해 물리적, 전기적으로 연결될 수 있다. The first semiconductor package 100ca and the second semiconductor package 100cb may be physically and electrically connected through the connection bump 144aa.

상기 패키지 연결 범프(144aa)는 상기 제 2 몰딩(144aa)의 관통 홀(142bH)을 채울 수 있다. 상기 패키지 연결 범프(144aa)는 제 1 반도체 패키지(100ca)의 제 1 범프 랜드(132bd) 및 상기 제 2 반도체 패키지(100cb)의 제 2 범프 랜드(132cd)에 부착될 수 있다. The package connection bump 144aa may fill the through hole 142bH of the second molding 144aa. The package connection bump 144aa may be attached to the first bump land 132bd of the first semiconductor package 100ca and the second bump land 132cd of the second semiconductor package 100cb.

본 발명의 기술적 사상의 일 실시예에 의한 적층형 반도체 패키지(100c)는 자기 저항 메모리 소자가 형성된 제 1 반도체 칩(110b)과 제 2 반도체 칩들(110c)의 모든 면이 자기 차폐부(SP2, 제 1 실드 패턴(118a)과 제 2 실드 패턴(118b))로 덮인 구조이다. 자기 차폐부(SP2)에 의해 외부 자기가 상기 제 1 반도체 패키지(100ca)의 제 1 및 제 2 반도체 칩(110b, 110c)에 유입되는 것을 효과적으로 차폐할 수 있다. In the stacked semiconductor package 100c according to an embodiment of the inventive concept, all surfaces of the first semiconductor chip 110b and the second semiconductor chips 110c on which the magnetoresistive memory devices are formed are magnetic shield portions SP2, It is a structure covered with the first shield pattern 118a and the second shield pattern 118b). The magnetic shielding part SP2 may effectively shield external magnetism from flowing into the first and second semiconductor chips 110b and 110c of the first semiconductor package 100ca.

따라서, 본 발명의 일 실시예에 의한 적층 형태 반도체 패키지의 안정된 동작을 유지할 수 있다. Accordingly, it is possible to maintain a stable operation of the stacked semiconductor package according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 의한 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(100d)는 반도체 칩(150a), 반도체 칩 지지부(GP), 자기 차폐부(SP3), 및 몰딩(166a)을 포함할 수 있다. Referring to FIG. 4, a semiconductor package 100d according to an embodiment of the present invention may include a semiconductor chip 150a, a semiconductor chip support part GP, a magnetic shield part SP3, and a molding 166a. .

상기 반도체 칩(150a)은 자기 저항 메모리 소자들을 포함하는 메모리 칩 일 수 있다. 상기 반도체 칩(150a)은 메모리 소자들과 연결된 전극 단자(154a), 및 상기 전극 단자(154a)를 감싸는 제 1 보호층(156a)을 포함할 수 있다.The semiconductor chip 150a may be a memory chip including magnetoresistive memory devices. The semiconductor chip 150a may include an electrode terminal 154a connected to memory elements, and a first protective layer 156a surrounding the electrode terminal 154a.

상기 반도체 칩 지지부(GP)는 순차 적층된 층간 절연층(168), 재 배선 부(170a), 및 제 2 보호층(156b)을 포함할 수 있다. The semiconductor chip support part GP may include an interlayer insulating layer 168, a rewiring part 170a, and a second protective layer 156b sequentially stacked.

상기 재 배선 부(170a)는 상기 층간 절연층(168)을 관통하고 상기 반도체 칩(150a)과 물리적, 전기적으로 연결된 비아(170aa), 비아(170aa)와 연결된 신호 배선(170ab), 및 신호 배선(170ab)의 일 끝단에 연결된 랜드들(170ac)을 포함할 수 있다. 상기 랜드들(170ac)은 상기 반도체 칩(150a)의 에지에서 반도체 패키지(100d)의 에지 방향으로 형성될 수 있다. 상기 층간 절연층(168)과 재 배선 부(170a)는 교대로, 다층으로 형성될 수 있다. The rewiring unit 170a penetrates the interlayer insulating layer 168 and is physically and electrically connected to the semiconductor chip 150a, a via 170aa, a signal line 170ab connected to the via 170aa, and a signal line. It may include lands 170ac connected to one end of (170ab). The lands 170ac may be formed from the edge of the semiconductor chip 150a to the edge of the semiconductor package 100d. The interlayer insulating layer 168 and the rewiring unit 170a may be alternately formed in multiple layers.

상기 반도체 칩 지지부(GP)는 상기 반도체 칩(150a)의 하 면에 적층 될 수 있다. 상세히는, 상기 반도체 칩(150a)의 하면(액티브 면)이 상기 층간 절연층(168)의 일 면과 마주할 수 있다. 상기 반도체 칩(150a)의 전극 단자들(154a)은 상기 재 배선 부(170a)의 비아들(170aa)과 물리적, 전기적으로 연결될 수 있다. The semiconductor chip support part GP may be stacked on the lower surface of the semiconductor chip 150a. In detail, a lower surface (active surface) of the semiconductor chip 150a may face one surface of the interlayer insulating layer 168. The electrode terminals 154a of the semiconductor chip 150a may be physically and electrically connected to the vias 170aa of the rewiring unit 170a.

상기 자기 차폐부(SP3)는 제 1 실드 패턴(160aa)과 제 2 실드 패턴(160ba)을 포함할 수 있다. 상기 제 1 실드 패턴(160aa)은 상기 반도체 칩(150a)의 액티브 면의 하부에 형성될 수 있다. 상기 제 1 실드 패턴(160aa)은 상기 제 1 보호층(156a)의 하 면에 형성될 수 있다. 상기 제 1 실드 패턴(160aa)은 상기 전극 단자들(154aa)의 표면을 노출하기 위한 제 1 관통홀들(160aH)을 포함할 수 있다. 상기 제 1 관통 홀(160aH)의 면적은 상기 전극 단자(154a)의 면적 보다 클 수 있다.The magnetic shielding part SP3 may include a first shield pattern 160aa and a second shield pattern 160ba. The first shield pattern 160aa may be formed under the active surface of the semiconductor chip 150a. The first shield pattern 160aa may be formed on a lower surface of the first protective layer 156a. The first shield pattern 160aa may include first through holes 160aH for exposing surfaces of the electrode terminals 154aa. An area of the first through hole 160aH may be larger than an area of the electrode terminal 154a.

상기 제 1 실드 패턴(160aa)의 하면은 상기 층간 절연층(168)과 접촉할 수 있다. 상기 층간 절연층(168)은 제 2 관통 홀(168H)을 포함할 수 있다. 상기 제 2 관통 홀(168H)의 면적은 상기 전극 단자(154a)의 면적 보다 작을 수 있다. 따라서, 상기 층간 절연층(168)은 상기 제 1 실드 패턴(160aa)의 상면 및 측면을 덮을 수 있다. A lower surface of the first shield pattern 160aa may contact the interlayer insulating layer 168. The interlayer insulating layer 168 may include a second through hole 168H. An area of the second through hole 168H may be smaller than an area of the electrode terminal 154a. Accordingly, the interlayer insulating layer 168 may cover the top and side surfaces of the first shield pattern 160aa.

상기 제 2 실드 패턴(160ba)은 상기 반도체 칩(150a)의 상면 및 측면을 감싸고, 및 상기 반도체 칩(150a)이 위치하지 않은 상기 반도체 칩 지지부(GP)의 상부로 연장될 수 있다. The second shield pattern 160ba may surround an upper surface and a side surface of the semiconductor chip 150a, and may extend above the semiconductor chip support part GP where the semiconductor chip 150a is not located.

상기 제 1 실드 패턴(160aa)과 제 2 실드 패턴(160ba)은 스퍼터를 포함하는 PVD 공정을 통해 형성될 수 있다. The first shield pattern 160aa and the second shield pattern 160ba may be formed through a PVD process including sputtering.

상기 몰딩(166a)은 상기 제 2 실드 패턴(160bb)의 상면과 접촉할 수 있다. 상기 몰딩(166a)은 EMC를 포함할 수 있다.The molding 166a may contact an upper surface of the second shield pattern 160bb. The molding 166a may include EMC.

본 발명의 일 실시예에 의한 반도체 패키지(100d)는 상기 제 2 실드 패턴(160ba)과 상기 반도체 칩(150a) 및 반도체 칩 지지부 사이에 형성된 버퍼 패턴(164a)을 더 포함할 수 있다. 버퍼 패턴(164a)은 실리콘 산화물, 및 실리콘 질화물을 포함할 수 있다.The semiconductor package 100d according to an embodiment of the present invention may further include the second shield pattern 160ba and a buffer pattern 164a formed between the semiconductor chip 150a and the semiconductor chip support part. The buffer pattern 164a may include silicon oxide and silicon nitride.

또한, 본 발명의 일 실시예에 의한 반도체 패키지(100d)는 상기 제 2 보호층 (156b)관통하고, 및 상기 랜드들(170ac)들과 접촉하는 솔더볼들(172)을 포함할 수 있다.In addition, the semiconductor package 100d according to an embodiment of the present invention may include solder balls 172 passing through the second protective layer 156b and in contact with the lands 170ac.

전술한 바와 같이 구성된 본 발명의 일 실시예에 의한 반도체 패키지는 별도의 기판을 사용하지 않고, 웨이퍼 레벨에서 재배선 공정을 통해 신호 배선을 외곽으로 재 배치한 구성을 포함한다. 따라서, 반도체 패키지의 부피를 최소화 할 수 있고, 패키지 공정이 단순화되어 제조 수율이 개선될 수 있다. The semiconductor package according to an embodiment of the present invention configured as described above includes a configuration in which signal wires are rearranged through a redistribution process at the wafer level without using a separate substrate. Accordingly, the volume of the semiconductor package can be minimized, the package process can be simplified, and the manufacturing yield can be improved.

또한, 본 발명의 일 실시예에 의한 반도체 패키지는 반도체 칩(150a)의 전면을 감싸는 자기 차폐부(SP3)를 포함한다. 자기 차폐부(SP3)에 의해 상기 반도체 칩(150a)에 외부 자기가 유입되는 것을 효과적으로 차폐할 수 있다. 따라서, 반도체 칩(150a)에 형성된 자기저항 메모리 소자의 안정된 동작을 유지할 수 있다.In addition, a semiconductor package according to an embodiment of the present invention includes a magnetic shield portion SP3 surrounding the front surface of the semiconductor chip 150a. Inflow of external magnetism into the semiconductor chip 150a by the magnetic shielding part SP3 may be effectively shielded. Accordingly, a stable operation of the magnetoresistive memory device formed on the semiconductor chip 150a can be maintained.

이하, 도면을 참조하여 전술한 바와 같이 자기 차폐부가 형성된 반도체 패키지를 포함하는 본 발명의 일 실시예에 따른 적층 형태의 반도체 패키지를 설명한다. Hereinafter, a stacked semiconductor package according to an exemplary embodiment of the present invention including a semiconductor package having a magnetic shield portion formed thereon will be described with reference to the drawings.

도 5는 본 발명의 일 실시예에 의한 적층 형태의 반도체 패키지를 도시한 단면도이다. 5 is a cross-sectional view illustrating a stacked semiconductor package according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100e)는 반도체 패키지들(100ea, 100eb)을 적층한 구조로 형성될 수 있다.Referring to FIG. 5, a semiconductor package 100e according to an embodiment of the inventive concept may be formed in a structure in which semiconductor packages 100ea and 100eb are stacked.

예들 들어, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(110e)는 제 1 반도체 패키지(100ea), 제 2 반도체 패키지(100eb), 및 패키지 연결 범프들(172aa)를 포함할 수 있다. For example, the semiconductor package 110e according to an embodiment of the inventive concept may include a first semiconductor package 100ea, a second semiconductor package 100eb, and package connection bumps 172aa.

상기 제 1 반도체 패키지(100ea)는 제 1 반도체 칩(150b), 제 1 반도체 칩 지지부(GP2), 자기 차폐부(SP3), 및 제 1 몰딩(166b)을 포함할 수 있다.The first semiconductor package 100ea may include a first semiconductor chip 150b, a first semiconductor chip support part GP2, a magnetic shield part SP3, and a first molding 166b.

상기 제 1 반도체 칩(150b)은 자기 저항 메모리 소자를 포함하는 메모리 칩 일 수 있다. 제 1 반도체 칩(150b)은 액티브 면에 형성된 제 1 전극 단자(154b)와, 제 1 전극 단자(154b)를 감싸는 제 1 보호층(156a)을 포함할 수 있다. The first semiconductor chip 150b may be a memory chip including a magnetoresistive memory device. The first semiconductor chip 150b may include a first electrode terminal 154b formed on the active surface and a first protective layer 156a surrounding the first electrode terminal 154b.

상기 제 1 반도체 칩 지지부(GP1)는 제 1 층간 절연층(168a), 제 1 재 배선 부(170b), 제 2 보호층(156b)을 포함할 수 있다. 상기 제 1 재 배선 부(170b)는 제 1 비아(170ba), 제 1 신호 배선(170bb), 제 1 범프 랜드들(170bc)을 포함할 수 있다.The first semiconductor chip support part GP1 may include a first interlayer insulating layer 168a, a first rewiring part 170b, and a second protective layer 156b. The first rewiring unit 170b may include a first via 170ba, a first signal line 170bb, and first bump lands 170bc.

상기 제 2 반도체 패키지(100eb)는 제 2 반도체 칩(150c), 제 2 반도체 칩 지지부(GP2), 랜드 연결 범프(174a), 제 2 범프 랜드들(174b), 및 제 2 몰딩(166c)을 포함할 수 있다. The second semiconductor package 100eb includes a second semiconductor chip 150c, a second semiconductor chip support part GP2, a land connection bump 174a, second bump lands 174b, and a second molding 166c. Can include.

상기 제 2 반도체 칩(150c)은 로직 칩 일 수 있다. 제 2 반도체 칩(150c)은 액티브 면에 형성된 제 2 전극 단자들(154c) 및 제 2 전극 단자들(154c)를 감싸는 제 3 보호층(156c)을 포함할 수 있다. The second semiconductor chip 150c may be a logic chip. The second semiconductor chip 150c may include second electrode terminals 154c formed on the active surface and a third protective layer 156c surrounding the second electrode terminals 154c.

상기 제 2 반도체 칩(150c)은 로직 소자들의 제 2 전극 단자(154c)가 노출된 액티브 면이 상기 제 2 반도체 칩 지지부(GP2)와 마주할 수 있다. The active surface of the second semiconductor chip 150c to which the second electrode terminals 154c of the logic elements are exposed may face the second semiconductor chip support part GP2.

상기 제 2 반도체 칩 지지부(GP2)는 순차 적층된 제 2 층간 절연층(168b), 제 2 재 배선 부(170c), 및 제 4 보호층(156d)을 포함할 수 있다. The second semiconductor chip support part GP2 may include a second interlayer insulating layer 168b, a second rewiring part 170c, and a fourth protective layer 156d sequentially stacked.

상기 제 2 재 배선 부(170c)는 상기 제 2 층간 절연층(168b)을 관통하고 상기 제 2 반도체 칩(150b)과 물리적, 전기적으로 연결된 제 2 비아(170ca), 제 2 비아(170ca)와 연결된 제 2 신호 배선(170cb), 및 제 2 신호 배선(170cb)의 일 끝단에 연결된 랜드들(170cc)을 포함할 수 있다. 상기 랜드들(170cc)은 상기 제 2 반도체 칩(150c)의 에지에서 상기 제 2 반도체 패키지(100eb)의 에지 방향으로 형성될 수 있다. 상기 제 2 층간 절연층(168b)과 제 2 재 배선 부(170c)는 교대로, 다층으로 구성될 수 있다. The second rewiring part 170c passes through the second interlayer insulating layer 168b and is physically and electrically connected to the second semiconductor chip 150b, a second via 170ca and a second via 170ca. The connected second signal line 170cb and lands 170cc connected to one end of the second signal line 170cb may be included. The lands 170cc may be formed from an edge of the second semiconductor chip 150c to an edge of the second semiconductor package 100eb. The second interlayer insulating layer 168b and the second rewiring unit 170c may be alternately formed of multiple layers.

상기 제 2 반도체 칩 지지부(GP2)는 상기 제 2 반도체 칩(150b)의 하 면에 적층 될 수 있다. 상기 제 2 반도체 칩(150c)의 제 2 전극 단자들(154c)은 상기 제 2 배선 부(170c)의 비아들(170ca)과 물리적, 전기적으로 연결될 수 있다. The second semiconductor chip support part GP2 may be stacked on the lower surface of the second semiconductor chip 150b. The second electrode terminals 154c of the second semiconductor chip 150c may be physically and electrically connected to the vias 170ca of the second wiring part 170c.

상기 제 2 몰딩(166c)은 EMC를 포함할 수 있다. 상기 제 2 반도체 패키지(100e)는 상기 제 2 몰딩(166c)을 관통하는 관통 홀(166cH)을 포함할 수 있다. 상기 관통 홀(166cH)은 상기 랜드들(170cc)중 제 2 반도체 패키지(100eb)의 에지에 근접하여 위치한 랜드(170cc)의 상부에 형성될 수 있다. 상기 관통 홀(166cH)의 바닥은 상기 랜드(170cc)의 표면일 수 있다. The second molding 166c may include EMC. The second semiconductor package 100e may include a through hole 166cH penetrating through the second molding 166c. The through hole 166cH may be formed above the land 170cc located adjacent to the edge of the second semiconductor package 100eb among the lands 170cc. The bottom of the through hole 166cH may be the surface of the land 170cc.

상기 랜드 연결 범프(174a)는 상기 랜드(170cc)와 접촉하면서 상기 관통 홀(166cH)을 채울 수 있다. The land connection bump 174a may fill the through hole 166cH while contacting the land 170cc.

상기 제 2 범프 랜드들(174b)은 제 2 몰딩(166c)의 상면 중, 상기 랜드들(170cc)과 마주하는 면에 형성될 수 있다. 따라서, 상기 랜드 연결 범프(174a)는 상기 제 2 랜드들(170cc)과 상기 제 2 범프 랜드들(174b)을 물리적, 전기적으로 연결할 수 있다. The second bump lands 174b may be formed on a surface of the upper surface of the second molding 166c facing the lands 170cc. Accordingly, the land connection bump 174a may physically and electrically connect the second lands 170cc and the second bump lands 174b.

상기 제 1 반도체 패키지(100ea)와 제 2 반도체 패키지(100eb)는 상기 패키지 연결 범프(172aa)를 통해 물리적, 전기적으로 연결될 수 있다. The first semiconductor package 100ea and the second semiconductor package 100eb may be physically and electrically connected through the package connection bump 172aa.

상기 패키지 연결 범프(172aa)는 상기 제 1 반도체 패키지(100ea)의 제 1 범프 랜드들(170bc) 및 상기 제 2 반도체 패키지(100eb)의 제 2 범프 랜드들(174b)에 부착될 수 있다. The package connection bump 172aa may be attached to the first bump lands 170bc of the first semiconductor package 100ea and the second bump lands 174b of the second semiconductor package 100eb.

도 6a 내지 도 6g와 도 7a 내지 도 7l은 각각 본 발명의 기술적 사상의 일 실시예에 의한 메모리 반도체의 패키지 방법을 공정 순서에 따라 도시한 공정 평면도들 및 공정 단면도들이다. 도 7a 내지 도 7c는 도 6a 내지 도 6c의 I-I'을 따라 각각 도시한 공정 단면도들이다. 도 7d 내지 도 7g는 도 6d 내지 도 6g의 Ⅱ-Ⅱ'를 따라 각각 도시한 공정 단면도들이다. 6A to 6G and 7A to 7L are process plan views and process cross-sectional views, respectively, illustrating a method of packaging a memory semiconductor according to an embodiment of the inventive concept. 7A to 7C are cross-sectional views respectively taken along line II′ of FIGS. 6A to 6C. 7D to 7G are cross-sectional views taken along lines II-II' of FIGS. 6D to 6G, respectively.

도 6a 및 도 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a)의 형성 방법은 다수의 자기 저항 메모리 소자가 형성된 웨이퍼(110)의 액티브 면(AS)에 레이저를 조사하는 공정, 및 액티브 면(AS)에 제 1 테이프(114a)을 부착하는 공정을 포함할 수 있다.6A and 7A, a method of forming a semiconductor package 100a according to an embodiment of the inventive concept applies a laser to the active surface AS of the wafer 110 on which a plurality of magnetoresistive memory devices are formed. It may include a step of irradiating and a step of attaching the first tape 114a to the active surface AS.

상기 웨이퍼(110)의 액티브 면(AS)은 자기 저항성 메모리 소자들이 형성된 영역의 상면일 수 있다. 상기 레이저를 조사하는 공정은 상기 액티브 면(AS)에 미리 규정된 칩 사이즈를 고려하여, 가로 방향과 세로 방향으로 레이저를 조사하는 것을 포함할 수 있다. The active surface AS of the wafer 110 may be an upper surface of a region in which magnetoresistive memory devices are formed. The process of irradiating the laser may include irradiating the laser in a horizontal direction and a vertical direction in consideration of a chip size predetermined on the active surface AS.

상기 레이저 조사 공정은 도 7a에 도시된 바와 같이, 액티브 면(AS)으로부터 일정한 깊이로 크랙(CR)이 발생하는 것을 포함할 수 있다. The laser irradiation process may include generating a crack CR at a predetermined depth from the active surface AS, as shown in FIG. 7A.

상기 제 1 테이프(114a)를 부착하는 공정은 상기 레이저를 조사한 액티브 면(AS)에 백그라인드용 테이프(back grinding type tape)를 부착하는 것을 포함할 수 있다. 상기 백그라인드용 테이프는 상기 웨이퍼의 액티브 면(AS)이 이물질에 의해 손상되거나 오염 되는 것을 방지할 수 있다. 상기 백그라인드용 테이프는 PVC (Polyvinyl Chloride)를 포함할 수 있다.The process of attaching the first tape 114a may include attaching a back grinding type tape to the active surface AS irradiated with the laser. The tape for background grinding may prevent the active surface AS of the wafer from being damaged or contaminated by foreign substances. The tape for backgrinding may include PVC (Polyvinyl Chloride).

도 6b와 도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 웨이퍼(110)의 뒷면에 수행되는 그라인딩 공정을 포함할 수 있다.6B and 7B, a method of manufacturing a semiconductor package 100a according to an exemplary embodiment of the inventive concept may include a grinding process performed on the back side of the wafer 110.

상기 그라인딩 공정은 웨이퍼(110)의 두께를 균일하게 바로 잡기 위해 웨이퍼(110)의 뒷면을 갈아내는 공정이다. 이때, 웨이퍼(110)의 두께는 0.2mm~0.51mm내에 포함될 수 있다.The grinding process is a process of grinding the back side of the wafer 110 to uniformly correct the thickness of the wafer 110. At this time, the thickness of the wafer 110 may be included within 0.2mm ~ 0.51mm.

상기 그라인딩 공정이 진행되는 동안, 도 7b에 도시된 바와 같이, 웨이퍼(110)의 두께가 d1 에서 d2로 얇아짐과 동시에, 앞선 공정에서 레이저 조사에 의해 발생한 크랙(CR)이 갈려진 웨이퍼(110)의 뒷면까지 진행될 수 있다. While the grinding process is in progress, as shown in FIG. 7B, the thickness of the wafer 110 is reduced from d1 to d2, and the crack CR generated by laser irradiation in the previous process is ground. ) Can proceed to the back side.

도 6c와 도 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 웨이퍼(110)의 뒷면에 제 2 테이프(114b)를 부착하는 것을 포함할 수 있다. 연속하여, 본 발명의 일 실시예에 의한 메모리 소자의 제조방법은 상기 제 2 테이프(114b)를 부착한 후, 상기 제 1 테이프(114a)를 제거하는 것을 포함할 수 있다.6C and 7C, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept may include attaching a second tape 114b to the back side of the wafer 110. . Subsequently, a method of manufacturing a memory device according to an embodiment of the present invention may include attaching the second tape 114b and then removing the first tape 114a.

또한, 상기 제 1 테이프(114a)가 제거된 액티브 면(AS)에 제 3 테이프(114c)를 부착한 후, 다시 상기 제 2 테이프(114b)를 제거하여 웨이퍼(110)의 뒷면(BS)을 노출하는 것을 포함할 수 있다. In addition, after attaching the third tape 114c to the active surface AS from which the first tape 114a has been removed, the second tape 114b is removed again to remove the back surface BS of the wafer 110. It may include exposing.

상기 제 2 테이프(114b)와 제 3 테이프(114c)는 보호 테이프 일 수 있다. 상기 보호 테이프 PVC (Polyvinyl Chloride)를 포함할 수 있다.The second tape 114b and the third tape 114c may be protective tapes. The protective tape may include PVC (Polyvinyl Chloride).

도 6d와 도 7d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조 방법은 웨이퍼(110)를 다수의 반도체 칩(110a)으로 나누는 개별화 공정을 포함할 수 있다.6D and 7D, a method of manufacturing a semiconductor package 100a according to an exemplary embodiment of the inventive concept may include an individualization process of dividing the wafer 110 into a plurality of semiconductor chips 110a.

상기 개별화 공정은 상기 웨이퍼(110)의 액티브 면에 부착된 제 3 테이프(114c)를 확장하는 공정을 포함할 수 있다.The individualization process may include a process of expanding the third tape 114c attached to the active surface of the wafer 110.

상기 제 3 테이프(114c)를 확장하는 공정은 상기 제 3 테이프(114c)의 둘레를 일정한 힘으로 잡아 당기는 것을 포함할 수 있다. The process of expanding the third tape 114c may include pulling the circumference of the third tape 114c with a constant force.

상기 제 3 테이프(114c)가 사방으로 늘어나면서, 상기 웨이퍼(110)는 상기 웨이퍼(110)의 뒷면으로 진행된 크랙들에 의해 반도체 칩(110a)들로 나누어 질 수 있다. 반도체 칩들(110a)은 늘어난 제 3 테이프에 의해 일정한 간격을 두고 정렬될 수 있다. As the third tape 114c is stretched in all directions, the wafer 110 may be divided into semiconductor chips 110a by cracks advancing to the rear surface of the wafer 110. The semiconductor chips 110a may be aligned at regular intervals by the extended third tape.

도 6e와 도 7e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a)의 제조방법은 상기 제 3 테이프(114)에 부착된 반도체 칩(110a)들에 버퍼층(116)과 실드층(118)을 적층하는 것을 포함할 수 있다.6E and 7E, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept includes a buffer layer 116 on the semiconductor chips 110a attached to the third tape 114. And laminating the shield layer 118.

상기 버퍼층(116)은 도 7e에 도시된 바와 같이, 상기 반도체 칩(110a)들의 노출된 뒷면 및 측면들, 및 상기 반도체 칩들 사이로 노출된 제 3 테이프(114c)의 표면에 형성될 수 있다.As shown in FIG. 7E, the buffer layer 116 may be formed on the exposed back and side surfaces of the semiconductor chips 110a and on the surface of the third tape 114c exposed between the semiconductor chips.

상기 버퍼층(116)은 절연층을 포함할 수 있다. 상기 절연층은 실리콘 산화물(SiO2)과 실리콘 질화물(SiNx)을 포함할 수 있다.The buffer layer 116 may include an insulating layer. The insulating layer may include silicon oxide (SiO2) and silicon nitride (SiNx).

상기 실드층(118)은 투자성이 높은 물질을 포함할 수 있다. 상기 실드층(118)은 퍼멀로이(permalloy)를 포함할 수 있다. 상기 퍼멀로이는 철(Fe) 과 니켈(Ni)의 연질 자성 합금 이다. 퍼멀로이는 투자성이 상당히 높은 자기를 쉽게 통과할 수 있는 성질을 가진다. 퍼멀로이는 벽체를 만들면 외부의 자기는 벽으로 흡수되어 벽 안으로 들어 갈 수 없다. 퍼멀로이는 가공이 용이한 장점을 가진다. The shielding layer 118 may include a material having high permeability. The shield layer 118 may include permalloy. The permalloy is a soft magnetic alloy of iron (Fe) and nickel (Ni). Permalloy has the property of being able to easily pass through magnetism with a fairly high permeability. When permalloy makes a wall, external magnetism is absorbed into the wall and cannot enter the wall. Permalloy has the advantage of being easy to process.

상기 퍼멀로이를 형성하는 방법은 스퍼터를 포함한 PVD 공정을 포함할 수 있다. The method of forming the permalloy may include a PVD process including sputtering.

도 6f와 도 7f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 실드층(118)의 표면에 제 4 테이프(114d)를 부착하는 것을 포함할 수 있다. 상기 제 4 테이프(114d)는 양면 접착 테이프일 수 있다. 상기 양면 접착 테이프는 반도체 패키지 공정에서 사용되는 DAF(Die attached film)일 수 있다.6F and 7F, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept may include attaching a fourth tape 114d to the surface of the shield layer 118. have. The fourth tape 114d may be a double-sided adhesive tape. The double-sided adhesive tape may be a die attached film (DAF) used in a semiconductor package process.

도 6g와 도 7g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 버퍼층(116)과 실드층(118)이 형성된 반도체 칩들(110a)을 독립적으로 나누기 위한 개별화 공정을 포함할 수 있다.6G and 7G, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept independently divides the semiconductor chips 110a on which the buffer layer 116 and the shield layer 118 are formed. May include an individualization process for.

상기 개별화 공정은 상기 반도체 칩들(110a) 사이에 레이저를 조사하여 반도체 칩들(110a)을 다시 개별적으로 분리하는 것을 포함할 수 있다. 개별화 공정 중, 도 6f에 도시된 버퍼층(116), 실드층(118), 및 제 4 테이프(114d)가 절단된다. The individualization process may include separately separating the semiconductor chips 110a by irradiating a laser between the semiconductor chips 110a. During the singulation process, the buffer layer 116, the shield layer 118, and the fourth tape 114d shown in FIG. 6F are cut.

따라서, 상기 반도체 칩들(110a)의 뒷면에는 버퍼 패턴(116a), 제 1 실드 패턴(118a), 및 제 1 접착 층(114da)이 적층된 형태일 수 있고, 상기 반도체 칩들(110a)의 액티브 면(AS)은 자기 저항 메모리 소자들의 전극 단자들(120a)의 표면이 노출된 상태일 수 있다. Accordingly, a buffer pattern 116a, a first shield pattern 118a, and a first adhesive layer 114da may be stacked on the rear surface of the semiconductor chips 110a, and the active surface of the semiconductor chips 110a (AS) may be a state in which the surface of the electrode terminals 120a of the magnetoresistive memory elements is exposed.

도 7h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(110a) 제조방법은 상기 개별화된 반도체 칩들(110a)을 기판(130a) 상에 부착하는 것을 포함할 수 있다.Referring to FIG. 7H, a method of manufacturing a semiconductor package 110a according to an embodiment of the inventive concept may include attaching the individualized semiconductor chips 110a on a substrate 130a.

상기 반도체 칩들(110a)은 반도체 칩들의 뒷면에 부착된 제 1 접착 층(114da)을 통해 상기 기판(130a)에 부착될 수 있다.The semiconductor chips 110a may be attached to the substrate 130a through a first adhesive layer 114da attached to the rear surfaces of the semiconductor chips.

상기 기판(130a)은 PCB 기판을 포함할 수 있다. 상기 PCB기판은 예를 들어, 베이스 기판(130aa), 베이스 기판(130aa)의 상면과 하 면에 형성된 신호 배선 부(132a), 베이스 기판(130a)의 상면과 하 면의 신호 배선 부(132a)를 각각 덮는 상부 절연층(130ab)과 하부 절연층(130ac)을 포함할 수 있다.The substrate 130a may include a PCB substrate. The PCB substrate is, for example, a base substrate 130aa, a signal wiring portion 132a formed on the upper and lower surfaces of the base substrate 130aa, and a signal wiring portion 132a on the upper and lower surfaces of the base substrate 130a. It may include an upper insulating layer (130ab) and a lower insulating layer (130ac) covering each.

상기 신호 배선 부(132a)는 베이스 기판(130aa)을 관통하여 신호를 전달하는 비아들(132aa), 베이스 기판(130aa)의 상에 형성된 본딩 패드들(132ab), 및 베이스 기판(130aa)의 하 면에 랜드들(132ac)을 포함할 수 있다. 상기 본딩 패드들(132ab)은 상면이 노출될 수 있고, 상기 랜드들(132ac)은 하 면이 노출될 수 있다.The signal wiring unit 132a includes vias 132aa passing through the base substrate 130aa to transmit a signal, bonding pads 132ab formed on the base substrate 130aa, and the bottom of the base substrate 130aa. Lands 132ac may be included on the surface. An upper surface of the bonding pads 132ab may be exposed, and a lower surface of the lands 132ac may be exposed.

도 7I를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 반도체 칩(110a)과 상기 기판(130a) 사이를 물리적, 전기적으로 연결하기 위한 본딩 와이어(134a) 부착 공정을 포함할 수 있다.Referring to FIG. 7I, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept is a bonding wire 134a for physically and electrically connecting the semiconductor chip 110a and the substrate 130a. ) It may include an attachment process.

상기 본딩 와이어(134a)는 상기 반도체 칩(110a)의 전극 단자(120a)와 상기 기판(110a)의 본딩 패드들(132ab)에 부착될 수 있다. The bonding wire 134a may be attached to the electrode terminal 120a of the semiconductor chip 110a and bonding pads 132ab of the substrate 110a.

상기 본딩 와이어들(134a)은 금(Au) 또는 알루미늄(Al)을 포함할 수 있다.The bonding wires 134a may include gold (Au) or aluminum (Al).

도 7j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 반도체 칩(110a)의 상면에 제 2 실드 패턴(118b)을 부착하는 것을 포함할 수 있다. Referring to FIG. 7J, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept may include attaching a second shield pattern 118b to an upper surface of the semiconductor chip 110a.

상기 제 2 실드 패턴(118b)은 투자율이 높은 물질을 포함할 수 있다. 상기 제 2 실드 패턴(118b)은 얇은 박막 형태로 부착될 수 있다. The second shield pattern 118b may include a material having high permeability. The second shield pattern 118b may be attached in the form of a thin film.

상기 제 2 실드 패턴(118b)은 철(Fe)과 니켈(Ni)이 합금된 퍼멀로이(permalloy)를 포함할 수 있다. The second shield pattern 118b may include permalloy in which iron (Fe) and nickel (Ni) are alloyed.

상기 제 2 실드 패턴(118b)은 제 2 접착 층(114e)에 의해 반도체 칩(110a)의 상면에 부착될 수 있다. 상기 제 2 접착 층(114e)은 예를 들어, 액상의 형태로 반도체 칩(110a)의 표면에 발라질 수 있다. The second shield pattern 118b may be attached to the upper surface of the semiconductor chip 110a by the second adhesive layer 114e. The second adhesive layer 114e may be applied to the surface of the semiconductor chip 110a in a liquid form, for example.

상기 제 2 실드 패턴(118b)은 전극 단자(120a)가 형성된 영역을 제외한 반도체 칩(110a)의 상면을 덮을 수 있다.The second shield pattern 118b may cover an upper surface of the semiconductor chip 110a except for a region in which the electrode terminal 120a is formed.

도 7k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 반도체 칩들(110a)을 밀봉하기 위한 몰딩층(142)을 형성하는 것을 포함할 수 있다. Referring to FIG. 7K, a method of manufacturing a semiconductor package 100a according to an exemplary embodiment of the inventive concept may include forming a molding layer 142 for sealing the semiconductor chips 110a.

상기 몰딩층(142)을 형성하는 것은 상기 기판(130a)의 전면에 몰딩재를 형성하고, 경화하는 것을 포함할 수 있다. Forming the molding layer 142 may include forming and curing a molding material on the entire surface of the substrate 130a.

상기 몰딩층(142)은 외부의 충격 및 오염 물질로부터 상기 반도체 칩(110a)을 보호하는 역할을 한다. 상기 몰딩층(142)은 EMC(epoxy molding compound)를 포함할 수 있다. The molding layer 142 serves to protect the semiconductor chip 110a from external impacts and contaminants. The molding layer 142 may include an epoxy molding compound (EMC).

도 7l를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100a) 제조방법은 상기 기판(130a)의 하 면에 솔더 볼들(144)을 형성하고, 단일 반도체 패키지(100a)로 분리하기 위한 개별화 공정을 포함할 수 있다. Referring to FIG. 7L, a method of manufacturing a semiconductor package 100a according to an embodiment of the inventive concept comprises forming solder balls 144 on the lower surface of the substrate 130a, and forming a single semiconductor package 100a. It may include an individualization process to separate.

상기 솔더 볼들(144)을 형성하는 것은 상기 기판(130a)의 랜드들(132ac)에 솔더 볼들(144)을 부착하는 것을 포함할 수 있다. Forming the solder balls 144 may include attaching the solder balls 144 to the lands 132ac of the substrate 130a.

상기 개별화 공정은 쏘잉 공정, 드릴링 공정, 및 컷팅 공정들을 이용할 수 있다. 개별화 공정을 통해 비로소, 본 발명의 일 실시예에 의한 반도체 패키지(100a)가 형성될 수 있다. The individualization process may use a sawing process, a drilling process, and a cutting process. Only through the individualization process, the semiconductor package 100a according to an embodiment of the present invention may be formed.

이하, 도면들을 참조하여, 전술한 제 1 및 제 2 실드 패턴(116a, 118a)이 형성된 반도체 칩들이 적층된 본 발명의 일 실시예에 의한 반도체 패키지(110b)의 제조방법을 설명한다. Hereinafter, a method of manufacturing a semiconductor package 110b according to an embodiment of the present invention in which semiconductor chips on which the first and second shield patterns 116a and 118a are formed are stacked will be described with reference to the drawings.

도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다.8A to 8D are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the inventive concept according to a process sequence.

이하 설명하는 공정보다 앞선 공정은 앞서 언급한 도 7a 내지 도 7i의 공정과 동일하므로 설명을 생략한다. Since the process preceding the process described below is the same as the process of FIGS. 7A to 7I mentioned above, a description thereof will be omitted.

도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100b) 제조방법은 기판(130b)에 제 1 반도체 칩(110b)을 부착하고, 제 1 반도체 칩(110b)과 기판(130b) 사이에 제 1 본딩 와이어(134b)를 부착하는 것을 포함할 수 있다. Referring to FIG. 8A, in a method of manufacturing a semiconductor package 100b according to an embodiment of the inventive concept, a first semiconductor chip 110b is attached to a substrate 130b, and the first semiconductor chip 110b and the substrate are It may include attaching the first bonding wire 134b between (130b).

상기 반도체 칩(110b)은 제 1 접착 층(114da)을 통해 상기 기판(130b)에 부착될 수 있다. 상기 반도체 칩(110b)의 뒷면과 측면들은 도 7a 내지 도 7e의 공정들을 통해 형성된 버퍼 패턴(116a)과 제 1 실드 패턴(118a)들이 순차 적층되어 있다. 따라서, 상기 제 1 접착 층(114da)은 상기 제 1 실드 패턴(118a)과 상기 기판(130b)의 상부 절연층(130ba)과 접촉할 수 있다.The semiconductor chip 110b may be attached to the substrate 130b through a first adhesive layer 114da. On the back side and side surfaces of the semiconductor chip 110b, a buffer pattern 116a and a first shield pattern 118a formed through the processes of FIGS. 7A to 7E are sequentially stacked. Accordingly, the first adhesive layer 114da may contact the first shield pattern 118a and the upper insulating layer 130ba of the substrate 130b.

상기 기판(130b)은 PCB 기판일 수 있다. 기판(130b)은 기판의 상부로 노출된 본딩 패드들(132ab), 기판(130b)의 하부로 노출된 랜드들(132ac)을 포함할 수 있다. 상기 본딩 패드들(132ab)은 앞서 설명한 반도체 패키지(110a)의 본딩 패드들(132ab)의 노출 면적 보다 더 넓은 면적이 노출될 수 있다.The substrate 130b may be a PCB substrate. The substrate 130b may include bonding pads 132ab exposed to the upper portion of the substrate and lands 132ac exposed to the lower portion of the substrate 130b. The bonding pads 132ab may be exposed to a larger area than the bonding pads 132ab of the semiconductor package 110a described above.

상기 버퍼 패턴(116a)은 실리콘 질화물(SiNx)과 실리콘 산화물(SiO2)을 포함할 수 있다. 제 1 실드 패턴(116a)은 투자율이 높은 물질을 포함할 수 있다. 상기 제 1 실드 패턴은 철(Fe)과 니켈(Ni)이 합금된 퍼멀로이(permalloy)를 포함할 수 있다. The buffer pattern 116a may include silicon nitride (SiNx) and silicon oxide (SiO2). The first shield pattern 116a may include a material having a high magnetic permeability. The first shield pattern may include permalloy in which iron (Fe) and nickel (Ni) are alloyed.

상기 제 1 본딩 와이어(134b) 부착 공정은 상기 제 1 반도체 칩(110b)의 제 1 전극 단자들(120b)과 상기 본딩 패드들(132ab)을 부착하는 것을 포함할 수 있다. The attaching process of the first bonding wire 134b may include attaching the first electrode terminals 120b and the bonding pads 132ab of the first semiconductor chip 110b.

도 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100b) 제조방법은 상기 제 1 반도체 칩(110b)의 상면에 제 2 반도체 칩(110c) 을 적층하고, 상기 제 2 반도체 칩(110c)과 상기 기판(130b) 사이에 제 2 본딩 와이어(134c)를 부착하는 것을 포함할 수 있다. Referring to FIG. 8B, in a method of manufacturing a semiconductor package 100b according to an embodiment of the inventive concept, a second semiconductor chip 110c is stacked on an upper surface of the first semiconductor chip 110b, and the second It may include attaching a second bonding wire 134c between the semiconductor chip 110c and the substrate 130b.

상기 제 2 반도체 칩(110c)을 적층하는 것은 상기 제 1 본딩 와이어들(134b)의 일 끝 단들이 부착된 제 1 반도체 칩(110b)의 상면에 칩 간 접착 층(114f)을 형성하고, 및 상기 제 2 반도체 칩(110c)을 상기 제 1 반도체 칩(110b)의 상부에 부착하는 것을 포함할 수 있다.Laminating the second semiconductor chip 110c forms an inter-chip adhesive layer 114f on the upper surface of the first semiconductor chip 110b to which one ends of the first bonding wires 134b are attached, and It may include attaching the second semiconductor chip 110c to the top of the first semiconductor chip 110b.

상기 제 2 반도체 칩(110c)의 뒷면 및 측면들에는 버퍼 패턴(116a)및 제 1 실드 패턴(118a)이 순차 형성되어 있다. A buffer pattern 116a and a first shield pattern 118a are sequentially formed on the rear surface and side surfaces of the second semiconductor chip 110c.

상기 칩간 접착 층(114f)은 상기 제 1 반도체 칩(110b)의 제 1 전극 단자(120b)와 연결된 상기 제 1 본딩 와이어(134b)의 일 끝 단을 수용해야 하므로, 액상 또는 페이스트 상으로 도포될 수 있다. 상기 칩간 접착 층(114f)은 에폭시 수지계 접착제 또는 실리콘계 접착제를 포함할 수 있다.Since the inter-chip adhesive layer 114f must accommodate one end of the first bonding wire 134b connected to the first electrode terminal 120b of the first semiconductor chip 110b, it may be applied in a liquid or paste form. I can. The interchip adhesive layer 114f may include an epoxy resin adhesive or a silicone adhesive.

상기 제 2 본딩 와이어(134c) 부착 공정은 상기 제 2 본딩 와이어(134c)의 일 끝 단을 상기 제 2 반도체 칩(110c)의 제 2 전극에 부착하고, 상기 제 2 본딩 와이어(134c)의 타 끝 단을 상기 기판(130b)의 본딩 패드들(132ab)에 부착하는 것을 포함할 수 있다.In the attaching process of the second bonding wire 134c, one end of the second bonding wire 134c is attached to the second electrode of the second semiconductor chip 110c, and the other end of the second bonding wire 134c It may include attaching an end to the bonding pads 132ab of the substrate 130b.

도 8c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100b) 제조방법은 상기 제 2 반도체 칩(110c)들의 상면에 각각 제 2 실드 패턴(118b)을 형성하고, 상기 제 2 실드 패턴들(118b) 및 상기 적층된 반도체 칩들(110b, 110c)을 감싸는 몰딩층(142b)을 형성하는 것을 포함할 수 있다.Referring to FIG. 8C, a method of manufacturing a semiconductor package 100b according to an embodiment of the inventive concept includes forming second shield patterns 118b on the upper surfaces of the second semiconductor chips 110c, respectively, and 2 It may include forming the shield patterns 118b and the molding layer 142b surrounding the stacked semiconductor chips 110b and 110c.

상기 제 2 실드 패턴들(118b)은 투자율이 높은 물질을 포함할 수 있다. 상기 제 2 실드 패턴들(118b)은 철(Fe)과 니켈(Ni)이 합금된 퍼멀로이를 포함할 수 있다.The second shield patterns 118b may include a material having a high permeability. The second shield patterns 118b may include permalloy in which iron (Fe) and nickel (Ni) are alloyed.

상기 제 2 실드 패턴(118b)은 얇은 박막 형태로 미리 제작될 수 있으며, 제 2 접착 층(114e)을 통해 제 2 반도체 칩(110c)의 표면에 부착될 수 있다. The second shield pattern 118b may be manufactured in advance in the form of a thin thin film, and may be attached to the surface of the second semiconductor chip 110c through the second adhesive layer 114e.

도 8d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100b) 제조방법은 상기 기판(130b)의 하 면에 솔더 볼들(144)을 형성하고, 단일 반도체 패키지(100b)로 나누기 위한 개별화 공정을 포함할 수 있다.Referring to FIG. 8D, a method of manufacturing a semiconductor package 100b according to an embodiment of the inventive concept includes forming solder balls 144 on the lower surface of the substrate 130b, and forming a single semiconductor package 100b. It may include an individualization process to divide.

상기 솔더 볼들(144)을 형성하는 것은 상기 기판(130b)의 랜드들(132ac)에 솔더 볼들(144)을 부착하는 것을 포함할 수 있다. Forming the solder balls 144 may include attaching the solder balls 144 to the lands 132ac of the substrate 130b.

상기 개별화 공정은 기판(130b)과 몰딩층(142)을 동시에 절단하는 것을 포함할 수 있다. 개별화 공정을 통해 나누어진 몰딩층을 각각 몰딩(142ba)이라 칭한다.The individualization process may include cutting the substrate 130b and the molding layer 142 at the same time. Each of the molding layers divided through the individualization process is referred to as molding 142ba.

상기 개별화 공정 쏘잉 공정, 드릴링 공정, 및 컷팅 공정들을 이용할 수 있다. 개별화 공정을 통해 비로소, 본 발명의 일 실시예에 의한 반도체 패키지들(100b)이 형성될 수 있다. The individualization process, sawing process, drilling process, and cutting processes may be used. Only through the individualization process, the semiconductor packages 100b according to an embodiment of the present invention may be formed.

전술한 실시예는 반도체 칩을 두 개 적층하는 공정을 예를 들어 설명하였으나, 적층되는 반도체 칩의 개수는 제한되지 않는다. In the above-described embodiment, a process of stacking two semiconductor chips has been described as an example, but the number of stacked semiconductor chips is not limited.

이하, 도면을 참조하여 전술한 실시예에 따라 제작된 반도체 패키지들(100b)을 포함하는 적층 형태의 반도체 패키지(100c)의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a stacked semiconductor package 100c including the semiconductor packages 100b manufactured according to the above-described embodiment will be described with reference to the drawings.

도 9는 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지(100c)의 제조방법을 도시한 공정 단면도이다.9 is a cross-sectional view illustrating a method of manufacturing a stacked semiconductor package 100c according to an embodiment of the inventive concept.

도 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지(100c) 제조방법은 제 1 반도체 패키지(100ca)와 제 2 반도체 패키지(100cb)를 별도로 제작하고, 상기 제 1 및 제 2 반도체 패키지(100ca, 100cb)를 상, 하로 적층하는 공정을 포함할 수 있다. Referring to FIG. 9, in a method of manufacturing a stacked semiconductor package 100c according to an embodiment of the inventive concept, a first semiconductor package 100ca and a second semiconductor package 100cb are separately manufactured, and the A process of stacking the first and second semiconductor packages 100ca and 100cb up and down may be included.

제 1 반도체 패키지(100ca)의 제조 방법은 전술한 도 8a 내지 도 8d를 통해 설명되었으므로 이하, 설명을 간략히 한다. Since the method of manufacturing the first semiconductor package 100ca has been described with reference to FIGS. 8A to 8D, the description will be briefly described below.

본 발명의 일 실시예에 의한 제 1 반도체 패키지(100ca)의 제조 방법은 제 1 기판(130c)에 제 1 반도체 칩(110b)을 부착하고, 제 1 본딩 와이어(134b)를 제 1 반도체 칩(110a)과 제 1 기판(130c)에 부착하고, 상기 제 1 반도체 칩(110b)의 상부에 제 2 반도체 칩(110c)을 적층하고, 제 2 본딩 와이어(134c)를 제 2 반도체 칩(110b)과 기판(130c)에 부착하고, 및 제 2 반도체 칩(110c)의 상면에 제 2 실드 패턴(118b)을 부착하는 공정을 포함할 수 있다. In the manufacturing method of the first semiconductor package 100ca according to an embodiment of the present invention, the first semiconductor chip 110b is attached to the first substrate 130c, and the first bonding wire 134b is attached to the first semiconductor chip ( 110a) and the first substrate 130c, stacking the second semiconductor chip 110c on the first semiconductor chip 110b, and attaching the second bonding wire 134c to the second semiconductor chip 110b And attaching to the substrate 130c, and attaching the second shield pattern 118b to the upper surface of the second semiconductor chip 110c.

상기 제 1 반도체 칩(110b)과 제 2 반도체 칩(110c)은 각각 자기 저항 메모리 소자들을 포함하는 메모리 칩들 일 수 있다. 상기 제 1 반도체 칩(110b)과 제 2 반도체 칩(110c)의 뒷면과 측면들에는 버퍼 패턴(116a) 및 제 1 실드 패턴(118a)이 형성되었고, 및 상기 제 2 반도체 칩(110c)의 상면에는 제 2 실드 패턴(118b)이 부착 형성 되었다. Each of the first semiconductor chip 110b and the second semiconductor chip 110c may be memory chips including magnetoresistive memory devices. A buffer pattern 116a and a first shield pattern 118a are formed on the back and side surfaces of the first semiconductor chip 110b and the second semiconductor chip 110c, and the upper surface of the second semiconductor chip 110c A second shield pattern 118b was attached to and formed.

상기 제 1 기판(130c)은 제 1 베이스 기판(130ca), 상기 제 1 베이스 기판(130ca)의 상, 하 면에 형성된 제 1 신호 배선 부(132b)를 포함할 수 있다. 상기 제 1 신호 배선 부(132b)는 상기 제 1 베이스 기판(130ca)의 상면에 형성된 제 1 본딩 패드(132bb), 제 1 베이스 기판(130ca)의 하 면에 형성된 제 1 범프 랜드(132bd)를 포함할 수 있다.The first substrate 130c may include a first base substrate 130ca and first signal wiring portions 132b formed on upper and lower surfaces of the first base substrate 130ca. The first signal wiring part 132b includes a first bonding pad 132bb formed on an upper surface of the first base substrate 130ca, and a first bump land 132bd formed on a lower surface of the first base substrate 130ca. Can include.

또한, 상기 제 1 반도체 패키지(100ca)의 제조방법은 제 1 몰딩(142ba)을 형성하고, 제 1 기판(130c)의 하부로 노출된 상기 제 1 범프 랜드(132bd)의 하 면에 제 1 솔더 볼들(144a)을 부착하는 것을 포함할 수 있다. In addition, in the manufacturing method of the first semiconductor package 100ca, a first molding 142ba is formed, and a first solder is formed on the lower surface of the first bump land 132bd exposed under the first substrate 130c. It may include attaching the balls 144a.

상기 제 2 반도체 패키지(100cb)는 일반적인 반도체 패키지 제조 방법으로 제작될 수 있다. 예를 들면, 본 발명의 일 실시예에 의한 제 2 반도체 패키지(100cb)를 형성하는 공정은 제 2 기판(130d)에 제 3 반도체 칩(110d)을 부착하고, 제 3 본딩 와이어(134d)를 제 3 반도체 칩(110d)과 기판에 동시에 부착하는 것을 포함할 수 있다. The second semiconductor package 100cb may be manufactured by a general semiconductor package manufacturing method. For example, in the process of forming the second semiconductor package 100cb according to an embodiment of the present invention, the third semiconductor chip 110d is attached to the second substrate 130d, and the third bonding wire 134d is attached. It may include attaching to the third semiconductor chip 110d and the substrate at the same time.

상기 제 3 반도체 칩(110d)은 로직 소자가 형성된 로직 반도체 칩일 수 있다. 상기 로직 소자의 전극 단자(120d)가 상기 제 3 반도체 칩(110d)의 액티브 면으로 노출될 수 있다. The third semiconductor chip 110d may be a logic semiconductor chip on which a logic device is formed. The electrode terminal 120d of the logic device may be exposed to the active surface of the third semiconductor chip 110d.

상기 제 2 기판(130d)은 제 2 베이스 기판(130da), 제 2 베이스 기판(130da)의 상면 및 하 면에 형성된 제 2 신호 배선 부(132c)를 포함할 수 있다.The second substrate 130d may include a second base substrate 130da and second signal wiring portions 132c formed on upper and lower surfaces of the second base substrate 130da.

상기 제 2 신호 배선부는 상기 제 2 베이스 기판(130ca)의 상면에 형성된 제 2 본딩 패드(132cb), 제 2 범프 랜드(132cd), 및 베이스 기판(130ca)의 하 면에 형성된 랜드들(132cc)를 포함할 수 있다.The second signal wiring part includes a second bonding pad 132cb formed on an upper surface of the second base substrate 130ca, a second bump land 132cd, and lands 132cc formed on a lower surface of the base substrate 130ca. It may include.

본 발명의 실시예에 의한 제 2 반도체 패키지(100cb)의 제조방법은 제 2 몰딩(142bb)을 형성하고, 및 제 2 몰딩(142bb)에 관통 홀(142bH)을 형성하는 것을 포함할 수 있다. 상기 관통 홀(142bH)의 바닥이면은 상기 제 2 범프 랜드(132cd)의 상면 일 수 있다. The method of manufacturing the second semiconductor package 100cb according to the exemplary embodiment of the present invention may include forming the second molding 142bb and forming a through hole 142bH in the second molding 142bb. The bottom surface of the through hole 142bH may be the top surface of the second bump land 132cd.

상기 제 2 반도체 패키지의 제조방법은 상기 랜드들(132c)에 제 2 솔더 볼들(144b)을 부착하는 공정을 포함할 수 있다. The method of manufacturing the second semiconductor package may include a process of attaching second solder balls 144b to the lands 132c.

상기 제 1 반도체 패키지(100ca)와 제 2 반도체 패키지(100cb)를 적층하는 공정은, 제 1 솔더볼(144a)을 리플로우하여 패키지 연결 범프(144aa)를 형성하는 것을 포함할 수 있다. The process of laminating the first semiconductor package 100ca and the second semiconductor package 100cb may include reflowing the first solder ball 144a to form a package connection bump 144aa.

상기 패키지 연결 범프(144aa)는 상기 제 2 몰딩(142bb)의 관통홀들(146bH)을 채울 수 있다. 상기 패키지 연결 범프(144aa)는 상기 제 1 반도체 패키지(100ca)와 제 2 반도체 패키지(100cb)를 물리적, 전기적으로 연결할 수 있다. The package connection bump 144aa may fill the through holes 146bH of the second molding 142bb. The package connection bump 144aa may physically and electrically connect the first semiconductor package 100ca and the second semiconductor package 100cb.

이하, 공정 도면을 참조하여, 본 발명의 일 실시예에 의한 방식으로 형성된 자기 차폐부를 포함하는 반도체 패키지 제조 공정을 설명한다.Hereinafter, a process of manufacturing a semiconductor package including a magnetic shield formed in a manner according to an embodiment of the present invention will be described with reference to the process drawings.

도 10a 내지 도 10n은 본 발명의 일 실시예에 의한 반도체 패키지 제조방법을 공정 순서에 따라 도시한 공정 단면도들이다. 10A to 10N are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention according to a process sequence.

도 10a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 웨이퍼(150)의 뒷면(BS)에 제 1 테이프(152a)를 부착하는 것을 포함할 수 있다.Referring to FIG. 10A, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include attaching a first tape 152a to the back surface BS of the wafer 150.

상기 제 1 테이프(152a)가 부착되지 않은 상기 웨이퍼(150)의 타면은 액티브 면(AS) 일 수 있다. The other surface of the wafer 150 to which the first tape 152a is not attached may be an active surface AS.

상기 웨이퍼(150)는 상기 액티브 면(AS)으로부터 일정 깊이로 형성된 자기 저항 메모리 소자들을 포함할 수 있다. 상기 웨이퍼(150)는 상기 액티브 면(AS)에 형성되고, 및 상기 자기 저항 메모리 소자들과 물리적, 전기적으로 연결된 전극 단자들(154a)을 포함할 수 있다. The wafer 150 may include magnetoresistive memory devices formed to a predetermined depth from the active surface AS. The wafer 150 may include electrode terminals 154a formed on the active surface AS and physically and electrically connected to the magnetoresistive memory devices.

또한, 상기 웨이퍼(150)는 상기 전극 단자들(154a)의 측면을 감싸는 제 1 보호층(156a)을 포함할 수 있다. 상기 제 1 보호층(156a)은 상기 전극 단자들(154a)의 표면들을 제외한 측면들을 감싸 형태로 형성될 수 있다. In addition, the wafer 150 may include a first protective layer 156a surrounding side surfaces of the electrode terminals 154a. The first protective layer 156a may be formed to surround side surfaces of the electrode terminals 154a except for surfaces.

상기 제 1 보호층(156)은 감광성 폴리 이미드 수지를 포함할 수 있다. The first protective layer 156 may include a photosensitive polyimide resin.

도 10b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 전극 단자들(154a)의 노출된 표면을 덮는 마스크 패턴들(158)을 형성하는 것을 포함할 수 있다.Referring to FIG. 10B, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include forming mask patterns 158 covering exposed surfaces of electrode terminals 154a. have.

상기 각 마스크 패턴(158)들의 하면은 상기 각 전극 단자(154a)의 상면보다 넓은 면적일 수 있다. 상기 마스크 패턴들(158)을 형성하는 것은 사진 식각 공정을 포함할 수 있다. 상기 마스크 패턴들(158)은 포토 레지스트(photoresist)를 포함할 수 있다. The lower surface of each of the mask patterns 158 may have a larger area than the upper surface of each electrode terminal 154a. Forming the mask patterns 158 may include a photo etching process. The mask patterns 158 may include a photoresist.

도 10c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 마스크 패턴들(158)이 형성된 웨이퍼(150)의 상부에 제 1 실드층(160a)을 형성하는 것을 포함할 수 있다. Referring to FIG. 10C, in the method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept, a first shield layer 160a is formed on the wafer 150 on which the mask patterns 158 are formed. May include doing.

상기 제 1 실드층(160a)은 상기 제 1 보호층(156a)의 표면과, 상기 마스크 패턴들(158)의 표면에 형성될 수 있다. 도시하지는 않았지만, 상기 제 1 실드층(160a)은 마스크 패턴들(158)의 측면들에 불연속적으로 형성될 수 있다.The first shielding layer 160a may be formed on a surface of the first protective layer 156a and on the surface of the mask patterns 158. Although not shown, the first shield layer 160a may be discontinuously formed on side surfaces of the mask patterns 158.

상기 제 1 실드층(160a)은 투자율(permeability)이 높은 물질을 포함할 수 있다. 상기 제 1 실드층(160a)은 퍼멀로이(permalloy)를 포함할 수 있다. 상기 퍼멀로이는 철(Fe) 과 니켈(Ni)의 이다. 상기 제 1 실드층(160a)을 형성하는 방법은 스퍼터를 포함한 PVD공정을 포함할 수 있다. The first shielding layer 160a may include a material having high permeability. The first shielding layer 160a may include permalloy. The permalloy is of iron (Fe) and nickel (Ni). The method of forming the first shield layer 160a may include a PVD process including sputtering.

도 10d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 도 10c의 마스크 패턴들(158)을 제거하는 것을 포함할 수 있다.Referring to FIG. 10D, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include removing the mask patterns 158 of FIG. 10C.

상기 마스크 패턴들(158)을 제거하는 것은 리프트 오프(lift-off)공정을 포함할 수 있다. 상기 리프트 오프 공정을 통해, 마스크 패턴들(158)이 제거 되면서, 도 10c에 도시된 상기 마스크 패턴들(158)의 측면들 및 상면들에 형성된 상기 제 1 실드층(160a)이 동시에 제거될 수 있다. Removing the mask patterns 158 may include a lift-off process. As the mask patterns 158 are removed through the lift-off process, the first shield layer 160a formed on the side surfaces and upper surfaces of the mask patterns 158 shown in FIG. 10C may be simultaneously removed. have.

따라서, 상기 전극 단자들(154a)은 노출될 수 있고, 상기 전극 단자들(154a)의 표면을 제외한 제 1 보호층(156a)의 상면에만 제 1 실드층(160a)이 남아 있을 수 있다. 상기 제 1 보호층(156a)의 측면과 상기 제 1 실드층(160a)의 측면은 수직 정렬하지 않을 수 있다. 상기 제 1 실드층(160a)의 측면은 상기 보호층(156)의 상부에 위치할 수 있다. Accordingly, the electrode terminals 154a may be exposed, and the first shield layer 160a may remain only on the upper surface of the first protective layer 156a excluding the surface of the electrode terminals 154a. A side surface of the first protective layer 156a and a side surface of the first shield layer 160a may not be vertically aligned. A side surface of the first shield layer 160a may be positioned above the protective layer 156.

도 10e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 웨이퍼(150)의 액티브 면(AS)의 하부에 제 2 테이프(152b)를 부착하고, 및 상기 웨이퍼(150)의 뒷면(BS)을 그라인딩 하는 것을 포함할 수 있다. Referring to FIG. 10E, in a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept, a second tape 152b is attached to a lower portion of the active surface AS of the wafer 150, and It may include grinding the back surface BS of the wafer 150.

또한, 상기 제 2 테이프(152b)를 부착한 후, 상기 그라인딩 공정을 수행하기 전 도 10d에 도시된 제 1 테이프(152a)를 제거하는 것을 포함할 수 있다. 상기 제 2 테이프는 백그라인드용 테이프일 수 있다. 상기 백그라인드용 테이프는 PVC (Polyvinyl Chloride)를 포함할 수 있다.In addition, after attaching the second tape 152b, it may include removing the first tape 152a shown in FIG. 10D before performing the grinding process. The second tape may be a tape for background grinding. The tape for backgrinding may include PVC (Polyvinyl Chloride).

상기 그라인딩 공정을 통해, 웨이퍼(150)의 두께는 얇아지고 균일해 질 수 있다. 웨이퍼의 두께는 0.2mm~0.51mm내에 포함될 수 있다.Through the grinding process, the thickness of the wafer 150 can be made thinner and uniform. The thickness of the wafer may be included within 0.2mm ~ 0.51mm.

이후, 제 2 테이프(152b)를 웨이퍼로부터 제거한 후, 세척 과정들을 진행할 수 있다.Thereafter, after removing the second tape 152b from the wafer, cleaning processes may be performed.

도 10f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 도 10e의 웨이퍼(150)를 다수의 반도체 칩들(150a)로 나누는 개별화 공정을 포함할 수 있다. Referring to FIG. 10F, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include an individualization process of dividing the wafer 150 of FIG. 10E into a plurality of semiconductor chips 150a.

상기 개별화 공정은 쏘잉 공정, 드릴링 공정, 및 컷팅 공정들을 이용할 수 있다. The individualization process may use a sawing process, a drilling process, and a cutting process.

상기 개별화된 반도체 칩들(150a)의 상면에는 도 10e의 실드 층(160a)이 절단되어 제 1 실드 패턴(160aa)이 형성될 수 있다. The shield layer 160a of FIG. 10E may be cut on the upper surfaces of the individualized semiconductor chips 150a to form a first shield pattern 160aa.

도 10g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 개별화된 상기 반도체 칩들(150a)을 캐리어(162)의 상면에 부착하는 것을 포함할 수 있다. Referring to FIG. 10G, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include attaching the individualized semiconductor chips 150a to the upper surface of the carrier 162.

상기 반도체 칩들(150a)은 상기 캐리어(162)의 상면에 부착된 제 3 테이프(152c)를 통해 캐리어(162)에 부착될 수 있다. The semiconductor chips 150a may be attached to the carrier 162 through a third tape 152c attached to the upper surface of the carrier 162.

상기 캐리어(162)는 SUS(Steal use Stainless), 유리, 및 웨이퍼를 포함할 수 있다. 상기 제 3 테이프(152c)는 양면 테이프 일 수 있다. 상세히는, 상기 제 3 테이프(152c)는 필름(152ca), 필름의 일 측에 코팅되고 기포를 포함하는 제 1 접착 코팅층(152cb), 및 필름(152ca)의 타 측에 코팅된 제 2 접착 코팅층(152cc)을 포함할 수 있다. 상기 제 1 접착 코팅층(152cb)은 상기 반도체 칩들(150a)의 제 1 실드 패턴들(160aa)과 접촉할 수 있다. The carrier 162 may include SUS (Steal use Stainless), glass, and a wafer. The third tape 152c may be a double-sided tape. In detail, the third tape 152c is a film 152ca, a first adhesive coating layer 152cb coated on one side of the film and including air bubbles, and a second adhesive coating layer coated on the other side of the film 152ca. (152cc) may be included. The first adhesive coating layer 152cb may contact the first shield patterns 160aa of the semiconductor chips 150a.

상기 제 1 접착 코팅층(152cb)은 열, 또는 빛에 의해 내부 기포가 팽창하는 특성을 가질 수 있다. The first adhesive coating layer 152cb may have a property of expanding internal bubbles by heat or light.

도 10h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 반도체 칩들(150a)의 뒷면과 측면들에 버퍼층(164)과 제 2 실드층(160b)을 형성하는 것을 포함할 수 있다. Referring to FIG. 10H, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept includes a buffer layer 164 and a second shield layer 160b on the back and side surfaces of the semiconductor chips 150a. May include forming.

상기 버퍼층(164)은 절연층을 포함할 수 있다. 상기 버퍼층(164)은 실리콘 산화물(SiO2)과 실리콘 질화물(SiNx)을 포함할 수 있다.The buffer layer 164 may include an insulating layer. The buffer layer 164 may include silicon oxide (SiO2) and silicon nitride (SiNx).

상기 제 2 실드층(160b)은 투자율(permeability)이 높은 물질을 포함할 수 있다. 상기 제 1 실드층(160a)은 퍼멀로이(permalloy)를 포함할 수 있다. 상기 퍼멀로이는 철(Fe) 과 니켈(Ni)의 합금일 수 있다. 상기 제 1 실드층(160a)을 형성하는 방법은 스퍼터를 포함한 PVD 공정을 포함할 수 있다. The second shielding layer 160b may include a material having high permeability. The first shielding layer 160a may include permalloy. The permalloy may be an alloy of iron (Fe) and nickel (Ni). The method of forming the first shield layer 160a may include a PVD process including sputtering.

도 10i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 제 2 실드층(160b)을 덮도록 몰딩층(166)을 형성하는 것을 포함할 수 있다.Referring to FIG. 10I, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include forming a molding layer 166 to cover the second shield layer 160b.

상기 몰딩층(166)을 형성하는 것은 상기 제 2 실드층(160b)의 상면에 몰딩재를 형성하고, 및 상기 몰딩재를 경화하는 것을 포함할 수 있다. 상기 몰딩재는 EMC(epoxy molding compound)를 포함할 수 있다. Forming the molding layer 166 may include forming a molding material on the upper surface of the second shielding layer 160b and curing the molding material. The molding material may include an epoxy molding compound (EMC).

도 10j 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 반도체 칩들(150a)로부터 상기 캐리어(162)를 제거하는 것을 포함할 수 있다.Referring to FIG. 10J, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept may include removing the carrier 162 from the semiconductor chips 150a.

상기 캐리어(162)를 제거하는 것은 상기 제 3 테이프(152c)에 열 또는 빛을 가하는 것을 포함할 수 있다. 상기 캐리어(162)가 투명한 재질일 경우, 빛 또는 열을 가할 수 있고, 상기 캐리어가 불투명한 재질일 경우, 열을 가할 수 있다. Removing the carrier 162 may include applying heat or light to the third tape 152c. When the carrier 162 is a transparent material, light or heat may be applied, and when the carrier is an opaque material, heat may be applied.

상기 제 3 테이프(152c)에 열 또는 빛을 가하면, 상기 제 1 접착 코팅층(152cb)에 포함된 기포가 팽창 하면서, 상기 제 1 접착 코팅층(152cb)과 상기 버퍼층(164) 및 제 1 실드 패턴(160aa)과의 접촉 면적이 줄어 들게 된다. When heat or light is applied to the third tape 152c, bubbles included in the first adhesive coating layer 152cb expand, and the first adhesive coating layer 152cb, the buffer layer 164, and the first shield pattern ( 160aa) and the contact area is reduced.

따라서, 상기 제 3 테이프(152c)의 접착력이 약해지고, 상기 제 1 실드 패턴(160aa) 및 버퍼층(164)으로부터 상기 제 3 테이프(152c)가 이탈되는 현상이 발생할 수 있다. 결과적으로, 반도체 칩들(150a)로부터 상기 제 3 테이프(152c) 및 이와 접촉된 캐리어(162)가 제거될 수 있다. Accordingly, a phenomenon in which the adhesive force of the third tape 152c is weakened and the third tape 152c is separated from the first shield pattern 160aa and the buffer layer 164 may occur. As a result, the third tape 152c and the carrier 162 in contact with the third tape 152c may be removed from the semiconductor chips 150a.

상기 캐리어(162)가 제거된 다수의 반도체 칩들(150a)은 버퍼층(164), 제 2 실드층(160b), 및 몰딩층(166)을 공유할 수 있다. 상기 버퍼층(164)과 접촉하는 제 1 실드 패턴(160aa)의 일면과 버퍼층(164)의 일면이 동일 레벨일 수 있다. The plurality of semiconductor chips 150a from which the carrier 162 is removed may share the buffer layer 164, the second shield layer 160b, and the molding layer 166. One surface of the first shield pattern 160aa in contact with the buffer layer 164 and one surface of the buffer layer 164 may be at the same level.

도 10k를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 반도체 칩들(150a)의 액티브 면(AS) 상부에 층간 절연층(168)을 형성하고, 및 상기 전극 단자들(154a)을 노출하는 것을 포함할 수 있다. Referring to FIG. 10K, in a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept, an interlayer insulating layer 168 is formed on the active surface AS of the semiconductor chips 150a, and It may include exposing the electrode terminals 154a.

상기 층간 절연층(168)은 상기 반도체 칩들(150a)의 전극 단자들(154a)의 표면, 상기 제 1 실드 패턴들(160aa)의 상면 및 측면, 및 상기 버퍼층(164)의 표면에 컨포멀하게 형성될 수 있다. The interlayer insulating layer 168 is conformal to the surface of the electrode terminals 154a of the semiconductor chips 150a, the top and side surfaces of the first shield patterns 160aa, and the surface of the buffer layer 164 Can be formed.

상기 층간 절연층(168a)은 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다.The interlayer insulating layer 168a may include silicon nitride and silicon oxide.

상기 전극 단자들(154a)을 노출하는 것은 상기 층간 절연층(168a)을 패터닝하여, 상기 전극 단자들(154a)의 표면을 노출하는 관통홀들(168H)을 형성하는 것을 포함할 수 있다. 상기 층간 절연층(168)에 관통 홀(168H)을 형성하기 위해 사진 식각 공정을 수행할 수 있다. Exposing the electrode terminals 154a may include patterning the interlayer insulating layer 168a to form through holes 168H exposing surfaces of the electrode terminals 154a. A photo etching process may be performed to form the through hole 168H in the interlayer insulating layer 168.

전술한 공정을 통해, 상기 전극 단자들(154a)의 표면이 노출될 수 있고, 및 상기 층간 절연층(168)은 상기 제 1 실드 패턴들(160aa)의 상면들과 측면들을 덮을 수 있다. 이러한 구조는 상기 제 1 실드 패턴(160aa)과 상기 전극 단자들(154a)이 전기적으로 쇼트되는 것을 방지할 수 있다. Through the above-described process, surfaces of the electrode terminals 154a may be exposed, and the interlayer insulating layer 168 may cover upper surfaces and side surfaces of the first shield patterns 160aa. This structure may prevent the first shield pattern 160aa and the electrode terminals 154a from being electrically shorted.

도 10l를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조방법은 상기 전극 단자(154a)의 노출된 표면과 물리적, 전기적으로 연결되는 재 배선 부(170a)를 형성하는 것을 포함할 수 있다. Referring to FIG. 10L, a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept forms a rewiring unit 170a that is physically and electrically connected to the exposed surface of the electrode terminal 154a. May include doing.

상기 재 배선 부(170a)를 형성하는 것은 상기 관통 홀(168H)을 채우는 비아(170aa), 비아와 한 몸으로 형성되고 및 반도체 칩(150a)의 에지로 연장된 신호 배선(170ab), 및 상기 반도체 칩(150a)의 에지에서 외곽 방향으로 형성된 랜드들(170ac)을 포함할 수 있다. The formation of the rewiring part 170a includes a via 170aa filling the through hole 168H, a signal line 170ab formed in one body with the via and extending to an edge of the semiconductor chip 150a, and the Lands 170ac formed in an outer direction from an edge of the semiconductor chip 150a may be included.

상기 재 배선 부(170a)는 구리(Cu), 알루미늄(Al), 및 금(Au)을 포함하는 도전성 금속 물질로 형성될 수 있다. The rewiring part 170a may be formed of a conductive metal material including copper (Cu), aluminum (Al), and gold (Au).

도 10m을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지 제조방법은 상기 재 배선 부(170a)를 덮는 제 2 보호층(156b)을 형성하고, 상기 랜드들(170ac)의 표면을 노출하는 것을 포함할 수 있다.Referring to FIG. 10M, in a method of manufacturing a semiconductor package according to an embodiment of the inventive concept, a second protective layer 156b covering the rewiring portion 170a is formed, and the surfaces of the lands 170ac It may include exposing.

상기 랜드들(170ac)의 표면을 노출하는 것은 상기 제 2 보호층(156b)을 패터닝하여, 상기 랜드들(170ac)의 표면에 대응하는 관통 홀(156bH)을 형성하는 것을 포함할 수 있다. 상기 관통 홀(156H)을 형성하기 위해 사진 식각 공정을 이용할 수 있다. Exposing the surfaces of the lands 170ac may include patterning the second protective layer 156b to form a through hole 156bH corresponding to the surface of the lands 170ac. A photo etching process may be used to form the through hole 156H.

상기 제 2 보호층(156b)은 실리콘 산화물, 실리콘 질화물, 및 감광성 수지를 포함 할 수 있다. 예를 들어, 상기 제 2 보호층을 형성하는 물질이 감광성 폴리 이미드 수지일 경우, 포토레지스트의 특성을 포함하기 때문에 마스크 패턴을 전사하는 공정 후, 현상 공정을 진행하면 관통 홀들(156bH)이 형성될 수 있다. The second protective layer 156b may include silicon oxide, silicon nitride, and photosensitive resin. For example, when the material forming the second protective layer is a photosensitive polyimide resin, the through-holes 156bH are formed after the process of transferring the mask pattern and then the developing process because it includes the characteristics of a photoresist. Can be.

도 10n를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지(100d) 제조 방법은 상기 랜드들(170ac)과 접촉하는 솔더 볼들(172)을 형성하고, 단일 반도체 패키지(100d)를 형성하기 위한 개별화 공정을 포함할 수 있다. Referring to FIG. 10N, in a method of manufacturing a semiconductor package 100d according to an embodiment of the inventive concept, solder balls 172 in contact with the lands 170ac are formed, and a single semiconductor package 100d is formed. It may include an individualization process to form.

상기 솔더 볼들(172)은 도 10e에 도시된 관통홀들(156bH)을 채우면서 상기 랜드들(170ac)에 부착될 수 있다. The solder balls 172 may be attached to the lands 170ac while filling the through holes 156bH illustrated in FIG. 10E.

상기 개별화 공정은 쏘잉 공정, 드릴링 공정, 및 컷팅 공정들을 이용할 수 있다. 개별화 공정을 통해 비로소, 본 발명의 일 실시예에 의한 반도체 패키지들(100d)이 형성될 수 있다. 상기 반도체 패키지들(110d)이 개별화 되면서 버퍼층(164), 제 2 실드층(160b), 및 몰딩층(166)이 절단되며, 따라서, 반도체 칩(150a)은 상면과 측면들에 버퍼 패턴(164a), 제 2 실드 패턴(160ba), 및 몰딩(166a)이 순차 적층된 형태일 수 있다. The individualization process may use a sawing process, a drilling process, and a cutting process. Only through the individualization process, the semiconductor packages 100d according to an embodiment of the present invention may be formed. As the semiconductor packages 110d are individualized, the buffer layer 164, the second shield layer 160b, and the molding layer 166 are cut. Accordingly, the semiconductor chip 150a has a buffer pattern 164a on the top and side surfaces. ), the second shield pattern 160ba, and the molding 166a may be sequentially stacked.

이하, 도면을 참조하여 전술한 도 10a 내지 도 10n의 공정에 따라 형성된 본 발명의 일 실시예에 의한 반도체 패키지들을 포함하는 적층 형태의 반도체 패키지의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a stacked semiconductor package including semiconductor packages according to an embodiment of the present invention formed according to the processes of FIGS. 10A to 10N described above will be described with reference to the drawings.

도 11은 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지의 제조방법을 도시한 공정 단면도이다. 11 is a cross-sectional view illustrating a method of manufacturing a stacked semiconductor package according to an embodiment of the inventive concept.

도 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 적층 형태의 반도체 패키지(100e)의 제조방법은 제 1 반도체 패키지(100ea)와 제 2 반도체 패키지(100eb)를 별도로 제작하고, 상기 제 1 및 제 2 반도체 패키지(100ea, 100eb)를 상. 하로 적층하는 공정을 포함할 수 있다. Referring to FIG. 11, in a method of manufacturing a stacked semiconductor package 100e according to an embodiment of the inventive concept, a first semiconductor package 100ea and a second semiconductor package 100eb are separately manufactured, and the On the first and second semiconductor packages (100ea, 100eb). It may include a step of laminating down.

제 1 반도체 패키지(100ea)의 제조 방법은 전술한 도 10a 내지 도 10n를 통해 설명되었으므로 이하, 설명을 간략히 한다. Since the manufacturing method of the first semiconductor package 100ea has been described with reference to FIGS. 10A to 10N described above, the description will be simplified below.

상기 제 1 반도체 패키지(100ea)의 제조 방법은 제 1 반도체 칩(150b)의 액티브 면에 제 1 실드 패턴(160ab)을 형성하고, 상기 제 1 반도체 칩(150b)의 뒷면과 상면에 버퍼 패턴(164b), 제 2 실드 패턴(160bb), 및 제 1 몰딩(166b)을 형성하는 것을 포함할 수 있다. In the manufacturing method of the first semiconductor package 100ea, a first shield pattern 160ab is formed on the active surface of the first semiconductor chip 150b, and a buffer pattern ( 164b), the second shield pattern 160bb, and forming the first molding 166b.

상기 제 1 반도체 칩(150b)의 액티브 면에는 제 1 전극 단자들(154b)의 표면이 노출될 수 있고, 상기 제 1 전극 단자들(154b)의 측 면은 제 1 보호층(156a)과 측면 접촉할 수 있다.The surfaces of the first electrode terminals 154b may be exposed on the active surface of the first semiconductor chip 150b, and the side surfaces of the first electrode terminals 154b are the first protective layer 156a and the side surfaces. I can contact you.

상기 제 1 몰딩(166b)을 형성하는 공정 이후, 상기 제 1 반도체 칩(150b)의 액티브 면에 제 1 반도체 칩(150b)을 지지하는 제 1 반도체 칩 지지부(GP1)를 형성하고, 상기 제 1 반도체 칩 지지부(GP1) 하 면에 제 1 솔더 볼들(172a)을 형성하는 것을 포함할 수 있다.After the process of forming the first molding 166b, a first semiconductor chip support part GP1 supporting the first semiconductor chip 150b is formed on the active surface of the first semiconductor chip 150b, and the first It may include forming first solder balls 172a on the lower surface of the semiconductor chip support part GP1.

상기 제 1 지지부(GP1)를 형성하는 것은 제 1 실드 패턴(160ab)을 감싸는 제 1 층간 절연층(168a)을 형성하고, 제 1 층간 절연층(168a)의 표면에 제 1 재 배선 부(170b), 및 상기 제 1 재 배선 부(170b)를 덮는 제 2 보호층(156b)을 형성하는 것을 포함할 수 있다. Forming the first support part GP1 includes forming a first interlayer insulating layer 168a surrounding the first shield pattern 160ab, and forming a first rewiring part 170b on the surface of the first interlayer insulating layer 168a. ), and forming a second protective layer 156b covering the first rewiring part 170b.

상기 제 1 재배선 부(170b)는 비아(170ba), 신호 배선(170bb), 및 제 1 랜드들(170bc)을 형성하는 것을 포함할 수 있다. The first redistribution unit 170b may include forming a via 170ba, a signal line 170bb, and first lands 170bc.

상기 제 2 보호층(156b)은 상기 제 1 범프 랜드들(170bc)과 측면 접촉할 수 있다. 상기 제 1 범프 랜드들(170bc)의 하 면이 노출될 수 있다.The second protective layer 156b may make side contact with the first bump lands 170bc. The lower surfaces of the first bump lands 170bc may be exposed.

상기 제 1 반도체 패키지(100ea) 제조방법은 상기 제 1 랜드들(170bc)과 접촉하는 솔더 볼들(172a)을 부착하는 것을 포함할 수 있다. The method of manufacturing the first semiconductor package 100ea may include attaching solder balls 172a in contact with the first lands 170bc.

상기 제 2 반도체 패키지(100eb)의 제조방법은 제 3 반도체 칩(150c)의 측면 및 상면을 감싸는 제 2 몰딩(166c)을 형성하고, 상기 제 2 몰딩(166c)에 관통 홀(166bH)을 형성하는 것을 포함할 수 있다. In the manufacturing method of the second semiconductor package 100eb, a second molding 166c surrounding the side and upper surfaces of the third semiconductor chip 150c is formed, and a through hole 166bH is formed in the second molding 166c. May include doing.

상기 제 2 반도체 칩(150c)은 로직 소자를 포함하는 로직 반도체 칩 일 수 있다. 상기 제 2 반도체 칩(153c)의 액티브 면에 제 2 전극 단자들(154c)이 형성될 수 있고, 상기 제 2 전극 단자들(154c)의 측면들은 제 3 보호층(156c)과 측면 접촉할 수 있다. 상기 제 2 전극 단자들(154c)의 하 면이 노출될 수 있다.The second semiconductor chip 150c may be a logic semiconductor chip including a logic device. Second electrode terminals 154c may be formed on the active surface of the second semiconductor chip 153c, and side surfaces of the second electrode terminals 154c may lateral contact with the third protective layer 156c. have. The lower surfaces of the second electrode terminals 154c may be exposed.

상기 제 3 보호층(156c)의 하 면과 상기 제 2 몰딩(166c)의 하면은 동일한 수평 레벨을 가질 수 있다. The lower surface of the third protective layer 156c and the lower surface of the second molding 166c may have the same horizontal level.

상기 제 2 반도체 칩(150c)의 제조방법은 상기 제 2 몰딩(166b)의 하 면과 제 3 보호층(156c)의 하 면과 접촉하고, 제 2 반도체 칩(150c)을 지지하는 제 2 반도체 칩 지지부(GP2)를 형성하는 것을 포함할 수 있다.The manufacturing method of the second semiconductor chip 150c is a second semiconductor that contacts the lower surface of the second molding 166b and the lower surface of the third protective layer 156c and supports the second semiconductor chip 150c. It may include forming the chip support part GP2.

상기 제 2 반도체 칩 지지부(GP2)를 형성하는 것은 제 2 층간 절연층(168b), 제 2 배선 부(170c), 및 제 4 보호층(156d)을 형성하는 것을 포함할 수 있다. Forming the second semiconductor chip support portion GP2 may include forming a second interlayer insulating layer 168b, a second wiring portion 170c, and a fourth protective layer 156d.

상기 제 2 배선 부(170c)를 형성하는 것은 상기 제 2 반도체 칩(150c)의 제 2 전극 단자(154c)와 접촉하는 비아(170ca), 비아(170ca)와 한 몸으로 형성된 제 2 신호 배선(170cb), 및 제 2 반도체 칩(150c)과 접촉하지 않는 제 2 층간 절연층(168b)의 하 면에 형성된 랜드들(170cc)을 포함할 수 있다.The forming of the second wiring part 170c is a second signal wire formed in one body with a via 170ca and a via 170ca in contact with the second electrode terminal 154c of the second semiconductor chip 150c. 170cb), and lands 170cc formed on a lower surface of the second interlayer insulating layer 168b not in contact with the second semiconductor chip 150c.

상기 제 2 반도체 칩(150c)의 제조방법은 상기 관통 홀(166bH)을 채우는 랜드 연결 범프(174a)을 형성하고, 상기 랜드 연결 범프들(174)과 물리적, 전기적으로 연결되는 제 2 범프 랜드들(174b)을 형성하는 것을 더 포함할 수 있다.In the method of manufacturing the second semiconductor chip 150c, a land connection bump 174a filling the through hole 166bH is formed, and second bump lands that are physically and electrically connected to the land connection bumps 174 It may further include forming (174b).

또한, 상기 랜드들(170cc)과 측면 접촉하는 제 4 보호층(156d)을 형성하고, 및 상기 랜드들(170cc)에 제 2 솔더 볼들(172b)부착하는 것을 포함할 수 있다. In addition, it may include forming a fourth protective layer 156d in side contact with the lands 170cc, and attaching second solder balls 172b to the lands 170cc.

상기 제 1 반도체 패키지(100ea)와 제 2 반도체 패키지(100eb)를 적층하는 공정은 제 1 솔더볼들(172b)을 리플로우하여 패키지 연결 범프(172aa)를 형성하는 것을 포함할 수 있다. The process of stacking the first semiconductor package 100ea and the second semiconductor package 100eb may include reflowing the first solder balls 172b to form a package connection bump 172aa.

상기 패키지 연결 범프(172aa)는 상기 제 1 범프 랜드들(170bc)과 상기 제 2 범프 랜드들(174b)을 물리적으로 연결할 수 있다. 따라서, 패키지 연결 범프(172aa)에 의해 상기 제 1 반도체 패키지(100ea)와 제 2 반도체 패키지(100eb)는 물리적, 전기적으로 연결된 수 있다. The package connection bump 172aa may physically connect the first bump lands 170bc and the second bump lands 174b. Accordingly, the first semiconductor package 100ea and the second semiconductor package 100eb may be physically and electrically connected by the package connection bump 172aa.

도 12는 본 발명의 실시 예들에 의해 제조된 반도체 패키지(100a, 100b, 100d)를 포함하는 본 발명의 기술적 사상의 일 실시 예에 의한 반도체 모듈을 개념적으로 도시한 도면이다. 12 is a conceptual diagram illustrating a semiconductor module according to an embodiment of the inventive concept including semiconductor packages 100a, 100b, and 100d manufactured according to the embodiments of the present invention.

도 12를 참조하면, 본 발명의 기술적 사상의 실시 예에 의한 반도체 모듈(500)은, 반도체 모듈 기판(510) 상에 메모리 칩들(530)을 포함할 수 있고, 상기 메모리 칩들(530)은 본 발명의 실시예들에 의한 반도체 패키지들(100a, 100b, 100d)을 포함할 수 있다. 반도체 모듈(500)은 모듈 기판(510) 상에 실장 된 마이크로프로세서(520)를 더 포함할 수 있다. 모듈 기판(510)의 적어도 한 변에는 입출력 터미널들(540)이 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다. Referring to FIG. 12, a semiconductor module 500 according to an embodiment of the inventive concept may include memory chips 530 on a semiconductor module substrate 510, and the memory chips 530 are Semiconductor packages 100a, 100b, and 100d according to embodiments of the present invention may be included. The semiconductor module 500 may further include a microprocessor 520 mounted on the module substrate 510. Input/output terminals 540 may be disposed on at least one side of the module substrate 510. The semiconductor module 500 may include a memory card or a solid state drive (SSD).

도 13은 본 발명의 실시예에 의해 제조된 반도체 패키지를 포함하는 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템을 개략적으로 도시한 블록도이다.13 is a block diagram schematically illustrating an electronic system according to an embodiment of the inventive concept including a semiconductor package manufactured according to an embodiment of the present invention.

도 13을 참조하면, 전자 시스템(700)은 본 발명의 실시예에 의해 제조된 반도체 패키지((100a, 100b, 100c, 100d, 100e)를 포함할 수 있다.Referring to FIG. 13, the electronic system 700 may include semiconductor packages 100a, 100b, 100c, 100d, and 100e manufactured according to an embodiment of the present invention.

전자 시스템(700)은 모바일 전자 기기 또는 컴퓨터에 적용될 수 있다. 예를 들어, 전자 시스템(700)은 메모리 시스템(712), 마이크로프로세서(714), 램(716) 및 버스(720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(714)는 전자 시스템(700)을 프로그램 및 컨트롤할 수 있다. 램(716)은 마이크로프로세서(714)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 램(716)은 본 발명의 기술적 사상의 실시예 의한 반도체 패키지들(100a, 100b, 100c, 100d,100e)을 선택적으로 포함할 수 있다.The electronic system 700 can be applied to a mobile electronic device or a computer. For example, the electronic system 700 may include a user interface 718 that performs data communication using a memory system 712, a microprocessor 714, a RAM 716 and a bus 720. The microprocessor 714 can program and control the electronic system 700. The RAM 716 may be used as an operating memory of the microprocessor 714. For example, the microprocessor 714 or the RAM 716 may selectively include semiconductor packages 100a, 100b, 100c, 100d, and 100e according to an embodiment of the inventive concept.

마이크로프로세서(714), 램(716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(718)는 전자 시스템(700)으로 데이터를 입력하거나 또는 전자 시스템(700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714) 동작용 코드들, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다. Microprocessor 714, RAM 716 and/or other components may be assembled in a single package. User interface 718 may be used to input data into or output from electronic system 700. The memory system 712 may store codes for operating the microprocessor 714, data processed by the microprocessor 714, or external input data. The memory system 712 may include a controller and a memory.

도 14는 본 발명의 실시예에 의해 제조된 메모리 소자를 포함하는 본 발명의 일 실시예에 의한 모바일 전자 기기를 개략적으로 도시한 도면이다.14 is a schematic diagram of a mobile electronic device according to an embodiment of the present invention including a memory device manufactured according to an embodiment of the present invention.

모바일 전자 기기(800)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의해 제조된 반도체 패키지들(100a, 100b, 100c, 100d, 100e)은 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.The mobile electronic device 800 may be understood as a tablet PC. In addition, the semiconductor packages 100a, 100b, 100c, 100d, and 100e manufactured according to various embodiments of the inventive concept are portable computers such as notebook computers, mpeg-1 audio layer 3 (MP3) in addition to tablet PCs. It can be used in players, MP4 players, navigation devices, solid state disks (SSDs), table computers, automobiles and home appliances.

이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

110a: 반도체 칩 114da: 제 1 접착 층
114e: 제 2 접착 층 116a: 제 1 실드 패턴
118a: 제 2 실드 패턴 130a: 기판
130aa: 베이스 기판 130ab: 상부 절연층
130ac: 하부 절연층 132a: 신호 배선 부
132aa: 비아 132ab: 본딩 패드
132ac: 랜드들 144: 솔더볼 110a: semiconductor chip 114da: first adhesive layer
114e: second adhesive layer 116a: first shield pattern
118a: second shield pattern 130a: substrate
130aa: base substrate 130ab: upper insulating layer
130ac: lower insulating layer 132a: signal wiring part
132aa: via 132ab: bonding pad
132ac: Lands 144: Solder Ball

Claims (10)

전극 단자들이 위치한 액티브 면에 격자 형태로 크랙을 형성하고,
상기 액티브 면과 마주하는 웨이퍼의 뒷면을 그라인딩 하고,
상기 웨이퍼의 액티브 면에 테이프를 부착하고,
상기 테이프를 늘려 웨이퍼를 반도체 칩들로 개별화 하고,
상기 반도체 칩들 및 테이프의 표면에 실드층을 형성하고,
상기 반도체 칩들 사이의 실드층을 절단하여, 반도체 칩들의 뒷면 및 측면들에 제 1 실드 패턴이 형성된 반도체 칩들로 분리 하고,
기판에 상기 반도체 칩들을 부착하고,
상기 반도체 칩들의 각 액티브 면에 제 2 실드 패턴을 형성하는 것을 포함하고,
상기 반도체 칩들과 기판은 본딩 와이어에 의해 전기적, 물리적으로 연결되는 반도체 패키지 제조방법. A crack is formed in the form of a grid on the active surface where the electrode terminals are located,
Grinding the back side of the wafer facing the active side,
Attaching a tape to the active side of the wafer,
Individualizing the wafer into semiconductor chips by stretching the tape,
Forming a shield layer on the surface of the semiconductor chips and the tape,
By cutting the shield layer between the semiconductor chips, the semiconductor chips are separated into semiconductor chips having a first shield pattern formed on the back and side surfaces of the semiconductor chips,
Attaching the semiconductor chips to a substrate,
Including forming a second shield pattern on each active surface of the semiconductor chips,
A method of manufacturing a semiconductor package in which the semiconductor chips and the substrate are electrically and physically connected by a bonding wire. 제1항에 있어서,
상기 웨이퍼에 격자 형태로 크랙을 형성하는 것은, 상기 웨이퍼의 액티브 면에 격자 형태로 레이저를 조사하는 것을 포함하는 반도체 패키지 제조방법.The method of claim 1,
The forming of the crack in the form of a grid on the wafer includes irradiating a laser in the form of a grid onto the active surface of the wafer. 제1항에 있어서,
상기 반도체 칩들과 상기 본딩 와이어를 수용하는 몰딩을 형성하고,
상기 몰딩 및 기판을 절단하여, 단일 반도체 패키지로 개별화 하는 것을 더 포함하는 반도체 패키지 제조방법.The method of claim 1,
Forming a molding accommodating the semiconductor chips and the bonding wire,
The method of manufacturing a semiconductor package further comprising cutting the molding and the substrate to individualize a single semiconductor package. 제1항에 있어서,
상기 반도체 칩과 상기 제 2 실드 패턴 사이에 상기 반도체 칩과 동일한 형태의 다른 반도체 칩을 적층 하는 것을 더 포함하는 반도체 패키지 제조방법.The method of claim 1,
The method of manufacturing a semiconductor package further comprising stacking another semiconductor chip having the same shape as the semiconductor chip between the semiconductor chip and the second shield pattern. 제1항에 있어서,
상기 제 2 실드 패턴을 형성하는 것은 박막 형태로 미리 제작된 제 2 실드 패턴을 상기 반도체 칩의 표면에 부착하는 것을 포함하는 반도체 패키지 제조방법.The method of claim 1,
The forming of the second shield pattern includes attaching a second shield pattern previously manufactured in the form of a thin film to the surface of the semiconductor chip. 제1항에 있어서,
상기 제 1 실드 패턴과 제 2 실드 패턴은 철과 니켈을 합금한 퍼멀로이(Permalloy)를 포함하는 반도체 패키지 제조방법.The method of claim 1,
The method of manufacturing a semiconductor package, wherein the first shield pattern and the second shield pattern include Permalloy obtained by alloying iron and nickel. 전극 단자들이 형성된 액티브 면과 이와 마주하는 뒷면을 가지는 웨이퍼를 준비하고,
상기 전극 단자들을 제외한 액티브 면에 제 1 실드층을 형성하고,
상기 웨이퍼의 뒷면을 그라인딩 하고,
상기 제 1 실드 층을 포함하는 웨이퍼를 절단하여, 액티브 면에 제 1 실드 패턴이 형성된 반도체 칩들로 개별화 하고,
상기 반도체 칩들의 뒷면 및 측면이 노출 되도록, 캐리어의 상면에 형성된 테이프에 상기 반도체 칩들을 부착하고
상기 반도체 칩들의 뒷면들, 측면들 및 상기 캐리어의 상면에 제 2 실드층을 형성하고,
상기 제 2 실드 층의 상면에 몰딩층을 형성하고,
상기 캐리어를 제거하는 것을 포함하되,
상기 캐리어를 제거하는 것은:
상기 테이프에 열 또는 빛을 가하여, 상기 테이프에 포함된 기포를 팽창시켜 상기 반도체 칩들로부터 상기 테이프 및 상기 캐리어를 제거하는 것을 포함하는 반도체 패키지 제조방법.Prepare a wafer having an active surface on which electrode terminals are formed and a back surface facing it,
Forming a first shield layer on the active surface excluding the electrode terminals,
Grind the back side of the wafer,
The wafer including the first shield layer is cut and individualized into semiconductor chips having a first shield pattern formed on the active surface,
Attaching the semiconductor chips to a tape formed on the upper surface of the carrier so that the back and side surfaces of the semiconductor chips are exposed,
Forming a second shield layer on the rear surfaces, side surfaces of the semiconductor chips, and the upper surface of the carrier,
Forming a molding layer on the upper surface of the second shield layer,
Comprising removing the carrier,
Removing the carrier is:
And removing the tape and the carrier from the semiconductor chips by applying heat or light to the tape to expand air bubbles included in the tape. 제7항에 있어서,
상기 제 1 실드 층을 형성하는 것은
상기 전극 단자들의 면적 보다 넓은 면적으로 상기 전극 단자들을 덮는 마스크 패턴들을 형성하고,
상기 마스크 패턴들이 덮이지 않은 보호층의 표면 및 상기 마스크 패턴들의 표면에 컨포멀하게 제 1 실드층을 형성하고,
상기 마스크 패턴들을 제거하여, 상기 보호층의 표면에만 제 1 실드 층을 남기는 것을 포함하는 반도체 패키지 제조방법.The method of claim 7,
Forming the first shield layer
Forming mask patterns covering the electrode terminals with an area larger than the area of the electrode terminals,
Forming a first shield layer conformally on the surface of the protective layer not covered by the mask patterns and the surfaces of the mask patterns,
And removing the mask patterns to leave a first shield layer only on the surface of the protective layer. 제7항에 있어서,
상기 전극 단자와 연결되는 비아, 상기 비아와 연결되는 신호 배선, 상기 신호 배선과 연결되고, 상기 반도체 칩의 에지에서 외곽방향으로 형성된 랜드 들을 포함하는 재 배선 부를 형성하는 것을 더 포함하는 반도체 패키지 제조방법.The method of claim 7,
A method of manufacturing a semiconductor package further comprising forming a rewiring unit including a via connected to the electrode terminal, a signal line connected to the via, and a land connected to the signal line and formed in an outer direction from an edge of the semiconductor chip . 제7항에 있어서,
상기 반도체 칩들 사이의 몰딩층, 제 2 실드층, 및 재 배선 부를 절단하여, 상기 반도체 칩들의 뒷면 및 측면들을 감싸는 제 2 실드 패턴 및 제 2 실드 패턴을 덮는 몰딩을 포함하는 단일 반도체 패키지로 개별화 하는 것을 더 포함하는 반도체 패키지 제조방법.The method of claim 7,
By cutting the molding layer, the second shield layer, and the rewiring part between the semiconductor chips, it is individualized into a single semiconductor package including a second shield pattern covering the back and side surfaces of the semiconductor chips and a molding covering the second shield pattern. A method of manufacturing a semiconductor package further comprising.
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