KR102187242B1 - Transient voltage suppression device and manufacturing method thereof - Google Patents

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장희원
김현식
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주식회사 케이이씨
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Abstract

The present invention relates to a transient voltage suppression device and a manufacturing method thereof, in which a PN equipotential region is increased by using a second-conductivity-type second region having a high concentration and a first-conductivity-type separation film so that a high withstand voltage (Vr) is implemented, and a second-conductivity-type well region having a low concentration is provided to implement a high maximum allowable surge current (Ipp) characteristic. For example, the present invention discloses the transient voltage suppression device and the manufacturing method thereof, in which the transient voltage suppression device includes: a first-conductivity-type epitaxial layer formed on an upper portion of a first-conductivity-type substrate; a second-conductivity-type well region formed in an inward direction from a top surface of the first-conductivity-type epitaxial layer; a second-conductivity-type first region formed in an inward direction from a top surface of the second-conductivity-type well region; a first-conductivity-type region formed inward from a top surface of the second-conductivity-type first region; a second-conductivity-type second region formed inward from the top surface of the second-conductivity-type first region, and located outside the first-conductivity-type region; a first-conductivity-type separation film formed in a direction toward the first-conductivity-type substrate from the top surface of the first-conductivity-type epitaxial layer, and located outside the second-conductivity-type well region, the second-conductivity-type first region, and the second-conductivity-type second region; and an upper electrode including a first electrode formed on a top surface of the first-conductivity-type region, and a second electrode configured to electrically connect the second-conductivity-type second region to the first-conductivity-type separation film.

Description

과도 전압 억제 소자 및 그 제조 방법{Transient voltage suppression device and manufacturing method thereof}Transient voltage suppression device and manufacturing method thereof TECHNICAL FIELD

본 발명의 다양한 실시예는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.Various embodiments of the present invention relate to a transient voltage suppressing device and a method of manufacturing the same.

도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.Referring to FIG. 1, an operation principle and a circuit diagram of a conventional transient voltage suppression device are shown.

도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.As shown in Fig. 1, a transient voltage suppression element (TVS) (e.g., varistor, thyristor, diode (rectifier/zener)) is connected in parallel between the power source (V G ) and the load (R LOAD ). , One side of the transient voltage suppression element is connected to the ground (GND).

이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.With this configuration, when a transient voltage higher than the voltage required by the load (R LOAD ) is input, the transient current (ITV) by the transient voltage flows to the ground (GND) through the transient voltage suppression element (TVS), by being applied to a load (R lOAD) is a stabilized low-voltage clamping only, and the load (R lOAD) is protected from excess voltage.

이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.The above-described information disclosed in the background technology of the present invention is only for improving an understanding of the background of the present invention, and thus may include information not constituting the prior art.

본 발명은 고농도인 제2도전형 제2영역과 제1도전형 분리막을 이용하여 PN등전위 영역을 증가시킴으로써 높은 내압(Vr)을 구현함과 동시에, 저농도의 제2도전형 웰영역을 구비하여 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있는 과도 전압 억제 소자 및 그 제조 방법을 제공한다.The present invention realizes a high internal pressure (Vr) by increasing the PN equipotential region by using the second conductive type second region and the first conductive type separator having a high concentration, and has a low concentration second conductive well region. A transient voltage suppressing device capable of implementing the maximum allowable surge current (Ipp) characteristic and a method of manufacturing the same are provided.

본 발명의 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 제1도전형 기판의 상부에 형성된 제1도전형 에피텍셜층과, 상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2도전형 웰 영역과, 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성된 제2도전형 제1영역과, 상기 제2도전형 제1영역의 상면으로부터 내부에 형성된 제1도전형 영역과, 상기 제2도전형 제1영역의 상면으로부터 내부에 형성되며, 상기 제1도전형 영역의 외측에 위치한 제2도전형 제2영역과, 상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 기판 방향으로 형성되며, 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역의 외측에 위치하는 제1도전형 분리막 및 상기 제1도전형 영역의 상면에 형성된 제1전극과, 상기 제2도전형 제2영역과 상기 제1도전형 분리막을 전기적으로 연결하는 제2전극을 갖는 상부 전극을 포함할 수 있다. The transient voltage suppressing device and its manufacturing method according to an embodiment of the present invention include a first conductive type epitaxial layer formed on a first conductive type substrate, and a first conductive type epitaxial layer formed in an inward direction from an upper surface of the first conductive type epitaxial layer. A two-conductivity-type well region, a second conductivity-type first region formed in an inward direction from the top surface of the second conductivity-type well region, a first conductivity-type region formed therein from the top of the second conductivity-type first region, and , A second conductive type second area formed inside from an upper surface of the second conductive type first area and located outside the first conductive type area, and the first conductive type from an upper surface of the first conductive type epitaxial layer. A first conductive type separator and the first conductive type region formed in a direction of a conductive type substrate and positioned outside the second conductive type well area, the second conductive type first area, and the second conductive type second area And an upper electrode having a first electrode formed on the upper surface of and a second electrode electrically connecting the second conductive type second region and the first conductive type separator.

상기 제1도전형 분리막은 내측면이 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역과 접촉되고, 외측면이 상기 제1도전형의 에피텍셜층과 접촉될 수 있다. The first conductive type separator has an inner surface in contact with the second conductive type well area, the second conductive type first area, and the second conductive type second area, and an outer surface of the first conductive type epitec. It may be in contact with the sheath layer.

상기 제2전극에 의해 제2도전형 제2영역과 상기 제1도전형 분리막이 전기적으로 연결되고, 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역이 상기 제1도전형 분리막과 접촉되어 PN 등전위 영역을 가질 수 있다. The second conductive type second area and the first conductive type separator are electrically connected by the second electrode, and the second conductive type well area, the second conductive type first area, and the second conductive type second area A region may contact the first conductive type separator to have a PN equipotential region.

상기 제2도전형 제1영역은 상기 제2도전형 웰영역의 상부에 위치하며, 상기 제2도전형 웰영역에 비해서 고농도일 수 있다. The second conductivity type first region is located above the second conductivity type well region, and may have a higher concentration than the second conductivity type well region.

상기 제2도전형 제2영역은 상기 제2도전형 제1영역에 비해서 고농도일 수 있다. The second conductivity type second area may have a higher concentration than the second conductivity type first area.

상기 제2도전형 웰영역, 상기 제2도전형 제1영역 및 상기 제1도전형 영역은하부에서 상부 방향으로인 역방향 정류 다이오드구조일 수 있다. The second conductivity-type well region, the second conductivity-type first region, and the first conductivity-type region may have a reverse rectification diode structure from a lower side to an upper side.

상기 제1도전형의 기판과, 상기 제2도전형 웰영역으로 이루어진 상부에서 하부 방향인 순방향 정류 다이오드 구조가, 상기 제2도전형 웰영역, 상기 제2도전형 제1영역 및 상기 제1도전형 영역으로 이루어진 하부에서 상부 방향으로 형성된 역방향 제너 다이오드와 직렬 연결된 스냅백(Snap-back) 구조일 수 있다. An upper-to-lower forward rectifying diode structure consisting of the substrate of the first conductivity type and the second conductivity type well area comprises the second conductivity type well area, the second conductivity type first area, and the first conductivity type. It may have a snap-back structure connected in series with a reverse Zener diode formed from a lower portion of a type region to an upper direction.

상기 제1도전형의 에피텍셜층, 상기 제1도전형 분리막, 상기 제1도전형 영역 및 상기 제2도전형 제2영역을 덮도록 형성된 제1절연층을 더 포함하며, 상기 제1절연층에 구비된 제1컨택홀을 통해, 상기 제1전극이 상기 제1도전형 영역과 전기적으로 접속되고, 상기 제1절연층에 구비된 제2컨택홀을 통해, 상기 제2전극이 상기 제1도전형 분리막과 상기 제2도전형 제2영역을 전기적으로 접속시킬 수 있다. The first conductive type epitaxial layer, the first conductive type separator, the first conductive type region and a first insulating layer formed to cover the second conductive type second region, the first insulating layer Through a first contact hole provided in, the first electrode is electrically connected to the first conductive type region, and through a second contact hole provided in the first insulating layer, the second electrode is The conductive type separator and the second conductive type second region may be electrically connected.

상기 제2전극과, 상기 제1절연층을 덮도록 형성된 제2절연층을 더 포함할 수 있다. It may further include a second insulating layer formed to cover the second electrode and the first insulating layer.

또한 본 발명의 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 1) 제1도전형 기판을 준비하는 단계와, 상기 제1도전형 기판의 상부에 제1도전형의 에피텍셜층을 형성하는 단계와, 3) 상기 제1도전형의 에피텍셜층의 상면으로부터 내부방향으로, 제2도전형 웰 영역을 형성하는 단계와, 4) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 제2도전형 제1영역을 형성하는 단계와, 5) 상기 제1도전형의 에피텍셜층의 상면으로부터 상기 제1도전형의 기판 방향으로, 상기 제2도전형 제1영역의 외측에 제1도전형 분리막을 형성하는 단계와, 6) 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로, 제1도전형 영역을 형성하는 단계와, 7) 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 제2영역을 형성하는 단계 및, 8) 상기 제1도전형 영역을 덮는 제1전극과, 상기 제2도전형 제2영역과 상기 제1도전형 분리막을 덮는 제2전극을 형성하는 단계를 포함할 수 있다. In addition, the transient voltage suppressing device and its manufacturing method according to an embodiment of the present invention include: 1) preparing a first conductive type substrate, and forming a first conductive type epitaxial layer on the first conductive type substrate. And 3) forming a second conductive type well region from an upper surface of the epitaxial layer of the first conductive type in an inward direction, and 4) forming a second conductive type well region from an upper surface of the second conductive type well region. Forming a two-conductivity type first region; 5) a first conduction from the upper surface of the epitaxial layer of the first conductivity type toward the substrate of the first conductivity type and outside the second conductivity type first region. Forming a type separator, 6) forming a first conductive type region in an inward direction from the top surface of the second conductive type first region; and 7) forming a first conductive type region from the top surface of the second conductive type first region. In a direction, forming a second conductive type second area outside the first conductive type area, and 8) a first electrode covering the first conductive type area, the second conductive type second area, and the It may include forming a second electrode covering the first conductive type separator.

상기 7) 단계에서 상기 제2도전형 제2영역은 상기 제1도전형 분리막과 상기 제1도전형 영역 사이에 위치하도록 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 제1영역에 비해서 고농도로 형성될 수 있다. In step 7), the second conductive type second area is formed in an inward direction from the top surface of the second conductive type first area so as to be positioned between the first conductive type separator and the first conductive type area. It can be formed at a higher concentration than the two-conductive first region.

상기 6) 단계에서 상기 제2도전형 제1영역은 상기 제2도전형 웰영역의 상부에 위치하도록 형성되며, 상기 제2도전형 웰영역에 비해서 고농도로 형성될 수 있다. In step 6), the second conductive type first region is formed to be located above the second conductive type well region, and may be formed at a higher concentration than the second conductive type well region.

상기 7) 단계 이후에는 상기 제1도전형의 에피텍셜층, 상기 제1도전형 분리막, 상기 제1도전형 영역 및 상기 제2도전형 제2영역을 덮도록 형성된 제1절연층을 형성한 후, 제1컨택홀을 형성하여 상기 제1도전형 영역을 외부로 노출시키고, 제2컨택홀을 형성하여, 상기 제1도전형 분리막과 상기 제2도전형 제2영역을 외부로 노출시키는 단계를 더 포함할 수 있다. After step 7), after forming a first insulating layer formed to cover the first conductive type epitaxial layer, the first conductive type separator, the first conductive type region and the second conductive type second region, , Forming a first contact hole to expose the first conductive type region to the outside, and forming a second contact hole to expose the first conductive type separator and the second conductive type second region to the outside. It may contain more.

상기 8) 단계 이후에는 상기 제1전극과 상기 제1절연층을 덮도록 제2절연층을 형성하는 단계를 더 포함할 수 있다. After step 8), the step of forming a second insulating layer to cover the first electrode and the first insulating layer may be further included.

본 발명의 일 실시예에 따른 과도 전압 억제 소자 및 그 제조 방법은 고농도인 제2도전형 제2영역과 제1도전형 분리막을 이용하여 PN등전위 영역을 증가시킴으로써 높은 내압(Vr)을 구현함과 동시에, 저농도의 제2도전형 웰영역을 구비하여 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다. The transient voltage suppressing device and its manufacturing method according to an embodiment of the present invention realize a high breakdown voltage (Vr) by increasing the PN equipotential region using the second conductive type second region and the first conductive type separator having a high concentration. At the same time, it is possible to implement a high maximum allowable surge current (Ipp) characteristic by providing a low-concentration second conductivity type well region.

도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다. 1 is a circuit diagram showing an operating principle of a general transient voltage suppression element.
2 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
3A to 3G are cross-sectional views sequentially showing a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
4 shows an equivalent circuit for the structure of the transient voltage suppressing device according to the embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, and the scope of the present invention is as follows. It is not limited to the examples. Rather, these embodiments are provided to make the present disclosure more faithful and complete, and to completely convey the spirit of the present invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.In addition, in the following drawings, the thickness or size of each layer is exaggerated for convenience and clarity of description, and the same reference numerals refer to the same elements in the drawings. The terms used in this specification are used to describe specific embodiments, and are not intended to limit the present invention. As used herein, the singular form may include the plural form unless the context clearly indicates another case. Further, as used herein, "comprise" and/or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and/or groups thereof. And does not exclude the presence or addition of one or more other shapes, numbers, actions, members, elements, and/or groups.

또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다. In addition, expressions such as'first, second', etc. are used only for distinguishing a plurality of elements, and do not limit the order or other features between the elements.

도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도가 도시되어 있다. 또한 도 3a 내지 도 3j를 참조하면 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도가 도시되어 있다. Referring to FIG. 2, a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention is shown. Also, referring to FIGS. 3A to 3J, cross-sectional views sequentially illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention are shown.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제1도전형 기판 준비 단계(S1), 제1도전형 에피텍셜층 형성 단계(S2), 제2도전형 웰 영역 형성 단계(S3), 제2도전형 제1영역 형성 단계(S4), 분리막 형성 단계(S5), 제1도전형 영역 형성 단계(S6), 제2도전형 제2영역 형성 단계(S7), 제1절연층 형성 단계(S8), 전극 형성 단계(S9) 및 제2절연층 형성 단계(S10)를 포함한다. 이하에서는 도 2 및 도 3a 내지 도 3j를 참조하여 설명하기로 한다. As shown in FIG. 2, a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention includes a first conductive type substrate preparation step (S1), a first conductive type epitaxial layer formation step (S2), and a second conductive type. Type well region forming step (S3), second conductive type first region forming step (S4), separator forming step (S5), first conductive type region forming step (S6), second conductive type second region forming step ( S7), forming a first insulating layer (S8), forming an electrode (S9), and forming a second insulating layer (S10). Hereinafter, it will be described with reference to FIGS. 2 and 3A to 3J.

도 3a에 도시된 바와 같이, 제1도전형 기판 준비 단계(S1)에서는 제1도전형의 기판(110)이 준비된다. 제1도전형의 기판(110)은 상면 및 하면을 포함하는 판상의 형태로 이루어질 수 있다. 제1도전형의 기판(110)은 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고고농도라 함은 후술할 제1도전형의 에피텍셜층(120), 제2도전형 웰영역(130), 제2도전형 제1영역(140), 제1도전형 분리막(150), 제1도전형 영역(160) 및 제2도전형 제2영역(170)에 비해서 불순물 농도가 상대적으로 높다는 의미이다. 한편, 제1도전형의 기판(110)은 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P++형일 수도 있다. 다만, 본 발명에서는 상기 기판(110)이 N++형으로 이루어지는 것으로 설명하도록 한다.As shown in FIG. 3A, in the first conductive type substrate preparation step S1, a first conductive type substrate 110 is prepared. The substrate 110 of the first conductivity type may have a plate shape including an upper surface and a lower surface. The first conductivity type substrate 110 may be, for example, an N++ type semiconductor substrate formed by implanting an intrinsic semiconductor with impurities such as arsenic (As), phosphorus (P), or antimony (Sb) at a high concentration. have. Here, the high concentration refers to a first conductivity type epitaxial layer 120, a second conductivity type well area 130, a second conductivity type first area 140, and a first conductivity type separator 150 to be described later. , This means that the impurity concentration is relatively higher than that of the first conductivity type region 160 and the second conductivity type region 170. Meanwhile, the first conductivity type substrate 110 may be a P++ type in which impurities such as gallium (Ga), indium (In), or boron (B), which are Group III elements, are implanted into an intrinsic semiconductor at a high concentration. However, in the present invention, the substrate 110 will be described as being made of an N++ type.

한편, 제1도전형 기판(110)의 하면에는 하면 절연막(미도시)이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 기판(110)의 오토도핑을 방지한다.Meanwhile, a lower surface insulating film (not shown) may be formed on the lower surface of the first conductive substrate 110. The lower surface insulating film may be formed of any one selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. However, this does not limit the present invention. The lower surface insulating film prevents auto-doping of the first conductive type substrate 110 having a high concentration.

도 3b에 도시된 바와 같이, 상기 제1도전형 에피텍셜층 형성 단계(S2)에서, 제1도전형 기판(110)의 상면에 제1도전형 에피텍셜층(120)이 형성된다. 일례로, 600~2000℃의 고온에서 제1도전형 기판(110)의 상면에 SiH4등의 가스와 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제1도전형 기판(110)의 표면에 제1도전형 에피텍셜층(120)을 증착되도록 할 수 있다. 이와 같은 제1도전형 에피텍셜층(120)은 제1도전형 기판(110)에 비해서 농도가 낮다.As shown in FIG. 3B, in the forming of the first conductive type epitaxial layer (S2 ), a first conductive type epitaxial layer 120 is formed on the upper surface of the first conductive type substrate 110. For example, a gas such as SiH4 and a gas containing Group 5 elements such as arsenic (As), phosphorus (P), or antimony (Sb) are added to the upper surface of the first conductive substrate 110 at a high temperature of 600 to 2000°C. By flowing together at a low concentration, the first conductive type epitaxial layer 120 may be deposited on the surface of the first conductive type substrate 110. The first conductive epitaxial layer 120 has a lower concentration than the first conductive type substrate 110.

도 3c에 도시된 바와 같이, 상기 제2도전형 웰 영역 형성 단계(S3)에서, 제1도전형 에피텍셜층(120)의 상면으로부터 내부 방향으로 일정 깊이의 제2도전형 웰 영역(130)이 형성된다. 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 상면에서 제2도전형 웰 영역(130)이 형성될 이외의 영역에 산화막 또는 질화막등의 마스크 패턴을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 저농도로 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P-형으로 형성할 수 있다. 여기서, 저농도라 함은 후술할 제2도전형 제1영역(140)에 비해서 상대적으로 불순물의 농도가 낮다는 것을 의미한다.As shown in FIG. 3C, in the step S3 of forming the second conductive type well region (S3), a second conductive type well region 130 having a predetermined depth in an inward direction from the top surface of the first conductive type epitaxial layer 120 Is formed. After forming a mask pattern such as an oxide film or a nitride film in a region other than where the second conductive well region 130 is to be formed on the upper surface of the first conductive type epitaxial layer 120, the second conductive type well region 130 , Impurities such as gallium (Ga), indium (In), or boron (B), which are Group 3 elements, can be directly ion implanted at a low concentration or formed into a P-type using a thermal diffusion process. Here, the low concentration means that the concentration of impurities is relatively low compared to the second conductivity type first region 140 to be described later.

상기 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120) 내에 일정 깊이를 갖도록 형성될 수 있다. 바람직하게는 상기 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 두께와 같도록 형성될 수 있다. 상기 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 상면에서 대략 중심에서, 하부 방향으로 형성될 수 있다. The second conductive type well region 130 may be formed to have a predetermined depth within the first conductive type epitaxial layer 120. Preferably, the second conductive type well region 130 may be formed to have the same thickness as the first conductive type epitaxial layer 120. The second conductivity-type well region 130 may be formed substantially from the center of the top surface of the first conductivity-type epitaxial layer 120 to a lower direction.

도 3d에 도시된 바와 같이, 제2도전형 제1영역 형성 단계(S4)에서는 제2도전형 웰 영역(130)의 상면으로부터 내부 방향으로 일정 깊이의 제2도전형 제1영역(140)이 형성된다. 제2도전형 제1영역(140)은 제2도전형 제1영역(140)이 형성될 이외의 영역인 제1도전형의 에피텍셜층(120)의 상면에 마스크 패턴을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형을 갖도록 형성할 수 있다. 이와 같은 제2도전형 제1영역(140)은 제2도전형 웰영역(130)에 비해서 고농도로 형성될 수 있다. As shown in FIG. 3D, in the step S4 of forming the second conductive type first region (S4), the second conductive type first region 140 having a predetermined depth in the inner direction from the top surface of the second conductive type well region 130 Is formed. After forming a mask pattern on the upper surface of the epitaxial layer 120 of the first conductivity type, which is an area other than the area where the second conductivity type first area 140 is to be formed, the second conductivity type first area 140 Impurities such as gallium (Ga), indium (In), or boron (B), which are group elements, may be directly implanted or formed to have a P-type by using a thermal diffusion process. The second conductivity type first region 140 may be formed at a higher concentration than the second conductivity type well region 130.

제2도전형 제1영역(140)은 제2도전형 웰 영역(130)의 상면으로부터, 일정 깊이를 갖도록 형성될 수 있으며, 평면상 그 폭이나 넓이가 제2도전형 웰영역(130)과 동일할 수 있다. 또한 제2도전형 제1영역(140)은 제2도전형 웰영역(130)의 두께에 비해서 더 얕게 형성될 수 있다. 즉, 이와 같이 형성된 제2도전형 제1영역(140)은 제2도전형 웰영역(130)의 상부에 위치할 수 있다. The second conductivity-type first region 140 may be formed to have a predetermined depth from the top surface of the second conductivity-type well region 130, and the width or width of the second conductivity-type well region 130 and It can be the same. In addition, the second conductive type first region 140 may be formed to be shallower than the thickness of the second conductive type well region 130. That is, the second conductive type first region 140 formed as described above may be located above the second conductive type well region 130.

도 3e에 도시된 바와 같이, 분리막 형성 단계(S5)에서는 제1도전형의 에피텍셜층(120)의 상면으로부터 제1도전형의 기판(110)을 향해 제1도전형 분리막(150)이 형성된다. 상기 제1도전형 분리막(150)은 제2도전형 제1영역(140)의 외측에 한쌍으로 도시하였으나, 상면에서 볼 경우 평면상 링 형태로 형성될 수 있다. 즉, 제1도전형 분리막(150)은 상면에서 보면 제2도전형 제1영역(140)의 외측을 따라 링 형태로 형성될 수 있다. As shown in FIG. 3E, in the separation film forming step (S5), a first conductive type separation film 150 is formed from the upper surface of the first conductive type epitaxial layer 120 toward the first conductive type substrate 110. do. The first conductive type separator 150 is shown as a pair on the outside of the second conductive type first region 140, but may be formed in a ring shape when viewed from the top. That is, the first conductive type separator 150 may be formed in a ring shape along the outside of the second conductive type first region 140 when viewed from the top.

상기 제1도전형 분리막(150)은 제2도전형 제1영역(140)의 가장자리에 위치하는 제1도전형의 에피텍셜층(120)의 상면으로부터 하부 방향으로 일정 깊이를 갖도록 형성될 수 있다. 상기 제1도전형 분리막(150)은 예를 들어, 마스크 패턴을 형성한 후, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 트렌치를 형성할 수 있다. 이후, 트렌치 내부에는 SiH4등의 가스와 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등 등이 포함된 가스를 함께 흘려줌으로써, 트렌치 내부에 N+형 제1도전형 분리막(150)을 성장 및 폴리를 갭필하여 형성할 수 있다. 그러나 이와 같은 방법으로 상기 제1도전형 분리막(150)을 형성하는 방법을 한정하는 것은 아니다. The first conductive type separator 150 may be formed to have a predetermined depth from the upper surface of the epitaxial layer 120 of the first conductive type positioned at the edge of the second conductive type first region 140 in a downward direction. . After forming a mask pattern, for example, the first conductive separation layer 150 may form a trench through dry etching using the mask opening by reactive ion etching. Thereafter, a gas such as SiH4 and a gas containing a group 3 element such as gallium (Ga), indium (In), or boron (B) are flowed together into the trench, so that the N+ type first conductive separator ( 150) can be formed by growing and gapfilling the poly. However, the method of forming the first conductive type separator 150 in this manner is not limited.

상기 제1도전형 분리막(150)은 제1도전형의 에피텍셜층(120)을 관통하여, 제1도전형의 기판(110)의 상부까지 일부 연장되도록 형성될 수 있다. 즉, 제1도전형 분리막(150)은 제2도전형 웰 영역(130) 및 제1도전형의 에피텍셜층(120)의 두께에 비해서 더 깊게 형성될 수 있다. 상기 제1도전형 분리막(150)은 제2도전형 웰 영역(130), 제1도전형 영역(160) 및 제1도전형의 에피텍셜층(120)과 측면이 접촉될 수 있다. The first conductive type separator 150 may be formed to partially extend to the top of the first conductive type substrate 110 by penetrating through the first conductive type epitaxial layer 120. That is, the first conductive type separation layer 150 may be formed deeper than the thickness of the second conductive type well region 130 and the first conductive type epitaxial layer 120. The first conductive type separator 150 may have side surfaces of the second conductive type well region 130, the first conductive type area 160, and the first conductive type epitaxial layer 120 in contact with each other.

도 3f에 도시된 바와 같이, 제1도전형 영역 형성 단계(S6)에서는 제2도전형 제1영역(140)의 상면으로부터 내부 방향으로 일정 깊이의 제1도전형 영역(160)이 형성된다. 제1도전형 영역(160)은 제1도전형 영역(160)이 형성될 이외의 영역인 제2도전형 제1영역(140)의 상면, 제1도전형의 에피텍셜층(120)의 상면 및 제1도전형 분리막(150)의 상면을 덮도록 마스크 패턴을 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N+형을 갖도록 형성할 수 있다. 제1도전형 영역(160)은 제1도전형의 기판(110)에 비해서는 저농도이고, 제1도전형의 에피텍셜층(120)에 비해서는 고농도로 형성될 수 있다.As shown in FIG. 3F, in the step S6 of forming the first conductive type region, a first conductive type region 160 having a predetermined depth is formed from the upper surface of the second conductive type first region 140 in an inward direction. The first conductivity type region 160 is a top surface of the second conductivity type first region 140, which is an area other than the first conductivity type region 160 is formed, and the top surface of the epitaxial layer 120 of the first conductivity type. And after forming a mask pattern to cover the upper surface of the first conductive type separation film 150, impurities such as arsenic (As), phosphorus (P), or antimony (Sb), which are Group 5 elements, are directly ion implanted or a thermal diffusion process. It can be formed to have an N+ type. The first conductivity type region 160 may be formed at a lower concentration than the first conductivity type substrate 110 and at a higher concentration than the first conductivity type epitaxial layer 120.

제1도전형 영역(160)은 제2도전형 제1영역(140)내에 일정 깊이를 갖도록 형성될 수 있다. 바람직하게 제1도전형 영역(160)은 제2도전형 제1영역(140)의 상면 대략 중심에서 하부 방향으로 형성될 수 있으며, 제2도전형 제1영역(140)의 두께에 비해서 더 얕게 형성될 수 있다. 또한 제1도전형 영역(160)은 가장자리가 제1도전형 분리막(150)부터 이격될 수 있다. 즉, 제1도전형 영역(160)은 제1도전형 분리막(150)과의 사이에 제2도전형 제1영역(140)이 개재되도록, 제2도전형 제1영역(140)내에 형성될 수 있다. The first conductivity type region 160 may be formed to have a predetermined depth within the second conductivity type first region 140. Preferably, the first conductivity type region 160 may be formed in a downward direction from approximately the center of the upper surface of the second conductivity type first region 140, and is shallower than the thickness of the second conductivity type first region 140. Can be formed. In addition, an edge of the first conductive type region 160 may be spaced apart from the first conductive type separator 150. That is, the first conductive type region 160 is formed in the second conductive type first region 140 so that the second conductive type first region 140 is interposed between the first conductive type separator 150 and the first conductive type region 160. I can.

도 3g에 도시된 바와 같이, 제2도전형 제2영역 형성 단계(S7)에서는 제2도전형 제1영역(140)의 상면으로부터 내부 방향으로 일정 깊이의 제2도전형 제2영역(170)이 형성된다. 상기 제2도전형 제2영역(170)은 제1도전형 영역(160)의 외측에 한쌍으로 도시하였으나, 상면에서 볼 때는 제1도전형 분리막(150)과 같이 평면상 링 형태를 가질 수 있다. 즉, 제2도전형 제2영역(170)은 상면에서 보면 제1도전형 영역(160)의 외측 가장자리와 제1도전형 분리막(150)의 내측 가장자리 사이에 링 형태로 형성될 수 있다. 제2도전형 제2영역(170)은 양측면이 각각 제1도전형 영역(160) 및 제1도전형 분리막(150)과 접촉될 수 있다. As shown in FIG. 3G, in the step S7 of forming the second conductive type second area, the second conductive type second area 170 having a predetermined depth in the inner direction from the top surface of the second conductive type first area 140 Is formed. The second conductive type second regions 170 are shown as a pair on the outside of the first conductive type region 160, but when viewed from the top, they may have a planar ring shape like the first conductive type separator 150. . That is, the second conductive type second region 170 may be formed in a ring shape between the outer edge of the first conductive type region 160 and the inner edge of the first conductive type separator 150 when viewed from the top. Both sides of the second conductivity-type second region 170 may be in contact with the first conductivity-type region 160 and the first conductivity-type separator 150, respectively.

제2도전형 제2영역(170)은 제2도전형 제2영역(170)이 형성될 이외의 영역인 제1도전형의 에피텍셜층(120), 제1도전형 분리막(150) 및 제1도전형 영역(160)의 상면을 덮도록 마스크 패턴을 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P+형으로 형성할 수 있다. 즉 제2도전형 제2영역(170)은 제2도전형 제1영역(140)의 상면으로부터 내부 방향으로 형성될 수 있다. 이와 같은 제2도전형 제2영역(170)은 제2도전형 제1영역(140) 및 제2도전형 웰영역(130)에 비해서 불순물 농도가 높은 고농도로 형성될 수 있다. The second conductive type second region 170 is a region other than the second conductive type second region 170, the epitaxial layer 120 of the first conductive type, the first conductive type separator 150, and the second conductive type. After forming a mask pattern to cover the upper surface of the 1-conductive region 160, Impurities such as gallium (Ga), indium (In), or boron (B), which are Group 3 elements, can be directly ion implanted or formed into a P+ type using a thermal diffusion process. That is, the second conductivity type second region 170 may be formed in an inward direction from the top surface of the second conductivity type first region 140. The second conductivity type second region 170 may be formed at a high concentration having a higher impurity concentration than the second conductivity type first region 140 and the second conductivity type well region 130.

제2도전형 제2영역(170)은 제2도전형 제1영역(140)내에 일정 깊이를 갖도록 형성될 수 있다. 상기 제2도전형 제2영역(170)은 제2도전형 제1영역(140)의 상면d로 부터 하부 방향으로 형성될 수 있으며, 제2도전형 제1영역(140)의 두께에 비해서 더 얕게 형성될 수 있다. 또한 제2도전형 제2영역(170)은 제1도전형 영역(160)과 동일한 깊이로 형성될 수 있다. The second conductivity type second region 170 may be formed to have a predetermined depth within the second conductivity type first region 140. The second conductivity type second area 170 may be formed in a downward direction from the top surface d of the second conductivity type first area 140, and is more than the thickness of the second conductivity type first area 140. It can be formed shallow. In addition, the second conductive type second region 170 may be formed to have the same depth as the first conductive type region 160.

또한 과도 전압 억제 소자의 제조 방법에서 제1도전형 영역 형성 단계(S6)이후에, 제2도전형 제2영역 형성 단계(S7)가 진행됨을 설명하였으나, 제2도전형 제2영역 형성 단계(S7)가 먼저 진행된 후, 제1도전형 영역 형성 단계(S6)가 진행될 수도 있다. 즉, 본 발명에서 제1도전형 영역 형성 단계(S6)와, 제2도전형 제2영역 형성 단계(S7)의 순서를 한정하는 것은 아니다. In addition, in the method of manufacturing the transient voltage suppressing device, it has been described that the second conductive type second region forming step (S7) is performed after the first conductive type region forming step (S6), but the second conductive type second region forming step ( S7) may be performed first, and then the first conductive type region forming step S6 may be performed. That is, in the present invention, the order of the first conductive type region forming step (S6) and the second conductive type second region forming step (S7) is not limited.

도 3h에 도시된 바와 같이, 제1절연층 형성 단계(S8)에서는 제1도전형의 에피텍셜층(120), 제1도전형 분리막(150), 제1도전형 영역(160) 및 제2도전형 제2영역(170)의 상면을 모두 덮도록 제1절연층(181)을 형성한 후 제1컨택홀(181a) 및 제2컨택홀(181b)을 형성하여 제1도전형 분리막(150), 제1도전형 영역(160) 및 제2도전형 제2영역(170)을 외부로 노출시킬 수 있다. 상기 제1컨택홀(181a)은 제1도전형 영역(160)의 상면을 외부로 노출시킬 수 있으며, 제2컨택홀(181b)은 제2도전형 제2영역(170)과, 제1도전형 분리막(150)의 상면을 외부로 노출시킬 수 있다. As shown in FIG. 3H, in the forming of the first insulating layer (S8), the epitaxial layer 120 of the first conductivity type, the first conductivity type separator 150, the first conductivity type region 160 and the second After forming the first insulating layer 181 to cover all the upper surfaces of the second conductive region 170, the first contact hole 181a and the second contact hole 181b are formed to form a first conductive separator 150 ), the first conductivity type region 160 and the second conductivity type second region 170 may be exposed to the outside. The first contact hole 181a may expose the upper surface of the first conductive type region 160 to the outside, and the second contact hole 181b includes a second conductive type second region 170 and a first conductive type. The upper surface of the type separator 150 may be exposed to the outside.

즉, 제1절연층(181)은 제1도전형 분리막(150), 제1도전형 영역(160) 및 제2도전형 제2영역(170)의 일부와, 제1도전형의 에피텍셜층(120)을 덮도록 형성될 수 있다. 상기 제1절연층(181)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.That is, the first insulating layer 181 includes a first conductive type separator 150, a portion of the first conductive type region 160 and the second conductive type second region 170, and a first conductive type epitaxial layer. It may be formed to cover 120. The first insulating layer 181 is selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. It may be formed of any one, but this does not limit the present invention.

도 3i에 도시된 바와 같이, 전극 형성 단계(S9)에서는 제1절연층(181)을 통해 외부로 노출된 제1도전형 분리막(150), 제1도전형 영역(160) 및 제2도전형 제2영역(170)을 덮도록 상부 전극(190)이 형성된다. 상기 상부 전극(190)은 제1컨택홀(181a)을 통해 외부로 노출된 제1도전형 영역(160)의 상면을 덮는 제1전극(191)과, 제2컨택홀(181b)을 통해 외부로 노출된 제2도전형 제2영역(170)과 제1도전형 분리막(150)을 덮는 제2전극(192)을 포함할 수 있다. 즉, 제1전극(191)은 제1도전형 영역(160)과 접촉되어, 제1도전형 영역(160)과 전기적으로 연결되고, 제2전극(192)은 제2도전형 제2영역(170)과 제1도전형 분리막(150) 사이를 상호간 전기적으로 연결할 수 있다. 3I, in the electrode formation step (S9), the first conductive type separator 150, the first conductive type region 160, and the second conductive type are exposed to the outside through the first insulating layer 181. The upper electrode 190 is formed to cover the second region 170. The upper electrode 190 is externally formed through a first electrode 191 covering an upper surface of the first conductive type region 160 exposed to the outside through a first contact hole 181a and a second contact hole 181b. A second conductive type second region 170 exposed to and a second electrode 192 covering the first conductive type separator 150 may be included. That is, the first electrode 191 is in contact with the first conductivity type region 160 and is electrically connected to the first conductivity type region 160, and the second electrode 192 is a second conductivity type second region ( 170) and the first conductive type separator 150 may be electrically connected to each other.

또한 제1전극(191)과 제2전극(192)은 서로 이격되어, 서로 전기적으로 분리될 수 있다. In addition, the first electrode 191 and the second electrode 192 may be separated from each other and may be electrically separated from each other.

추가적으로 제1도전형의 기판(110)의 하면에는 하부 전극(미도시)이 더 형성될 수 있다. 상기 상부 전극(190)과 하부 전극은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.Additionally, a lower electrode (not shown) may be further formed on the lower surface of the first conductive type substrate 110. The upper electrode 190 and the lower electrode may be formed by sequentially sputtering or sequentially plating any one selected from molybdenum (Mo), aluminum (Al), nickel (Ni) and gold (Au) or their equivalents. It does not limit the present invention.

도 3j에 도시된 바와 같이, 제2절연층 형성 단계(S10)에서는 상부 전극(190)과 제1절연층(181)을 모두 덮도록 제2절연층(182)을 형성한 후, 컨택홀을 형성하여 제1전극(191)을 외부로 노출시킬 수 있다. 즉, 제2절연층(182)은 제2전극(192)과 제1절연층(181)을 덮도록 형성될 수 있다. 또한 추가적으로 제2절연층(182)은 제1도전형의 에피텍셜층(120)도 덮도록 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 제2절연층(182)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.3J, in the second insulating layer forming step (S10), after forming the second insulating layer 182 to cover both the upper electrode 190 and the first insulating layer 181, a contact hole is formed. It may be formed to expose the first electrode 191 to the outside. That is, the second insulating layer 182 may be formed to cover the second electrode 192 and the first insulating layer 181. In addition, the second insulating layer 182 may be additionally formed to cover the epitaxial layer 120 of the first conductivity type, but the present invention is not limited thereto. The second insulating layer 182 is selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. It may be formed of any one, but this does not limit the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 도시한 것이다. Referring to FIG. 4, an equivalent circuit is shown for the structure of the transient voltage suppression device according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 과도 전압 억제 소자(100)는 제2도전형 웰영역(130), 제2도전형 제1영역(140) 및 제1도전형 영역(160)에 의해서 수직 방향으로 PN 구조인 정류 다이오드가 형성될 수 있다. 또한 과도 전압 억제 소자(100)는 제1도전형 영역(160), 제2도전형 제1영역(140), 제2도전형 웰영역(130) 및 제1도전형의 기판(110)에 의해서 수직방향으로 NPN구조인 제너 다이오드와 정류 다이오드가 형성될 수 있다. As shown in FIG. 4, the transient voltage suppressing element 100 is vertically formed by the second conductivity type well region 130, the second conductivity type first region 140, and the first conductivity type region 160. A rectifier diode having a PN structure may be formed. In addition, the transient voltage suppression element 100 is formed by the first conductivity type region 160, the second conductivity type first region 140, the second conductivity type well region 130, and the first conductivity type substrate 110. In the vertical direction, a Zener diode and a rectifier diode having an NPN structure may be formed.

여기서 상부에서 하부방향을 순방향으로 보고, 하부에서 상부방향을 역방향으로 보고 설명하고자 한다. 즉, 과도 전압 억제 소자(100)는 제2도전형 웰영역(130), 제2도전형 제1영역(140) 및 제1도전형 영역(160)에 의해서 역방향 정류 다이오드가 형성된다. 또한 과도 전압 억제 소자(100)는 제2도전형 웰영역(130)과 제1도전형의 기판(110)에 의해 순방향 정류 다이오드가 형성되고, 제1도전형 영역(160), 제2도전형 제1영역(140)에 의해서 순방향 정류 다이오드와 직렬로 연결된 역방향 제너 다이오드가 형성되어, 스냅백(Snap-back) 구조가 된다. 이러한 과도 전압 억제 소자(100)는 단방향(Uni-directional)으로 동작할 수 있게 된다.Here, the description will be made by looking at the lower direction from the top in the forward direction and the upper direction from the bottom in the reverse direction. That is, in the transient voltage suppressing element 100, a reverse rectifier diode is formed by the second conductivity type well region 130, the second conductivity type first region 140, and the first conductivity type region 160. In addition, in the transient voltage suppression element 100, a forward rectifier diode is formed by the second conductivity type well region 130 and the first conductivity type substrate 110, and the first conductivity type region 160, the second conductivity type. A reverse Zener diode connected in series with the forward rectifier diode is formed by the first region 140 to form a snap-back structure. The transient voltage suppressing element 100 can operate in a uni-directional manner.

또한 과도 전압 억제 소자(100)는 저 농도의 제2도전형 웰영역(130)이 제1도전형의 기판(110)과 제2도전형 제1영역(140)사이에 개재되어, 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다. 제2도전형 웰영역(130)에 비해서 고농도인 제2도전형 제2영역(170)과 제1도전형 분리막(150)은 제2전극(192)에 의해서, 전기적으로 연결될 수 있다. 또한 제1도전형을 갖는 제1도전형 분리막(150)은 일측면이 제2도전형 웰영역(130), 제2도전형 제1영역(140) 및 제2도전형 제2영역(170)과 접촉되므로, 전류 패스 영역인 PN 등전위면적을 증가시킬 수 있다. 이와 같은 과도 전압 억제 소자(100)는 제2전극(192)에 의해 고농도인 제2도전형 제2영역(170)과 제1도전형 분리막(150)이 쇼트된 PN 등전위를 이용하여 높은 내압(Vr)을 구현함과 동시에, 저농도인 제2도전형 웰영역(130)을 통해 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다. In addition, in the transient voltage suppression element 100, a low concentration of the second conductive type well region 130 is interposed between the first conductive type substrate 110 and the second conductive type first region 140 to allow a high maximum. Surge current (Ipp) characteristics can be implemented. The second conductive type second area 170 and the first conductive type separator 150 having a higher concentration than the second conductive type well area 130 may be electrically connected by the second electrode 192. In addition, the first conductivity-type separator 150 having a first conductivity type has a second conductivity-type well region 130, a second conductivity-type first region 140, and a second conductivity-type second region 170 on one side thereof. Since it is in contact with, it is possible to increase the PN equipotential area, which is a current path region. The transient voltage suppressing device 100 has a high withstand voltage (with PN equipotential) in which the second conductive type second region 170 and the first conductive type separator 150 having a high concentration by the second electrode 192 are shorted. Vr) can be implemented and a high maximum allowable surge current (Ipp) characteristic can be implemented through the second conductivity type well region 130 having a low concentration.

이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다. What has been described above is only one embodiment for implementing the transient voltage suppressing device and the method of manufacturing the same according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the claims below. Without departing from the gist of the invention, anyone of ordinary skill in the field to which the present invention pertains will have the technical spirit of the present invention to the extent that various changes can be implemented.

100: 과도 전압 억제 소자 110: 제1도전형의 기판
120: 제1도전형의 에피텍셜층 130: 제2도전형 웰영역
140: 제2도전형 제1영역 150: 제1도전형 분리막
160: 제1도전형 영역 170: 제2도전형 제2영역
181: 제1절연층 182: 제2절연층
190: 상부 전극100: transient voltage suppression element 110: first conductive type substrate
120: epitaxial layer of the first conductivity type 130: well region of the second conductivity type
140: second conductive type first region 150: first conductive type separator
160: first conductivity type region 170: second conductivity type second region
181: first insulating layer 182: second insulating layer
190: upper electrode

Claims (14)

제1도전형 기판의 상부에 형성된 제1도전형 에피텍셜층;
상기 제1도전형 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2도전형 웰 영역;
상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성된 제2도전형 제1영역;
상기 제2도전형 제1영역의 상면으로부터 내부에 형성된 제1도전형 영역;
상기 제2도전형 제1영역의 상면으로부터 내부에 형성되며, 상기 제1도전형 영역의 외측에 위치한 제2도전형 제2영역;
상기 제1도전형 에피텍셜층의 상면으로부터 상기 제1도전형 기판 방향으로 형성되며, 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역의 외측에 위치하는 제1도전형 분리막; 및
상기 제1도전형 영역의 상면에 형성된 제1전극과, 상기 제2도전형 제2영역과 상기 제1도전형 분리막을 전기적으로 연결하는 제2전극을 갖는 상부 전극을 포함하고,
상기 제2전극에 의해 제2도전형 제2영역과 상기 제1도전형 분리막이 전기적으로 연결되고, 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역이 상기 제1도전형 분리막과 접촉되어 PN 등전위 영역을 갖는 것을 특징으로 하는 과도 전압 억제 소자.A first conductive type epitaxial layer formed on the first conductive type substrate;
A second conductive type well region formed in an inward direction from an upper surface of the first conductive type epitaxial layer;
A second conductive type first area formed in an inward direction from an upper surface of the second conductive type well area;
A first conductivity type region formed inside from an upper surface of the second conductivity type first region;
A second conductive type second area formed inside from an upper surface of the second conductive type first area and located outside the first conductive type area;
It is formed in the direction of the first conductive type substrate from the upper surface of the first conductive type epitaxial layer, and outside the second conductive type well area, the second conductive type first area, and the second conductive type second area A first conductive type separator positioned; And
An upper electrode having a first electrode formed on an upper surface of the first conductive type region and a second electrode electrically connecting the second conductive type second region and the first conductive type separator,
The second conductive type second area and the first conductive type separator are electrically connected by the second electrode, and the second conductive type well area, the second conductive type first area, and the second conductive type second area A transient voltage suppressing device, wherein a region is in contact with the first conductive type separation layer to have a PN equipotential region. 제 1 항에 있어서,
상기 제1도전형 분리막은 내측면이 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역과 접촉되고, 외측면이 상기 제1도전형의 에피텍셜층과 접촉된 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The first conductive type separator has an inner surface in contact with the second conductive type well area, the second conductive type first area, and the second conductive type second area, and an outer surface of the first conductive type epitec. Transient voltage suppression device, characterized in that in contact with the shell layer. 삭제delete 제 1 항에 있어서,
상기 제2도전형 제1영역은 상기 제2도전형 웰영역의 상부에 위치하며, 상기 제2도전형 웰영역에 비해서 고농도인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductivity type first region is located above the second conductivity type well region and has a higher concentration than the second conductivity type well region. 제 1 항에 있어서,
상기 제2도전형 제2영역은 상기 제2도전형 제1영역에 비해서 고농도인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductivity-type second region has a higher concentration than the second conductivity-type first region. 제 1 항에 있어서,
상기 제2도전형 웰영역, 상기 제2도전형 제1영역 및 상기 제1도전형 영역은하부에서 상부 방향으로인 역방향 정류 다이오드구조인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
And the second conductivity-type well region, the second conductivity-type first region, and the first conductivity-type region have a reverse rectification diode structure in a lower to upper direction. 제 1 항에 있어서,
상기 제1도전형의 기판과, 상기 제2도전형 웰영역으로 이루어진 상부에서 하부 방향인 순방향 정류 다이오드 구조가, 상기 제2도전형 웰영역, 상기 제2도전형 제1영역 및 상기 제1도전형 영역으로 이루어진 하부에서 상부 방향으로 형성된 역방향 제너 다이오드와 직렬 연결된 스냅백(Snap-back) 구조인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
An upper-to-lower forward rectifying diode structure consisting of the substrate of the first conductivity type and the second conductivity type well area comprises the second conductivity type well area, the second conductivity type first area, and the first conductivity type. A transient voltage suppression device having a snap-back structure connected in series with a reverse Zener diode formed from a lower to an upper direction consisting of a type region. 제 1 항에 있어서,
상기 제1도전형의 에피텍셜층, 상기 제1도전형 분리막, 상기 제1도전형 영역 및 상기 제2도전형 제2영역을 덮도록 형성된 제1절연층을 더 포함하며,
상기 제1절연층에 구비된 제1컨택홀을 통해, 상기 제1전극이 상기 제1도전형 영역과 전기적으로 접속되고,
상기 제1절연층에 구비된 제2컨택홀을 통해, 상기 제2전극이 상기 제1도전형 분리막과 상기 제2도전형 제2영역을 전기적으로 접속시키는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The first conductive type epitaxial layer, the first conductive type separator, the first conductive type region, and a first insulating layer formed to cover the second conductive type second region,
The first electrode is electrically connected to the first conductive type region through a first contact hole provided in the first insulating layer,
The second electrode electrically connects the first conductive type separator and the second conductive type second region through a second contact hole provided in the first insulating layer. 제 8 항에 있어서,
상기 제2전극과, 상기 제1절연층을 덮도록 형성된 제2절연층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.
The method of claim 8,
And a second insulating layer formed to cover the second electrode and the first insulating layer.
 1) 제1도전형 기판을 준비하는 단계;
2) 상기 제1도전형 기판의 상부에 제1도전형의 에피텍셜층을 형성하는 단계;
3) 상기 제1도전형의 에피텍셜층의 상면으로부터 내부방향으로, 제2도전형 웰 영역을 형성하는 단계;
4) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 제2도전형 제1영역을 형성하는 단계;
5) 상기 제1도전형의 에피텍셜층의 상면으로부터 상기 제1도전형의 기판 방향으로, 상기 제2도전형 제1영역의 외측에 제1도전형 분리막을 형성하는 단계;
6) 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로, 제1도전형 영역을 형성하는 단계;
7) 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 제2영역을 형성하는 단계; 및
8) 상기 제1도전형 영역을 덮는 제1전극과, 상기 제2도전형 제2영역과 상기 제1도전형 분리막을 덮는 제2전극을 형성하는 단계를 포함하고,
상기 제2전극에 의해 제2도전형 제2영역과 상기 제1도전형 분리막이 전기적으로 연결되고, 상기 제2도전형 웰 영역, 상기 제2도전형 제1영역 및 상기 제2도전형 제2영역이 상기 제1도전형 분리막과 접촉되어 PN 등전위 영역을 갖는 과도 전압 억제 소자의 제조 방법.1) preparing a first conductive type substrate;
2) forming an epitaxial layer of a first conductivity type on the first conductivity type substrate;
3) forming a second conductive type well region inward from an upper surface of the first conductive type epitaxial layer;
4) forming a second conductive type first area in an inward direction from an upper surface of the second conductive type well area;
5) forming a first conductive type separator outside the second conductive type first region in a direction from an upper surface of the first conductive type epitaxial layer to the first conductive type substrate;
6) forming a first conductive type region in an inward direction from an upper surface of the second conductive type first region;
7) forming a second conductive type second area outside the first conductive type area in an inward direction from an upper surface of the second conductive type first area; And
8) forming a first electrode covering the first conductive type region and a second electrode covering the second conductive type second region and the first conductive type separator,
The second conductive type second area and the first conductive type separator are electrically connected by the second electrode, and the second conductive type well area, the second conductive type first area, and the second conductive type second area A method of manufacturing a transient voltage suppressing device having a PN equipotential region in which a region is in contact with the first conductive type separator. 제 10 항에 있어서,
상기 7) 단계에서 상기 제2도전형 제2영역은 상기 제1도전형 분리막과 상기 제1도전형 영역 사이에 위치하도록 상기 제2도전형 제1영역의 상면으로부터 내부 방향으로 형성되며,
상기 제2도전형 제1영역에 비해서 고농도로 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 10,
In step 7), the second conductive type second region is formed in an inward direction from an upper surface of the second conductive type first region so as to be positioned between the first conductive type separator and the first conductive type region,
A method of manufacturing a transient voltage suppressing device, characterized in that it is formed at a higher concentration than the second conductive type first region. 제 10 항에 있어서,
상기 6) 단계에서 상기 제2도전형 제1영역은 상기 제2도전형 웰영역의 상부에 위치하도록 형성되며, 상기 제2도전형 웰영역에 비해서 고농도로 형성되는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 10,
In step 6), the second conductive type first region is formed to be positioned above the second conductive type well region, and is formed at a higher concentration than the second conductive type well region. Manufacturing method. 제 10 항에 있어서,
상기 7) 단계 이후에는
상기 제1도전형의 에피텍셜층, 상기 제1도전형 분리막, 상기 제1도전형 영역 및 상기 제2도전형 제2영역을 덮도록 형성된 제1절연층을 형성한 후, 제1컨택홀을 형성하여 상기 제1도전형 영역을 외부로 노출시키고, 제2컨택홀을 형성하여, 상기 제1도전형 분리막과 상기 제2도전형 제2영역을 외부로 노출시키는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 10,
After step 7) above
After forming a first insulating layer formed to cover the first conductive type epitaxial layer, the first conductive type separator, the first conductive type region and the second conductive type second region, a first contact hole is formed. Forming to expose the first conductive type region to the outside, and forming a second contact hole to expose the first conductive type separator and the second conductive type second region to the outside. Method of manufacturing a transient voltage suppressing device. 제 13 항에 있어서,
상기 8) 단계 이후에는 상기 제1전극과 상기 제1절연층을 덮도록 제2절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 13,
After the step 8), forming a second insulating layer to cover the first electrode and the first insulating layer, the method of manufacturing a transient voltage suppressing device, characterized in that it further comprises.
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