KR102171860B1 - Uni-directional Transient Voltage Suppressor Having Snap-Back structure and manufacturing method thereof - Google Patents

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Abstract

본 발명은 격리층을 이용하여 NPN 구조의 TVS에 병렬로 연결되는 PN 다이오드를 형성하여, 낮은 클램핑 전압과 낮은 누설 전류를 갖는 스냅백(Snap-Back) 구조의 단방향 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.
일례로, 제1도전형의 서브스트레이트의 상부에 형성된 제1도전형의 제1에피텍셜층; 상기 제1에피텍셜층의 내부에 형성된 제2도전형의 제1매립층과, 상기 제1매립층의 외측에 링 형태로 형성된 제1도전형의 제2매립층; 상기 제1에피텍셜층의 상부에 형성된 제1도전형의 제2에피텍셜층; 상기 제2에피텍셜층의 내부에 형성되며 상기 제1매립층과 접촉하는 제1도전형 영역과, 상기 제1도전형 영역으로부터 이격되며 상기 제2매립층과 접촉하는 제2도전형 영역; 상기 제1매립층의 외측에서 상기 제2에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하며 각각 링 형태로 형성된 제1격리층 및 제2격리층; 및 상기 제2에피텍셜층의 상부에서 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자를 개시한다.The present invention forms a PN diode connected in parallel to a TVS of an NPN structure using an isolation layer, and has a snap-back structure unidirectional transient voltage suppression device having a low clamping voltage and a low leakage current, and a method of manufacturing the same It is about.
For example, a first epitaxial layer of a first conductivity type formed on the substrate of the first conductivity type; A first buried layer of a second conductivity type formed inside the first epitaxial layer and a second buried layer of a first conductivity type formed in a ring shape outside the first buried layer; A second epitaxial layer of a first conductivity type formed on the first epitaxial layer; A first conductive type region formed inside the second epitaxial layer and in contact with the first buried layer, and a second conductive type region spaced apart from the first conductive type region and in contact with the second buried layer; A first isolation layer and a second isolation layer formed in a ring shape from an outer side of the first buried layer toward the substrate from the surface of the second epitaxial layer; And an electrode formed on the second epitaxial layer to cover the first conductive type region and the second conductive type region.

Description

스냅백 구조를 갖는 단방향 과도 전압 억제 소자 및 그 제조 방법{Uni-directional Transient Voltage Suppressor Having Snap-Back structure and manufacturing method thereof}Uni-directional Transient Voltage Suppressor Having Snap-Back structure and manufacturing method thereof

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a transient voltage suppressing device and a method of manufacturing the same.

도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다. Referring to FIG. 1, an operation principle and a circuit diagram of a conventional transient voltage suppression device are shown.

도 1 에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.As shown in Fig. 1, a transient voltage suppression element (TVS) (e.g., varistor, thyristor, diode (rectifier/zener)) is connected in parallel between the power source (V G ) and the load (R LOAD ). , One side of the transient voltage suppression element is connected to the ground (GND).

이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.With this configuration, when a transient voltage higher than the voltage required by the load (R LOAD ) is input, the transient current (I TV ) by the transient voltage flows to the ground (GND) through the transient voltage suppression element (TVS). , by applying a low voltage is clamped to stabilize only the load (R lOAD), the load (R lOAD) is protected from excess voltage.

본 발명은 격리층을 이용하여 NPN 구조의 TVS에 병렬로 연결되는 PN 다이오드를 형성하여, 낮은 클램핑 전압과 낮은 누설 전류를 갖는 스냅백(Snap-Back) 구조의 단방향 과도 전압 억제 소자 및 그 제조 방법을 제공하는데 있다.The present invention forms a PN diode connected in parallel to a TVS of an NPN structure using an isolation layer, and has a snap-back structure unidirectional transient voltage suppression device having a low clamping voltage and a low leakage current, and a method of manufacturing the same To provide.

본 발명에 의한 과도 전압 억제 소자는 제1도전형의 서브스트레이트의 상부에 형성된 제1도전형의 제1에피텍셜층; 상기 제1에피텍셜층의 내부에 형성된 제2도전형의 제1매립층과, 상기 제1매립층의 외측에 링 형태로 형성된 제1도전형의 제2매립층; 상기 제1에피텍셜층의 상부에 형성된 제1도전형의 제2에피텍셜층; 상기 제2에피텍셜층의 내부에 형성되며 상기 제1매립층과 접촉하는 제1도전형 영역과, 상기 제1도전형 영역으로부터 이격되며 상기 제2매립층과 접촉하는 제2도전형 영역; 상기 제1매립층의 외측에서 상기 제2에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하며 각각 링 형태로 형성된 제1격리층 및 제2격리층; 및 상기 제2에피텍셜층의 상부에서 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 형성된 전극을 포함할 수 있다.The transient voltage suppressing device according to the present invention includes: a first epitaxial layer of a first conductivity type formed on a substrate of a first conductivity type; A first buried layer of a second conductivity type formed inside the first epitaxial layer and a second buried layer of a first conductivity type formed in a ring shape outside the first buried layer; A second epitaxial layer of a first conductivity type formed on the first epitaxial layer; A first conductive type region formed inside the second epitaxial layer and in contact with the first buried layer, and a second conductive type region spaced apart from the first conductive type region and in contact with the second buried layer; A first isolation layer and a second isolation layer formed in a ring shape from an outer side of the first buried layer toward the substrate from the surface of the second epitaxial layer; And an electrode formed on the second epitaxial layer to cover the first conductive type region and the second conductive type region.

상기 제1격리층과 상기 제2격리층 사이에는 상기 제2매립층과 상기 제2도전형 영역이 위치할 수 있다.The second buried layer and the second conductive type region may be positioned between the first isolation layer and the second isolation layer.

상기 제1격리층은 상기 제1매립층과 제2매립층 사이에 형성되고, 상기 제2격리층은 상기 제2매립층의 외측에 형성될 수 있다.The first isolation layer may be formed between the first buried layer and the second buried layer, and the second isolation layer may be formed outside the second buried layer.

상기 제1격리층의 내측에는 상기 제1매립층과 상기 제1도전형 영역이 위치할 수 있다.The first buried layer and the first conductive type region may be located inside the first isolation layer.

상기 제2도전형 영역과 상기 제2매립층은 PN 다이오드 구조를 이룰 수 있다.The second conductive region and the second buried layer may form a PN diode structure.

상기 제1도전형 영역, 상기 제1매립층 및 상기 서브스트레이트는 NPN구조를 이룰 수 있다.The first conductivity type region, the first buried layer, and the substrate may form an NPN structure.

또한, 본 발명에 의한 과도 전압 억제 소자의 제조 방법은 제1도전형의 서브스트레이트의 상부에 제1도전형의 제1에피텍셜층을 형성하는 단계; 상기 제1에피텍셜층의 내부에 제2도전형의 제1매립층과, 상기 제1매립층의 외측에 링 형태의 제1도전형의 제2매립층을 형성하는 단계; 상기 제1에피텍셜층의 상부에 제1도전형의 제2에피텍셜층을 형성하는 단계; 상기 제2에피텍셜층의 내부에 상기 제1매립층과 접촉하는 제1도전형 영역과, 상기 제1도전형 영역으로부터 이격되며 상기 제2매립층과 접촉하는 제2도전형 영역을 형성하는 단계; 상기 제1매립층의 외측에서 상기 제2에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하는 링 형태의 제1격리층 및 제2격리층을 각각 형성하는 단계; 및 상기 제2에피텍셜층의 상부에서 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 전극을 형성하는 단계;를 포함할 수 있다.In addition, a method of manufacturing a transient voltage suppressing device according to the present invention includes forming a first epitaxial layer of a first conductivity type on an upper portion of a substrate of the first conductivity type; Forming a first buried layer of a second conductivity type inside the first epitaxial layer and a second buried layer of a first conductivity type in a ring shape outside the first buried layer; Forming a second epitaxial layer of a first conductivity type over the first epitaxial layer; Forming a first conductive type region in the second epitaxial layer in contact with the first buried layer and a second conductive type region spaced apart from the first conductive type region and in contact with the second buried layer; Forming a first isolation layer and a second isolation layer in a ring shape facing the substrate from the surface of the second epitaxial layer outside the first buried layer; And forming an electrode on the second epitaxial layer to cover the first conductive type region and the second conductive type region.

상기 제1격리층 및 제2격리층을 형성하는 단계에서, 상기 제1격리층과 상기 제2격리층 사이에 상기 제2매립층과 상기 제2도전형 영역이 위치할 수 있다.In the step of forming the first isolation layer and the second isolation layer, the second buried layer and the second conductive type region may be positioned between the first isolation layer and the second isolation layer.

상기 제1격리층 및 제2격리층을 형성하는 단계에서, 상기 제1매립층과 제2매립층 사이에 상기 제1격리층을 형성하고, 상기 제2매립층의 외측에 상기 제2격리층을 형성할 수 있다.In the step of forming the first isolation layer and the second isolation layer, the first isolation layer is formed between the first buried layer and the second buried layer, and the second isolation layer is formed outside the second buried layer. I can.

상기 제1격리층 및 제2격리층을 형성하는 단계에서, 상기 제1격리층의 내측에는 상기 제1매립층과 상기 제1도전형 영역이 위치할 수 있다.In the step of forming the first isolation layer and the second isolation layer, the first buried layer and the first conductive type region may be located inside the first isolation layer.

상기 제2도전형 영역과 상기 제2매립층은 PN 다이오드 구조를 이루도록 형성될 수 있다.The second conductive region and the second buried layer may be formed to form a PN diode structure.

상기 제1도전형 영역, 상기 제1매립층 및 상기 서브스트레이트는 NPN구조를 이루도록 형성될 수 있다.The first conductive region, the first buried layer, and the substrate may be formed to form an NPN structure.

본 발명은 격리층을 이용하여 NPN 구조의 TVS에 병렬로 연결되는 PN 다이오드를 형성하여, 낮은 클램핑 전압과 낮은 누설 전류를 갖는 스냅백(Snap-Back) 구조의 단방향 과도 전압 억제 소자 및 그 제조 방법을 제공한다. The present invention forms a PN diode connected in parallel to a TVS of an NPN structure using an isolation layer, and has a snap-back structure unidirectional transient voltage suppression device having a low clamping voltage and a low leakage current, and a method of manufacturing the same Provides.

도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다.
도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.Referring to FIG. 1, an operation principle and a circuit diagram of a conventional transient voltage suppression device are shown.
2 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
3A to 3J are cross-sectional views sequentially showing a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
4 is a diagram illustrating a transient voltage suppression element and an equivalent circuit corresponding thereto according to an embodiment of the present invention.
5 shows an example of an equivalent circuit of a transient voltage suppressing device according to an embodiment of the present invention.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.A preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. 또한, 어떤 부분이 다른 부분과 전기적으로 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.Here, throughout the specification, parts having similar configurations and operations are denoted by the same reference numerals. In addition, when a part is electrically connected to another part, this includes not only the case of being directly connected but also the case of being connected with another element in the middle.

도 2는 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다. 도 3a 내지 도 3j는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.2 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention. 3A to 3J are cross-sectional views sequentially showing a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제1에피텍셜층 형성 단계(S1), 매립층 형성 단계(S2), 제2에피텍셜층 형성 단계(S3), 제1,2도전형 영역 형성 단계(S4), 격리층 형성 단계(S5) 및 전극 형성 단계(S6)를 포함한다.Referring to FIG. 2, a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention includes forming a first epitaxial layer (S1), forming a buried layer (S2), and forming a second epitaxial layer (S3). , Forming the first and second conductive regions (S4), forming an isolation layer (S5), and forming an electrode (S6).

제1에피텍셜층 형성 단계(S1)에서는 제1도전형의 서브스트레이트(110)를 준비하고, 상기 서브스트레이트(110)의 상면에 제1에피텍셜층(121)을 형성한다. 먼저, 도 3a에 도시된 바와 같이, 상기 서브스트레이트(110)는 상면 및 하면을 포함하는 판상의 형태로 이루어진다. 서브스트레이트(110)는, 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고농도라 함은 후술할 에피텍셜층(121, 122)의 불순물 농도에 비해 상대적으로 농도가 높다는 의미이다. 한편, 제1도전형의 서브스트레이트(110)는 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P형일 수도 있다. 다만, 본 발명에서는 상기 서브스트레이트(110)가 N형으로 이루어지는 것으로 설명하도록 한다.In the first epitaxial layer forming step (S1), a substrate 110 of a first conductivity type is prepared, and a first epitaxial layer 121 is formed on the upper surface of the substrate 110. First, as shown in FIG. 3A, the substrate 110 has a plate shape including an upper surface and a lower surface. The substrate 110 may be, for example, an N++ type semiconductor substrate formed by implanting an intrinsic semiconductor with impurities such as arsenic (As), phosphorus (P), or antimony (Sb) at a high concentration. Here, the high concentration means that the concentration is relatively high compared to the impurity concentration of the epitaxial layers 121 and 122 to be described later. Meanwhile, the substrate 110 of the first conductivity type may be a P-type in which impurities such as gallium (Ga), indium (In), or boron (B), which are Group III elements, are implanted into an intrinsic semiconductor at a high concentration. However, in the present invention, it will be described that the substrate 110 is made of an N-type.

다음으로, 도 3b에 도시된 바와 같이, 상기 서브스트레이트(110)의 상면에 제1에피텍셜층(121)을 형성한다. 상기 제1에피텍셜층(121)은 일례로, 600~2000℃의 고온에서 서브스트레이트(110)의 상면에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 서브스트레이트(110)의 표면에 증착될 수 있다.Next, as shown in FIG. 3B, a first epitaxial layer 121 is formed on the upper surface of the substrate 110. The first epitaxial layer 121 is, for example, a gas such as SiH 4 and a pentavalent element such as arsenic (As), phosphorus (P), or antimony ( Sb) may be deposited on the surface of the substrate 110 by flowing a gas containing such as at a low concentration.

매립층 형성 단계(S2)에서는 제1에피텍셜층(121)의 내부에 제2도전형의 제1매립층(131)과 제1도전형의 제2매립층(132)을 형성한다. 먼저, 도 3c에 도시된 바와 같이, 제1에피텍셜층(121)의 내부에 제1매립층(131)이 형성된다. 상기 제1매립층(131)은 제1에피텍셜층(121)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 상기 제1매립층(131)은 제1에피텍셜층(121)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제1매립층(131)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P++형인 제1매립층(131)을 형성할 수 있다.In the buried layer forming step (S2), a first buried layer 131 of a second conductivity type and a second buried layer 132 of a first conductivity type are formed inside the first epitaxial layer 121. First, as shown in FIG. 3C, a first buried layer 131 is formed inside the first epitaxial layer 121. The first buried layer 131 is formed to a predetermined depth from the top surface of the first epitaxial layer 121 toward the inside. In the first buried layer 131, an insulating layer (not shown) such as a silicon oxide layer and a nitrogen oxide layer (not shown) is firstly formed on the upper surface of the first epitaxial layer 121 in a region other than where the first buried layer 131 is to be formed. , Impurities such as gallium (Ga), indium (In), or boron (B), which are Group 3 elements, may be directly ion implanted or a P++ type first buried layer 131 may be formed by using a thermal diffusion process.

다음으로, 도 3d에 도시된 바와 같이, 제1에피텍셜층(121)의 내부에서 상기 제1매립층(131)의 외측에 제2매립층(132)이 형성된다. 상기 제2매립층(132)은 제1에피텍셜층(121)의 상면으로부터 내부를 향하여 일정 깊이로 형성되며, 상기 제1매립층(131)의 외측에 링 형태로 형성된다. 따라서, 제2매립층(132)은 실질적으로는 서로 연결된 링 형태이나, 그 단면도는, 도 3d에 도시된 바와 같이, 서로 일정 거리 이격된 것으로 보일 수 있다. 상기 제2매립층(132)은 제1에피텍셜층(121)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제2매립층(132)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N++형인 제2매립층(132)을 형성할 수 있다.Next, as shown in FIG. 3D, a second buried layer 132 is formed inside the first epitaxial layer 121 and outside the first buried layer 131. The second buried layer 132 is formed to a predetermined depth from the top surface of the first epitaxial layer 121 toward the inside, and is formed in a ring shape outside the first buried layer 131. Accordingly, the second buried layer 132 may be substantially in the form of a ring connected to each other, but the cross-sectional view may be seen to be spaced apart from each other by a predetermined distance, as shown in FIG. 3D. In the second buried layer 132, an insulating film (not shown) such as a silicon oxide film and a nitrogen oxide film is first formed on the upper surface of the first epitaxial layer 121 in a region other than where the second buried layer 132 is to be formed. , Impurities such as arsenic (As), phosphorus (P), or antimony (Sb), which are Group 5 elements, may be directly ion implanted or the second buried layer 132 of N++ type may be formed by using a thermal diffusion process.

한편, 서브스트레이트(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 서브스트레이트(110)의 오토도핑을 방지한다.Meanwhile, a lower surface insulating film may be formed on the lower surface of the substrate 110. The lower surface insulating film may be formed of any one selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. However, this does not limit the present invention. The lower surface insulating layer prevents auto-doping of the high-concentration first conductive substrate 110.

제2에피텍셜층 형성 단계(S3)에서는 상기 제1에피텍셜층(121)의 상부에 제2에피텍셜층(122)을 형성한다. 도 3e에 도시된 바와 같이, 제2에피텍셜층(122)은 제1에피텍셜층(121)의 상부에 형성되며, 제1매립층(131) 및 제2매립층(132)을 덮도록 형성된다. 일례로, 600~2000℃의 고온에서 제1에피텍셜층(121), 제1매립층(131) 및 제2매립층(132)의 상부에 SiH4등의 가스와 5가 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 제1에피텍셜층(121), 제1매립층(131) 및 제2매립층(132)의 상부에 N형의 제2에피텍셜층(122)이 증착되도록 할 수 있다. In the second epitaxial layer forming step (S3), a second epitaxial layer 122 is formed on the first epitaxial layer 121. As shown in FIG. 3E, the second epitaxial layer 122 is formed on the first epitaxial layer 121 and is formed to cover the first buried layer 131 and the second buried layer 132. For example, gas such as SiH 4 and arsenic (As) as a pentavalent element on top of the first epitaxial layer 121, the first buried layer 131 and the second buried layer 132 at a high temperature of 600 to 2000°C, By flowing a gas containing phosphorus (P) or antimony (Sb) at a low concentration, the first epitaxial layer 121, the first buried layer 131, and the second buried layer 132 are formed on top of the N-type agent. 2 The epitaxial layer 122 may be deposited.

제1,2도전형 영역 형성 단계(S4)에서는 제2에피텍셜층(122)의 내부에 제1도전형 영역(141)과 제2도전형 영역(142)을 형성한다. 먼저, 도 3f에 도시된 바와 같이, 제2에피텍셜층(122)의 내부에 제1도전형 영역(141)이 형성된다. 상기 제1도전형 영역(141)은 제2에피텍셜층(122)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 또한, 제1도전형 영역(141)은 제1매립층(131)과 접촉하도록 제1매립층(131)의 상부에 형성되며, 제1매립층(131)의 너비보다 작게 형성될 수 있다. 일례로, 제1도전형 영역(141)은 제2에피텍셜층(122)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제1도전형 영역(141)이 형성될 이외의 영역에 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N++형인 제1도전형 영역(141)을 형성할 수 있다.In the forming of the first and second conductive regions (S4), a first conductive region 141 and a second conductive region 142 are formed inside the second epitaxial layer 122. First, as shown in FIG. 3F, a first conductive type region 141 is formed inside the second epitaxial layer 122. The first conductive type region 141 is formed to a predetermined depth from the top surface of the second epitaxial layer 122 toward the inside. Further, the first conductive type region 141 is formed on the first buried layer 131 to contact the first buried layer 131 and may be formed to be smaller than the width of the first buried layer 131. As an example, in the first conductive type region 141, an insulating film (not shown) such as a silicon oxide film or a nitrogen oxide film is primarily formed on the upper surface of the second epitaxial layer 122, except that the first conductive type region 141 is formed. After forming in the region of, impurities such as arsenic (As), phosphorus (P), or antimony (Sb), which are Group 5 elements, are directly implanted or N++-type first conductivity type region 141 is formed by using a thermal diffusion process. Can be formed.

다음으로, 도 3g에 도시된 바와 같이, 제2에피텍셜층(122)의 내부에서 제1도전형 영역(141)의 외측에 제2도전형 영역(142)이 형성된다. 또한, 제2도전형 영역(142)은 제1도전형 영역(141)과 이격되며, 제2매립층(132)과 접촉하도록 제2매립층(132)의 상부에 형성될 수 있다. 상기 제2도전형 영역(142)은 제2에피텍셜층(122)의 상면으로부터 내부를 향하여 일정 깊이로 형성된다. 상기 제2도전형 영역(142)은 제2에피텍셜층(122)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제2도전형 영역(142)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P++형인 제2도전형 영역(142)을 형성할 수 있다. Next, as shown in FIG. 3G, a second conductive type region 142 is formed outside the first conductive type region 141 inside the second epitaxial layer 122. In addition, the second conductive type region 142 may be spaced apart from the first conductive type region 141 and may be formed on the second buried layer 132 to contact the second buried layer 132. The second conductive type region 142 is formed to a predetermined depth from the top surface of the second epitaxial layer 122 toward the inside. In the second conductive type region 142, an insulating film (not shown) such as a silicon oxide film and a nitrogen oxide film is first formed on the upper surface of the second epitaxial layer 122, except for the second conductive type region 142 to be formed. After forming in, impurities such as gallium (Ga), indium (In), or boron (B), which are group 3 elements, are directly implanted, or a P++-type second conductive type region 142 can be formed using a thermal diffusion process. I can.

격리층 형성 단계(S5)에서는 제2에피텍셜층(122)의 표면으로부터 상기 서브스트레이트(110)를 향해 격리층(150)을 형성한다. 도 3h에 도시된 바와 같이, 상기 격리층(150)은 중앙에서부터 외측을 향하여 형성된 제1격리층(151) 및 제2격리층(152)을 포함한다. 한편, 도 3g의 단면도에서는 상기 격리층(150)이 서로 이격되어 양측에 각각 한 쌍씩 구비된 것으로 도시되었으나, 실질적으로 격리층(150)은 상기 제2매립층(132)과 마찬가지로 원형의 링 형태로 형성된다. In the isolation layer forming step (S5), the isolation layer 150 is formed from the surface of the second epitaxial layer 122 toward the substrate 110. As shown in FIG. 3H, the isolation layer 150 includes a first isolation layer 151 and a second isolation layer 152 formed from the center toward the outside. Meanwhile, in the cross-sectional view of FIG. 3G, the isolation layers 150 are spaced apart from each other and are shown to be provided in pairs on both sides, but substantially the isolation layer 150 has a circular ring shape similar to the second buried layer 132. Is formed.

상기 격리층(150)은, 예를 들어, 1차로 격리층(150)의 위치를 확정하는 마스크(미도시) 부분을 남기고 노광하여 패턴(pattern)을 형성한다. 그런 다음, 반응성 이온에칭(Ion etching)에 의하여 마스크 개구부를 이용하여 드라이 에칭(dry etching)을 통해 트렌치를 형성할 수 있다. 이후, 트렌치 내부에는 규소 산화막, 질소 산화막 등의 절연성 재질을 주입함으로써, 격리층(150)이 형성될 수 있다. 그러나, 이러한 방법으로 상기 격리층(150)을 형성하는 방법에 대하여 한정하는 것은 아니다.The isolation layer 150 is exposed, for example, leaving a mask (not shown) for first determining the location of the isolation layer 150 to form a pattern. Then, a trench may be formed through dry etching using the mask opening by reactive ion etching. Thereafter, the insulating layer 150 may be formed by injecting an insulating material such as a silicon oxide film or a nitrogen oxide film into the trench. However, the method of forming the isolation layer 150 by this method is not limited.

상기 제1격리층(151)은 가장 내측에 위치하며, 중앙이 빈 원형의 링 형태를 갖는다. 상기 제1격리층(151)은 상기 제2에피텍셜층(122)의 표면으로부터 서브스트레이트(110)의 내부까지 형성된다. 즉, 제1격리층(151)은 제2에피텍셜층(122), 제1에피텍셜층(121) 및 서브스트레이트(110)를 차례로 관통하여 형성된다. 또한, 제1격리층(151)은 제1에피텍셜층(121) 내에 위치한 제1매립층(131)과 제2매립층(132) 사이에 형성되어, 제1매립층(131)과 제2매립층(132)을 격리시킬 수 있다. 또한, 제1격리층(151)은 제2에피텍셜층(122) 내에 위치한 제2도전형 영역(142)의 내측에 형성된다. The first isolation layer 151 is located on the innermost side and has a circular ring shape with an empty center. The first isolation layer 151 is formed from the surface of the second epitaxial layer 122 to the inside of the substrate 110. That is, the first isolation layer 151 is formed by sequentially passing through the second epitaxial layer 122, the first epitaxial layer 121, and the substrate 110. In addition, the first isolation layer 151 is formed between the first buried layer 131 and the second buried layer 132 located in the first epitaxial layer 121, and the first buried layer 131 and the second buried layer 132 ) Can be isolated. Also, the first isolation layer 151 is formed inside the second conductive type region 142 located in the second epitaxial layer 122.

상기 제2격리층(152)은 중앙이 빈 링 형태를 가지며, 상기 제1격리층(151)의 외측에 형성된다. 상기 제2격리층(152)은 제2에피텍셜층(122)의 표면으로부터 서브스트레이트(110)의 내부까지 형성된다. 즉, 제2격리층(152)은 제2에피텍셜층(122), 제1에피텍셜층(121) 및 서브스트레이트(110)를 차례로 관통하여 형성된다. 또한, 제2격리층(152)은 제2매립층(132)과 제2도전형 영역(142)의 외측에 형성된다. 즉, 제2매립층(132)과 상기 제2매립층(132)의 상부에 형성된 제2도전형 영역(142)은 상기 격리층(150)에 의해 주변과 격리될 수 있다. The second isolation layer 152 has a ring shape with an empty center, and is formed outside the first isolation layer 151. The second isolation layer 152 is formed from the surface of the second epitaxial layer 122 to the inside of the substrate 110. That is, the second isolation layer 152 is formed by sequentially passing through the second epitaxial layer 122, the first epitaxial layer 121, and the substrate 110. In addition, the second isolation layer 152 is formed outside the second buried layer 132 and the second conductive type region 142. That is, the second buried layer 132 and the second conductive type region 142 formed on the second buried layer 132 may be isolated from the surroundings by the isolation layer 150.

전극 형성 단계(S6)에서는 제1도전형 영역(141) 및 제2도전형 영역(142)의 상부에 전극(170)이 형성된다. 먼저, 도 3i에 도시된 바와 같이, 제2에피텍셜층(122), 제1도전형 영역(141), 제2도전형 영역(142) 및 격리층(150)의 상면에 절연막(160)을 형성하고, 상기 절연막(160)에 컨택 홀을 형성하여 제1도전형 영역(141) 및 제2도전형 영역(142)을 외부로 노출시킬 수 있다. 상기 절연막(160)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.In the electrode forming step S6, the electrode 170 is formed on the first conductive region 141 and the second conductive region 142. First, as shown in FIG. 3I, an insulating layer 160 is formed on the upper surfaces of the second epitaxial layer 122, the first conductive type region 141, the second conductive type region 142 and the isolation layer 150. Then, a contact hole may be formed in the insulating layer 160 to expose the first and second conductive regions 141 and 142 to the outside. The insulating film 160 is formed of any one selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or equivalents thereof. However, this is not intended to limit the present invention.

다음으로, 도 3j에 도시된 바와 같이, 상기 절연막(160)을 통해 노출된 제1도전형 영역(141) 및 제2도전형 영역(142)의 상면에 전극(170)이 형성된다. 즉, 상기 전극(170)은 상기 제 1 도전형 영역(141) 및 제 2 도전형 영역(142)에 모두 접촉하도록 형성된다. 상기 전극(170)은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.Next, as shown in FIG. 3J, an electrode 170 is formed on the upper surfaces of the first and second conductive regions 141 and 142 exposed through the insulating layer 160. That is, the electrode 170 is formed to contact both the first conductivity type region 141 and the second conductivity type region 142. The electrode 170 may be formed by sequentially sputtering or sequentially plating any one selected from molybdenum (Mo), aluminum (Al), nickel (Ni) and gold (Au) or its equivalent, but this limits the present invention. Is not.

도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자 및 이에 대응되는 등가회로를 함께 도시한 것이다. 도 5는 본 발명의 실시예에 따른 과도 전압 억제 소자의 등가회로의 일례를 나타낸 것이다.4 is a diagram illustrating a transient voltage suppression element and an equivalent circuit corresponding thereto according to an embodiment of the present invention. 5 shows an example of an equivalent circuit of a transient voltage suppressing device according to an embodiment of the present invention.

한편, 상기 과도 전압 억제 소자(100)의 P형과 N형의 접합부는 다이오드 및 캐패시터의 특성을 갖는다. 즉, 도면에서는 P형과 N형의 접합부를 다이오드로 도시하였으나, 캐패시터로 도시하여도 무방하다.Meanwhile, the junction of the P-type and the N-type of the transient voltage suppressing element 100 has characteristics of a diode and a capacitor. That is, in the drawings, the junction of the P-type and the N-type is shown as a diode, but it may be shown as a capacitor.

도 4를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자(100)는 제1도전형 영역(141), 제1매립층(131) 및 서브스트레이트(110)로 구성된 NPN 스냅백(Snap-Back) TVS 구조가 제2도전형 영역(142) 및 제2매립층(132)으로 구성된 PN 다이오드와 병렬로 연결된 구조를 가질 수 있다. Referring to FIG. 4, the transient voltage suppressing device 100 according to an embodiment of the present invention includes an NPN snapback composed of a first conductive type region 141, a first buried layer 131, and a substrate 110. -Back) The TVS structure may have a structure connected in parallel with the PN diode composed of the second conductive region 142 and the second buried layer 132.

이러한 과도전압 억제 소자(100)는 도 5에 도시된 바와 같이 단방향(Uni-directional)으로 동작할 수 있게 된다. 즉, 본 발명은 격리층(150)을 이용하여 NPN 구조의 TVS에 병렬로 연결되는 PN 다이오드를 형성하여, 낮은 클램핑 전압과 낮은 누설 전류를 갖는 스냅백(Snap-Back) 구조의 단방향 과도 전압 억제 소자를 구현할 수 있다. 또한, 본 발명에 따른 과도 전압 억제 소자(100)는 역전압(Reverse Voltage) 인가 시 스냅백(Snap-Back) 특성이 구현되면서 순방향 특성을 가지는 형태로 구현될 수 있다. As illustrated in FIG. 5, the transient voltage suppressing element 100 can operate in a uni-directional manner. That is, the present invention uses the isolation layer 150 to form a PN diode connected in parallel to the TVS of the NPN structure, thereby suppressing the unidirectional transient voltage of a snap-back structure having a low clamping voltage and a low leakage current. Device can be implemented. In addition, the transient voltage suppression device 100 according to the present invention may be implemented in a form having a forward characteristic while implementing a snap-back characteristic when a reverse voltage is applied.

이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the transient voltage suppression device and the method of manufacturing the same according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the claims below. Without departing from the gist of the present invention, anyone of ordinary skill in the field to which the present invention pertains will have the technical spirit of the present invention to the extent that various changes can be implemented.

100: 과도 전압 억제 소자 110: 서브스트레이트
121: 제1에피텍셜층 122: 제2에피텍셜층
131: 제1매립층 132: 제2매립층
142: 제1도전형 영역 142: 제2도전형 영역
150: 격리층 160: 절연막
170: 전극100: transient voltage suppression element 110: substrate
121: first epitaxial layer 122: second epitaxial layer
131: first buried layer 132: second buried layer
142: first conductivity type area 142: second conductivity type area
150: insulating layer 160: insulating film
170: electrode

Claims (12)

제1도전형의 서브스트레이트의 상부에 형성된 제1도전형의 제1에피텍셜층;
상기 제1에피텍셜층의 내부에 형성된 제2도전형의 제1매립층과, 상기 제1매립층의 외측에 링 형태로 형성된 제1도전형의 제2매립층;
상기 제1에피텍셜층의 상부에 형성된 제1도전형의 제2에피텍셜층;
상기 제2에피텍셜층의 내부에 형성되며 상기 제1매립층과 접촉하는 제1도전형 영역과, 상기 제1도전형 영역으로부터 이격되며 상기 제2매립층과 접촉하는 제2도전형 영역;
상기 제1매립층의 외측에서 상기 제2에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하며 각각 링 형태로 형성된 제1격리층 및 제2격리층; 및
상기 제2에피텍셜층의 상부에서 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 형성된 전극을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.A first epitaxial layer of a first conductivity type formed on the substrate of the first conductivity type;
A first buried layer of a second conductivity type formed inside the first epitaxial layer and a second buried layer of a first conductivity type formed in a ring shape outside the first buried layer;
A second epitaxial layer of a first conductivity type formed on the first epitaxial layer;
A first conductive type region formed inside the second epitaxial layer and in contact with the first buried layer, and a second conductive type region spaced apart from the first conductive type region and in contact with the second buried layer;
A first isolation layer and a second isolation layer formed in a ring shape from an outer side of the first buried layer toward the substrate from the surface of the second epitaxial layer; And
And an electrode formed on the second epitaxial layer to cover the first conductive type region and the second conductive type region. 제 1 항에 있어서,
상기 제1격리층과 상기 제2격리층 사이에는 상기 제2매립층과 상기 제2도전형 영역이 위치하는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The transient voltage suppression device, wherein the second buried layer and the second conductive type region are positioned between the first isolation layer and the second isolation layer. 제 1 항에 있어서,
상기 제1격리층은 상기 제1매립층과 제2매립층 사이에 형성되고,
상기 제2격리층은 상기 제2매립층의 외측에 형성된 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The first isolation layer is formed between the first buried layer and the second buried layer,
The second isolation layer is a transient voltage suppression device, characterized in that formed outside the second buried layer. 제 1 항에 있어서,
상기 제1격리층의 내측에는 상기 제1매립층과 상기 제1도전형 영역이 위치하는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The transient voltage suppressing device, wherein the first buried layer and the first conductive type region are located inside the first isolation layer. 제 1 항에 있어서,
상기 제2도전형 영역과 상기 제2매립층은 PN 다이오드 구조를 이루는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductive type region and the second buried layer form a PN diode structure. 제 1 항에 있어서,
상기 제1도전형 영역, 상기 제1매립층 및 상기 서브스트레이트는 NPN구조를 이루는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The first conductivity type region, the first buried layer, and the substrate form an NPN structure. 제1도전형의 서브스트레이트의 상부에 제1도전형의 제1에피텍셜층을 형성하는 단계;
상기 제1에피텍셜층의 내부에 제2도전형의 제1매립층과, 상기 제1매립층의 외측에 링 형태의 제1도전형의 제2매립층을 형성하는 단계;
상기 제1에피텍셜층의 상부에 제1도전형의 제2에피텍셜층을 형성하는 단계;
상기 제2에피텍셜층의 내부에 상기 제1매립층과 접촉하는 제1도전형 영역과, 상기 제1도전형 영역으로부터 이격되며 상기 제2매립층과 접촉하는 제2도전형 영역을 형성하는 단계;
상기 제1매립층의 외측에서 상기 제2에피텍셜층의 표면으로부터 상기 서브스트레이트를 향하는 링 형태의 제1격리층 및 제2격리층을 각각 형성하는 단계; 및
상기 제2에피텍셜층의 상부에서 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.Forming a first epitaxial layer of a first conductivity type on the substrate of the first conductivity type;
Forming a first buried layer of a second conductivity type inside the first epitaxial layer and a second buried layer of a first conductivity type in a ring shape outside the first buried layer;
Forming a second epitaxial layer of a first conductivity type over the first epitaxial layer;
Forming a first conductive type region in the second epitaxial layer in contact with the first buried layer and a second conductive type region spaced apart from the first conductive type region and in contact with the second buried layer;
Forming a first isolation layer and a second isolation layer in a ring shape facing the substrate from the surface of the second epitaxial layer outside the first buried layer; And
And forming an electrode on the second epitaxial layer so as to cover the first conductive type region and the second conductive type region. 제 7 항에 있어서,
상기 제1격리층 및 제2격리층을 형성하는 단계에서,
상기 제1격리층과 상기 제2격리층 사이에 상기 제2매립층과 상기 제2도전형 영역이 위치하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 7,
In the step of forming the first isolation layer and the second isolation layer,
The method of manufacturing a transient voltage suppression device, wherein the second buried layer and the second conductive type region are positioned between the first isolation layer and the second isolation layer. 제 7 항에 있어서,
상기 제1격리층 및 제2격리층을 형성하는 단계에서,
상기 제1매립층과 제2매립층 사이에 상기 제1격리층을 형성하고,
상기 제2매립층의 외측에 상기 제2격리층을 형성하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 7,
In the step of forming the first isolation layer and the second isolation layer,
Forming the first isolation layer between the first buried layer and the second buried layer,
A method of manufacturing a transient voltage suppressing device, characterized in that the second isolation layer is formed outside the second buried layer. 제 7 항에 있어서,
상기 제1격리층 및 제2격리층을 형성하는 단계에서,
상기 제1격리층의 내측에는 상기 제1매립층과 상기 제1도전형 영역이 위치하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 7,
In the step of forming the first isolation layer and the second isolation layer,
The method of manufacturing a transient voltage suppressing device, wherein the first buried layer and the first conductive type region are located inside the first isolation layer. 제 7 항에 있어서,
상기 제2도전형 영역과 상기 제2매립층은 PN 다이오드 구조를 이루도록 형성된 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 7,
The method of manufacturing a transient voltage suppressing device, wherein the second conductive type region and the second buried layer are formed to form a PN diode structure. 제 7 항에 있어서,
상기 제1도전형 영역, 상기 제1매립층 및 상기 서브스트레이트는 NPN구조를 이루도록 형성된 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 7,
The first conductive region, the first buried layer, and the substrate are formed to form an NPN structure.
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