KR102171861B1 - Transient voltage suppression device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 과도 전압 억제 소자 및 그 제조 방법에 관한 것으로, 역방향 스냅백 구조에, 고농도의 제1도전형 제2영역이 레터럴 구조로 추가된 순방향 정류 다이오드를 병렬로 연결함으로써, 높은 최대 허용 서지 전류(Ipp) 특성을 구현함과 동시에 내압 특성도 개선하여, 스냅백 구조로도 높은 내압(Vr)을 구현하는데 있다.
이를 위해 본 발명은 제1도전형 기판과, 제1도전형 기판의 상부에 형성된 제1도전형의 에피텍셜층과, 제1도전형의 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2도전형 웰 영역과, 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역과, 제2도전형 웰 영역에서 제1도전형 영역의 외측에 형성된 제2도전형 영역 및, 제2도전형 영역과 제1도전형 영역에 접촉되어, 전기적으로 연결하는 전극을 포함하는 과도 전압 억제 소자 및 그 제조 방법을 개시한다. The present invention relates to a transient voltage suppression device and a method of manufacturing the same, by connecting in parallel a forward rectifying diode in which a second region of a high concentration first conductivity type is added in a lateral structure to a reverse snapback structure, It is to implement the current (Ipp) characteristics and at the same time improve the breakdown voltage characteristics, thereby realizing a high breakdown voltage (Vr) with a snapback structure.
To this end, the present invention provides a first conductive type substrate, a first conductive type epitaxial layer formed on the first conductive type substrate, and a second conductive type formed inward from the upper surface of the first conductive type epitaxial layer. The well region, a first conductivity type region formed in an inward direction from the top surface of the second conductivity type well region, a second conductivity type region formed outside the first conductivity type region in the second conductivity type well region, and a second conductivity Disclosed is a transient voltage suppressing device including an electrode that is in contact with a type region and a first conductive type region and electrically connected to each other, and a method of manufacturing the same.

Description

과도 전압 억제 소자 및 그 제조 방법{Transient voltage suppression device and manufacturing method thereof}Transient voltage suppression device and manufacturing method thereof TECHNICAL FIELD

본 발명의 다양한 실시예는 과도 전압 억제 소자 및 그 제조 방법에 관한 것이다.Various embodiments of the present invention relate to a transient voltage suppressing device and a method of manufacturing the same.

도 1을 참조하면, 종래의 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.Referring to FIG. 1, an operation principle and a circuit diagram of a conventional transient voltage suppression device are shown.

도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자의 일측은 접지(GND)에 연결되어 있다.As shown in Fig. 1, a transient voltage suppression element (TVS) (e.g., varistor, thyristor, diode (rectifier/zener)) is connected in parallel between the power source (V G ) and the load (R LOAD ). , One side of the transient voltage suppression element is connected to the ground (GND).

이와 같은 구성에 의해, 부하(RLOAD)에서 요구되는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르고, 클램핑되어 안정화된 저전압만이 부하(RLOAD)에 인가됨으로써, 그 부하(RLOAD)가 과도 전압으로부터 안전하게 보호된다.With this configuration, when a transient voltage higher than the voltage required by the load (R LOAD ) is input, the transient current (ITV) by the transient voltage flows to the ground (GND) through the transient voltage suppression element (TVS), by being applied to a load (R lOAD) is a stabilized low-voltage clamping only, and the load (R lOAD) is protected from excess voltage.

이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.The above-described information disclosed in the background technology of the present invention is only for improving an understanding of the background of the present invention, and thus may include information not constituting the prior art.

본 발명은 역방향 스냅백 구조에, 고농도의 제1도전형 제2영역이 레터럴 구조로 추가된 순방향 정류 다이오드를 병렬로 연결함으로써, 높은 최대 허용 서지 전류(Ipp) 특성을 구현함과 동시에 내압 특성도 개선하여, 스냅백 구조로도 높은 내압(Vr) 구현할 수 있는 @을 제공하는데 있다.The present invention implements a high maximum allowable surge current (Ipp) characteristic and withstand voltage characteristics by connecting in parallel a forward rectifying diode in which a high concentration first conductivity type second region is added in a lateral structure to a reverse snapback structure. Also improved, it is to provide @ that can implement high internal pressure (Vr) even with a snapback structure.

본 발명의 일 실시예는 제1도전형 기판과, 상기 제1도전형 기판의 상부에 형성된 제1도전형의 에피텍셜층과, 상기 제1도전형의 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2도전형 웰 영역과, 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역과, 상기 제2도전형 웰 영역에서 상기 제1도전형 영역의 외측에 형성된 제2도전형 영역 및, 상기 제2도전형 영역과 상기 제1도전형 영역에 접촉되어, 전기적으로 연결하는 전극을 포함할 수 있고, 상기 제1도전형 영역은 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 웰 영역에 비해 고농도의 제1도전형 제1영역 및, 상기 제2도전형 웰 영역의 외측의 상기 제1도전형의 에피텍셜층 내에 형성되며, 상기 제1도전형 제1영역에 비해서 고농도인 제1도전형 제2영역을 포함할 수 있다. An embodiment of the present invention includes a first conductive type substrate, a first conductive type epitaxial layer formed on the first conductive type substrate, and the first conductive type epitaxial layer formed in an inward direction from an upper surface of the first conductive type substrate. A second conductivity type well region, a first conductivity type region formed in an inward direction from an upper surface of the second conductivity type well region, and a second conductivity formed outside the first conductivity type region in the second conductivity type well region A type region, and an electrode that is in contact with the second conductive type region and the first conductive type region and electrically connected to the second conductive type region, and the first conductive type region is formed from an upper surface of the second conductive type well region. The first conductive type first area having a higher concentration than that of the second conductive type well area and formed in the first conductive type epitaxial layer outside the second conductive type well area, the second conductive type well area. A second region of the first conductivity type having a higher concentration than the first region of the first conductivity type may be included.

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상기 제2도전형 영역, 상기 제2도전형 웰 영역, 상기 제1도전형의 에피텍셜층 및 상기 제1도전형 기판은 상부에서 하부 방향으로인 순방향 정류 다이오드 구조일 수 있다. The second conductive type region, the second conductive type well area, the first conductive type epitaxial layer, and the first conductive type substrate may have a forward rectifying diode structure from top to bottom.

상기 제1도전형 제1영역과 상기 제2도전형 웰 영역은 하부에서 상부 방향인 역방향 정류 다이오드 구조이고, 상기 제2도전형 웰 영역, 상기 제1도전형의 에피텍셜층 및 상기 제1도전형 기판에 의해서 순방향 제너 다이오드 구조가 직렬 연결된 역방향 스냅백(Snap-back) 구조일 수 있다. The first conductivity type first area and the second conductivity type well area have a reverse rectification diode structure from a bottom to an top direction, and the second conductivity type well area, the first conductivity type epitaxial layer, and the first conductivity It may have a reverse snap-back structure in which a forward Zener diode structure is connected in series by a type substrate.

상기 순방향 정류 다이오드 구조와, 상기 역방향 스냅백 구조는 전극에 병렬로 전기적으로 연결될 수 있다. The forward rectifying diode structure and the reverse snapback structure may be electrically connected to an electrode in parallel.

상기 제2도전형 영역은 상기 제2도전형 웰 영역에 비해서 고농도로 형성될 수 있다. The second conductivity type region may be formed at a higher concentration than the second conductivity type well region.

상기 제2도전형 영역은 상기 제1도전형 제1영역을 중심으로 양측에 한쌍이 존재하며, 일측면이 상기 제1도전형 제1영역으로부터 일정간격 이격되고, 타측면이 제1도전형 제2영역의 측면과 접촉될 수 있다. The second conductivity type region has a pair on both sides centering on the first conductivity type first area, one side is spaced apart from the first conductivity type first area, and the other side is the first conductivity type. Can be in contact with the side of the two areas.

상기 제1도전형 제2영역의 상면을 덮도록 형성된 절연층을 더 포함할 수 있다. An insulating layer formed to cover an upper surface of the first conductivity type second region may be further included.

본 발명의 일 실시예는 1) 제1도전형 기판을 준비하는 단계와, 2) 상기 제1도전형 기판의 상부에 제1도전형의 에피텍셜층을 형성하는 단계와, 3) 상기 제1도전형의 에피텍셜층의 상면으로부터 내부방향으로, 제2도전형 웰 영역을 형성하는 단계와, 4) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 제1도전형 영역을 형성하는 단계와, 5) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 영역을 형성하는 단계 및, 6) 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 도전성 재료인 전극을 형성하는 단계를 포함할 수 있고, 상기 4) 단계에서 형성되는 상기 제1도전형 영역은 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 상기 제2도전형 웰 영역에 비해 고농도인 제1도전형 제1영역을 형성하고, 상기 제2도전형 웰 영역의 외측의 상기 제1도전형의 에피텍셜층 내에 상기 제1도전형 제1영역에 비해서 고농도인 제1도전형 제2영역을 형성하여 이루어질 수 있다. An embodiment of the present invention includes 1) preparing a first conductive type substrate, 2) forming a first conductive type epitaxial layer on the first conductive type substrate, and 3) the first Forming a second conductive type well region in an inward direction from the upper surface of the conductive type epitaxial layer; and 4) forming a first conductive type region in an inward direction from the upper surface of the second conductive type well region And, 5) forming a second conductive type region outside the first conductive type region in an inward direction from the top surface of the second conductive type well region, and 6) the first conductive type region and the second Forming an electrode of a conductive material so as to cover the conductive type region, wherein the first conductive type region formed in step 4) is formed in an inward direction from an upper surface of the second conductive well region, and A first conductive type first area having a higher concentration than a 2-conducting type well area is formed, and compared to the first conductive type first area in the epitaxial layer of the first conductive type outside the second conductive type well area. It can be achieved by forming a first conductive type second region having a high concentration.

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상기 5) 단계에서는 상기 제2도전형 영역은 상기 제1도전형 제1영역을 중심으로 양측에 한쌍이 형성되며, 일측면이 상기 제1도전형 제1영역으로부터 일정간격 이격되고, 타측면이 제1도전형 제2영역의 측면과 접촉되도록 형성될 수 있다.In step 5), a pair of the second conductivity type regions are formed on both sides centering on the first conductivity type first region, one side is spaced apart from the first conductivity type first region, and the other side is It may be formed to be in contact with the side surface of the first conductive type second region.

상기 5) 단계 이후에는 상기 제1도전형 제2영역의 상면을 덮도록 절연층을 형성하는 단계를 더 포함할 수 있다. After step 5), the step of forming an insulating layer to cover the upper surface of the first conductive type second region may be further included.

상기 5) 단계에서는 상기 제2도전형 영역이 상기 제2도전형 웰 영역에 비해서 고농도로 형성될 수 있다. In step 5), the second conductivity type region may be formed at a higher concentration than the second conductivity type well region.

본 발명은 역방향 스냅백 구조에, 고농도의 제1도전형 제2영역이 레터럴 구조로 추가된 순방향 정류 다이오드를 병렬로 연결함으로써, 높은 최대 허용 서지 전류(Ipp) 특성을 구현함과 동시에 내압 특성도 개선하여, 스냅백 구조로도 높은 내압(Vr) 구현할 수 있는 @을 제공한다.The present invention implements a high maximum allowable surge current (Ipp) characteristic and withstand voltage characteristics by connecting in parallel a forward rectifying diode in which a high concentration first conductivity type second region is added in a lateral structure to a reverse snapback structure. Also improved, provides @ that can implement high internal pressure (Vr) even with a snapback structure.

도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 도시한 회로도이다.
도 2는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 4는 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 표시한 것이다. 1 is a circuit diagram showing an operating principle of a general transient voltage suppression element.
2 is a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
3A to 3G are cross-sectional views sequentially showing a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention.
4 shows an equivalent circuit for the structure of the transient voltage suppressing device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are provided to more completely describe the present invention to those of ordinary skill in the art, and the following examples may be modified in various other forms, and the scope of the present invention is as follows. It is not limited to the examples. Rather, these embodiments are provided to make the present disclosure more faithful and complete, and to completely convey the spirit of the present invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.In addition, in the drawings below, the thickness or size of each layer is exaggerated for convenience and clarity of description, and the same reference numerals refer to the same elements in the drawings. The terms used in this specification are used to describe specific embodiments, and are not intended to limit the present invention. As used herein, the singular form may include the plural form unless the context clearly indicates another case. Further, as used herein, "comprise" and/or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and/or groups thereof. And does not exclude the presence or addition of one or more other shapes, numbers, actions, members, elements, and/or groups.

또한 '제1, 제2' 등과 같은 표현은 복수의 구성들을 구분하기 위한 용도로만 사용된 표현으로써, 구성들 사이의 순서나 기타 특징들을 한정하지 않는다. In addition, expressions such as'first, second', etc. are used only for distinguishing a plurality of elements, and do not limit the order or other features between the elements.

도 2를 참조하면, 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법을 나타낸 순서도가 도시되어 있다. 또한 도 3a 내지 도 3g를 참조하면 본 발명의 실시예에 따른 과도 전압 억제 소자의 제조 방법을 순차적으로 도시한 단면도가 도시되어 있다. Referring to FIG. 2, a flowchart illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention is shown. Also, referring to FIGS. 3A to 3G, cross-sectional views sequentially illustrating a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention are shown.

도 2에 도시된 바와 같이 본 발명의 일 실시예에 따른 과도 전압 억제 소자의 제조 방법은 제1도전형 기판 준비 단계(S1), 제1도전형 에피텍셜층 형성 단계(S2), 제2도전형 웰 영역 형성 단계(S3), 제1도전형 영역 형성 단계(S4), 제2도전형 영역 형성 단계(S5), 절연층 형성 단계(S6) 및 전극 형성 단계(S7)를 포함한다. 이하에서는 도 2 및 도 3a 내지 도 3g를 참조하여 설명하기로 한다. As shown in FIG. 2, a method of manufacturing a transient voltage suppressing device according to an embodiment of the present invention includes a first conductive type substrate preparation step (S1), a first conductive type epitaxial layer formation step (S2), and a second conductive type. A type well region forming step (S3), a first conductive type region forming step (S4), a second conductive type region forming step (S5), an insulating layer forming step (S6), and an electrode forming step (S7). Hereinafter, it will be described with reference to FIGS. 2 and 3A to 3G.

도 3a에 도시된 바와 같이, 제1도전형의 기판(110)이 준비된다. 기판(110)은 상면 및 하면을 포함하는 판상의 형태로 이루어질 수 있다. 기판(110)은 일례로, 진성 반도체에 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 고고농도로 주입되어 형성된 N++형 반도체 기판일 수 있다. 여기서, 고고농도라 함은 후술할 제1도전형 영역(130)의 불순물 농도에 비해 상대적으로 농도가 높다는 의미이다. 한편, 제1도전형의 기판(110)은 진성 반도체에 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 고농도로 주입된 P++형일 수도 있다. 다만, 본 발명에서는 상기 기판(110)이 N++형으로 이루어지는 것으로 설명하도록 한다.As shown in FIG. 3A, a substrate 110 of a first conductivity type is prepared. The substrate 110 may be formed in a plate shape including an upper surface and a lower surface. The substrate 110 may be, for example, an N++ type semiconductor substrate formed by implanting impurities such as arsenic (As), phosphorus (P), or antimony (Sb), which are Group 5 elements, into an intrinsic semiconductor at a high concentration. Here, the high concentration means that the concentration is relatively high compared to the impurity concentration in the first conductivity type region 130 to be described later. Meanwhile, the first conductivity type substrate 110 may be a P++ type in which impurities such as gallium (Ga), indium (In), or boron (B), which are Group III elements, are implanted into an intrinsic semiconductor at a high concentration. However, in the present invention, the substrate 110 will be described as being made of an N++ type.

한편, 제1도전형 기판(110)의 하면에는 하면 절연막이 형성될 수 있다. 상기 하면 절연막은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 하면 절연막은 고농도의 제1도전형 기판(110)의 오토도핑을 방지한다.Meanwhile, a lower surface insulating film may be formed on the lower surface of the first conductive substrate 110. The lower surface insulating film may be formed of any one selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. However, this does not limit the present invention. The lower surface insulating film prevents auto-doping of the first conductive type substrate 110 having a high concentration.

도 3b에 도시된 바와 같이, 상기 제1도전형 에피텍셜층 형성 단계(S2)에서, 제1도전형 기판(110)의 상면에 제1도전형 에피텍셜층(120)이 형성된다. 일례로, 600~2000℃의 고온에서 제1도전형 기판(110)의 상면에 SiH4등의 가스와 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등이 포함된 가스를 저농도로 함께 흘려줌으로써, 상기 제1도전형 기판(110)의 표면에 제1도전형 에피텍셜층(120)을 증착되도록 할 수 있다. 이와 같은 제1도전형 에피텍셜층(120)은 제1도전형 기판(110)에 비해서 농도가 낮다.As shown in FIG. 3B, in the forming of the first conductive type epitaxial layer (S2 ), a first conductive type epitaxial layer 120 is formed on the upper surface of the first conductive type substrate 110. For example, a gas such as SiH4 and a gas containing Group 5 elements such as arsenic (As), phosphorus (P), or antimony (Sb) are added to the upper surface of the first conductive substrate 110 at a high temperature of 600 to 2000°C. By flowing together at a low concentration, the first conductive type epitaxial layer 120 may be deposited on the surface of the first conductive type substrate 110. The first conductive epitaxial layer 120 has a lower concentration than the first conductive type substrate 110.

도 3c에 도시된 바와 같이, 상기 제2도전형 웰 영역 형성 단계(S3)에서, 제1도전형 에피텍셜층(120)의 상면으로부터 내부 방향으로 일정 깊이의 제2도전형 웰 영역(130)이 형성된다. 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 제2도전형 웰 영역(130)이 형성될 이외의 영역에 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P형으로 형성할 수 있다. 이와같은 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)에 비해서 고농도로 형성될 수 있다.As shown in FIG. 3C, in the step S3 of forming the second conductive type well region (S3), a second conductive type well region 130 having a predetermined depth in an inward direction from the top surface of the first conductive type epitaxial layer 120 Is formed. In the second conductive type well region 130, an insulating film (not shown) such as a silicon oxide film or a nitrogen oxide film is formed on the upper surface of the first conductive type epitaxial layer 120. After forming in the other region, impurities such as gallium (Ga), indium (In), or boron (B), which are Group 3 elements, may be directly ion implanted or formed in a P-type using a thermal diffusion process. The second conductive type well region 130 may be formed at a higher concentration than the first conductive type epitaxial layer 120.

상기 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120) 내에 일정 깊이를 갖도록 형성될 수 있다. 즉, 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 두께에 비해서 더 얕게 형성될 수 있다. 상기 제2도전형 웰 영역(130)은 제1도전형 에피텍셜층(120)의 상면에서 대략 중심에서, 하부 방향으로 형성될 수 있다. The second conductive type well region 130 may be formed to have a predetermined depth within the first conductive type epitaxial layer 120. That is, the second conductive type well region 130 may be formed to be shallower than the thickness of the first conductive type epitaxial layer 120. The second conductivity-type well region 130 may be formed substantially from the center of the upper surface of the first conductivity-type epitaxial layer 120 to a lower direction.

도 3d에 도시된 바와 같이, 제1도전형 영역 형성 단계(S4)에서는 제2도전형 웰 영역(130)의 상면으로부터 내부 방향으로 일정 깊이의 제1도전형 제1영역(141)이 형성된다. 또한 제1도전형 영역 형성 단계(S4)에서는 제1도전형 제1영역(141)으로부터 외측방향으로 이격되도록 제1도전형 에피텍셜층(120)의 상면으로부터 내부방향으로 일정 깊이의 제1도전형 제2영역(142)이 형성된다. 즉, 제1도전형 영역(140)은 제1도전형 제1영역(141)과 제1도전형 제2영역(142)을 포함할 수 있다. As shown in FIG. 3D, in the step of forming the first conductivity type (S4), a first conductivity type first area 141 of a predetermined depth is formed from the top surface of the second conductivity type well area 130 in the inward direction. . In addition, in the first conductive type region forming step (S4), a first conductive type having a predetermined depth inward from the upper surface of the first conductive type epitaxial layer 120 so as to be spaced outward from the first conductive type first region 141 A type second region 142 is formed. That is, the first conductivity type region 140 may include a first conductivity type first region 141 and a first conductivity type second region 142.

제1도전형 제1영역(141)은 제1도전형 제1영역(141)이 형성될 이외의 영역의 제2도전형 웰 영역(130)의 상면과 제1도전형 에피텍셜층(120)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 덮도록 형성한 후, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 N+형을 갖도록 형성할 수 있다. The first conductive type first area 141 is a top surface of the second conductive type well area 130 and a first conductive type epitaxial layer 120 in a region other than where the first conductive type first area 141 is to be formed. After forming to cover an insulating film (not shown) such as a silicon oxide film or a nitrogen oxide film on the upper surface of, impurities such as arsenic (As), phosphorus (P), or antimony (Sb), which are group 5 elements, are directly implanted, or Alternatively, it may be formed to have an N+ type by using a thermal diffusion process.

제1도전형 제1영역(141)은 제2도전형 웰 영역(130)내에 일정깊이를 갖도록 형성될 수 있다. 즉, 제1도전형 제1영역(141)은 제2도전형 웰 영역(130)의 두께에 비해서 더 얕게 형성될 수 있다. 상기 제1도전형 제1영역(141)은 제2도전형 웰 영역(130)의 상면에서 대략 중심에서, 하부 방향으로 형성될 수 있다. The first conductivity type first region 141 may be formed to have a predetermined depth within the second conductivity type well region 130. That is, the first conductivity type first region 141 may be formed to be shallower than the thickness of the second conductivity type well region 130. The first conductivity-type first region 141 may be formed in a downward direction from an approximately center of the upper surface of the second conductivity-type well region 130.

또한 제1도전형 제2영역(142)은 고농도로 한쌍으로 존재할 수 있다. 제1도전형 제2영역(142)은 제2도전형 웰 영역(130)의 양측 가장자리에 위치하는 제1도전형 에피텍셜층(120)의 상면으로부터 하부 방향으로 일정깊이로 형성될 수 있다. 이때 제1도전형 제2영역(142)의 일측면은 제2도전형 웰 영역(130)의 측면과 접촉될 수 있다. 제1도전형 제2영역(142)은 제1도전형 제1영역(141)과 동일하게 5족 원소를 직접 이온 주입하거나 열확산 공정을 진행하여 형성될 수 있다. 고농도의 제1도전형 제2영역(142)은 N++로 이루어질 수 있으며, 제1도전형 제1영역(141)에 비해서 더 고농도로 형성될 수 있다. 상기 제1도전형 영역 형성 단계(S4)에서는 제1도전형 제1영역(141)이 형성된 후, 제1도전형 제2영역(142)이 형성될 수 있다. 다시 말해, 저농도에서 고농도 순으로 또는 내측으로부터 외측으로 제1도전형 영역(140)이 형성될 수 있다. In addition, the first conductive type second regions 142 may exist as a pair at a high concentration. The first conductivity-type second region 142 may be formed to a predetermined depth from the top to the bottom of the first conductivity-type epitaxial layer 120 positioned at both edges of the second conductivity-type well region 130. In this case, one side surface of the first conductivity type second region 142 may contact the side surface of the second conductivity type well region 130. The first conductivity-type second region 142 may be formed by direct ion implantation of a group 5 element or a thermal diffusion process in the same manner as the first conductivity-type first region 141. The high concentration first conductivity type second region 142 may be formed of N++, and may be formed at a higher concentration than the first conductivity type first region 141. In the first conductivity type region forming step S4, after the first conductivity type first region 141 is formed, a first conductivity type second region 142 may be formed. In other words, the first conductivity type region 140 may be formed in the order of low concentration to high concentration or from inside to outside.

도 3e에 도시된 바와 같이 제2도전형 영역 형성 단계(S5)에서는 제2도전형 웰 영역(130)의 상면으로부터 내부 방향으로 일정 깊이의 제2도전형 영역(150)이 형성된다. As shown in FIG. 3E, in the step S5 of forming the second conductive type region, a second conductive type region 150 having a predetermined depth is formed from the upper surface of the second conductive type well region 130 in an inward direction.

제2도전형 영역(150)은 제2도전형 영역(150)이 형성될 이외의 영역의 제1도전형 영역(140)의 상면과, 제2도전형 웰 영역(130)의 상면에 1차로 규소 산화막, 질소 산화막 등의 절연막(미도시)을 덮도록 형성한 후, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 직접 이온주입 하거나 또는 열확산 공정을 이용하여 P+형을 갖도록 형성할 수 있다. 이와같은 제2도전형 영역(150)은 제2도전형 웰 영역(130)에 비해서 고농도로 형성될 수 있다. The second conductivity-type region 150 is primarily on the top surface of the first conductivity-type region 140 and the top surface of the second conductivity-type well region 130 in a region other than where the second conductivity-type region 150 is to be formed. After forming to cover an insulating film (not shown) such as a silicon oxide film or a nitrogen oxide film, impurities such as gallium (Ga), indium (In), or boron (B), which are group 3 elements, are directly implanted, or a thermal diffusion process is used. Thus, it can be formed to have a P+ type. The second conductivity type region 150 may be formed at a higher concentration than the second conductivity type well region 130.

제2도전형 영역(150)은 제2도전형 웰 영역(130)내에 일정깊이를 갖도록 형성될 수 있다. 즉, 제2도전형 영역(150)은 제2도전형 웰 영역(130)의 두께에 비해서 더 얕게 형성될 수 있다. 제2도전형 영역(150)은 제1도전형 제1영역(141)의 양측 가장자리에 한쌍이 존재할 수 있다. 즉, 제2도전형 웰 영역(140)내에, 제1도전형 제1영역(141)과 제2도전형 영역(150)이 형성될 수 있으며, 바람직하게는 제1도전형 제1영역(141)이 중심부에 형성되고, 제1도전형 제1영역(141)의 외측에는 제2도전형 영역(150)이 형성될 수 있다. The second conductivity type region 150 may be formed to have a predetermined depth within the second conductivity type well region 130. That is, the second conductivity type region 150 may be formed to be shallower than the thickness of the second conductivity type well region 130. A pair of the second conductivity-type regions 150 may exist at both edges of the first conductivity-type first region 141. That is, in the second conductivity type well area 140, a first conductivity type first area 141 and a second conductivity type area 150 may be formed, and preferably, the first conductivity type first area 141 ) May be formed in the center, and a second conductive type region 150 may be formed outside the first conductive type first region 141.

또한 제2도전형 영역(150)은 제1도전형 제1영역(141)의 상면과 제1도전형 제2영역(142)의 상면 사이에 위치하는 제2도전형 웰 영역(130)의 상면에서 하부 방향으로 형성될 수 있다. 또한 상기 제2도전형 영역(150)은 일측면이 제1도전형 제1영역(141)의 측면으로부터 일정간격 이격될 수 있으며, 타측면이 제1도전형 제2영역(142)의 측면과 접촉될 수 있다. 상기 제2도전형 영역(150)의 일측면과 제1도전형 제1영역(141)의 측면 사이에는 제2도전형 웰 영역(130)이 개재된 상태일 수 있다. In addition, the second conductivity type region 150 is a top surface of the second conductivity type well region 130 located between the top surface of the first conductivity type first region 141 and the top surface of the first conductivity type second region 142. It can be formed in a downward direction. In addition, one side of the second conductivity type region 150 may be spaced apart from the side surface of the first conductivity type first region 141 by a predetermined distance, and the other side thereof is separated from the side surface of the first conductivity type second region 142. Can be contacted. A second conductivity type well region 130 may be interposed between one side of the second conductivity type region 150 and a side surface of the first conductivity type first region 141.

즉 제1도전형 제1영역(141)을 중심으로 외측에 제2도전형 영역(150)이 양측에 형성될 수 있으며, 제2도전형 영역(150)의 외측에 고농도의 제1도전형 제2영역(142)이 위치할 수 있다. That is, the second conductive type regions 150 may be formed on both sides outside the first conductive type first region 141, and the first conductive type having a high concentration outside the second conductive type region 150 Two regions 142 may be located.

이어서 도 3f에 도시된 바와 같이 절연층 형성 단계(S6)에서는 제2도전형 웰 영역(130), 제1도전형 제1영역(141), 제1도전형 제2영역(142) 및 제2도전형 영역(150)을 모두 덮도록 절연층(160)을 형성한 후, 컨택 홀을 형성하여 제2도전형 웰 영역(130), 제1도전형 제1영역(141) 및 제2도전형 영역(150)을 외부로 노출 시킬 수 있다. 이러한 절연층(160)은 제1도전형 제2영역(142)을 하기할 상부 전극(170)과 전기적으로 분리할 수 있다. 상기 절연층(160)은 규소 산화막, 질소 산화막, 언도프트 폴리 실리콘(undoped poly silicon), PSG(Phospho-Silicate-Glass), BPSG(Boro-Phosphor-Silicate-Glass) 또는 이들의 등가물 중 선택된 어느 하나로 형성될 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.Subsequently, as shown in FIG. 3F, in the insulating layer forming step (S6), the second conductivity type well region 130, the first conductivity type first region 141, the first conductivity type second region 142 and the second After forming the insulating layer 160 to cover all the conductive regions 150, a contact hole is formed to form a second conductive well region 130, a first conductive first region 141 and a second conductive type. The area 150 may be exposed to the outside. The insulating layer 160 may electrically separate the first conductive type second region 142 from the upper electrode 170 to be described below. The insulating layer 160 is one selected from a silicon oxide film, a nitrogen oxide film, an undoped poly silicon, a Phospho-Silicate-Glass (PSG), a Boro-Phosphor-Silicate-Glass (BPSG), or an equivalent thereof. It may be formed, but this does not limit the present invention.

이어서 도 3g에 도시된 바와 같이 전극 형성 단계(S7)에서는 제2도전형 웰 영역(130), 제1도전형 제1영역(141) 및 제2도전형 영역(150)을 덮으면 전기적으로 연결하는 상부 전극(170)을 형성한다. 추가적으로 서브스트레이트(110)의 하면에는 하부 전극(미도시)이 더 형성된다. 이와같이 하여 상부 전극(170)은 제1도전형 제1영역(141)과 제2도전형 영역(150)사이를 상호간 전기적으로 연결할 수 있다. 즉 상부 전극(170)과 하부 전극에 의해 순방향 다이오드와 역방향 NPN(Snap-back)구조는 서로 병렬로 연결되어 과도 전압 억제 소자(100)로서 동작하게 될 수 있다. Subsequently, as shown in FIG. 3G, in the electrode formation step (S7), when the second conductivity-type well region 130, the first conductivity-type first region 141, and the second conductivity-type region 150 are covered, they are electrically connected. The upper electrode 170 is formed. Additionally, a lower electrode (not shown) is further formed on the lower surface of the substrate 110. In this way, the upper electrode 170 can electrically connect the first conductive type first region 141 and the second conductive type region 150 to each other. That is, the forward diode and the reverse snap-back (NPN) structure may be connected in parallel to each other by the upper electrode 170 and the lower electrode to operate as the transient voltage suppressing element 100.

상기 상부 전극(170)과 하부 전극은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금(Au) 또는 그 등가물 중 선택된 어느 하나를 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다.The upper electrode 170 and the lower electrode may be formed by sequentially sputtering or sequentially plating any one selected from molybdenum (Mo), aluminum (Al), nickel (Ni), and gold (Au), or their equivalents. It does not limit the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 과도 전압 억제 소자의 구조에 대해 등가 회로를 함께 도시한 것이다. Referring to FIG. 4, an equivalent circuit is shown for the structure of the transient voltage suppression device according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 과도 전압 억제 소자(100)는 제2도전형 영역(150), 제2도전형 웰 영역(130), 제1도전형 에피텍셜층(120) 및 제1도전형 기판(110)에 의해서 수직방향으로 PN구조인 정류 다이오드가 형성될 수 있다. 또한 과도 전압 억제 소자(100)는 제1도전형 제1영역(141), 제2도전형 웰 영역(130), 제1도전형 에피텍셜층(120) 및 제1도전형 기판(110)에 의해서 수직방향으로 NPN구조인 제너 다이오드와 정류 다이오드가 형성될 수 있다. As shown in FIG. 4, the transient voltage suppression element 100 includes a second conductivity type region 150, a second conductivity type well region 130, a first conductivity type epitaxial layer 120, and a first conductivity type. A rectifier diode having a PN structure may be formed in a vertical direction by the substrate 110. In addition, the transient voltage suppression element 100 is formed on the first conductive type first region 141, the second conductive type well region 130, the first conductive type epitaxial layer 120 and the first conductive type substrate 110. Accordingly, a Zener diode and a rectifier diode having an NPN structure may be formed in the vertical direction.

여기서 상부에서 하부방향을 순방향으로 보고, 하부에서 상부방향을 역방향으로 보고 설명하고자 한다. 즉, 과도 전압 억제 소자(100)는 제2도전형 영역(150), 제2도전형 웰 영역(130), 제1도전형 에피텍셜층(120) 및 제1도전형 기판(110)에 의해서 순방향 정류 다이오드가 형성된다. 또한 과도 전압 억제 소자(100)는 제1도전형 제1영역(141)과 제2도전형 웰 영역(130)에 의해 역방향 정류 다이오드가 형성되고, 제2도전형 웰 영역(130), 제1도전형 에피텍셜층(120)과 제1도전형 기판(110)에 의해서 역방향 정류 다이오드와 직렬로 연결된 순방향 제너 다이오드가 형성하여, 역방향 스냅백(Snap-back) 구조가 된다. Here, the description will be made by looking at the lower direction from the top in the forward direction and the upper direction from the bottom in the reverse direction. That is, the transient voltage suppression element 100 is formed by the second conductive type region 150, the second conductive type well region 130, the first conductive type epitaxial layer 120 and the first conductive type substrate 110. A forward rectifying diode is formed. In addition, in the transient voltage suppression element 100, a reverse rectifier diode is formed by the first conductivity type first region 141 and the second conductivity type well region 130, and the second conductivity type well region 130 and the first A forward Zener diode connected in series with a reverse rectifier diode is formed by the conductive epitaxial layer 120 and the first conductive substrate 110 to form a reverse snap-back structure.

여기서 역방향 스냅백 구조는 제1도전형 에피텍셜층(120)을 통해 높은 최대 허용 서지 전류(Ipp) 특성을 구현할 수 있다. 또한 순방향 정류 다이오드에서 제2도전형 영역(150)이 트리거(Trigger)로 외측에 구비된 고농도의 제1도전형 제2영역(142)을 통해서, 스냅백 구조의 내압을 조절할 수 있다. 즉, 과도 전압 억제 소자(100)는 역방향 스냅백 구조에, 고농도의 제1도전형 제2영역(142)이 레터럴 구조로 추가된 순방향 정류 다이오드를 병렬로 연결함으로써, 높은 최대 허용 서지 전류(Ipp) 특성을 구현함과 동시에 내압 특성도 개선하여, 스냅백 구조로도 높은 내압(Vr) 구현할 수 있다. 여기서 내압(Vr)의 크기는 제2도전형 영역(150)의 농도 조절을 통해 제어할 수 있다. Here, the reverse snapback structure may implement a high maximum allowable surge current (Ipp) characteristic through the first conductive epitaxial layer 120. In addition, in the forward rectifier diode, the breakdown voltage of the snapback structure may be adjusted through the second conductive type region 150 having a high concentration provided outside as a trigger. That is, the transient voltage suppression element 100 connects in parallel a forward rectifier diode in which the first conductivity type second region 142 of a high concentration is added in a lateral structure to a reverse snapback structure, so that a high maximum allowable surge current ( Ipp) characteristics are implemented and at the same time, the internal pressure characteristics are improved, and a high internal voltage (Vr) can be realized even with a snapback structure. Here, the magnitude of the internal pressure Vr may be controlled by adjusting the concentration of the second conductive type region 150.

이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the transient voltage suppression device and the method of manufacturing the same according to the present invention, the present invention is not limited to the above-described embodiment, as claimed in the claims below. Without departing from the gist of the present invention, anyone of ordinary skill in the field to which the present invention pertains will have the technical spirit of the present invention to the extent that various changes can be implemented.

100: 과도 전압 억제 소자
110: 제1도전형 기판 120: 제1도전형 에피텍셜층
130: 제2도전형 웰 영역 140: 제1도전형 영역
150: 제2도전형 영역 160: 절연층
170: 상부 전극100: transient voltage suppression element
110: first conductive type substrate 120: first conductive type epitaxial layer
130: second conductivity type well region 140: first conductivity type region
150: second conductive type region 160: insulating layer
170: upper electrode

Claims (13)

제1도전형 기판;
상기 제1도전형 기판의 상부에 형성된 제1도전형의 에피텍셜층;
상기 제1도전형의 에피텍셜층의 상면으로부터 내부 방향으로 형성된 제2도전형 웰 영역;
상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성된 제1도전형 영역;
상기 제2도전형 웰 영역에서 상기 제1도전형 영역의 외측에 형성된 제2도전형 영역; 및
상기 제2도전형 영역과 상기 제1도전형 영역에 접촉되어, 전기적으로 연결하는 전극을 포함하고,
상기 제1도전형 영역은 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로 형성되며, 상기 제2도전형 웰 영역에 비해 고농도의 제1도전형 제1영역; 및 상기 제2도전형 웰 영역의 외측의 상기 제1도전형의 에피텍셜층 내에 형성되며, 상기 제1도전형 제1영역에 비해서 고농도인 제1도전형 제2영역을 포함하는 것을 특징으로 하는 과도 전압 억제 소자.A first conductive type substrate;
A first conductive type epitaxial layer formed on the first conductive type substrate;
A second conductive type well region formed in an inward direction from an upper surface of the first conductive type epitaxial layer;
A first conductivity type region formed in an inward direction from an upper surface of the second conductivity type well region;
A second conductivity type region formed outside the first conductivity type region in the second conductivity type well region; And
And an electrode that is in contact with the second conductivity type region and the first conductivity type region and electrically connects it,
The first conductivity type region is formed in an inward direction from an upper surface of the second conductivity type well region and has a higher concentration than the second conductivity type well region; And a first conductive type second area formed in the epitaxial layer of the first conductive type outside the second conductive type well area and having a higher concentration than the first conductive type first area. Transient voltage suppression element. 삭제delete 제 1 항에 있어서,
상기 제2도전형 영역, 상기 제2도전형 웰 영역, 상기 제1도전형의 에피텍셜층 및 상기 제1도전형 기판은 상부에서 하부 방향으로인 순방향 정류 다이오드 구조인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductive type region, the second conductive type well region, the first conductive type epitaxial layer, and the first conductive type substrate have a forward rectifying diode structure from top to bottom. device. 제 3 항에 있어서,
상기 제1도전형 제1영역과 상기 제2도전형 웰 영역은 하부에서 상부 방향인 역방향 정류 다이오드 구조이고, 상기 제2도전형 웰 영역, 상기 제1도전형의 에피텍셜층 및 상기 제1도전형 기판에 의해서 순방향 제너 다이오드 구조가 직렬 연결된 역방향 스냅백(Snap-back) 구조인 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 3,
The first conductivity type first area and the second conductivity type well area have a reverse rectification diode structure from a bottom to an top direction, and the second conductivity type well area, the first conductivity type epitaxial layer, and the first conductivity A transient voltage suppression device, characterized in that the forward Zener diode structure is a reverse snap-back structure connected in series by a type substrate. 제 4 항에 있어서,
상기 순방향 정류 다이오드 구조와, 상기 역방향 스냅백 구조는 전극에 병렬로 전기적으로 연결된 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 4,
The forward rectification diode structure and the reverse snapback structure are electrically connected to an electrode in parallel. 제 1 항에 있어서,
상기 제2도전형 영역은 상기 제2도전형 웰 영역에 비해서 고농도로 형성된 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductivity type region is formed at a higher concentration than the second conductivity type well region. 제 1 항에 있어서,
상기 제2도전형 영역은 상기 제1도전형 제1영역을 중심으로 양측에 한쌍이 존재하며, 일측면이 상기 제1도전형 제1영역으로부터 일정간격 이격되고, 타측면이 제1도전형 제2영역의 측면과 접촉된 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
The second conductivity type region has a pair on both sides centering on the first conductivity type first area, one side is spaced apart from the first conductivity type first area, and the other side is the first conductivity type. Transient voltage suppression device, characterized in that in contact with the side of the two regions. 제 1 항에 있어서,
상기 제1도전형 제2영역의 상면을 덮도록 형성된 절연층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자.The method of claim 1,
And an insulating layer formed to cover an upper surface of the first conductive type second region. 1) 제1도전형 기판을 준비하는 단계;
2) 상기 제1도전형 기판의 상부에 제1도전형의 에피텍셜층을 형성하는 단계;
3) 상기 제1도전형의 에피텍셜층의 상면으로부터 내부방향으로, 제2도전형 웰 영역을 형성하는 단계;
4) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 제1도전형 영역을 형성하는 단계;
5) 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 상기 제1도전형 영역의 외측에 제2도전형 영역을 형성하는 단계; 및
6) 상기 제1도전형 영역과 상기 제2도전형 영역을 덮도록 도전성 재료인 전극을 형성하는 단계를 포함하고,
상기 4) 단계에서 형성되는 상기 제1도전형 영역은 상기 제2도전형 웰 영역의 상면으로부터 내부 방향으로, 상기 제2도전형 웰 영역에 비해 고농도인 제1도전형 제1영역을 형성하고, 상기 제2도전형 웰 영역의 외측의 상기 제1도전형의 에피텍셜층 내에 상기 제1도전형 제1영역에 비해서 고농도인 제1도전형 제2영역을 형성하여 이루어지는 과도 전압 억제 소자의 제조 방법.1) preparing a first conductive type substrate;
2) forming an epitaxial layer of a first conductivity type on the first conductivity type substrate;
3) forming a second conductive type well region in an inward direction from an upper surface of the first conductive type epitaxial layer;
4) forming a first conductive type region in an inward direction from an upper surface of the second conductive type well region;
5) forming a second conductive type region outside the first conductive type region in an inward direction from an upper surface of the second conductive type well region; And
6) forming an electrode of a conductive material to cover the first conductive type region and the second conductive type region ,
The first conductivity type region formed in step 4) forms a first conductivity type first region having a higher concentration than the second conductivity type well region in an inward direction from the top surface of the second conductivity type well region, Method of manufacturing a transient voltage suppressing device comprising forming a second region of a first conductivity type having a higher concentration than that of the first region of the first conductivity type in the epitaxial layer of the first conductivity type outside the second conductivity type well region . 삭제delete 제 9 항에 있어서,
상기 5) 단계에서는
상기 제2도전형 영역은 상기 제1도전형 제1영역을 중심으로 양측에 한쌍이 형성되며, 일측면이 상기 제1도전형 제1영역으로부터 일정간격 이격되고, 타측면이 상기 제1도전형 제2영역의 측면과 접촉되도록 형성된 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 9,
In step 5)
The second conductive type region has a pair formed on both sides of the first conductive type first region, one side is spaced apart from the first conductive type first region by a predetermined distance, and the other side is the first conductive type. A method of manufacturing a transient voltage suppressing device, characterized in that formed to contact a side surface of the second region. 제 9 항에 있어서,
상기 5) 단계 이후에는
상기 제1도전형 제2영역의 상면을 덮도록 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 9,
After step 5) above
And forming an insulating layer to cover an upper surface of the first conductive type second region. 제 9 항에 있어서,
상기 5) 단계에서는
상기 제2도전형 영역이 상기 제2도전형 웰 영역에 비해서 고농도로 형성된 것을 특징으로 하는 과도 전압 억제 소자의 제조 방법.The method of claim 9,
In step 5)
The method of manufacturing a transient voltage suppressing device, wherein the second conductive type region is formed at a higher concentration than the second conductive type well region.
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