KR100928653B1 - Semiconductor device and method for manufacturing thereof - Google Patents

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이규홍
한태현
윤헌일
박태수
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Abstract

PURPOSE: A semiconductor device and a method for manufacturing thereof are provided to minimize the region of a Zener diode composed of an n+ region and a p+ region by forming a high concentration of p+ region on a part of the base of an npn bipolar transistor partly. CONSTITUTION: In a semiconductor device and a method for manufacturing thereof, an n-region(102) is formed on an n+ type semiconductor substrate(101). A p-region(106) is formed in a part of a n-region, and a p+ region(109) is formed at a part of a p-region. A first n+ region(113) is formed inside the p-region and n-region while including the p+ region. A second n+ region(114) is formed inside the p++ region and the circumference of the p++ region. A cathode electrode(118) is formed on electrode and the back side of the semiconductor formed on the second n+ region and p++ region.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 서지(surge)나 정전기(ESD)로부터 내부 회로를 보호하기 위해 바이폴라 트랜지스터의 베이스와 콜렉터 사이에 부분적으로 제너 다이오드를 연결한 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device in which a zener diode is partially connected between a base and a collector of a bipolar transistor in order to protect an internal circuit from surges or static electricity (ESD). And to a method for producing the same.

최근, 휴대전화, 캠코더 및 노트북 등 휴대용 전자기기의 소형화 요구에 따라 이를 구성하고 있는 각종 부품, 특히 반도체 소자와 집적회로가 점점 저전압화, 소형화, 다기능 및 고집적화 되고 있다. 반도체 소자 및 집적회로가 작아짐에 따라 외부에서 유입되는 서지나 정전기에 전자기기가 손상될 가능성이 크게 증가하고 있기 때문에 입,출력단, LCD 패널, USB 포트 등에 순간 과도 전압 억제(Transient Voltage Suppression; TVS) 반도체 소자를 추가하여 내부 회로를 보호하고 있다. TVS 반도체 소자는 순간 과도 전압이 인가될 때, 다이오드 양단에 걸리는 클램핑 전압(clamping voltage) 이상의 전압이 회로에 유입되는 것을 방지하여 내부 회로를 보호하는 기능을 한다. 휴대용 전자기기 이외에도 LED(Light Emitting Diode)와 병렬로 서지 보호 소자(Zener diode 혹은 TVS diode)를 연결하여 ESD나 서지로부터 LED를 보호하기도 한다. LED 보호용으로 사용하는 다이오드는 LED 패키지의 리드 프레임(Lead frame)에 서지 보호 소자를 장착하는 위치에 따라 캐소드(cathode) 혹은 애노드(anode)가 칩의 상부에 형성된 구조를 필요로 한다. In recent years, according to the demand for miniaturization of portable electronic devices such as mobile phones, camcorders, and notebook computers, various components, particularly semiconductor devices and integrated circuits, which are constituting them, have become increasingly low voltage, miniaturized, multifunctional, and highly integrated. As semiconductor devices and integrated circuits become smaller, the possibility of damage to electronic devices from external surges and static electricity increases significantly. Transient Voltage Suppression (TVS) is applied to input and output terminals, LCD panels, and USB ports. Semiconductor devices are added to protect internal circuits. The TVS semiconductor device protects the internal circuit by preventing the voltage from exceeding the clamping voltage across the diode when the transient transient voltage is applied to the circuit. In addition to portable electronic devices, surge protection devices (Zener diodes or TVS diodes) can be connected in parallel with LEDs (Light Emitting Diodes) to protect the LEDs from ESD or surges. The diode used for LED protection requires a structure in which a cathode or an anode is formed on the chip depending on the position of mounting the surge protection element in the lead frame of the LED package.

도 1은 종래의 제너 다이오드로서, n+ 기판(11), p+ 영역(12), 패시베이션 영역(13), 애노드(14), 캐소드(15)로 구성되어 있다. 이때 n+ 기판(11)에 국부적으로 p+ 영역(12)을 형성시킨다. 1 is a conventional Zener diode, which is composed of an n + substrate 11, a p + region 12, a passivation region 13, an anode 14, and a cathode 15. At this time, the p + region 12 is locally formed in the n + substrate 11.

그러나, 상기와 같은 구조는 구조가 간단한 장점이 있으나 고농도의 pn 접합으로 인해 접합 용량이 증가하는 단점이 있으며 TVS 다이오드에 비해 서지 보호 능력이 나쁘다. However, the above structure has the advantage of simple structure, but has a disadvantage in that the junction capacity is increased due to the high concentration of pn junction, and the surge protection ability is worse than that of the TVS diode.

이와 같이 접합 용량이 크면 데이터 손실의 우려가 있어 고속 데이터 전송이 요구되는 포트에 사용이 곤란하며, 고속 동작하는 LED 픽셀 메트릭스(Pixel matrix)에 사용하는데 제약이 있다. As such, a large junction capacity may cause data loss, making it difficult to use a port requiring high-speed data transmission, and limiting the use of the high-speed LED pixel matrix.

상기와 같은 종래 문제점을 해결하기 위한 본 발명의 목적은 접합 용량이 작고 서지 보호 능력이 우수한 반도체 소자 및 그 제조방법을 제공하는 데 있다.An object of the present invention for solving the conventional problems as described above is to provide a semiconductor device having a small junction capacity and excellent surge protection capability and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 n- 영역과, n- 영역의 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 p+ 영역과, p+ 영역을 포함하며 p- 영역과 n-영역의 국부에 걸쳐 형성된 제1 n+ 영역, 및 p- 영역의 국부에 형성된 p++ 영역과 p++ 영역을 둘러싸는 제2 n+ 영역으로 구성되며 p++ 영역과 제2 n+ 영역을 금속배선으로 연결한 애노드 전극과 반도체 기판 배면에 형성된 캐소드 전극을 포함하는 것을 특징으로 한다.The semiconductor device according to the first embodiment of the present invention for achieving the above object, the n- region formed on the n + type semiconductor substrate, the p- region formed in the local portion of the n- region, and the local portion of the p- region A p + region formed in the second region, a first n + region including a p + region and formed over local portions of the p- region and the n- region, and a second n + region surrounding the p ++ region and the p ++ region formed at the local portion of the p- region; And an anode electrode connecting the p ++ region and the second n + region with a metal wiring and a cathode electrode formed on the back surface of the semiconductor substrate.

상기와 같은 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체 소자는, n+형 반도체 기판 상부에 형성된 n- 영역과, n- 영역의 국부에 형성된 p- 영역과, p- 영역의 국부에 형성된 p+ 영역과, p+ 영역을 포함하며 p- 영역과 n-영역의 국부에 걸쳐 형성된 제1 n+ 영역, 및 p- 영역의 국부에 형성된 제2 n+ 영역과 제2 n+ 영역을 둘러싸는 p++ 영역으로 구성되며 제2 n+ 영역과 p++ 영역을 금속배선으로 연결한 애노드 전극과 반도체 기판 배면에 형성된 캐소드 전극을 포함하는 것을 특징으로 한다.The semiconductor device according to the second embodiment of the present invention for achieving the above object, the n- region formed on the n + type semiconductor substrate, the p- region formed in the local portion of the n- region, and the local portion of the p- region A p + region formed in the first region; and a p ++ region including a p + region and surrounding the second n + region and the second n + region formed in the local portions of the p- region and the n- region. And an anode electrode connected to the second n + region and the p ++ region by a metal wiring, and a cathode electrode formed on the back surface of the semiconductor substrate.

상기 제1 실시 예 및 제2 실시 예의 특징에 따른 반도체 소자는 상기 p+영역 은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 한다.In the semiconductor device according to the features of the first and second embodiments, the p + region may be formed of any one of bar type, band type, and dot type.

상기와 같은 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와, n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p+ 영역을 형성하는 제3단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와, p+ 영역을 포함하며 p- 영역과 n- 영역의 국부 영역 및 p- 영역 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역과 제2 n+ 영역을 형성하는 제5단계, 및 p++ 영역과 제2 n+ 영역을 금속배선으로 연결한 애노드 전극과 반도체 배면에 캐소드 전극을 형성하는 제6단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to a first embodiment of the present invention for achieving the above object, the first step of forming an n- region as an epitaxial layer (epitaxial layer) on the n + type semiconductor substrate, and n- region A second step of forming a p- region by implanting and heating a p-type impurity in a localized region of the p-region, a third step of forming a p + region by implanting and thermally treating the p-type impurity in a localized region of the p- region; A fourth step of forming a p ++ region by ion implantation of a p-type impurity into the local region of the region followed by heat treatment, and ion implantation of n-type impurities into the p- and n-local regions and the p- region And a fifth step of forming a first n + region and a second n + region by post-heat treatment, and a sixth step of forming a cathode on a semiconductor back surface and an anode electrode connecting the p ++ region and the second n + region with a metal wiring. It is characterized by.

상기와 같은 목적을 달성하기 위한 본 발명의 제2 실시예에 따른 반도체 소자 제조방법은, n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와, n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p+ 영역을 형성하는 제3단계와, p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와, p+ 영역을 포함하며 p- 영역과 n- 영역의 국부 영역 및 p- 영역 내부에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역과 제2 n+ 영역을 형성하는 제5단계, 및 p++ 영역과 제2 n+ 영역을 금속배선으로 연결한 애노드 전극과 반도체 배면에 캐소드 전극을 형성하는 제6단계를 포함하는 것을 특징으로 한다.A semiconductor device manufacturing method according to a second embodiment of the present invention for achieving the above object, the first step of forming an n- region as an epitaxial layer (epitaxial layer) on the n + type semiconductor substrate, and n- region A second step of forming a p- region by implanting and heating a p-type impurity in a localized region of the p-region, a third step of forming a p + region by implanting and thermally treating the p-type impurity in a localized region of the p- region; A fourth step of forming a p ++ region by ion implantation of a p-type impurity into the local region of the region followed by heat treatment, and ion implantation of n-type impurities into the p- and n-local regions and the p- region And a fifth step of forming a first n + region and a second n + region by post-heat treatment, and a sixth step of forming a cathode on a semiconductor back surface and an anode electrode connecting the p ++ region and the second n + region with a metal wiring. It is characterized by.

상기 제1 실시 예 및 제2 실시 예의 특징에 따른 반도체 소자 제조방법은 상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 한다.In the semiconductor device manufacturing method according to the features of the first and second embodiments, the p + region may be formed of any one of bar type, band type, and dot type.

상기한 바와 같이, 본 발명은 npn 바이폴라 트랜지스터의 베이스 부분에 부분적으로 고농도 p+ 영역을 형성함으로써 n+ 영역과 p+ 영역으로 이루어지는 제너 다이오드 면적을 최소화하여 접합 용량 및 누설 전류를 줄일 수 있는 효과가 있다.As described above, the present invention has the effect of minimizing the zener diode area consisting of the n + region and the p + region by partially forming a high concentration p + region in the base portion of the npn bipolar transistor, thereby reducing the junction capacitance and the leakage current.

또한, 본 발명은 접합 용량이 작은 반도체 소자를 구현할 수 있을 뿐만 아니라 누설 전류의 감소로 제품의 신뢰성을 향상시키는 효과가 있다.In addition, the present invention not only can implement a semiconductor device having a small junction capacitance but also has an effect of improving product reliability by reducing leakage current.

이하, 첨부되는 도면을 참조하여 본 발명의 반도체 소자 및 그 제조방법에 대한 바람직한 일 실시예에 대하여 자세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of a semiconductor device and a method of manufacturing the present invention.

도 2은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다. 2 is a cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 소자는 n+형 반도체 기판(101) 상부에 형성된 n- 영역(102)과, n- 영역(102)의 국부(局部)에 형성된 p- 영역(106)과, p- 영역(106)의 국부에 형성된 p+ 영역(109)과, p+ 영역(109)을 포함하며 p- 영역(106) 국부와 n- 영역 국부에 걸쳐 형성된 제1 n+ 영역(113)과, p- 영역(106)의 내부에 형성된 p++ 영역(111)과 p++ 영역(111)을 둘러싸는 제2 n+ 영역(114) 및 p++ 영역(111)과 제2 n+ 영역(114)을 금속 배선으로 연결한 애노드(anode) 전극(117)과 반도체 기판 배면에 형성된 캐소드(cathode) 전 극(118)으로 구성한다. As shown in FIG. 2, the semiconductor device according to the first embodiment of the present invention is formed in the n− region 102 formed on the n + type semiconductor substrate 101 and the local portions of the n− region 102. A p- region 106 formed, a p + region 109 formed at a local portion of the p- region 106, a p + region 109 and formed over a local region of the p- region 106 and an n- region 1 n + region 113 and second n + region 114 and p ++ region 111 and second n + region surrounding p ++ region 111 and p ++ region 111 formed inside p− region 106. An anode electrode 117 connected to the metal wiring 114 and a cathode electrode 118 formed on the back surface of the semiconductor substrate are formed.

본 발명의 제1 실시 예에 따른 반도체 소자는 제1 n+ 영역(113)과 제1 n+ 영역(113)의 하부의 일부분에 형성된 p+ 영역(109)로 구성되는 제너 다이오드와 n+/p-/n-/n+로 이루어지는 npn 바이폴라 트랜지스터 구조로서, 제너 다이오드의 캐소드인 제1 n+ 영역(113) 아래의 국부에 p+ 영역(109)을 형성시킴으로써 종래의 제너 다이오드에 비해 접합 용량을 크게 감소시키며, n+ 접합 영역과 p+ 접합 영역을 국부에 제한함으로써 고농도 n+/p+ 접합에서 생기는 누설 전류도 감소시킨다. 또한, n- 영역(102)에 p- 영역(106)을 형성함으로써 pn 다이오드의 접합 용량을 감소시킨다.The semiconductor device according to the first embodiment of the present invention includes a Zener diode and n + / p− / n including a p + region 109 formed in a portion of the first n + region 113 and a lower portion of the first n + region 113. An npn bipolar transistor structure consisting of-/ n +, which has a p + region 109 formed locally under the first n + region 113, which is a cathode of the zener diode, greatly reducing the junction capacitance compared to a conventional zener diode, and having an n + junction. Locally limiting the region and p + junction region also reduces leakage currents at high concentrations of n + / p + junctions. In addition, by forming the p− region 106 in the n− region 102, the junction capacitance of the pn diode is reduced.

또한, 본 발명의 반도체 소자는 제너 다이오드의 브레이크다운(breakdown) 전압과 npn 트랜지스터의 콜렉터-에미터 브레이크다운(breakdown) 전압(BVceo)을 조절시킴으로써 정상 동작 시에는 소자의 내압을 크게 유지하지만 트리거(trigger) 전류 이상의 전류가 유입되면 소자의 브레이크다운(breakdown) 전압이 낮아지는 스냅백(snapback) 현상을 나타내기 때문에 누설전류가 작으면서 낮은 클램핑 전압을 얻는다.In addition, the semiconductor device of the present invention maintains the breakdown voltage of the Zener diode and the collector-emitter breakdown voltage (BVceo) of the npn transistor by maintaining the breakdown voltage of the device during normal operation, but the trigger ( When a current higher than the trigger current is introduced, the device exhibits a snapback phenomenon in which the breakdown voltage of the device is lowered, thereby obtaining a low clamping voltage with a small leakage current.

도 3a 내지 3h는 본 발명의 제1 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도이고, 도 4는 본 발명의 p+ 영역 평면도를 나타낸 것이다.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention, and FIG. 4 is a plan view showing a p + region in the present invention.

먼저, 3a에 나타낸 바와 같이 n+형 반도체 기판(101)에 에피층(epitaxial layer)인 n- 영역(102)을 형성한 후 산화막(104)을 형성한다.First, as shown in 3a, an n− region 102, which is an epitaxial layer, is formed on the n + type semiconductor substrate 101, and then an oxide film 104 is formed.

이어서, 3b에 나타낸 바와 같이 산화막(104)의 국부를 감광막(105)으로 마스 킹하고 식각하여 n- 영역(102)을 노출시키고 B11 이나 BF2를 이용하여 p형 불순물을 이온주입하고 감광막(105)을 제거한 다음 열처리하여 p- 영역(106)을 형성한다. Subsequently, as shown in 3b, the localized portion of the oxide film 104 is masked and etched with the photosensitive film 105 to expose the n-region 102, and ion implantation of p-type impurities using B11 or BF2 is performed. Is removed and then heat treated to form p-region 106.

이때, 열처리는 열처리 과정에서 이온 주입된 붕소가 밖으로 확산되는 것을 방지하기 위해 산화막(107)을 먼저 형성하고 실시하는 것이 바람직하다.In this case, the heat treatment is preferably performed by forming the oxide film 107 first in order to prevent the boron implanted in the heat treatment process to diffuse out.

이어서, 3c에 나타낸 바와 같이 p- 영역(106)의 국부를 감광막(108)으로 정의하고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p+ 영역(109)을 형성한다. Subsequently, as shown in 3c, the local portion of the p− region 106 is defined as the photosensitive film 108 and the p + region 109 is formed by ion implanting p-type impurities using B11 or BF2.

이때, p+ 영역(109)은 도 4에 나타낸 바와 같이 bar형(302), dot형(402), band형(502, 602) 등의 형태로 형성한다. At this time, the p + region 109 is formed in the form of bar type 302, dot type 402, band type 502, 602 and the like as shown in FIG.

여기서, p+ 영역(109)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 되므로 접합 용량에 따라 하나 혹은 다수개로 형성한다.Here, the area of the p + region 109 is a main factor for determining the junction capacitance of the zener diode as an anode of the zener diode, and thus, the area of the p + region 109 is one or more.

이어서, 3d에 나타낸 바와 같이 p+ 영역(109)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p++ 영역(111)을 형성한다.Subsequently, as shown in 3d, p-type impurities are ion-implanted using B11 or BF2 at a predetermined distance from both sides of the p + region 109 to form the p ++ region 111.

이어서, 도 3d의 감광막(110)을 제거하고 고온 열처리하여 p++ 영역(111)에 이온 주입된 붕소를 p- 영역(106) 내로 확산시킨다.Subsequently, the photosensitive film 110 of FIG. 3D is removed and subjected to high temperature heat treatment to diffuse boron ion-implanted into the p ++ region 111 into the p− region 106.

이어서, 3e에 나타낸 바와 같이 p+ 영역(109)을 포함하며 p- 영역 국부와 n- 영역(102)의 국부를 동시에 정의하는 영역과 p- 내부에 형성되며 p++ 영역(111)을 둘러싸는 영역을 감광막(112)으로 정의하고, 산화막(104)을 식각한 다음 비소(As)나 인(P)을 이용하여 n형 불순물을 이온주입하고 감광막(112)을 제거한 다음 열처 리하여 제1 n+ 영역(113)과 제2 n+ 영역(114)을 형성한다. Subsequently, as shown in 3e, a region including the p + region 109 and simultaneously defining a region of the p-region and the n- region 102 and a region formed inside p- and surrounding the p ++ region 111 are defined. Defined as the photosensitive film 112, the oxide film 104 is etched, ion implanted n-type impurities using arsenic (As) or phosphorus (P), the photosensitive film 112 is removed, and then thermally treated to form the first n + region 113. ) And a second n + region 114.

이 때, 제1 n+ 영역(113)과 제2 n+ 영역(114)을 형성하는 데 있어서 산화막을 식각한 다음 감광막(112)을 제거하고 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제1 n+ 영역(113)과 제2 n+ 영역(114)을 형성할 수도 있다.At this time, in forming the first n + region 113 and the second n + region 114, the oxide layer is etched, the photoresist layer 112 is removed, POCl 3 is doped using a diffusion furnace, and the heat treatment is performed. The n + region 113 and the second n + region 114 may be formed.

이어서, 3f에 나타낸 바와 같이 전 단계까지 형성된 반도체 기판의 전면에 절연막(115)을 형성한다. Next, as shown in 3f, an insulating film 115 is formed over the entire surface of the semiconductor substrate formed up to the previous step.

이어서, 3g에 나타낸 바와 같이 감광막(116)으로 제2 n+ 영역(114)과 p++ 영역(111)에 콘택트(contact) 영역을 정의하고 절연막(115)과 산화막(104)을 식각한다.Subsequently, as illustrated in 3g, a contact region is defined in the second n + region 114 and the p ++ region 111 by the photosensitive layer 116, and the insulating layer 115 and the oxide layer 104 are etched.

마지막으로, 3h에 나타낸 바와 같이 감광막(116)을 제거하고 금속박막을 증착하고, 감광막으로 애노드 전극(117)을 정의한 다음 애노드 전극이외 영역의 금속박막을 식각하고 감광막을 제거한다. 마지막으로 웨이퍼 뒷면을 래핑(lapping)방법으로 갈아낸 다음 금속 박막을 증착하여 캐소드 전극(118)을 형성한다.Finally, as shown in 3h, the photoresist film 116 is removed and the metal thin film is deposited, the anode electrode 117 is defined as the photoresist film, the metal thin film in the region other than the anode electrode is etched and the photoresist film is removed. Finally, the back surface of the wafer is ground by lapping, and a metal thin film is deposited to form the cathode electrode 118.

도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.5 is a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 반도체 소자로서, n+형 반도체 기판(201) 상부에 형성된 n- 영역(202)과, n- 영역(202)의 국부(局部)에 형성된 p- 영역(206)과, p- 영역(206)의 국부에 형성된 p+ 영역(209)과, p+ 영역(209)을 포함하며 p- 영역(206) 국부와 n- 영역 국부에 걸쳐 형성된 제1 n+ 영역(213)과, p- 영역(206)의 내부에 형성된 제2 n+ 영역(214)과 제2 n+ 영역(214)을 둘러싸는 p++ 영역(211) 및 제2 n+ 영역(214)과 p++ 영역(211)을 금속 배선으로 연 결한 애노드(anode) 전극(217)과 반도체 기판 배면에 형성된 캐소드(cathode) 전극(218)으로 구성되어 있다. As shown in FIG. 5, as a semiconductor device according to the second embodiment of the present invention, an n− region 202 formed on an n + type semiconductor substrate 201 and a local portion of the n− region 202 are provided. A p- region 206 formed at the p- region, a p + region 209 formed at a local portion of the p- region 206, and a p + region 209 formed over a local region of the p- region 206 and an n- region. The p ++ region 211 and the second n + region 214 surrounding the first n + region 213 and the second n + region 214 and the second n + region 214 formed inside the p− region 206. And an anode electrode 217 which connects the p ++ region 211 with a metal wiring and a cathode electrode 218 formed on the back surface of the semiconductor substrate.

본 발명의 제2 실시예에 따른 반도체 소자는 제1 n+ 영역(213)과 제1 n+ 영역(213)의 하부의 일부분에 형성된 p+ 영역(209)로 구성되는 제너 다이오드와 n+/p-/n-/n+ 로 이루어지는 npn 바이폴라 트랜지스터 구조로서, 제너 다이오드의 캐소드인 제1 n+ 영역(213) 아래의 국부에 p+ 영역(209)을 형성시킴으로써 종래의 제너 다이오드에 비해 접합 용량을 크게 감소시키며, n+ 접합 영역과 p+ 접합 영역을 국부에 제한함으로써 고농도 n+/p+ 접합에서 생기는 누설 전류도 감소시킨다. 또한, n- 영역(202)에 p- 영역(206)을 형성함으로써 pn 다이오드의 접합 용량을 감소시킨다.The semiconductor device according to the second exemplary embodiment of the present invention includes a Zener diode and n + / p− / n including a first n + region 213 and a p + region 209 formed at a portion of the lower portion of the first n + region 213. An npn bipolar transistor structure consisting of-/ n +, having a p + region 209 formed locally under a first n + region 213 which is a cathode of a zener diode, significantly reducing junction capacitance compared to a conventional zener diode, and having an n + junction. Locally limiting the region and p + junction region also reduces leakage currents at high concentrations of n + / p + junctions. In addition, by forming the p− region 206 in the n− region 202, the junction capacitance of the pn diode is reduced.

또한, 본 발명의 반도체 소자는 제너 다이오드의 브레이크다운(breakdown) 전압과 npn 트랜지스터의 콜렉터-에미터 브레이크다운(breakdown) 전압(BVceo)을 조절시킴으로써 정상 동작 시에는 소자의 내압을 크게 유지하지만 트리거(trigger) 전류 이상의 전류가 유입되면 소자의 브레이크다운(breakdown) 전압이 낮아지는 스냅백(snapback) 현상을 나타내기 때문에 누설전류가 작으면서 낮은 클램핑 전압을 얻는다.In addition, the semiconductor device of the present invention maintains the breakdown voltage of the Zener diode and the collector-emitter breakdown voltage (BVceo) of the npn transistor by maintaining the breakdown voltage of the device during normal operation, but the trigger ( When a current higher than the trigger current is introduced, the device exhibits a snapback phenomenon in which the breakdown voltage of the device is lowered, thereby obtaining a low clamping voltage with a small leakage current.

도 6a 내지 6h는 본 발명의 제2 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도이다.6A through 6H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

먼저, 6a에 나타낸 바와 같이 n+형 반도체 기판(201)에 에피층(epitaxial layer)인 n- 영역(202)을 형성한 후 산화막(203)을 형성한다.First, as shown in 6a, an n− region 202 that is an epitaxial layer is formed on an n + type semiconductor substrate 201, and then an oxide film 203 is formed.

이어서, 6b에 나타낸 바와 같이 산화막(203)의 국부를 감광막(205)으로 마스킹하고 식각하여 n- 영역(202)을 노출시키고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하고 감광막(205)을 제거한 다음 열처리하여 p- 영역(206)을 형성한다. 이때 열처리는 열처리 과정에서 이온 주입된 붕소가 밖으로 확산되는 것을 방지하기 위해 산화막(207)을 먼저 형성하고 실시하는 것이 바람직하다.Subsequently, as shown in 6b, the localized portion of the oxide film 203 is masked and etched with the photosensitive film 205 to expose the n-region 202, and ion implantation of p-type impurities using B11 or BF2 and the photosensitive film 205 are performed. And then heat treated to form the p-region 206. In this case, the heat treatment is preferably performed by forming the oxide film 207 first to prevent the boron implanted in the heat treatment process to diffuse out.

이어서, 6c에 나타낸 바와 같이 p- 영역(206)의 국부를 감광막(208)으로 정의하고 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p+ 영역(209)을 형성한다. 이때, p+ 영역(209)은 도 4에 나타낸 바와 같이 bar형(302), dot형(402), band형(502, 602) 등의 형태로 형성한다. 여기서, p+ 영역(209)의 면적은 제너 다이오드의 애노드로서 제너 다이오드의 접합 용량을 결정하는 주요 요인이 되므로 접합 용량에 따라 하나 혹은 다수개로 형성한다.Subsequently, as shown in 6c, the local portion of the p- region 206 is defined as the photosensitive film 208, and p-type impurities are ion implanted using B11 or BF2 to form the p + region 209. At this time, the p + region 209 is formed in the form of bar type 302, dot type 402, band type 502, 602 and the like as shown in FIG. Here, the area of the p + region 209 is a main factor for determining the junction capacitance of the zener diode as an anode of the zener diode, so it is formed in one or a plurality according to the junction capacitance.

이어서, 6d에 나타낸 바와 같이 p+ 영역(209)의 양측에 일정거리 이격하여 B11 이나 BF2 를 이용하여 p형 불순물을 이온주입하여 p++ 영역(211)을 형성한다. 이어서, 도 3d의 감광막(210)을 제거하고 고온 열처리하여 p++ 영역(211)에 이온 주입된 붕소를 p- 영역(206) 내로 확산시킨다.Subsequently, as shown in 6d, p-type impurities are ion-implanted using B11 or BF2 at a predetermined distance from both sides of the p + region 209 to form the p ++ region 211. Subsequently, the photoresist film 210 of FIG. 3D is removed and subjected to high temperature heat treatment to diffuse boron ion implanted into the p ++ region 211 into the p− region 206.

이어서, 6e에 나타낸 바와 같이 p+ 영역(209)을 포함하며 p- 영역 국부와 n- 영역(202)의 국부를 동시에 정의하는 영역과 p- 내부에 형성되며 p++ 영역의 둘러싸이는 영역을 감광막(212)으로 정의하고, 산화막(204)을 식각한 다음 비소(As)나 인(P)을 이용하여 n형 불순물을 이온주입하고 감광막(212)을 제거한 다음 열처리하여 제1 n+ 영역(213)과 제2 n+ 영역(214)을 형성한다. 이 때, 제1 n+ 영역(213)과 제2 n+ 영역(214)을 형성하는 데 있어서 산화막을 식각한 다음 감광막(212)을 제거하고 확산로(Furnace)를 이용하여 POCl3 도핑하고 열처리하여 제1 n+ 영역(213)과 제2 n+ 영역(214)을 형성할 수도 있다.Subsequently, as shown in 6e, the photoresist film 212 includes a region including a p + region 209 and simultaneously defining a region of the p-region and an n- region 202 and an enclosed region of the p ++ region. ), The oxide film 204 is etched and ion implanted with n-type impurities using arsenic (As) or phosphorus (P), the photosensitive film 212 is removed, and then heat treated to form the first n + region 213 and 2 n + region 214 is formed. At this time, in forming the first n + region 213 and the second n + region 214, the oxide film is etched, the photoresist layer 212 is removed, and POCl 3 is doped and heat treated using a diffusion furnace to form the first n + region 213 and the second n + region 214. The n + region 213 and the second n + region 214 may be formed.

이어서, 6f에 나타낸 바와 같이 전 단계까지 형성된 반도체 기판의 전면에 절연막(215)을 형성한다. 도 5g에 나타낸 바와 같이 감광막(216)으로 제2 n+ 영역(214)과 p++ 영역(211) 에 콘택트(contact) 영역을 정의하고 절연막(215)과 산화막(204)을 식각한다.Next, as shown in 6f, an insulating film 215 is formed over the entire surface of the semiconductor substrate formed up to the previous step. As shown in FIG. 5G, a contact region is defined in the second n + region 214 and the p ++ region 211 as the photosensitive layer 216, and the insulating layer 215 and the oxide layer 204 are etched.

마지막으로, 6h에 나타낸 바와 같이 감광막(216)을 제거하고 금속박막을 증착하고, 감광막으로 애노드 전극(217)을 정의한 다음 애노드 전극이외 영역의 금속박막을 식각하고 감광막을 제거한다. 마지막으로 웨이퍼 뒷면을 래핑(lapping)방법으로 갈아낸 다음 금속 박막을 증착하여 캐소드 전극(218)을 형성한다.Finally, as shown in 6h, the photoresist film 216 is removed and the metal thin film is deposited, the anode electrode 217 is defined as the photoresist film, the metal thin film outside the anode electrode is etched and the photoresist film is removed. Finally, the back surface of the wafer is ground by lapping, and a metal thin film is deposited to form the cathode electrode 218.

이상에서 설명한 바와 같이, 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예에 관하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범주에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 따라서 본 발명의 권리 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 청구범위뿐만 아니라, 이와 균등한 것들에 의해 정해져야 한다.As described above, in the detailed description of the present invention has been described with respect to preferred embodiments of the present invention, those skilled in the art to which the present invention pertains various modifications without departing from the scope of the present invention Of course this is possible. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the equivalents as well as the claims to be described later.

도 1은 종래의 제너 다이오드 단면도이다.1 is a cross-sectional view of a conventional zener diode.

도 2은 본 발명의 제1 실시예에 따른 반도체 소자의 단면도이다.2 is a cross-sectional view of a semiconductor device according to a first exemplary embodiment of the present invention.

도 3a 내지 3h는 본 발명의 제1 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 4는 본 발명의 p+ 영역 평면도이다.4 is a plan view of the p + region of the present invention.

도 5는 본 발명의 제2 실시예에 따른 반도체 소자의 단면도이다.5 is a cross-sectional view of a semiconductor device according to a second exemplary embodiment of the present invention.

도 6a 내지 6h는 본 발명의 제2 실시예에 따른 반도체 소자 제조방법을 나타낸 단면도이다.6A through 6H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

101, 201 : n+형 반도체 기판 102, 202 : n- 영역101, 201: n + type semiconductor substrate 102, 202: n- region

104, 107, 204, 207 : 산화막 104, 107, 204, 207: oxide film

105, 108, 110, 112, 205, 208, 210, 212 : 감광막105, 108, 110, 112, 205, 208, 210, 212: photosensitive film

106 : p- 영역 111, 211 : p++ 영역106: p-region 111, 211: p ++ region

109, 12 : p+ 영역 113, 213 : 제1 n+ 영역109, 12: p + region 113, 213: first n + region

114, 214 : 제2 n+ 영역 115, 215 : 절연막114 and 214: second n + region 115 and 215: insulating film

117, 217 : 애노드 전극 118, 218 : 캐소드 전극117 and 217 anode electrodes 118 and 218 cathode electrodes

Claims (6)

n+형 반도체 기판 상부에 형성된 n- 영역과;an n− region formed over the n + type semiconductor substrate; 상기 n- 영역의 국부에 형성된 p- 영역과;A p- region formed in the local portion of the n- region; 상기 p- 영역의 국부에 형성된 p+ 영역과;A p + region formed in the local portion of the p− region; 상기 p+ 영역을 포함하며 p- 영역의 내부와 n- 영역에 걸쳐 형성된 제1 n+ 영역과; A first n + region comprising said p + region and formed over an n- region and a p- region; 상기 p- 영역의 내부에 형성된 p++ 영역과 p++ 영역 둘레에 형성된 제2 n+ 영역; 및 A p ++ region formed inside the p− region and a second n + region formed around the p ++ region; And 상기 제2 n+영역과 p++영역에 형성된 애노드 전극과 반도체 기판 배면에 형성된 캐소드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.And an anode electrode formed on the second n + region and a p ++ region and a cathode electrode formed on the back surface of the semiconductor substrate. n+형 반도체 기판 상부에 형성된 n- 영역과;an n− region formed over the n + type semiconductor substrate; 상기 n- 영역의 국부에 형성된 p- 영역과;A p- region formed in the local portion of the n- region; 상기 p- 영역의 국부에 형성된 p+ 영역과;A p + region formed in the local portion of the p− region; 상기 p+ 영역을 포함하며 p- 영역의 내부와 n- 영역에 걸쳐 형성된 제1 n+ 영역과; A first n + region comprising said p + region and formed over an n- region and a p- region; 상기 p- 영역의 내부에 형성된 제2 n+ 영역과 제2 n+ 영역 둘레에 형성된 p++ 영역; 및 A p ++ region formed around a second n + region and a second n + region formed in the p− region; And 상기 제2 n+ 영역과 p++ 영역에 형성된 애노드 전극과 반도체 기판 배면에 형성된 캐소드 전극;을 포함하는 것을 특징으로 하는 반도체 소자.And an anode electrode formed on the second n + region and a p ++ region and a cathode electrode formed on the back surface of the semiconductor substrate. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성된 것을 특징으로 하는 반도체 소자.The p + region is a semiconductor device, characterized in that formed in any one of the bar type, band type, dot type. n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와;a first step of forming an n− region, which is an epitaxial layer, on the n + type semiconductor substrate; 상기 n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와;A second step of forming a p- region by ion implantation of a p-type impurity into the localized region of the n- region followed by heat treatment; 상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p+ 영역을 형성하는 제3단계와;A third step of forming a p + region by implanting a p-type impurity in a localized portion of the p− region and performing heat treatment; 상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와;A fourth step of forming a p ++ region by ion implantation of a p-type impurity into the localized region of the p− region and then heat treatment; 상기 p+ 영역을 포함하며 p- 영역의 내부와 n- 영역에 걸쳐 형성된 영역과 p++ 영역의 둘레에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역과 제2 n+ 영역을 형성하는 제5단계; 및A fifth step of forming a first n + region and a second n + region by ion implantation of an n-type impurity around the region of the p− region and the region formed over the n− region and the p ++ region; And 상기 제2 n+영역과 p++ 영역에 애노드 전극과 반도체 배면에 캐소드 전극을 형성하는 제6단계;을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And forming a cathode on the back surface of the anode and the semiconductor in the second n + region and the p ++ region. n+형 반도체 기판 상부에 에피층(epitaxial layer)인 n- 영역을 형성하는 제1단계와;a first step of forming an n− region, which is an epitaxial layer, on the n + type semiconductor substrate; 상기 n- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p- 영역을 형성하는 제2단계와;A second step of forming a p- region by ion implantation of a p-type impurity into the localized region of the n- region followed by heat treatment; 상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p+ 영역을 형성하는 제3단계와;A third step of forming a p + region by implanting a p-type impurity in a localized portion of the p− region and performing heat treatment; 상기 p- 영역의 국부에 p형 불순물을 이온주입 후 열처리하여 p++ 영역을 형성하는 제4단계와;A fourth step of forming a p ++ region by ion implantation of a p-type impurity into the localized region of the p− region and then heat treatment; 상기 p+ 영역을 포함하며 p- 영역의 내부와 n- 영역에 걸쳐 형성된 영역과 p++ 영역으로 둘러싸이는 내부 영역에 n형 불순물을 이온주입 후 열처리하여 제1 n+ 영역과 제2 n+ 영역을 형성하는 제5단계; 및An ion-implanted n-type impurity in a region formed between the p- region, the region formed over the n- region, and an inner region surrounded by the p ++ region, followed by heat treatment to form a first n + region and a second n + region; Step 5; And 상기 제2 n+영역과 p++ 영역에 애노드 전극과 반도체 배면에 캐소드 전극을 형성하는 제6단계;을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.And forming a cathode on the back surface of the anode and the semiconductor in the second n + region and the p ++ region. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 p+영역은 bar형, band형, dot형중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The p + region is a semiconductor device manufacturing method, characterized in that formed in any one of the bar type, band type, dot type.
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