KR100971460B1 - Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby - Google Patents

Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby Download PDF

Info

Publication number
KR100971460B1
KR100971460B1 KR1020100004058A KR20100004058A KR100971460B1 KR 100971460 B1 KR100971460 B1 KR 100971460B1 KR 1020100004058 A KR1020100004058 A KR 1020100004058A KR 20100004058 A KR20100004058 A KR 20100004058A KR 100971460 B1 KR100971460 B1 KR 100971460B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor layer
type conductivity
voltage
suppression device
Prior art date
Application number
KR1020100004058A
Other languages
Korean (ko)
Inventor
이정영
송동언
강경민
고성민
최봉민
Original Assignee
주식회사 오디텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 오디텍 filed Critical 주식회사 오디텍
Priority to KR1020100004058A priority Critical patent/KR100971460B1/en
Application granted granted Critical
Publication of KR100971460B1 publication Critical patent/KR100971460B1/en
Priority to CN2010102756369A priority patent/CN102013436A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66121—Multilayer diodes, e.g. PNPN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8618—Diodes with bulk potential barrier, e.g. Camel diodes, Planar Doped Barrier diodes, Graded bandgap diodes

Abstract

PURPOSE: A low voltage transient-voltage suppression device including a bi-directional protective function and a method for manufacturing the same are provided to insulate devices without a mesa trench structure by forming one or more conductive layers through a diffusion process. CONSTITUTION: An n-type conductive middle semiconductor layer(20) is formed on an n+ type conductive lower semiconductor layer(120) by doping boron dopant. A phosphorus dopant is doped into the middle semiconductor layer in order to form an upper semiconductor layer(30). An oxide layer(40) is formed in order to define an active region on the upper semiconductor layer and the middle semiconductor layer. The oxide layer is thermally grown using a dry method or a wet method.

Description

양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법{LOW-VOLTAGE TRANSIENT-VOLTAGE SUPRESSION DEVICES HAVING BI-DIRECTIONAL BREAKEDOWN PROTECTION AND MANUFACTURING METHOD THEREBY}LOW-VOLTAGE TRANSIENT-VOLTAGE SUPRESSION DEVICES HAVING BI-DIRECTIONAL BREAKEDOWN PROTECTION AND MANUFACTURING METHOD THEREBY}

본 발명은 저전압 과도전압 억압디바이스 및 그 제조방법에 관한 것으로서, 구체적으로 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법에 관한 것이다.
The present invention relates to a low voltage transient voltage suppression device and a method for manufacturing the same. Specifically, a low voltage transient voltage suppression device having a bidirectional breakdown protection function having a low leakage current even at a low voltage in both directions and forming a breakdown voltage at a similar voltage in both directions And to a method for producing the same.

최근 전자산업의 발달로 인해, 낮은 공급 전압으로 동작하도록 설계되는 전자 회로들이 일반화되고 있는 추세이다. 이때 사용되는 회로의 동작전압을 감소시키고자 하는 현재의 추세에 따르기 위해서 낮은 전압에서도 발생되는 과도 전압에 의해 회로가 손상되지 않고 견디어 낼 수 있는 과도 전압 억제 디바이스의 브레이크다운(Breakdown) 전압을 낮추어야만 한다. 이때 전자회로를 손상시키는 주원인으로는 정전 방전, 유도 결합된 스카이트, 또는 과도한 상태에 의해 유발되는 과전압등이 될 수 있다. 현재 일반화되고 있는 전자회로의 동작전압은 대개 3볼트 이상의 낮은 전압을 이용하는 경우가 매우 많기 때문에 적어도 4볼트 이상의 과도 전압에 대하여 억제할 수 있는 과도 전압 디바이스의 필요성이 요구되고 있다.Recently, due to the development of the electronics industry, electronic circuits designed to operate with a low supply voltage have become a general trend. In order to follow the current trend to reduce the operating voltage of the circuits used, the breakdown voltage of the transient voltage suppression device must be lowered, which can withstand the circuit without being damaged by the transient voltages generated even at low voltages. do. At this time, the main causes of damage to the electronic circuit may be an electrostatic discharge, an inductively coupled skyt, or an overvoltage caused by an excessive state. Since the operating voltages of electronic circuits, which are being generalized in general, are often used at lower voltages of 3 volts or more, there is a need for a transient voltage device capable of suppressing transient voltages of at least 4 volts or more.

이러한 목적으로 전통적인 디바이스는 역방향 바이어스된 p+n+ 제너 다이오드(Zener diode)이다. 그러나, 이러한 단방향 브레이크다운을 이용한 디바이스는 더 높은 전압에서 잘 동작 하지만, 낮은 브레이크다운 전압에서 몇 가지 문제가 야기된다. 그 문제로는 (a) 낮은 브레이크다운 전압을 가지는 제너다이오드 디바이스는 큰 누설전류를 가지고 있으며, (b) 높은 커패시턴스를 유발한다. 예를 들면, 7볼트 제너다이오드 디바이스는 4볼트에서 100nA 이하의 누설 전류를 보이지만, 6볼트 제너다이오드 디바이스는 4볼트에서 10㎂의 누설전류를 보여 약 100배의 높은 누설전류가 발생하게 된다.
Traditional devices for this purpose are reverse biased p + n + Zener diodes. However, while devices using this unidirectional breakdown work well at higher voltages, some problems arise at lower breakdown voltages. The problem is that (a) Zener diode devices with low breakdown voltage have a large leakage current, and (b) cause high capacitance. For example, a 7 volt zener diode device exhibits a leakage current of 100 nA or less at 4 volts, while a 6 volt zener diode device exhibits a leakage current of 10 mA at 4 volts, resulting in approximately 100 times higher leakage current.

한편, 표면 브레이크다운(breakdown)에 대해 상당한 보호 기능을 갖는 저전압 펀치스루(punch-through) 양방향 과도 전압 억압 디바이스가 공개특허 제10-2004-17288호로 제안된 바 있다. On the other hand, a low voltage punch-through bidirectional transient voltage suppression device having considerable protection against surface breakdown has been proposed in JP-A-10-2004-17288.

상기 디바이스의 중간반도체층과 상부반도체층을 모두 에피텍시얼 성장방법을 사용하기 때문에 그 생산 비용이 매우 높고, 각각의 독립적인 디바이스를 구분하기 위해 트렌치구조를 형성하기 위한 공정비용이 매우 높은 단점을 가지고 있어서, 최종적으로 디바이스의 단가를 상승시키는 요인으로 작용한다.
Due to the epitaxial growth method for both the intermediate semiconductor layer and the upper semiconductor layer of the device, the production cost is very high, and the process cost for forming the trench structure to distinguish each independent device is very high. This has the effect of raising the unit cost of the device.

공개특허제10-2004-17288호Publication No. 10-2004-17288

종래의 과도 전압 억제 디바이스의 문제점을 해결하기 위한 본 발명은, 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법을 제공함을 그 목적으로 한다.
The present invention for solving the problem of the conventional transient voltage suppression device, and a low voltage transient voltage suppression device having a bidirectional breakdown protection function to form a breakdown voltage at a similar voltage in both directions with a low leakage current even at both low voltages and It is an object to provide a manufacturing method.

상기와 같은 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,

n+타입 전도도를 갖는 하부반도체층과;a lower semiconductor layer having n + type conductivity;

n+타입 전도도를 갖는 상부반도체층과;an upper semiconductor layer having n + type conductivity;

상기 하부반도체층과 상기 상부반도체층 사이에 배치되어 하부 p-n 접합면 및 상부 n-p접합면이 형성되는 p타입 전도도를 갖는 중간반도체층을 포함하여 이루어지고,An intermediate semiconductor layer having a p-type conductivity disposed between the lower semiconductor layer and the upper semiconductor layer to form a lower p-n junction surface and an upper n-p junction surface,

상기 상부반도체층은 상기 중간반도체층 상에 인 불순물을 확산공정을 통해 도핑하여 형성되는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스를 제공한다.The upper semiconductor layer provides a low voltage transient voltage suppression device having a bidirectional breakdown protection function, which is formed by doping phosphorus impurities on the intermediate semiconductor layer through a diffusion process.

상기 중간반도체층은 상기 하부반도체층 상에 붕소 불순물을 확산공정을 통해 도핑하여 형성되는 것이 바람직하다.The intermediate semiconductor layer is preferably formed by doping a boron impurity on the lower semiconductor layer through a diffusion process.

그리고 상기 상부반도체층과 상기 중간반도체층의 활성영역을 한정하는 영역에는 산화물층이 형성되는 것이 좋다.An oxide layer may be formed in a region defining active regions of the upper semiconductor layer and the intermediate semiconductor layer.

또한, 상기 중간반도체층의 피크 순 도핑 농도는 상기 상부반도체층 및 상기 하부반도체층보다 낮은 것이 바람직하다.
In addition, the peak net doping concentration of the intermediate semiconductor layer is preferably lower than the upper semiconductor layer and the lower semiconductor layer.

아울러 본 발명은,In addition, the present invention,

a) n+타입 전도도를 갖는 하부반도체층 상에 n타입 전도도를 갖는 중간반도체층을 형성하는 단계와;a) forming an intermediate semiconductor layer having n-type conductivity on the lower semiconductor layer having n + -type conductivity;

b) 상기 중간반도체층 상에 산화물층을 형성한 후 중간부분을 에칭하는 단계
와;b) etching an intermediate portion after forming an oxide layer on the intermediate semiconductor layer
Wow;

c) 상기 산화물 층 중 에칭된 부분을 통해 붕소 불순물을 도핑하여 상기 중간반도체층의 중간부분을 p타입 전도도층으로 변화시킨 후 p타입 전도도층이 하부반도체층과 접하도록 드라이브인을 진행하는 단계와;c) doping boron impurities through the etched portion of the oxide layer to change the middle portion of the intermediate semiconductor layer to a p-type conductive layer, and then drive-in so that the p-type conductive layer contacts the lower semiconductor layer; ;

d) p타입 전도도층으로 변환된 상기 중간반도체층 상에 드라이브인에 의해 장된 산화물 층의 일부분을 에칭한 후 인 불순물을 도핑하여 상기 p타입 전도도층으로 변화된 중간반도체층의 일부분을 n+타입 전도도층으로 변화시켜 상부반도체층을 얻는 단계;를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법을 제공한다.d) etching a portion of the oxide layer loaded by the drive-in on the intermediate semiconductor layer converted to the p-type conductivity layer and then doping phosphorus impurities to replace a portion of the intermediate semiconductor layer converted to the p-type conductivity layer with the n + type conductivity layer. It provides a method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function, characterized in that it comprises a;

그리고 상기 a)단계는 상기 n타입 전도도층을 갖는 중간반도체층을 상기 하부반도체층 상에 에피텍시얼방법으로 성장시켜 형성하는 것이 좋다.In the step a), the intermediate semiconductor layer having the n-type conductivity layer may be formed by growing an epitaxial method on the lower semiconductor layer.

또한, 상기 a) 단계의 상기 하부반도체층의 n+타입 전도도층은 상기 상부반도체층의 n타입 전도도층에 비하여 피크 순 도핑 농도가 적어도 10배 이상 큰 것이 바람직하다.In addition, it is preferable that the n + type conductivity layer of the lower semiconductor layer of step a) is at least 10 times higher in peak net doping concentration than the n type conductivity layer of the upper semiconductor layer.

상기 d)단계 후 드라이브인을 진행하여 상기 상부반도체층의 n+타입 전도도층을 일정 깊이까지 성장시키고, 상기 드라이브인에 의해 성장된 산화물층의 일부분을 에칭하는 단계를 포함하여 이루어지는 것이 좋다.
After the step d), the drive-in may be performed to grow the n + type conductivity layer of the upper semiconductor layer to a predetermined depth, and etching the portion of the oxide layer grown by the drive-in.

본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법은 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 효과가 있다.The low voltage transient voltage suppression device having a bidirectional breakdown protection function and a method of manufacturing the same have an effect of forming a breakdown voltage at a similar voltage in both directions with a low leakage current even at a low voltage in both directions.

또한 본 발명은 종래와 달리 상부반도체층, 중간반도체층 및 하부반도체층을 모두 에피텍시얼 성장방법을 사용하지 않고 하나 이상의 전도도층을 확산공정을 통해 제조함에 따라 디바이스간에 절연을 위해 메사 트렌치 구조를 사용하지 않고, 디바이스간의 절연을 실현할 수 있어 제조비용을 크게 줄일 수 있는 효과가 있다.The present invention also provides a mesa trench structure for insulation between devices as the upper semiconductor layer, the intermediate semiconductor layer, and the lower semiconductor layer are all manufactured by a diffusion process without using an epitaxial growth method. It is possible to realize insulation between devices without using the circuit board, and thus the manufacturing cost can be greatly reduced.

본 발명의 양방향 저전압 과도전압 억압디바스의 경우 중간반도체층과 하부반도체층간의 접합면의 깊이를 중간반도체층으로 사용될 에피텍시얼 성장층의 두께를 조절함으로서 용이하게 조절이 가능한 효과가 있다.In the bidirectional low voltage transient voltage suppression device of the present invention, the depth of the junction surface between the intermediate semiconductor layer and the lower semiconductor layer can be easily adjusted by controlling the thickness of the epitaxial growth layer to be used as the intermediate semiconductor layer.

또한 중간반도체층의 불순물 도핑농도가 상부반도체층 및 하부반도체층의 불순물 도핑 농도보다 낮도록 제조할 수 있어, 양방향 브레이크다운 전압이 동일한 효과가 있다.
In addition, since the impurity doping concentration of the intermediate semiconductor layer may be lower than the impurity doping concentration of the upper semiconductor layer and the lower semiconductor layer, the bidirectional breakdown voltage has the same effect.

도 1은 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 구조를 개략적으로 나타내는 단면도이다.
도 2는 nn+타입의 기판상에 산화층이 형성된 단면상태를 개략적으로 나타내는 단면도이다.
도 3은 산화물층의 일부분을 에칭한 상태를 나타내는 단면도이다.
도 4는 산화물층 중 에칭된 부분을 통해 붕소 불순물을 도핑하여 p타입 전도도층으로 변화된 상태를 나타내는 도면이다.
도 5는 붕소 불순물의 도핑 후 드라이브인이 진행되는 상태를 나타내는 단면도이고,
도 6은 드라이브인 공정이 완료된 후 산화물층의 일부분을 에칭한 상태를 나타내는 단면도이다.
도 7은 산화물층의 일부분이 에칭된 영역에 인 불순물을 도핑한 상태를 나타내는 단면도이고,
도 8은 인 불순물을 도핑한 후 드라이브인 공정이 진행된 상태를 나타내는 단면도이다.
도 9는 산화물층의 일부분을 에칭한 상태를 나타내는 단면도이고,
도 10은 산화물층 중 에칭된 부분 및 하부전도도층의 저면에 금속을 증착시킨 상태를 나타내는 단면도이다.
도 11은 복수의 저전압 과도전압 억압디바이스가 형성된 웨이퍼의 단면구조를 나타내는 단면도이다.
도 12은 본 발명에 따라 제조된 양방향 저전압 과도전압 억압디바이스에 대한 상부반도체층, 중간반도체층, 하부반도체층의 붕소(억셉터) 및 인(도너) 농도를 나타내는 그래프이다.
도 13는 본 발명에 따라 제조된 양방향 과도전압 억제디바이스의 전류-전압 곡선을 나타내는 그래프이고,
도 14은 도 13의 전류의 스케일을 로그 스케일로 단순변화시켜 나타내는 로그함수 그래프이다.1 is a cross-sectional view schematically showing the structure of a low voltage transient voltage suppression device having a bidirectional breakdown protection function of the present invention.
2 is a cross-sectional view schematically showing a cross-sectional state in which an oxide layer is formed on an nn + type substrate.
3 is a cross-sectional view showing a state in which a part of the oxide layer is etched.
FIG. 4 is a diagram illustrating a state in which a boron impurity is doped through an etched portion of the oxide layer to change to a p-type conductivity layer.
5 is a cross-sectional view showing a state in which the drive-in proceeds after the doping of the boron impurities,
6 is a cross-sectional view illustrating a state in which a portion of the oxide layer is etched after the drive-in process is completed.
7 is a cross-sectional view showing a state where a portion of an oxide layer is doped with phosphorus impurities in an etched region,
8 is a cross-sectional view illustrating a state in which a drive-in process is performed after doping phosphorus impurities.
9 is a cross-sectional view showing a state where a portion of an oxide layer is etched;
FIG. 10 is a cross-sectional view illustrating a state in which metal is deposited on an etched portion of an oxide layer and a bottom surface of a lower conductive layer.
11 is a cross-sectional view illustrating a cross-sectional structure of a wafer on which a plurality of low voltage transient voltage suppression devices are formed.
12 is a graph showing boron (acceptor) and phosphorus (donor) concentrations of the upper semiconductor layer, the intermediate semiconductor layer, and the lower semiconductor layer for the bidirectional low voltage transient voltage suppression device manufactured according to the present invention.
13 is a graph showing a current-voltage curve of a bidirectional transient voltage suppression device manufactured according to the present invention,
FIG. 14 is a logarithmic graph illustrating a simple change in the scale of the current of FIG. 13 into a logarithmic scale.

이하, 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법을 실시예를 들어 상세히 설명하면 다음과 같고, 본 발명의 권리범위는 하기의 실시예에 한정되는 것은 아니다.
Hereinafter, a low voltage transient voltage suppression device having a bidirectional breakdown protection function of the present invention and a method of manufacturing the same will be described in detail with reference to the following embodiments, but the scope of the present invention is not limited to the following embodiments.

도 1은 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 구조를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically showing the structure of a low voltage transient voltage suppression device having a bidirectional breakdown protection function of the present invention.

본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스는 도 1과 같이 크게 n+타입 전도도를 갖는 하부반도체층(120)과, n+타입 전도도를 갖는 상부반도체층(30)과, 상기 하부반도체층(120)과 상기 상부반도체층(30) 사이에 배치되어 하부 p-n 접합면 및 상부 n-p접합면이 형성되는 p타입 전도도를 갖는 중간반도체층(20)을 포함하여 이루어진다.The low voltage transient voltage suppression device having a bidirectional breakdown protection function according to the present invention has a lower semiconductor layer 120 having an n + type conductivity, an upper semiconductor layer 30 having an n + type conductivity, and the lower semiconductor as shown in FIG. 1. And an intermediate semiconductor layer 20 having a p-type conductivity disposed between the layer 120 and the upper semiconductor layer 30 to form a lower pn junction surface and an upper np junction surface.

상기 중간반도체층(20)은 상기 하부반도체층(120) 상에 붕소 불순물을 확산공정을 통해 도핑하여 형성된다. 붕소 불순물의 도핑농도는 양방향 과도전압 억제디바이스에서 양방향 브레이크다운 전압을 결정한다. 상기 붕소 불순물의 확산공정이 완료된 후 열처리공정인 드라이브인을 진행하는 것이 좋다. 붕소 불순물의 도핑농도는 확산 공정에 의해 조절되고, 구체적으로 열처리 온도 및 열처리 시간에 의해 조절된다.The intermediate semiconductor layer 20 is formed by doping boron impurities on the lower semiconductor layer 120 through a diffusion process. The doping concentration of the boron impurity determines the bidirectional breakdown voltage in the bidirectional transient voltage suppression device. After the diffusion process of the boron impurities is completed, it is preferable to proceed with the drive-in heat treatment process. The doping concentration of the boron impurity is controlled by the diffusion process, specifically by the heat treatment temperature and heat treatment time.

한편, 상기 중간반도체층(20)의 두께를 일정하게 형성하여 일정한 양방향 브레이크다운 전압을 가지는 억압디바이스를 제조하기 위하여 nn+타입 전도도층을 갖는 기판(도 2의 10)을 이용하여 상기 하부반도체층(120) 및 상기 중간반도체층(20)을 형성하는 것이 좋다. 상기 기판의 n+타입 전도도층은 하부반도체층(120)을 이루고, 상기 n타입 전도도층은 붕소 불순물의 확산공정을 통해 p타입 전도도층을 갖는 중간반도체층(20)으로 변화된다.On the other hand, in order to form a constant thickness of the intermediate semiconductor layer 20 to produce a suppression device having a constant bi-directional breakdown voltage, the lower semiconductor layer ( 120 and the intermediate semiconductor layer 20 may be formed. The n + type conductivity layer of the substrate forms a lower semiconductor layer 120, and the n type conductivity layer is changed into an intermediate semiconductor layer 20 having a p type conductivity layer through a diffusion process of boron impurities.

상기 기판(도 2의 10)의 n타입 전도도층(도 2의 110)과 n+타입 전도도층간(도 2의 120)의 피크 순 도핑농도가 적어도 10배 이상의 차이를 가지고 있는 것이 좋다. 즉 확산공정을 통해 붕소 불순물을 상기 기판의 n타입 전도도층에 도핑할 때 n타입 전도도층에 한하여 중간반도체층(20)인 p타입 전도도층으로 변화되도록 상기 상부반도체층(30)의 n타입 전도도층이 n+타입 전도도층에 비해 피크 순 도핑 농도가 10배 이상 낮은 것이 좋다. The peak net doping concentration between the n-type conductivity layer (110 in FIG. 2) and the n + type conductivity layer (120 in FIG. 2) of the substrate (10 in FIG. 2) may have a difference of at least 10 times or more. That is, when the boron impurity is doped into the n-type conductivity layer of the substrate through a diffusion process, the n-type conductivity of the upper semiconductor layer 30 is changed to the p-type conductivity layer, which is the intermediate semiconductor layer 20, only in the n-type conductivity layer. The layer is preferably at least 10 times lower in peak net doping concentration than the n + type conductivity layer.

한편, 상기 기판의 n타입 전도도층 중 일부분에 한하여 붕소 불순물을 도핑하여 p타입 전도도층으로 변화시켜 상기 중간반도체층(20)을 형성시킨 경우 도 1과 같이 붕소 불순물이 도핑되지 않은 상기 기판의 n타입 전도도층(110)이 디바이스간 절연을 실현시키기 때문에, 종래와 같이 별도의 트렌치구조를 형성하지 않아도 되는 이점이 있다.
On the other hand, when the intermediate semiconductor layer 20 is formed by doping boron impurities to a portion of the n-type conductivity layer of the substrate to a p-type conductivity layer as shown in Figure 1 the n of the substrate is not doped with boron impurities Since the type conductivity layer 110 realizes isolation between devices, there is an advantage that a separate trench structure does not have to be formed as in the prior art.

그리고 상기 상부반도체층(30)은 상기 p타입 전도도층을 갖는 중간반도체층(20) 인 불순물을 확산공정을 통해 도핑하여 형성된다. 상기 인 불순물의 확산공정이 완료된 후 열처리공정인 드라이브인을 진행하는 것이 좋다.
The upper semiconductor layer 30 is formed by doping an impurity that is an intermediate semiconductor layer 20 having the p-type conductivity layer through a diffusion process. After the diffusion process of the phosphorus impurity is completed, it is preferable to proceed with the drive-in heat treatment process.

한편, 각각의 전도도층간의 표면 절연을 위하여 상기 상부반도체층(30)과 상기 중간반도체층(20)의 활성영역을 한정하는 영역에는 산화물층(40)이 형성되는 것이 좋다. 상기 산화물층(40)은 건식 또는 습식방법을 이용하여 열적으로 성장될 수 있다.
On the other hand, the oxide layer 40 is preferably formed in the region defining the active region of the upper semiconductor layer 30 and the intermediate semiconductor layer 20 for the surface insulation between each conductive layer. The oxide layer 40 may be thermally grown using a dry or wet method.

다음으로 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.
Next, a method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법은 크게 n+타입 전도도를 갖는 하부반도체층(120) 상에 p타입 전도도를 갖는 중간반도체층(20)을 형성하는 단계와; 상기 중간반도체층(20) 상에 n+타입 전도도를 갖는 상부반도체층(30)을 형성하는 단계를 포함하여 이루어진다.A method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to the present invention is to form an intermediate semiconductor layer 20 having a p-type conductivity on a lower semiconductor layer 120 having a large n + type conductivity. Steps; And forming an upper semiconductor layer 30 having n + type conductivity on the intermediate semiconductor layer 20.

상기 하부반도체층(120) 상에 p타입의 중간반도체층(20)을 형성하는 방법으로는 상기 n+타입 전도도를 갖는 하부반도체층(120) 상에 붕소 불순물을 확산공정을 통해 도핑하여 p타입 전도도를 갖는 중간반도체층(20)을 형성한다. 그리고 p타입의 중간반도체층(20) 상에 n+타입 전도도를 갖는 상부반도체층(30)은 상기 중간반도체층(20) 상에 인 불순물을 확산공정을 통해 도핑하여 형성된다.
As a method of forming the p-type intermediate semiconductor layer 20 on the lower semiconductor layer 120, boron impurities are doped on the lower semiconductor layer 120 having the n + type conductivity through a diffusion process to p-type conductivity. To form the intermediate semiconductor layer 20 having. The upper semiconductor layer 30 having n + type conductivity on the p-type intermediate semiconductor layer 20 is formed by doping phosphorus impurities on the intermediate semiconductor layer 20 through a diffusion process.

한편, 일정한 양방향 브레이크 브레이크다운 전압을 가진 과도전압 억압디바이스를 제조하기 위하여 상기 상부반도체층(30), 중간반도체층(20) 및 하부반도체층(120)을 nn+타입 전도도층을 갖는 기판을 이용하는 것이 바람직하다. nn+타입 전도도층을 갖는 기판을 제조하는 방법은 n+타입 전도도층 상에 n타입 전도도층을 에피텍시얼방법으로 성장시켜 nn+타입 전도도층을 갖는 기판을 제조할 수 있는 등 크게 한정되는 것은 아니다. 상기 기판의 전도도층 중 n+타입 전도도층은 상기 상부반도체층(30)을 이루고, n타입 전도도층은 p타입의 중간반도체층(20)으로 변화된다.Meanwhile, in order to manufacture a transient voltage suppression device having a constant bidirectional break breakdown voltage, it is preferable to use a substrate having an nn + type conductivity layer as the upper semiconductor layer 30, the intermediate semiconductor layer 20, and the lower semiconductor layer 120. desirable. The method of manufacturing a substrate having an nn + type conductivity layer is not particularly limited, such that a substrate having an nn + type conductivity layer can be produced by growing an n type conductivity layer on an n + type conductivity layer by epitaxial method. Among the conductivity layers of the substrate, the n + type conductivity layer forms the upper semiconductor layer 30, and the n type conductivity layer is changed into a p type intermediate semiconductor layer 20.

상기 기판의 n타입 전도도층이 n+타입 전도도층보다 피크 순 도핑 농도가 적어도 10배 이상의 작은 것이 바람직하다.
Preferably, the n-type conductivity layer of the substrate is at least 10 times smaller in peak net doping concentration than the n + -type conductivity layer.

도 2는 nn+타입의 기판(10)상에 산화물층(40)이 형성된 단면상태를 개략적으로 나타내는 단면도이다.2 is a cross-sectional view schematically showing a cross-sectional state in which the oxide layer 40 is formed on the nn + type substrate 10.

과도전압 억압디바이스의 각 전도도층간에 표면 절연을 위하여 도 2와 같이 상기 기판(10) 상에 산화물층(40)을 형성한다. 상기 산화물층(40)은 건조 또는 습한 조건에서 열적으로 성장된다.
An oxide layer 40 is formed on the substrate 10 as shown in FIG. 2 for surface insulation between the conductive layers of the transient voltage suppressing device. The oxide layer 40 is thermally grown under dry or wet conditions.

도 3은 산화물층(40)의 일부분을 에칭한 상태를 나타내는 단면도이다.3 is a cross-sectional view showing a state where a portion of the oxide layer 40 is etched.

상기 기판(10)의 전도도층 중 n타입 전도도층(110)의 일부분에 붕소 불순물 도핑을 진행하기 위하여 도 3과 같이 포토공정 및 에칭공정을 통해 상기 산화물층(40)의 일부분을 에칭한다.
A portion of the oxide layer 40 is etched through a photo process and an etching process as shown in FIG. 3 to do boron impurity doping to a portion of the n-type conductivity layer 110 among the conductive layers of the substrate 10.

도 4는 산화물층(40) 중 에칭된 부분을 통해 붕소 불순물을 도핑하여 p타입 전도도층으로 변화된 상태를 나타내는 도면이다.FIG. 4 is a diagram illustrating a state in which the boron impurity is doped through the etched portion of the oxide layer 40 so as to be changed into a p-type conductivity layer.

상기 산화물층(40) 중 에칭된 부분으로 확산공정을 통해 붕소 불순물을 도핑하여 상기 기판의 n타입 전도도층(110)을 p타입 전도도층(20)으로 변화시킨다. 상기 p타입 전도도층(20)은 상기 중간반도체층(20)을 구성한다. 상기 붕소 불순물 도핑농도는 본 발명의 양방향 과도전압 억압디바이스에서의 양방향 브레이크다운 전압을 결정한다. 상기 붕소 불순물의 도핑농도는 확산 공정에 의해 조절되고, 즉 열처리 온도 및 열처리 시간에 의해 조절된다.The etched portion of the oxide layer 40 is doped with boron impurities through a diffusion process to change the n-type conductivity layer 110 of the substrate to the p-type conductivity layer 20. The p-type conductivity layer 20 constitutes the intermediate semiconductor layer 20. The boron impurity doping concentration determines the bidirectional breakdown voltage in the bidirectional transient voltage suppression device of the present invention. The doping concentration of the boron impurity is controlled by the diffusion process, that is, by the heat treatment temperature and the heat treatment time.

특히, 본 발명과 같이 nn+타입 전도도층을 갖는 기판(10)을 이용할 경우 상기 기판(10)의 n+타입 전도도층(120)으로 이루어진 상기 하부반도체층(120)과 상기 기판의 n타입 전도도층(110)이 붕소 불순물의 도핑에 의해 p타입 전도도층(20)으로 변화되어 형성되는 상기 중간반도체층(20)의 접합면의 깊이가 결정되어 있기 때문에, 브레이크다운 전압은 p타입 전도도층(20)의 불순물 도핑 농도에 의해서 결정된다. 상기 기판의 n타입 전도도층(110)이 p타입 전도도층(20)으로 변화가 이루어진다 하더라도, p타입 전도도층의 피크 순 도핑 농도는 상기 기판의 n+ 타입 전도도층에 비해 10배 이상 작게 형성되기 때문에 n+타입 전도도층이 p타입 전도도층으로 변화되지는 않는다. 따라서 붕소 불순물의 도핑 농도만을 고려하여 브레이크다운 전압을 조절하기 때문에, 양방향 과도전압 억압디바이스를 구현하는 공정 조건의 변화폭을 좁은 범위에서 진행할 수 있어서 매우 안정적으로 브레이크다운 전압을 조절할 수 있다.
Particularly, in the case of using the substrate 10 having the nn + type conductivity layer as in the present invention, the lower semiconductor layer 120 formed of the n + type conductivity layer 120 of the substrate 10 and the n type conductivity layer of the substrate ( Since the depth of the junction surface of the intermediate semiconductor layer 20 formed by changing 110 into the p-type conductive layer 20 by the doping of boron impurities is determined, the breakdown voltage is the p-type conductive layer 20. Is determined by the impurity doping concentration. Even though the n-type conductivity layer 110 of the substrate is changed to the p-type conductivity layer 20, since the peak net doping concentration of the p-type conductivity layer is formed to be 10 times smaller than that of the n + type conductivity layer of the substrate. The n + type conductivity layer does not change into a p type conductivity layer. Therefore, since the breakdown voltage is adjusted only by considering the doping concentration of the boron impurity, the change in the process conditions for implementing the bidirectional transient voltage suppression device can be performed in a narrow range, so that the breakdown voltage can be adjusted very stably.

도 5는 붕소 불순물의 도핑 후 드라이브인이 진행되는 상태를 나타내는 단면도이고, 도 6은 드라이브인 공정이 진행된 상태를 나타내는 단면도이다.FIG. 5 is a cross-sectional view showing a drive in process after the doping of boron impurities, and FIG. 6 is a cross-sectional view showing a drive drive process in progress.

상기 기판의 n타입 전도도층(110)에 붕소 불순물의 도핑이 완료되어 p타입 전도도층(20)으로 변화된 상태에서 도 5와 같이 열처리 공정인 드라이브인을 진행한다. 상기 드라이브인의 진행에 의해 상기 기판의 n타입 전도도층(110)이 계속 p타입 전도도층(20)으로 변화되고, 결국 변화된 p타입 전도도층(20)은 도 6과 같이 상기 기판의 n+타입 전도도층(120)과 접촉하게 된다. 한편, 상기 드라이브인의 진행에 의해 상기 산화물층(40)은 도 6과 같이 성장된다.In the state where the doping of the boron impurity in the n-type conductivity layer 110 of the substrate is changed to the p-type conductivity layer 20, a drive-in process of heat treatment is performed as shown in FIG. 5. As the drive-in proceeds, the n-type conductivity layer 110 of the substrate is continuously changed to the p-type conductivity layer 20, and the changed p-type conductivity layer 20 is finally n + type conductivity of the substrate as shown in FIG. Contact with layer 120. On the other hand, as the drive-in proceeds, the oxide layer 40 is grown as shown in FIG.

그리고 상기 기판의 n타입 전도도층(110) 중 상기 산화물층(40)에 의해 붕소 불순물이 도핑되지 못한 부분은 상기 중간반도체층(20)을 이루는 p타입 전도도층(20)으로 변화되지 않고 n타입 전도도층으로 유지된다. 상기 기판의 전도도층 중 p타입 전도도층으로 변화되지 않은 n타입 전도도층(112)은 디바이스간의 절연 기능을 행한다.
The portion of the n-type conductivity layer 110 of the substrate that is not doped with boron impurities by the oxide layer 40 does not change to the p-type conductivity layer 20 constituting the intermediate semiconductor layer 20. It is maintained as a conductive layer. Among the conductivity layers of the substrate, the n-type conductivity layer 112, which is not changed to a p-type conductivity layer, functions to insulate between devices.

도 7은 산화물층(40)의 일부분을 에칭한 후 인 불순물을 도핑한 상태를 나타내는 단면도이고, 도 8은 인 불순물을 도핑한 후 드라이브인 공정이 진행된 상태를 나타내는 단면도이다. FIG. 7 is a cross-sectional view illustrating a state in which a phosphorus impurity is doped after etching a portion of the oxide layer 40, and FIG. 8 is a cross-sectional view illustrating a drive-in process after doping the phosphorus impurity.

도 6에서 드라이브인의 진행에 의해 성장된 상기 산화물층(40)의 일부 영역을 도 7과 같이 습식에칭 등의 에칭을 진행하고, 상기 산화물층(40) 중 에칭된 영역으로 인 불순물을 확산공정을 통해 도핑한다. 상기 p타입 전도도층으로 이루어진 중간반도체층(20) 중 인 불순물이 도핑되어진 영역은 n+타입 전도도층으로 변화되고, 상기 n+타입 전도도층은 상기 상부반도체층(30)을 구성한다.In FIG. 6, a portion of the oxide layer 40 grown by the drive-in is etched by wet etching, as shown in FIG. 7, and the phosphorus impurities are diffused into the etched region of the oxide layer 40. Doping through The region doped with phosphorus impurities in the intermediate semiconductor layer 20 made of the p-type conductivity layer is changed to an n + type conductivity layer, and the n + type conductivity layer constitutes the upper semiconductor layer 30.

다음으로 도 8과 같이 상기 중간반도체층(20)에 형성된 n+타입 전도도층이 안정적으로 상기 상부반도체층(30)으로 형성되도록 드라이브인을 진행한다. 상기 드라이브인의 열처리 온도 및 시간에 의해 상기 상부반도체층(30)을 이루는 n+타입 전도도층의 깊이가 결정된다. 한편, 상기 드라이브인 공정에 의해 상기 산화물층(40)은 성장한다.
Next, as shown in FIG. 8, the drive-in is performed such that the n + type conductivity layer formed on the intermediate semiconductor layer 20 is stably formed as the upper semiconductor layer 30. The depth of the n + type conductivity layer constituting the upper semiconductor layer 30 is determined by the heat treatment temperature and time of the drive-in. On the other hand, the oxide layer 40 is grown by the drive-in process.

도 9는 산화물층(40)의 일부분을 에칭한 상태를 나타내는 단면도이고, 도 10은 산화물층(40) 중 에칭된 부분 및 하부전도도층의 저면에 금속을 증착시킨 상태를 나타내는 단면도이다.9 is a cross-sectional view showing a state where a portion of the oxide layer 40 is etched, and FIG. 10 is a cross-sectional view showing a state where metal is deposited on the etched portion of the oxide layer 40 and the bottom surface of the lower conductive layer.

도 8에서 성장된 상기 산화물층(40)의 일부분을 도 9와 같이 습식에칭 등의 에칭을 통해 일부 영역을 제거한다. 그리고 상기 산화물층(40) 중 에칭에 의해 제거된 부분과 상기 기판의 n+타입 전도도층으로 이루어진 상기 하부반도체층(120)에 각각 도 10과 같이 금속을 증착 또는 성장시켜 전극을 형성한다.
A portion of the oxide layer 40 grown in FIG. 8 is removed through etching such as wet etching as shown in FIG. 9. An electrode is formed by depositing or growing a metal as shown in FIG. 10 on the lower semiconductor layer 120 including the portion of the oxide layer 40 removed by etching and the n + type conductivity layer of the substrate.

한편, 도 11과 같이 웨이퍼에 도 10과 같은 구조의 양방향 저전압 과도전압 억압디바이스를 복수 형성한 후 소잉(Sawing)공정을 거쳐 복수의 양방향 저전압 과도전압 억압디바이스를 제조할 수 있다.
Meanwhile, as illustrated in FIG. 11, a plurality of bidirectional low voltage transient voltage suppression devices having a structure as illustrated in FIG. 10 may be formed, and a plurality of bidirectional low voltage transient voltage suppression devices may be manufactured through a sawing process.

그리고 상기 본 발명의 제조방법에 의해 도 10과 같은 구성의 양방향 저전압 과도전압 억압디바이스를 제조하였다. 제조된 양방향 저전압 과도전압 억압디바이스에 대한 상부반도체층, 중간반도체층, 하부반도체층의 붕소(억셉터) 및 인(도너) 농도를 측정하였고, 그 결과는 도 12와 같다.
A bidirectional low voltage transient voltage suppression device having a configuration as shown in FIG. 10 was manufactured by the method of the present invention. The boron (acceptor) and phosphorus (donor) concentrations of the upper semiconductor layer, the intermediate semiconductor layer, and the lower semiconductor layer of the bidirectional low voltage transient voltage suppressing device were measured, and the results are shown in FIG. 12.

도 12와 같이 상부반도체층인 n+ 전도도층의 피크 순 농도는 2.56E19 cm-3, 중간반도체층인 p 타입 전도도층의 피크 순 농도는 1.19E17 cm-3, 하부반도체층인 n+ 전도도층의 피크 순 농도는 1.4E19 cm-3의 농도를 보이고 있다. As shown in FIG. 12, the peak net concentration of the n + conductivity layer, which is the upper semiconductor layer, is 2.56E19 cm −3 , and the peak net concentration of the p type conductivity layer, which is the intermediate semiconductor layer, is 1.19E17 cm −3 , the peak of the n + conductivity layer, which is the lower semiconductor layer. Net concentration is 1.4E19 cm -3 .

그리고 상기 양방향 과도전압 억압디바이스는 기본적으로 트랜지스터의 구조를 가지고 있고, 전도도층은 상부반도체층, 중간반도체층 및 하부반도체층으로 구성된다. 도 12에서 순차적으로 왼편의 n+ 타입 전도도층이 상부반도체층이 되며, 이때의 명칭을 에미터(Emitter)라 칭하고, 도 12에서 중간에 위치하고 있는 p 타입 전도도층은 중간반도체층을 의미하며 이 중간층의 명칭을 베이스(Base)라 칭하고, 마지막으로 도 12에서 오른편의 n+ 타입 전도도층은 하부반도체층을 의미하며, 이 하부층의 명칭을 콜렉터(Collector)라 칭하게 된다. The bidirectional transient voltage suppressing device basically has a transistor structure, and the conductive layer is composed of an upper semiconductor layer, an intermediate semiconductor layer, and a lower semiconductor layer. In FIG. 12, the n + type conductive layer on the left side becomes the upper semiconductor layer in sequence, and the name is called an emitter, and the p type conductive layer located in the middle in FIG. 12 refers to the intermediate semiconductor layer. In FIG. 12, the n + type conductivity layer on the right side refers to a lower semiconductor layer, and the name of the lower layer is called a collector.

또한, 도 12에서의 상부층인 에미터와 중간층인 베이스간의 접합면의 깊이는 3.45 ㎛에 위치하고 있으며, 이 접합면의 명칭을 “에미터-베이스 접합면”이라 칭하게 된다. 중간층인 베이스층과 하부층인 콜렉터와의 접합면 깊이는 5.15 ㎛에 위치하고 있으며, 이 접합면의 명칭을 “베이스-콜렉터 접합면”이라 칭하게 된다.In addition, the depth of the bonding surface between the emitter as the upper layer and the base as the intermediate layer in FIG. 12 is located at 3.45 µm, and the name of the bonding surface is referred to as "emitter-base bonding surface". The junction surface depth between the base layer, which is the intermediate layer, and the collector, which is the lower layer, is located at 5.15 µm, and the name of the junction surface is called "base-collector junction surface".

양방향 과도전압 억압디바이스의 양방향 브레이크 전압은 서로 동일한 브레이크 전압을 가지는 경우가 가장 이상적인 경우이다. 이를 실현하기 위해서는 에미터-베이스 접합면의 깊이가 베이스-콜렉터 접합면의 깊이에서 에미터-베이스 접합면의 깊이를 뺀 크기보다 큰 값을 가지고 있어야 된다. 즉 5.15 ㎛에서 3.45 마이크로 미터를 뺀 값인 1.7 ㎛는 에미터-베이스 접합면의 깊이인 3.45 ㎛보다 작다.Ideally, the bidirectional break voltages of the bidirectional transient voltage suppression devices have the same break voltages. To achieve this, the depth of the emitter-base joint surface must be greater than the depth of the base-collector joint minus the depth of the emitter-base joint surface. That is, 1.7 μm, which is 5.15 μm minus 3.45 micrometers, is smaller than 3.45 μm, the depth of the emitter-base joint surface.

따라서, 양방향 과도전압 억압디바이스는 양방향으로 브레이크 다운이 발생할 때, 양방향 모두 중간층인 베이스 층에서만 브레이크 다운이 발생하게 된다. Therefore, when the bidirectional transient voltage suppression device breaks down in both directions, breakdown occurs only in the base layer, which is an intermediate layer in both directions.

이때 브레이크 다운이 발생되는 기구(mechanism)은 터널링 브레이크다운에 의한 것이어서는 안되며, 반드시 애벌런치 브레이크다운이 발생하여야만 한다. 즉, 터널링 브레이크다운이 발생하게 되면, 양방향 과도전압 억압디바이스의 구동동작시 과열 발생과 특성의 열화가 발생할 가능성이 높기 때문이다. 이러한 이유로 인해 베이스층의 두께가 너무 작아서는 아니 된다. 도 12에서 보여주고 있는 농도그래프는 실제 양방향 브레이크 전압이 4볼트를 가지는 디바이스의 농도 그래프를 도시화 한 것이다.In this case, the mechanism in which the breakdown occurs is not to be caused by the tunneling breakdown, but an avalanche breakdown must occur. That is, when the tunneling breakdown occurs, there is a high possibility that overheating and deterioration of characteristics occur during the driving operation of the bidirectional transient voltage suppressing device. For this reason, the thickness of the base layer should not be too small. The concentration graph shown in FIG. 12 illustrates a concentration graph of a device having a real bidirectional break voltage of 4 volts.

본 발명의 경우 상기 상부반도체층(에미터)인 n+타입 전도도층의 깊이를 조절하여 양방향 과도전압 억압디바이스의 양방향 브레이크다운 전압을 결정하게 된다. 따라서, 본 발명에 의해서 실현되는 양방향 과도전압 억압디바이스의 양방향 브레이크다운 전압을 매우 손쉽게 조절할 수 있는 매우 큰 장점을 지니고 있다. 또한, 브레이크다운이 발생되는 경우에 있어서 대부분의 전류가 본 발명의 디바이스에서는 수직방향으로 흐르기 때문에 전류가 흐를시 발생되는 열은 디바이스 내의 전영역에 걸쳐 열을 흡수하게 된다.
In the present invention, the bidirectional breakdown voltage of the bidirectional transient voltage suppression device is determined by adjusting the depth of the n + type conductive layer, which is the upper semiconductor layer (emitter). Therefore, the bidirectional breakdown voltage of the bidirectional transient voltage suppression device realized by the present invention has a very large advantage. In addition, since most currents flow in the vertical direction in the device of the present invention when breakdown occurs, heat generated when current flows absorbs heat throughout the entire area of the device.

그리고 양방향 브레이크다운 전압이 4V 및 7V인 양방향 과도전압 억압디바이스를 각각 제조하였고, 각 양방향 과도전압 억압디바이스에 대한 전류-전압 그래프를 도 13으로 나타냈다. 또한 매우 낮은 전류에서의 특징을 확인하기 위해 도 13의 전류의 스케일을 로그 스케일로 단순변화시켜 도 14로 나타냈다.In addition, bidirectional transient voltage suppression devices having bidirectional breakdown voltages of 4V and 7V were manufactured, respectively, and a current-voltage graph for each bidirectional transient voltage suppression device is illustrated in FIG. 13. In addition, the scale of the current of FIG. 13 is simply changed to a logarithmic scale to confirm the characteristics at a very low current.

도 14와 같이 본 발명에 의해 실제 구현된 양방향 과도전압 억압디바이스의 전류-전압 그래프를 보면, 양방향 모두 브레이크다운이 발생하기 전에는 전류가 발생하지 않고 있다. 이는 본 발명에 의해 실현된 양방향 과도전압 억압디바이스의 누설전류가 매우 낮은 우수한 특성을 가진다는 것을 보여주고 있는 것이다.Referring to the current-voltage graph of the bidirectional transient voltage suppressing device actually implemented by the present invention as shown in FIG. 14, no current is generated until breakdown occurs in both directions. This shows that the leakage current of the bidirectional transient voltage suppression device realized by the present invention has very low excellent characteristics.

실제로 도 14에서 보는 바와 같이 1 나노암페어 미만으로 브레이크다운이 발생되기 전에는 전류가 거의 발생하지 않았으며, 브레이다운이 발생되는 전압에서 급격한 전류의 증가를 보이고 있다. 특히 특징적인 것은 전류가 10mA 까지는 다이나믹저항가 음의 값을 가지고 있다. 이 음의 다이나믹 저항을 갖는다는 것은 매우 중요한 특징을 가지고 있다. 왜냐하면, 외부에서 부득이하게 발생하는 과도전압은 전자회로에서 중요한 디바이스를 손실시킬 위험이 있기 때문에, 통상적으로 과도전압 억압디바이스를 전자회로에서 중요한 디바이스와 병열로 연결하여 중요한 디바이스를 보호하는 역할을 하게 된다. 이러한 경우에 있어서 과도전압 억압디바이스가 부득이하게 발생된 과도전압을 얼마나 빠르게 신속히 흡수하여 전자회로에서 중요한 디바이스를 보호느냐가 큰 관건이 되는데, 이러한 중요한 특성을 결정짖는 인자가 다이나믹 저항이다. 다이나믹 저항은 과도전압 억압디바이스에 전류가 흐를시의 저항을 의미하며, 과도전압 억압디바이스의 전류-전압 그래프의 기울기가 작을수록 다이나믹 저항은 크며, 기울기가 크면 클수록 다이나믹 저항이 작다는 것을 의미한다. 이러한 특성을 고려하여 볼 때에 본 발명으로 구현된 양방향 과도 전압은 전류가 10mA까지는 음의 다이나믹 저항을 가지고 있어서 그 동작 특성이 매우 우수하다는 특징을 가지고 있다.
In fact, as shown in FIG. 14, almost no current was generated before the breakdown occurred below 1 nanoamp, and a sudden increase in the voltage at which the breakdown occurred. Particularly characteristic is that the dynamic resistance is negative for currents up to 10mA. Having this negative dynamic resistance is a very important feature. Because transient voltage inevitably occurs from the outside, there is a risk of losing important devices in the electronic circuit. Therefore, in general, transient voltage suppression devices are connected in parallel with important devices in the electronic circuit to protect important devices. . In this case, the key factor is how quickly the transient voltage suppression device inevitably absorbs the transient voltage generated and protects important devices in the electronic circuit. The key factor for determining this important characteristic is dynamic resistance. Dynamic resistance means resistance when a current flows in the transient voltage suppression device. The smaller the slope of the current-voltage graph of the transient voltage suppression device is, the larger the dynamic resistance is, and the larger the slope is, the smaller the dynamic resistance is. In consideration of this characteristic, the bidirectional transient voltage implemented by the present invention has a characteristic of having an excellent dynamic characteristic because the current has a negative dynamic resistance up to 10 mA.

10: 기판,
110: n타입 전도도층
120: n+타입 전도도층, 하부반도체층
20: 중간반도체층,
30: 상부반도체층,
40: 산화물층10: substrate,
110: n-type conductivity layer
120: n + type conductivity layer, lower semiconductor layer
20: intermediate semiconductor layer,
30: upper semiconductor layer,
40: oxide layer

Claims (9)

a) n+타입 전도도를 갖는 하부반도체층 상에 n타입 전도도를 갖는 중간반도체층을 형성하는 단계와;
b) 상기 중간반도체층 상에 산화물층을 형성한 후 중간부분을 에칭하는 단계와;
c) 상기 산화물 층 중 에칭된 부분을 통해 붕소 불순물을 도핑하여 상기 중간반도체층의 중간부분을 p타입 전도도층으로 변화시킨 후 p타입 전도도층이 하부반도체층과 접하도록 드라이브인을 진행하는 단계와;
d) p타입 전도도층으로 변환된 상기 중간반도체층 상에 드라이브인에 의해 성장된 산화물 층의 일부분을 에칭한 후 인 불순물을 도핑하여 상기 p타입 전도도층으로 변화된 중간반도체층의 일부분을 n+타입 전도도층으로 변화시켜 상부반도체층을 얻는 단계;를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
a) forming an intermediate semiconductor layer having n-type conductivity on the lower semiconductor layer having n + -type conductivity;
b) etching an intermediate portion after forming an oxide layer on said intermediate semiconductor layer;
c) doping boron impurities through the etched portion of the oxide layer to change the middle portion of the intermediate semiconductor layer to a p-type conductive layer, and then drive-in so that the p-type conductive layer contacts the lower semiconductor layer; ;
d) etching a portion of the oxide layer grown by the drive-in on the intermediate semiconductor layer converted to the p-type conductivity layer and then doping phosphorus impurities to replace the portion of the intermediate semiconductor layer converted to the p-type conductivity layer with n + type conductivity. A method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function, comprising: converting the layer to a layer to obtain an upper semiconductor layer.
제1항에 있어서,
상기 a)단계는 상기 n타입 전도도층을 갖는 중간반도체층을 상기 하부반도체층 상에 에피텍시얼방법으로 성장시켜 형성하는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
The method of claim 1,
In the step a), the intermediate semiconductor layer having the n-type conductivity layer is formed by growing an epitaxial method on the lower semiconductor layer to manufacture a low voltage transient voltage suppression device having a bidirectional breakdown protection function. Way.
제2항에 있어서,
상기 a) 단계의 상기 하부반도체층의 n+타입 전도도층은 상기 상부반도체층의 n타입 전도도층에 비하여 피크 순 도핑 농도가 적어도 10배 이상 큰 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
The method of claim 2,
The low voltage transient voltage having the bidirectional breakdown protection function of the n + type conductivity layer of the lower semiconductor layer of step a) is at least 10 times higher than the n type conductivity layer of the upper semiconductor layer. Method for producing a suppression device.
제1항 내제 제3항 중 어느 한 항에 있어서,
상기 d)단계 후 드라이브인을 진행하여 상기 상부반도체층의 n+타입 전도도층을 일정 깊이까지 형성시키고, 상기 드라이브인에 의해 성장된 산화물층의 일부분을 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.The method according to any one of claims 1 to 3,
After the step d) proceeds to drive-in to form an n + type conductivity layer of the upper semiconductor layer to a certain depth, and etching a portion of the oxide layer grown by the drive-in A method of manufacturing a low voltage transient voltage suppression device having a breakdown protection function. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020100004058A 2010-01-15 2010-01-15 Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby KR100971460B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100004058A KR100971460B1 (en) 2010-01-15 2010-01-15 Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby
CN2010102756369A CN102013436A (en) 2010-01-15 2010-09-08 Low-voltage transient-voltage suppression device having bi-directional breakdown protection and manufacturing method thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100004058A KR100971460B1 (en) 2010-01-15 2010-01-15 Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby

Publications (1)

Publication Number Publication Date
KR100971460B1 true KR100971460B1 (en) 2010-07-22

Family

ID=42645847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100004058A KR100971460B1 (en) 2010-01-15 2010-01-15 Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby

Country Status (2)

Country Link
KR (1) KR100971460B1 (en)
CN (1) CN102013436A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102187243B1 (en) * 2019-06-28 2020-12-04 주식회사 케이이씨 Uni-directional Transient Voltage Suppressor and manufacturing method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105206680B (en) * 2014-06-24 2018-09-11 比亚迪股份有限公司 Bilateral transient voltage suppression diode and its manufacturing method
CN109599332A (en) * 2018-12-27 2019-04-09 朝阳无线电元件有限责任公司 A kind of low volt voltage adjustment diode manufacturing method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (en) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd Semiconductor device
KR100625362B1 (en) * 2004-05-27 2006-09-20 주식회사 케이이씨 Transient voltage suppressor and its manufacturing method
KR100868022B1 (en) * 2007-06-12 2008-11-11 주식회사 케이이씨 Transient voltage suppressor and manufacturing method thereof
KR100928653B1 (en) * 2009-06-16 2009-11-27 (주) 알에프세미 Semiconductor device and method for manufacturing thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999777A (en) * 1982-11-29 1984-06-08 Nec Home Electronics Ltd Manufacture of semiconductor device
US6600204B2 (en) * 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259479A (en) * 1992-12-15 1993-10-08 Sanken Electric Co Ltd Semiconductor device
KR100625362B1 (en) * 2004-05-27 2006-09-20 주식회사 케이이씨 Transient voltage suppressor and its manufacturing method
KR100868022B1 (en) * 2007-06-12 2008-11-11 주식회사 케이이씨 Transient voltage suppressor and manufacturing method thereof
KR100928653B1 (en) * 2009-06-16 2009-11-27 (주) 알에프세미 Semiconductor device and method for manufacturing thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102187243B1 (en) * 2019-06-28 2020-12-04 주식회사 케이이씨 Uni-directional Transient Voltage Suppressor and manufacturing method thereof

Also Published As

Publication number Publication date
CN102013436A (en) 2011-04-13

Similar Documents

Publication Publication Date Title
CN102856318B (en) Uni-directional transient voltage suppressor
JP4685333B2 (en) Low voltage punch-through bidirectional transient voltage suppressor
JP4358622B2 (en) Low-voltage punch-through bidirectional transient voltage suppressing element and manufacturing method thereof
CN109314143B (en) Semiconductor device with a plurality of semiconductor chips
KR101847227B1 (en) Electrostatic discharge transistor
JPWO2014156849A1 (en) Semiconductor device
JP6468631B2 (en) Laminated protective device and manufacturing method thereof
CN104752417A (en) Silicon controlled rectifier protection device and forming method thereof
JP2014056942A (en) Power semiconductor device
US11869940B2 (en) Feeder design with high current capability
KR100971460B1 (en) Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby
KR101049797B1 (en) Device and fabrication method of high-performance tvs
JP2020177973A (en) Semiconductor device
CN212750894U (en) Ultra-low voltage trigger device
CN104638020A (en) Epitaxial layer-based vertical current regulative diode and manufacturing method thereof
JP2013149925A (en) Semiconductor device and method for manufacturing the same
KR100981793B1 (en) Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby
US10497795B2 (en) Triple well isolated diode and method of making
TWI716994B (en) Esd protection device with low trigger voltage
CN111710674A (en) Ultra-low voltage trigger device and manufacturing method thereof
US20230223395A1 (en) Electrostatic discharge protection devices with high current capability
US20160049484A1 (en) Semiconductor device
CN111164759B (en) Feeder design with high current capacity
KR101510246B1 (en) Structure of the semiconductor device having bidirectional breakdown characteristics and fabrication methods thereof
CN117917780A (en) Unidirectional high-voltage punch-through TVS diode and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130710

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140709

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150710

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160720

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170710

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180710

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190715

Year of fee payment: 10