KR100981793B1 - Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby - Google Patents

Low-voltage transient-voltage supression devices having bi-directional breakedown protection and manufacturing method thereby Download PDF

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Abstract

PURPOSE: A low voltage transient voltage suppressing device including a bidirectional breakdown protection function and a manufacturing method thereof are provided to easily control the depth of a contact surface between an intermediate semiconductor layer and a lower semiconductor layer by controlling the thickness of an epitaxial growth layer. CONSTITUTION: An intermediate semiconductor layer(120) with a p type conductivity is formed on a lower semiconductor layer. An insulation unit includes a n type conductivity and is arranged on both upper sides of the intermediate semiconductor layer. An upper semiconductor layer is formed by changing the intermediate part of the intermediate semiconductor layer into an n+ type conductive layer. A first electrode(510) is formed by depositing a metal on the upper semiconductor layer. A second electrode is formed by depositing the metal on the lower semiconductor layer.

Description

양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법{LOW-VOLTAGE TRANSIENT-VOLTAGE SUPRESSION DEVICES HAVING BI-DIRECTIONAL BREAKEDOWN PROTECTION AND MANUFACTURING METHOD THEREBY}LOW-VOLTAGE TRANSIENT-VOLTAGE SUPRESSION DEVICES HAVING BI-DIRECTIONAL BREAKEDOWN PROTECTION AND MANUFACTURING METHOD THEREBY}

본 발명은 저전압 과도전압 억압디바이스 및 그 제조방법에 관한 것으로서, 구체적으로 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법에 관한 것이다.
The present invention relates to a low voltage transient voltage suppression device and a method for manufacturing the same. Specifically, a low voltage transient voltage suppression device having a bidirectional breakdown protection function having a low leakage current even at a low voltage in both directions and forming a breakdown voltage at a similar voltage in both directions And to a method for producing the same.

최근 전자산업의 발달로 인해, 낮은 공급 전압으로 동작하도록 설계되는 전자 회로들이 일반화되고 있는 추세이다. 이때 사용되는 회로의 동작전압을 감소시키고자 하는 현재의 추세에 따르기 위해서 낮은 전압에서도 발생되는 과도 전압에 의해 회로가 손상되지 않고 견디어 낼 수 있는 과도 전압 억제 디바이스의 브레이크다운(Breakdown) 전압을 낮추어야만 한다. 이때 전자회로를 손상시키는 주원인으로는 정전 방전, 유도 결합된 스카이트, 또는 과도한 상태에 의해 유발되는 과전압등이 될 수 있다. 현재 일반화되고 있는 전자회로의 동작전압은 대개 3볼트 이상의 낮은 전압을 이용하는 경우가 매우 많기 때문에 적어도 4볼트 이상의 과도 전압에 대하여 억제할 수 있는 과도 전압 디바이스의 필요성이 요구되고 있다.Recently, due to the development of the electronics industry, electronic circuits designed to operate with a low supply voltage have become a general trend. In order to follow the current trend to reduce the operating voltage of the circuits used, the breakdown voltage of the transient voltage suppression device must be lowered, which can withstand the circuit without being damaged by the transient voltages generated even at low voltages. do. At this time, the main causes of damage to the electronic circuit may be an electrostatic discharge, an inductively coupled skyt, or an overvoltage caused by an excessive state. Since the operating voltages of electronic circuits, which are being generalized in general, are often used at lower voltages of 3 volts or more, there is a need for a transient voltage device capable of suppressing transient voltages of at least 4 volts or more.

이러한 목적으로 전통적인 디바이스는 역방향 바이어스된 p+n+ 제너 다이오드(Zener diode)이다. 그러나, 이러한 단방향 브레이크다운을 이용한 디바이스는 더 높은 전압에서 잘 동작 하지만, 낮은 브레이크다운 전압에서 몇 가지 문제가 야기된다. 그 문제로는 (a) 낮은 브레이크다운 전압을 가지는 제너다이오드 디바이스는 큰 누설전류를 가지고 있으며, (b) 높은 커패시턴스를 유발한다. 예를 들면, 7볼트 제너다이오드 디바이스는 4볼트에서 100nA 이하의 누설 전류를 보이지만, 6볼트 제너다이오드 디바이스는 4볼트에서 10㎂의 누설전류를 보여 약 100배의 높은 누설전류가 발생하게 된다.
Traditional devices for this purpose are reverse biased p + n + Zener diodes. However, while devices using this unidirectional breakdown work well at higher voltages, some problems arise at lower breakdown voltages. The problem is that (a) Zener diode devices with low breakdown voltage have a large leakage current, and (b) cause high capacitance. For example, a 7 volt zener diode device exhibits a leakage current of 100 nA or less at 4 volts, while a 6 volt zener diode device exhibits a leakage current of 10 mA at 4 volts, resulting in approximately 100 times higher leakage current.

한편, 표면 브레이크다운(breakdown)에 대해 상당한 보호 기능을 갖는 저전압 펀치스루(punch-through) 양방향 과도 전압 억압 디바이스가 공개특허 제10-2004-17288호로 제안된 바 있다. On the other hand, a low voltage punch-through bidirectional transient voltage suppression device having considerable protection against surface breakdown has been proposed in JP-A-10-2004-17288.

상기 디바이스의 중간반도체층과 상부반도체층을 모두 에피텍시얼 성장방법을 사용하기 때문에 그 생산 비용이 매우 높고, 각각의 독립적인 디바이스를 구분하기 위해 트렌치구조를 형성하기 위한 공정비용이 매우 높은 단점을 가지고 있어서, 최종적으로 디바이스의 단가를 상승시키는 요인으로 작용한다.
Due to the epitaxial growth method for both the intermediate semiconductor layer and the upper semiconductor layer of the device, the production cost is very high, and the process cost for forming the trench structure to distinguish each independent device is very high. This has the effect of raising the unit cost of the device.

공개특허제10-2004-17288호Publication No. 10-2004-17288

종래의 과도 전압 억제 디바이스의 문제점을 해결하기 위한 본 발명은, 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법을 제공함을 그 목적으로 한다.
The present invention for solving the problem of the conventional transient voltage suppression device, and a low voltage transient voltage suppression device having a bidirectional breakdown protection function to form a breakdown voltage at a similar voltage in both directions with a low leakage current even at both low voltages and It is an object to provide a manufacturing method.

상기와 같은 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,

n+타입 전도도를 갖는 하부반도체층과;a lower semiconductor layer having n + type conductivity;

n+타입 전도도를 갖는 상부반도체층과;an upper semiconductor layer having n + type conductivity;

상기 하부반도체층과 상기 상부반도체층 사이에 배치되어 하부 p-n 접합면 및 상부 n-p접합면이 형성되는 p타입의 전도도를 갖는 중간반도체층을 포함하여 이루어지고,A middle semiconductor layer having a p-type conductivity disposed between the lower semiconductor layer and the upper semiconductor layer to form a lower p-n junction surface and an upper n-p junction surface,

n+타입 전도도를 갖는 절연부가 상기 상부반도체층상의 양측부에 배치되고, 상기 중간반도체층은 상기 절연부 내측에 접하도록 배치되는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스를 제공한다.An insulating part having an n + type conductivity is disposed on both sides of the upper semiconductor layer, and the intermediate semiconductor layer is disposed to be in contact with the inside of the insulating part, thereby providing a low voltage transient voltage suppressing device having a bidirectional breakdown protection function. do.

상기 중간반도체층은 n+타입 전도도를 갖는 하부반도체층 상에 엑피텍시얼 성장방식을 통해 p타입 전도도를 갖도록 형성되는 것이 바람직하다.The intermediate semiconductor layer is preferably formed to have p-type conductivity through an epitaxial growth method on the lower semiconductor layer having n + type conductivity.

상기 절연부는 상기 중간반도체층의 양측부에 인 불순물이 확산공정에 의해 도핑되어 n타입 전도도를 갖도록 변환되어 형성되고, 상기 상부반도체층은 상기 중간반도체층에 인 불순물이 확산공정에 의해 도핑되어 n+타입 전도도를 갖도록 변환되어 형성되는 것이 좋다.The insulating portion is formed by converting phosphorus impurities on both sides of the intermediate semiconductor layer by a diffusion process to have an n-type conductivity, and the upper semiconductor layer is doped with phosphorus impurities on the intermediate semiconductor layer by diffusion process. It is preferable to be converted and formed to have a type conductivity.

그리고 상기 상부반도체층과 상기 중간반도체층의 활성영역을 한정하는 영역에는 산화물층이 형성되는 것이 바람직하다.An oxide layer is preferably formed in a region defining active regions of the upper semiconductor layer and the intermediate semiconductor layer.

또한, 상기 중간반도체층의 피크 순 도핑 농도는 상기 상부반도체층 및 상기 하부반도체층보다 낮은 것이 바람직하다.
In addition, the peak net doping concentration of the intermediate semiconductor layer is preferably lower than the upper semiconductor layer and the lower semiconductor layer.

아울러 본 발명은, In addition, the present invention,

a) n+타입 전도도를 갖는 하부반도체층 상의 양측부에 n+타입 전도도의 절연부가 배치되고 상기 절연부 내측에 p타입 전도도를 갖는 중간반도체층이 배치되도록 상기 하부반도체층 상에 절연부 및 중간반도체층을 형성하는 단계와;a) an insulating portion and an intermediate semiconductor layer on the lower semiconductor layer such that an insulating portion of n + type conductivity is disposed on both sides of the lower semiconductor layer having n + type conductivity and an intermediate semiconductor layer having a p-type conductivity is disposed inside the insulating portion; Forming a;

b) 상기 중간반도체층 상에 n+타입 전도도를 갖는 상부반도체층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스를 제공한다.
b) providing a low voltage transient voltage suppression device having a bidirectional breakdown protection function comprising the step of forming an upper semiconductor layer having n + type conductivity on the intermediate semiconductor layer.

상기 a)단계는, n+타입 전도도를 갖는 하부반도체층 상에 p타입 전도도를 갖는 중간반도체층을 형성하는 단계와;Step a) includes forming an intermediate semiconductor layer having a p-type conductivity on the lower semiconductor layer having an n + -type conductivity;

상기 중간반도체층의 양측부에 인 불순물을 확산공정을 통해 도핑하여 n+타입 전도도를 갖는 절연부를 형성하는 단계;를 포함하여 이루어지는 것이 바람직하다.And doping phosphorus impurities on both sides of the intermediate semiconductor layer through a diffusion process to form an insulating portion having n + type conductivity.

상기 중간반도체층은 상기 하부반도체층 상에 엑피텍시얼 성장방식을 통해 p타입 전도도를 갖도록 형성하는 것이 바람직하다.The intermediate semiconductor layer is preferably formed to have a p-type conductivity through the epitaxial growth method on the lower semiconductor layer.

그리고 상기 b)단계는 상기 중간반도체층 상에 인 불순물을 확산공정을 통해 도핑하여 n+타입 전도도를 갖는 상부반도체층을 형성하는 것이 좋다.
In the step b), the dopant impurity may be doped on the intermediate semiconductor layer through a diffusion process to form an upper semiconductor layer having n + type conductivity.

본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법은 양방향 모두 저전압에서도 낮은 누설전류를 가지고 양방향 모두 유사한 전압에서 브레이크다운 전압을 형성하는 효과가 있다.The low voltage transient voltage suppression device having a bidirectional breakdown protection function and a method of manufacturing the same have an effect of forming a breakdown voltage at a similar voltage in both directions with a low leakage current even at a low voltage in both directions.

또한 본 발명은 종래와 달리 상부반도체층, 중간반도체층 및 하부반도체층을 모두 에피텍시얼 성장방법을 사용하지 않고 하나 이상의 전도도층을 확산공정을 통해 제조함에 따라 디바이스간에 절연을 위해 메사 트렌치 구조를 사용하지 않고, 절연부에 의해 디바이스간의 절연을 실현할 수 있어 제조비용을 크게 줄일 수 있는 효과가 있다.The present invention also provides a mesa trench structure for insulation between devices as the upper semiconductor layer, the intermediate semiconductor layer, and the lower semiconductor layer are all manufactured by a diffusion process without using an epitaxial growth method. It is possible to realize insulation between devices by means of the insulator, without the need for the use of the insulator, thereby greatly reducing the manufacturing cost.

본 발명의 양방향 저전압 과도전압 억압디바스의 경우 중간반도체층과 하부반도체층간의 접합면의 깊이를 중간반도체층으로 사용될 에피텍시얼 성장층의 두께를 조절함으로서 용이하게 조절이 가능한 효과가 있다.In the bidirectional low voltage transient voltage suppression device of the present invention, the depth of the junction surface between the intermediate semiconductor layer and the lower semiconductor layer can be easily adjusted by controlling the thickness of the epitaxial growth layer to be used as the intermediate semiconductor layer.

또한 중간반도체층의 불순물 도핑농도가 상부반도체층 및 하부반도체층의 불순물 도핑 농도보다 낮도록 제조할 수 있어, 양방향 브레이크다운 전압이 동일한 효과가 있다.
In addition, since the impurity doping concentration of the intermediate semiconductor layer may be lower than the impurity doping concentration of the upper semiconductor layer and the lower semiconductor layer, the bidirectional breakdown voltage has the same effect.

도 1은 본 발명의 일실시예인 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 구조를 개략적으로 나타내는 단면도이다.
도 2는 하부반도체층 상에 중간반도체층이 에피텍시얼 성장방법을 통해 형성된 상태를 나타내는 단면도이고,
도 3은 중간반도체층 상에 산화물층이 형성된 상태를 나타내는 단면도이며,
도 4는 산화물층의 양측부를 에칭한 상태를 나타내는 단면도이고,
도 5는 산화물층 중 에칭된 부분을 통해 인 불순물을 도핑하여 n타입 전도도층으로 변화된 상태를 나타내는 단면도이고,
도 6은 인 불순물의 도핑 후 드리이브인이 진행된 상태를 나타내는 단면도이다.
도 7은 산화물층의 일부분을 에칭한 상태를 나타내는 단면도이고,
도 8은 산화물층 중 에칭된 부분으로 인 불순물을 도핑한 상태를 나타내는 단면도이며,
도 9는 인 불순물을 도핑한 후 드리이브인을 진행한 상태를 나타내는 단면도이다.
도 10은 산화물층의 일부분을 에칭한 상태를 나타내는 단면도이고,
도 11은 산화물 층 에칭된 부분 및 하부전도도층의 저면에 금속을 증착시킨 상태를 나타내는 단면도이다.
도 12는 복수의 저전압 과도전압 억압디바이스가 형성된 웨이퍼의 단면구조를 나타내는 단면도이다.
도 13는 본 발명에 따라 제조된 양방향 저전압 과도전압 억압디바이스에 대한 상부 전도도층, 중간 전도도층, 하부 전도도층의 붕소(억셉터) 및 인(도너) 농도를 나타내는 그래프이다.
도 14은 본 발명에 따라 제조된 양방향 과도전압 억제디바이스의 전류의 스케일을 로그 스케일로 단순변화시켜 나타내는 로그함수 그래프이다.1 is a cross-sectional view schematically showing a structure of a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a state in which an intermediate semiconductor layer is formed on the lower semiconductor layer through an epitaxial growth method.
3 is a cross-sectional view illustrating a state in which an oxide layer is formed on an intermediate semiconductor layer.
4 is a cross-sectional view showing a state where both sides of the oxide layer are etched;
5 is a cross-sectional view illustrating a state in which a phosphorus impurity is doped through an etched portion of an oxide layer to change to an n-type conductivity layer,
6 is a cross-sectional view showing a state in which the drive-in proceeds after the doping of the phosphorus impurity.
7 is a cross-sectional view showing a state in which a part of the oxide layer is etched;
8 is a cross-sectional view illustrating a state in which a phosphorus impurity is doped into an etched portion of an oxide layer,
9 is a cross-sectional view illustrating a state in which a drive-in is performed after a phosphorus impurity is doped.
10 is a cross-sectional view showing a state where a portion of an oxide layer is etched;
FIG. 11 is a cross-sectional view illustrating a state in which a metal is deposited on an oxide layer etched portion and a bottom surface of a lower conductive layer.
12 is a cross-sectional view illustrating a cross-sectional structure of a wafer on which a plurality of low voltage transient voltage suppression devices are formed.
FIG. 13 is a graph showing boron (acceptor) and phosphorus (donor) concentrations of an upper conductivity layer, an intermediate conductivity layer, and a lower conductivity layer of a bidirectional low voltage transient voltage suppression device manufactured according to the present invention.
14 is a logarithmic graph illustrating a simple change in the scale of the current of the bidirectional transient voltage suppressing device manufactured according to the present invention to a logarithmic scale.

이하, 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법을 실시예를 들어 상세히 설명하면 다음과 같고, 본 발명의 권리범위는 하기의 실시예에 한정되는 것은 아니다.
Hereinafter, a low voltage transient voltage suppression device having a bidirectional breakdown protection function of the present invention and a method of manufacturing the same will be described in detail with reference to the following embodiments, but the scope of the present invention is not limited to the following embodiments.

도 1은 본 발명의 일실시예인 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 구조를 개략적으로 나타내는 단면도이다.
1 is a cross-sectional view schematically showing a structure of a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to an embodiment of the present invention.

본 발명의 저전압 과도전압 억압디바이스는 크게 n+타입 전도도를 갖는 하부반도체층(110), p타입 전도도를 갖는 중간반도체층(120), n+타입 전도도를 갖는 상부반도체층(140) 및 n+타입 전도도를 갖는 절연부(130)를 포함하여 구성된다.The low voltage transient voltage suppression device of the present invention greatly reduces the lower semiconductor layer 110 having the n + type conductivity, the intermediate semiconductor layer 120 having the p type conductivity, the upper semiconductor layer 140 having the n + type conductivity, and the n + type conductivity. It is configured to include an insulating portion 130 having.

상기 절연부(130)는 디바이스간의 절연을 위한 것으로서, 상기 하부반도체층(110)의 상측 양측부에 배치되고, 상기 중간반도체층(120)은 상기 절연부(130)에 내측에 접하도록 배치된다. 종래의 경우 디바이스 간의 절연을 위해 메사 트렌치구조를 가져야 할 필요가 없고, 나아가, 디바이스의 크기를 작게 하여도 디바이스의 표면에서의 높이 차이가 작기 때문에 패키지 제작을 위해 시행되는 픽업 불량이 낮은 장점이 있다.
The insulator 130 is for insulation between devices, and is disposed on both upper sides of the lower semiconductor layer 110, and the intermediate semiconductor layer 120 is disposed to be in contact with the insulator 130. . In the conventional case, it is not necessary to have a mesa trench structure to insulate between devices, and furthermore, even if the size of the device is small, there is a merit that the pick-up defect that is performed for the package manufacturing is low because the height difference on the surface of the device is small. .

상기 중간반도체층(120)은 상기 하부반도체층(110) 상에 엑피텍시얼 성장방식을 통해 p타입 전도도를 갖도록 형성된다.The intermediate semiconductor layer 120 is formed on the lower semiconductor layer 110 to have a p-type conductivity through an epitaxial growth method.

그리고 상기 절연부(130)는 상기 중간반도체층(120)의 양측부에 인 불순물을 확산공정을 통해 도핑되어 n타입 전도도를 갖도록 변환되어 형성되는 것이 바람직하다.In addition, the insulator 130 may be formed by being doped with phosphorus impurities on both sides of the intermediate semiconductor layer 120 through a diffusion process to be converted to have an n-type conductivity.

상기 상부반도체층(140)은 상기 중간반도체층(120)에 인 불순물이 확산공정에 의해 도핑되어 n+타입 전도도를 갖도록 변환되어 형성된다.
The upper semiconductor layer 140 is formed by converting phosphorus impurities into the intermediate semiconductor layer 120 by a diffusion process to have n + type conductivity.

또한 도 1과 같이 상기 상부반도체층(140)과 상기 중간반도체층(120)의 활성영역을 한정하는 영역에는 각 전도도층간의 표면 절연을 위해 산화물층(40)이 형성되는 것이 좋다. 상기 산화물층(40)은 건식 또는 습식방법을 이용하여 열적으로 성장될 수 있다. In addition, as shown in FIG. 1, an oxide layer 40 may be formed in the region defining the active regions of the upper semiconductor layer 140 and the intermediate semiconductor layer 120 for surface insulation between the conductive layers. The oxide layer 40 may be thermally grown using a dry or wet method.

그리고 도 1의 부호 중 510은 상부반도체층(140)에 금속을 증착 또는 성장시켜 형성된 전극이고, 520은 하부반도체층(110)에 금속을 증착 또는 성장시켜 형성된 전극이다.
In FIG. 1, reference numeral 510 is an electrode formed by depositing or growing a metal on the upper semiconductor layer 140, and 520 is an electrode formed by depositing or growing a metal on the lower semiconductor layer 110.

다음으로 본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법을 도면을 참조하여 상세히 설명하면 다음과 같다.Next, a method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법은 n+타입 전도도를 갖는 하부반도체층(110) 상에 중간반도체층(120) 및 절연부(130)를 형성하는 단계와; 상기 중간반도체층(120) 상에 n+타입 전도도를 갖는 상부반도체층(140)을 형성하는 단계를 포함하여 이루어진다.
A method of manufacturing a low voltage transient voltage suppression device having a bidirectional breakdown protection function according to the present invention includes forming an intermediate semiconductor layer 120 and an insulating portion 130 on a lower semiconductor layer 110 having an n + type conductivity; And forming an upper semiconductor layer 140 having n + type conductivity on the intermediate semiconductor layer 120.

도 2는 하부반도체층(110) 상에 중간반도체층(120)이 형성된 상태를 나타내는 단면도이고, 도 3은 중간반도체층(120) 상에 산화물층(40)이 형성된 상태를 나타내는 단면도이며, 도 4는 산화물층(40)의 양측부를 에칭한 상태를 나타내는 단면도이고, 도 5는 산화물층(40) 중 에칭된 부분을 통해 인 불순물을 도핑하여 n타입 전도도층으로 변화된 상태를 나타내는 단면도이고, 도 6은 인 불순물의 도핑 후 드리이브인이 진행된 상태를 나타내는 단면도이다.2 is a cross-sectional view illustrating a state in which an intermediate semiconductor layer 120 is formed on the lower semiconductor layer 110, and FIG. 3 is a cross-sectional view illustrating a state in which an oxide layer 40 is formed on the intermediate semiconductor layer 120. 4 is a cross-sectional view showing a state in which both sides of the oxide layer 40 are etched, FIG. 5 is a cross-sectional view showing a state in which the phosphorus impurities are doped through the etched portion of the oxide layer 40 and changed into an n-type conductivity layer. 6 is a cross-sectional view showing a state in which the drive-in proceeds after doping the phosphorus impurity.

먼저, 상기 하부반도체층(110) 상에 중간반도체층(120) 및 절연부(130)를 형성하는 방법은 여러 방법이 있으나, 상기 하부반도체층(110) 상에 에피텍시얼방법으로 p타입 전도도를 갖는 중간반도체층(120)을 형성한 다음 상기 중간반도체층(120)의 양측부에 절연부(130)를 형성하는 것이 좋다.
First, there are various methods of forming the intermediate semiconductor layer 120 and the insulating portion 130 on the lower semiconductor layer 110, p-type by the epitaxial method on the lower semiconductor layer 110. After forming the intermediate semiconductor layer 120 having conductivity, it is preferable to form the insulation 130 on both sides of the intermediate semiconductor layer 120.

도 2와 같이 상기 하부반도체층(110) 상에 에피텍시얼방법으로 p타입 전도도를 갖는 중간반도체층(120)을 형성한다. 그리고 도 3과 같이 상기 중간반도체층(120) 상에 산화물층(40)을 형성한다. 상기 산화물층(40)은 건조 또는 습한 조건에서 열적으로 성장한다.
As shown in FIG. 2, an intermediate semiconductor layer 120 having a p-type conductivity is formed on the lower semiconductor layer 110 by an epitaxial method. 3, an oxide layer 40 is formed on the intermediate semiconductor layer 120. The oxide layer 40 grows thermally in dry or wet conditions.

상기 중간반도체층(120)의 양측부에 상기 절연부(130)를 형성하기 위하여 도 4와 같이 상기 중간반도체층(120) 상에 형성된 산화물층(40)의 양측부를 포토공정 및 에칭공정을 통해 에칭한다.
Both sides of the oxide layer 40 formed on the intermediate semiconductor layer 120 as shown in FIG. 4 in order to form the insulating portion 130 on both sides of the intermediate semiconductor layer 120 through a photo process and an etching process Etch.

그리고 도 5와 같이 상기 산화물층(40) 중 에칭된 부분(도 4의 410) 으로 확산공정을 통해 인 불순물을 도핑하여 상기 중간반도체층(120)의 양측부의 p타입 전도도층을 n타입 전도도층으로 변화시킨다. 상기 인 불순물의 도핑농도는 확산 공정에 의해 조절되고, 즉 열처리 온도 및 시간에 의해 조절된다. 이때 상기 인 불순물의 도핑농도는 디바이스간의 절연을 위하여 상기 하부반도체층(110) 보다 피크 순 도핑농도가 작게 형성되어야 한다.
As shown in FIG. 5, the p-type conductivity layers on both sides of the intermediate semiconductor layer 120 may be n-type conductivity layers by doping phosphorus impurities into the etched portion (410 of FIG. 4) in the oxide layer 40. To change. The doping concentration of the phosphorus impurity is controlled by the diffusion process, that is, controlled by the heat treatment temperature and time. In this case, the doping concentration of the phosphorus impurity should be smaller than the peak net doping concentration than the lower semiconductor layer 110 to insulate between devices.

다음으로 상기 중간반도체층(120)의 양측부에 인 불순물의 도핑이 완료되어 n타입 전도도층으로 변화된 상태에서 열처리공정인 드라이브인을 진행한다. 드라이브인의 진행에 의해 상기 중간반도체층(120)의 양측부는 p타입 전도도층이 계속 n타입 전도도층으로 변화되고, 결국 변화된 n타입 전도도층은 도 6과 같이 상기 하부반도체층(110)과 접촉하게 된다. 상기 변화된 n타입 전도도층은 상기 절연부(130)에 해당된다. 한편, 상기 드라이브인의 공정에 의해 상기 산화물층(40)은 도 6과 같이 성장된다.
Next, the doping of the phosphorus impurities on both sides of the intermediate semiconductor layer 120 is completed, and the drive-in, which is a heat treatment process, is performed in the state of being changed to the n-type conductivity layer. As the drive-in progresses, both sides of the intermediate semiconductor layer 120 are continuously changed to the p-type conductivity layer to the n-type conductivity layer, and the changed n-type conductivity layer is in contact with the lower semiconductor layer 110 as shown in FIG. 6. Done. The changed n-type conductivity layer corresponds to the insulation unit 130. Meanwhile, the oxide layer 40 is grown as shown in FIG. 6 by the drive-in process.

도 7은 산화물층(40)의 일부분을 에칭한 상태를 나타내는 단면도이고, 도 8은 산화물층(40) 중 에칭된 부분(도 7의 420)으로 인 불순물을 도핑한 상태를 나타내는 단면도이며, 도 9는 인 불순물을 도핑한 후 드리이브인을 진행한 상태를 나타내는 단면도이다.FIG. 7 is a cross-sectional view showing a state in which a portion of the oxide layer 40 is etched, and FIG. 8 is a cross-sectional view showing a doped phosphorus impurity in an etched portion (420 in FIG. 7) of the oxide layer 40. 9 is a cross-sectional view showing a state where the drive-in is performed after doping the phosphorus impurity.

상기 중간반도체층(120)에 n+타입 전도도를 갖는 상부반도체층(140)을 형성하기 위해 도 7과 같이 상기 산화물층(40)의 일부분을 포토공정 및 에칭공정을 통해 에칭한다. 그리고 도 8과 같이 상기 산화물층(40) 중 에칭된 부분(도 7의 420)으로 인 불순물을 확산공정을 통해 도핑한다. 상기 인 불순물이 도핑된 영역은 n+타입 전도도층으로 변화되고, 상기 n+타입 전도도층은 상기 상부반도체층(140)에 해당된다.A portion of the oxide layer 40 is etched through a photo process and an etching process as shown in FIG. 7 to form the upper semiconductor layer 140 having n + type conductivity in the intermediate semiconductor layer 120. As shown in FIG. 8, phosphorus impurities are doped into the etched portion (420 of FIG. 7) in the oxide layer 40 through a diffusion process. The region doped with phosphorus impurities is changed to an n + type conductivity layer, and the n + type conductivity layer corresponds to the upper semiconductor layer 140.

상기 중간반도체층(120)에 형성된 n+타입 전도도층이 안정적으로 상기 상부반도체층(140)으로 형성되도록 드라이브인을 진행한다. 상기 드라이브인의 열처리 온도 및 열처리 시간에 의해 상기 상부반도체층(140)을 이루는 n+타입 전도도층의 깊이가 결정된다. 한편 상기 드라이브인 공정에 의해 상기 산화물층(40)은 성장한다.The n + type conductivity layer formed on the intermediate semiconductor layer 120 proceeds to drive in such that the upper semiconductor layer 140 is stably formed. The depth of the n + type conductivity layer constituting the upper semiconductor layer 140 is determined by the heat treatment temperature and the heat treatment time of the drive-in. On the other hand, the oxide layer 40 is grown by the drive-in process.

상기 드라이브인 공정에 의해 상기 중간반도체층(120)의 두께 등을 손쉽게 조절이 가능할 뿐만 아니라, 상기 드라이브인 공정에 의해서만 브레이크다운 전압이 결정되기 때문에 균일하고 일정한 양방향 브레이크다운 전압을 가지는 과도전압 억압디바이스를 용이하게 제조할 수 있다.
Not only can the thickness of the intermediate semiconductor layer 120 be easily controlled by the drive-in process, but also the breakdown voltage is determined only by the drive-in process, so that the transient voltage suppression device has a uniform and constant bidirectional breakdown voltage. It can be manufactured easily.

도 10은 산화물층(40)의 일부분을 에칭한 상태를 나타내는 단면도이고, 도 11은 산화물 층 에칭된 부분(도 10의 430) 및 하부반도체층(110)의 저면에 금속을 증착시킨 상태를 나타내는 단면도이다.FIG. 10 is a cross-sectional view illustrating a state in which a portion of the oxide layer 40 is etched, and FIG. 11 illustrates a state in which a metal is deposited on the bottom surface of the oxide layer etched portion (430 of FIG. 10) and the lower semiconductor layer 110. It is a cross section.

도 9에서 드라이브인 공정에 의해 성장된 상기 산화물층(40)의 일부분을 도 10과 같이 포토공정 및 에칭공정을 이용하여 제거한다. 상기 산화물층(40) 중 에칭에 의해 제거된 부분(도 10의 430)과 상기 하부반도체층의 저면에 각각 도 11과 같이 금속을 증착 또는 성장시켜 전극을 형성한다.
A portion of the oxide layer 40 grown by the drive-in process in FIG. 9 is removed using a photo process and an etching process as shown in FIG. 10. An electrode is formed by depositing or growing a metal as shown in FIG. 11 on the portion of the oxide layer 40 removed by etching (430 of FIG. 10) and the bottom surface of the lower semiconductor layer.

한편, 도 12와 같이 웨이퍼에 도 11과 같은 구조의 양방향 저전압 과도전압 억압디바이스를 복수 형성한 후 소잉(Sawing)공정을 거쳐 복수의 양방향 저전압 과도전압 억압디바이스를 제조할 수 있다.
Meanwhile, after forming a plurality of bidirectional low voltage transient voltage suppression devices having a structure as shown in FIG. 11 as shown in FIG. 12, a plurality of bidirectional low voltage transient voltage suppression devices may be manufactured through a sawing process.

그리고 본 발명의 제조방법에 의해 도 11과 같은 구성의 양방향 저전압 과도전압 억압디바이스를 제조하였다. 제조된 양방향 저전압 과도전압 억압디바이스에 대한 상부반도체층, 중간반도체층, 하부반도체층의 붕소(억셉터) 및 인(도너) 농도를 측정하였고, 그 결과는 도 13와 같다.
A bidirectional low voltage transient voltage suppressing device having the configuration as shown in FIG. 11 was manufactured by the manufacturing method of the present invention. The boron (acceptor) and phosphorus (donor) concentrations of the upper semiconductor layer, the intermediate semiconductor layer, and the lower semiconductor layer of the bidirectional low voltage transient voltage suppression device were measured, and the results are shown in FIG. 13.

도 13와 같이 상부반도체층인 n+ 전도도층의 피크 순 농도는 2.67E19 cm-3, 중간반도체층인 p 타입 전도도층의 피크 순 농도는 1.10E18 cm-3, 하부반도체층인 n+ 전도도층의 피크 순 농도는 7.30E18 cm-3의 농도를 보이고 있다. As shown in FIG. 13, the peak net concentration of the n + conductivity layer as the upper semiconductor layer is 2.67E19 cm −3 , and the peak net concentration of the p type conductivity layer as the middle semiconductor layer is 1.10E18 cm −3 and the peak of the n + conductivity layer as the lower semiconductor layer. Net concentration is 7.30E18 cm -3 .

그리고 상기 양방향 과도전압 억압디바이스는 기본적으로 트랜지스터의 구조를 가지고 있고, 전도도층은 상부반도체층, 중간반도체층 및 하부반도체층으로 구성된다. 도 13에서 순차적으로 왼편의 n+ 타입 전도도층이 상부반도체층이 되며, 이때의 명칭을 에미터(Emitter)라 칭하고, 도 13에서 중간에 위치하고 있는 p 타입 전도도층은 중간반도체층을 의미하며 이 중간층의 명칭을 베이스(Base)라 칭하고, 마지막으로 도 13에서 오른편의 n+ 타입 전도도층은 하부반도체층을 의미하며, 이 하부층의 명칭을 콜렉터(Collector)라 칭하게 된다. The bidirectional transient voltage suppressing device basically has a transistor structure, and the conductive layer is composed of an upper semiconductor layer, an intermediate semiconductor layer, and a lower semiconductor layer. In FIG. 13, the n + type conductive layer on the left side becomes the upper semiconductor layer in sequence, and the name is called an emitter, and the p type conductive layer located in the middle in FIG. 13 refers to the intermediate semiconductor layer. In FIG. 13, the n + type conductivity layer on the right side refers to a lower semiconductor layer, and the name of the lower layer is called a collector.

또한, 도 13에서의 상부층인 에미터와 중간층인 베이스간의 접합면의 깊이는 2.00 ㎛에 위치하고 있으며, 이 접합면의 명칭을 “에미터-베이스 접합면”이라 칭하게 된다. 중간층인 베이스층과 하부층인 콜렉터와의 접합면 깊이는 5.95 ㎛에 위치하고 있으며, 이 접합면의 명칭을 “베이스-콜렉터 접합면”이라 칭하게 된다.In addition, the depth of the joint surface between the emitter which is the upper layer and the base which is the intermediate layer in FIG. 13 is located at 2.00 m, and the name of this joint surface is referred to as "emitter-base joint surface". The junction surface depth between the base layer, which is the intermediate layer, and the collector, which is the lower layer, is located at 5.95 µm, and the name of the junction surface is called "base-collector junction surface".

본 발명의 경우 상기 상부반도체층(에미터)인 n+타입 전도도층의 깊이를 조절하여 양방향 과도전압 억압디바이스의 양방향 브레이크다운 전압을 결정하게 된다. 따라서, 본 발명에 의해서 실현되는 양방향 과도전압 억압디바이스의 양방향 브레이크다운 전압을 매우 손쉽게 조절할 수 있는 매우 큰 장점을 지니고 있다. 또한, 브레이크다운이 발생되는 경우에 있어서 대부분의 전류가 본 발명의 디바이스에서는 수직방향으로 흐르기 때문에 전류가 흐를시 발생되는 열은 디바이스 내의 전영역에 걸쳐 열을 흡수하게 된다.
In the present invention, the bidirectional breakdown voltage of the bidirectional transient voltage suppression device is determined by adjusting the depth of the n + type conductive layer, which is the upper semiconductor layer (emitter). Therefore, the bidirectional breakdown voltage of the bidirectional transient voltage suppression device realized by the present invention has a very large advantage. In addition, since most currents flow in the vertical direction in the device of the present invention when breakdown occurs, heat generated when current flows absorbs heat throughout the entire area of the device.

그리고 양방향 브레이크다운 전압이 4V인 양방향 과도전압 억압디바이스를 각각 제조하였고, 매우 낮은 전류에서의 특징을 확인하기 위해 전류의 스케일을 로그 스케일로 단순변화시켜 도 14로 나타냈다.In addition, bidirectional transient voltage suppression devices each having a bidirectional breakdown voltage of 4V were manufactured, and the scale of the current was simply changed to a logarithmic scale to confirm characteristics at a very low current.

실제로 도 14에서 보는 바와 같이 1 나노암페어 미만으로 브레이크다운이 발생되기 전에는 전류가 거의 발생하지 않았으며, 브레이다운이 발생되는 전압에서 급격한 전류의 증가를 보이고 있다. 특히 특징적인 것은 전류가 10mA 까지는 다이나믹저항이 음의 값을 가지고 있다. 이 음의 다이나믹 저항을 갖는다는 것은 매우 중요한 특징을 가지고 있다. 왜냐하면, 외부에서 부득이하게 발생하는 과도전압은 전자회로에서 중요한 디바이스를 손실시킬 위험이 있기 때문에, 통상적으로 과도전압 억압디바이스를 전자회로에서 중요한 디바이스와 병열로 연결하여 중요한 디바이스를 보호하는 역할을 하게 된다. 이러한 경우에 있어서 과도전압 억압디바이스가 부득이하게 발생된 과도전압을 얼마나 빠르게 신속히 흡수하여 전자회로에서 중요한 디바이스를 보호느냐가 큰 관건이 되는데, 이러한 중요한 특성을 결정짖는 인자가 다이나믹 저항이다. 다이나믹 저항은 과도전압 억압디바이스에 전류가 흐를시의 저항을 의미하며, 과도전압 억압디바이스의 전류-전압 그래프의 기울기가 작을수록 다이나믹 저항은 크며, 기울기가 크면 클수록 다이나믹 저항이 작다는 것을 의미한다. 이러한 특성을 고려하여 볼 때에 본 발명으로 구현된 양방향 과도 전압은 전류가 10mA까지는 음의 다이나믹 저항을 가지고 있어서 그 동작 특성이 매우 우수하다는 특징을 가지고 있다.
In fact, as shown in FIG. 14, almost no current was generated before the breakdown occurred below 1 nanoamp, and a sudden increase in the voltage at which the breakdown occurred. Particularly characteristic is that the dynamic resistance is negative until the current is 10mA. Having this negative dynamic resistance is a very important feature. Because transient voltage inevitably occurs from the outside, there is a risk of losing important devices in the electronic circuit. Therefore, in general, transient voltage suppression devices are connected in parallel with important devices in the electronic circuit to protect important devices. . In this case, the key factor is how quickly the transient voltage suppression device inevitably absorbs the transient voltage generated and protects important devices in the electronic circuit. The key factor for determining this important characteristic is dynamic resistance. Dynamic resistance means resistance when a current flows in the transient voltage suppression device. The smaller the slope of the current-voltage graph of the transient voltage suppression device is, the larger the dynamic resistance is, and the larger the slope is, the smaller the dynamic resistance is. In consideration of this characteristic, the bidirectional transient voltage implemented by the present invention has a characteristic of having an excellent dynamic characteristic because the current has a negative dynamic resistance up to 10 mA.

110: 하부반도체층,
120: 중간반도체층,
130: 절연부,
140: 상부반도체층
40: 산화물층
510, 520: 전극110: lower semiconductor layer,
120: intermediate semiconductor layer,
130: insulation,
140: upper semiconductor layer
40: oxide layer
510, 520: electrode

Claims (10)

a) n+타입 전도도를 갖는 하부반도체층 상에 p타입 전도도를 갖는 중간반도체층을 형성하는 단계와;
b) 상기 p타입 중간반도체층 상에 산화물층을 형성한 후 양측부를 에칭하는 단계와;
c) 상기 산화물층 중 에칭된 부분을 통해 인 불순물을 상기 하부반도체층 보다 피크 순 도핑농도가 낮게 도핑하여 상기 중간반도체층의 양측부를 n+타입 전도도층을 변화시킨 후 n+타입 전도도층이 하부반도체층과 접하도록 드라이브인을 진행하여 절연부를 형성하는 단계와;
d) 상기 산화물층의 중간부를 에칭한 후 인 불순물을 도핑하여 상기 중간반도체층의 중간부를 n+타입 전도도층으로 변화시켜 상부반도체층을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
a) forming an intermediate semiconductor layer having a p-type conductivity on the lower semiconductor layer having an n + type conductivity;
b) etching both sides after forming an oxide layer on the p-type intermediate semiconductor layer;
c) doping the phosphorus impurity through the etched portion of the oxide layer lower than the lower semiconductor layer to change the n + type conductivity layer on both sides of the intermediate semiconductor layer, and then the n + type conductivity layer is the lower semiconductor layer. Driving the drive in contact with the insulator to form an insulator;
and d) etching the middle portion of the oxide layer and then doping phosphorus impurities to change the middle portion of the intermediate semiconductor layer to an n + type conductivity layer to form an upper semiconductor layer. A method of manufacturing a low voltage transient voltage suppression device having a function.
제1항에 있어서,
상기 a)단계는 상기 p타입 전도도층을 갖는 중간반도체층을 상기 하부반도체층 상에 에피텍시얼방법으로 성장시켜 형성하는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
The method of claim 1,
In the step a), the intermediate semiconductor layer having the p-type conductivity layer is formed by growing an epitaxial method on the lower semiconductor layer to manufacture a low voltage transient voltage suppression device having a bidirectional breakdown protection function. Way.
제1항에 있어서,
상기 중간반도체층의 피크 순 도핑 농도는 상기 상부반도체층 및 상기 하부반도체층보다 낮도록 형성하는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.
The method of claim 1,
The peak net doping concentration of the intermediate semiconductor layer is lower than the upper semiconductor layer and the lower semiconductor layer, characterized in that the low voltage transient voltage suppression device having a bidirectional breakdown protection function, characterized in that formed.
제1항에 있어서,
상기 d)단계 후 드리이브인을 진행하여 상기 상부반도체층의 n+타입 전도도층을 일정깊이까지 성장시키고, 상기 드라이브인에 의해 성장된 산화물층의 일부분을 에칭하는 단계를 포함하여 이루어지는 것을 특징으로 하는 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스의 제조방법.The method of claim 1,
After the step d) proceeds to drive-in to grow the n + type conductivity layer of the upper semiconductor layer to a certain depth, and etching a portion of the oxide layer grown by the drive-in A method of manufacturing a low voltage transient voltage suppression device having a breakdown protection function. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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