KR102175329B1 - 발광소자 및 이를 구비하는 조명 시스템 - Google Patents
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Abstract
실시예는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템에 관한 것이다.
실시예에 따른 발광소자는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층상에 반도체 전류차단층과, 상기 반도체 전류차단층 내에 전류확산층과, 상기 전류차단층 상에 전위제어층과, 상기 전위제어층 상에 활성층과, 상기 활성층 상에 제 2 도전형 반도체층을 포함하는 것을 특징으로 한다.
실시예에 따른 발광소자는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층상에 반도체 전류차단층과, 상기 반도체 전류차단층 내에 전류확산층과, 상기 전류차단층 상에 전위제어층과, 상기 전위제어층 상에 활성층과, 상기 활성층 상에 제 2 도전형 반도체층을 포함하는 것을 특징으로 한다.
Description
실시예는 발광소자에 관한 것으로, 좀더 상세하게는 발광 효율을 향상시키기 위한 발광소자 및 이를 구비하는 조명 시스템에 관한 것이다.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 밴드갭 에너지에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자 등은 상용화되어 널리 사용되고 있다.
종래기술의 질화물 반도체는 기판 상에 GaN 재질의 n형 반도체층, 활성층, p형 반도체층이 순차적으로 적층되어 형성된다.
하지만, GaN 성장 시 기판 과의 격자 상수 차이 및 열팽창 계수 차이로 인하여 전위(Dislocation) 발생 및 크랙(Crack)이 발생되어 발광 효율이 낮아지는 문제점이 있다.
또한, 종래 질화물 반도체는 GaN 기판의 서로 다른 위치에 두 전극을 형성하여 전류를 흐르게 한다.
하지만, 두 전극을 잇는 최단 거리로 전하의 흐름이 집중되어, 일부 영역의 활성층에서만 주로 전자와 전공이 결합하게 되므로, 발광 효율이 떨어지는 문제점이 있다.
실시예는 전술한 문제점을 해결하기 위한 것으로, 실시예는 기판과 GaN 사이의 격자 불일치 및 열팽창 계수 차이로 인한 전위 및 크랙의 영향을 감소시키고, 전류 스프레딩을 향상하기 위한 발광소자 및 이를 구비하는 조명 시스템을 제공하는 것을 그 목적으로 한다.
실시예에 따른 발광소자는 제 1 도전형 반도체층과, 상기 제 1 도전형 반도체층상에 반도체 전류차단층과, 상기 반도체 전류차단층 내에 전류확산층과, 상기 전류차단층 상에 전위제어층과, 상기 전위제어층 상에 활성층과, 상기 활성층 상에 제 2 도전형 반도체층을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 조명시스템은 상기 발광소자를 구비하는 조명유닛을 포함할 수 있다.
실시예는 발광소자의 신뢰성을 유지하면서, 발광 효율을 향상시킬 수 있는 발광소자, 발광소자의 제조방법, 발광소자 패키지 및 조명시스템을 제공할 수 있다.
도 1은 제 1 실시예에 따른 발광소자의 단면도이다.
도 2는 다른 실시예에 따른 복수층으로 형성된 반도체 전류차단층을 포함하는 발광소자의 단면도를 나타낸다.
도 3은 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 4는 다른 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 5는 또 다른 실시예에 따른 전류 블라킹 영역을 갖는 전류 확산층의 수평 단면도이고, 도 6은 도 5의 a-b의 단면도를 나타낸다.
도 7은 또 다른 실시예에 따른 전류확산층의 수평 단면도이다.
도 8은 또 다른 실시예에 따른 전류확산층의 수평 단면도이다.
도 9는 다른 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 10은 실시예에 따른 측방 과성장 방식으로 형성된 전위제어층의 단면을 나타내는 도면이다.
도 11은 실시예에 따른 발광소자 제조 초기공정 단계를 나타낸다.
도 12는 실시예에 따른 전위제어층을 형성하는 단계를 순서대로 나타낸다.
도 13은 실시예에 따른 발광소자 제조의 후기공정 단계를 나타낸다.
도 14와 15는 실시예의 전류차단층을 포함하는 발광소자와 일반적인 발광소자의 발광효율의 차이를 나타내는 그래프이다.
도 16은 제 2 실시예에 따른 수평형 반도체의 단면도를 나타낸다.
도 17은 실시예에 따른 발광소자 패키지의 단면도이다.
도 18 내지 도 20은 실시예에 따른 발광소자가 구비된 조명 시스템의 실시예들을 나타낸 분해 사시도이다.
도 2는 다른 실시예에 따른 복수층으로 형성된 반도체 전류차단층을 포함하는 발광소자의 단면도를 나타낸다.
도 3은 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 4는 다른 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 5는 또 다른 실시예에 따른 전류 블라킹 영역을 갖는 전류 확산층의 수평 단면도이고, 도 6은 도 5의 a-b의 단면도를 나타낸다.
도 7은 또 다른 실시예에 따른 전류확산층의 수평 단면도이다.
도 8은 또 다른 실시예에 따른 전류확산층의 수평 단면도이다.
도 9는 다른 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 10은 실시예에 따른 측방 과성장 방식으로 형성된 전위제어층의 단면을 나타내는 도면이다.
도 11은 실시예에 따른 발광소자 제조 초기공정 단계를 나타낸다.
도 12는 실시예에 따른 전위제어층을 형성하는 단계를 순서대로 나타낸다.
도 13은 실시예에 따른 발광소자 제조의 후기공정 단계를 나타낸다.
도 14와 15는 실시예의 전류차단층을 포함하는 발광소자와 일반적인 발광소자의 발광효율의 차이를 나타내는 그래프이다.
도 16은 제 2 실시예에 따른 수평형 반도체의 단면도를 나타낸다.
도 17은 실시예에 따른 발광소자 패키지의 단면도이다.
도 18 내지 도 20은 실시예에 따른 발광소자가 구비된 조명 시스템의 실시예들을 나타낸 분해 사시도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
(
실시예
)
도 1은 제 1 실시예에 따른 발광소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자(100)는 제 1 도전형 반도체층(111)과, 상기 제 1 도전형 반도체층(111)상에 반도체 전류차단층(120)과, 상기 반도체 전류차단층(120) 내에 전류확산층(130)과, 상기 전류차단층(120) 상에 전위제어층(140)과, 상기 전위제어층(140) 상에 활성층(113)과, 상기 활성층(113) 상에 제 2 도전형 반도체층(115)을 포함한다.
일반적인 질화물계 발광소자는 사파이어나 실리콘 기판 상에 상기 제 1 도전형 반도체층(111)을 성장시킨 후, 상기 제 1 도전형 반도체(111) 상면에 상기 활성층(113)을 성장시키는 방법으로 제조된다.
그런데, 상기 기판과 상기 제 1 도전형 반도체층(111)의 격자 불일치, 열팽창 계수의 차이 및 상기 제 1 도전형 반도체층(111)과 상기 활성층의 격자 불일치, 열팽창 계수의 차이에 의하여, 반도체층(110)에 스트레인(starin)이 가해질 수 있다. 그리고, 이러한 스트레인에 의하여, 상기 반도체층(110) 내에 전위(dislocation) 및 크랙(crack)이 발생하여, 소자의 신뢰성이 하락하고 발광 효율이 저하될 수 있다.
또한, 전극을 통해 상기 반도체층(110)으로 주입된 전하는 상기 활성층(113) 전반에 걸쳐서 주입되지 못하고, 상기 활성층(113)의 일부 영역에만 집중되어 발광 효율이 저하되는 문제점이 있다.
실시예는 상기 제 1 도전형 반도체층(111)과 활성층(113) 사이에 상기 반도체 전류차단층(120)과 전류확산층(130)을 형성하여, 주입된 전하가 반도체 전류차단층(120)에 의해 제 1 도전형 반도체층(111) 전면에 걸쳐 스프레딩되고, 전류확산층(130)을 통해 활성층(113)으로 주입되어, 활성층 전반에 걸쳐 빛이 발생하도록 함으로써, 발광효율을 향상시키고자 한다.
또한, 상기 전위제어층(140)은 제 1 도전형 반도체층(111)의 전위나 크랙을 제거하여, 소자의 신뢰성을 높이고 발광 효율을 향상시킬 수 있다.
이하에서는 이러한 발광소자의 구성요소들을 구체적으로 설명하기로 한다.
제 1 도전형
반도체층
먼저, 상기 제 1 도전형 반도체층(111)은 예를 들어, n형 도펀트를 포함할 수 있다. 그리고, 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다. 상기 제 1 도전형 반도체층(111)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제 1 도전형 반도체층(111)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
반도체
전류차단층
이러한 상기 제 1 도전형 반도체층(111) 상에는 반도체 전류차단층(120)이 형성될 수 있다.
상기 반도체 전류차단층(120)은 언도프드(undoped)된 화합물 반도체일 수 있고, 저농도의 p형 도펀트가 도핑된 화합물 반도체일 수 있다. 예를 들어, 상기 반도체 전류차단층(120)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.
또한, 상기 반도체 전류차단층(120)은 n형 도펀트가 도핑된 화합물 반도체일 수 있으며, 이때, 도핑 농도는 상기 제 1 도전형 반도체층(111)의 도핑 농도 보다 낮은 것이 바람직하다.
그리고, 상기 반도체 전류차단층(120)의 두께는 10㎚ 내지 수십 ㎛ 이하로 형성될 수 있으며, 보다 구체적으로 10㎚ 내지 3um 사이로 형성될 수 있다. 상기 반도체 전류차단층(120)의 두께가 10nm 이하일 때 전류 블라킹 효과가 감소될 수 있으며, 3um 이상일 때 후술하는 전류확산층(130) 형성이 어려울 수 있기 때문이다.
도 2는 다른 실시예에 따른 복수층으로 형성된 반도체 전류차단층을 포함하는 발광소자의 단면도를 나타낸다.
다른 실시예의 반도체 전류차단층(120)은 복수의 층으로 구성될 수 있다. 구체적으로, 실시예의 반도체 전류차단층(120)은 제 1 반도체 전류차단층(121), 제 2 반도체 전류차단층(123) 및 제 3 반도체 전류차단층(125)을 포함하도록 구성될 수 있다.
상기 제 1 반도체 전류차단층(121)과 제 3 반도체 전류차단층(125)은 언도프드된 반도체층일 수 있다. 그리고, 상기 제 2 반도체 전류차단층(123)은 제 1 반도체 전류차단층(121) 및 제 3 반도체 전류차단층(125) 보다 전기절연율이 높은 화합물 반도체층일 수 있다.
예를 들어, 제 1 반도체 전류차단층(121)과, 제 3 반도체 전류차단층(125)은 언도프드 또는 저농도로 도핑된 GaN 반도체층 일 수 있다. 그리고, 상기 제 2 반도체 전류차단층(123)은 제 1 반도체 전류차단층(121) 및 제 3 반도체 전류차단층(125) 보다 전기 절열율이 높은 화합물 반도체층일 수 있다. 예를 들어, 상기 제 2 반도체 전류차단층(123)은 언도프드 AlN, AlGaN일 수 있다.
그리고, 상기 반도체 전류차단층(120)의 두께는 10㎚ 내지 수십 ㎛ 이하로 형성될 수 있으며, 보다 구체적으로 10㎚ 내지 3um로 형성될 수 있다.
그리고, 상기 제 2 반도체 전류차단층(123)은 상기 반도체 전류차단층(120)이 3um 이하로 형성될 때, 500nm 이하로 형성되는 것이 바람직하나, 실시예는 이에 한정되지 않는다.
이러한 복수층으로 형성된 상기 반도체 전류차단층(120)은 상하층과 안정적으로 결합되면서, 전류 블라킹 효과는 향상되는 장점이 있다.
전류확산층
이러한 상기 반도체 전류차단층(120) 내에는 전류확산층(130)이 형성될 수 있다.
상기 전류확산층(130)은 상기 반도체 전류차단층(120) 내에서 상기 제 1 도전형 반도체층(111)과 전위제어층(140) 사이에 전자(또는, 전하)가 통과될 수 있도록 연결하는 역할을 한다.
이러한, 상기 전류확산층(130)은 제 1 도전형 도펀트를 포함하도록 형성될 수 있다. 예를 들어, 상기 전류확산층(130)은 Si, Ge, Sn, Se, Te 중 적어도 하나 이상을 포함하도록 형성될 수 있다.
이와 같이, 고농도의 도펀트를 포함하는 상기 전류확산층(130)은 제 1 도전형 반도체층(111)에서 발생한 전위를 차단할 수 있다.
나아가, 상기 전류확산층(130)은 반도체 전류차단층(120) 내에 형성되어 이후 에피 성장을 방해하므로, 별도의 마스크막 패턴 없이 측방 과성장법(Epitaxial Lateral Overgrowth;ELOG)으로 상기 전위제어층(140)을 성장시킬 수 있다.
좀더 상세히, 상기 전류확산층(130)을 수직 단면으로 보았을 때, 상기 제 1 도전형 반도체층(111)과 전위제어층(140)을 연결하는 채널(channel) 형상이고, 상기 전류확산층(130)의 수평단면을 보았을 때, 상기 채널이 규칙 또는 불규칙적으로 패턴된 형태이다.
이하, 상기 전류확산층(130)의 다양한 형태를 실시예를 나누어 설명하기로 한다.
도 3은 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 3을 참조하면, 실시예의 전류확산층(130)은 상기 반도체 전류차단층(120) 내에 채널(131)로, 메쉬(mesh) 패턴으로 형성될 수 있다. 좀더 상세히, 플레이트 형상의 반도체 전류차단층(120)을 관통하는 원형 채널(131)이 규칙적으로 배열된 형상일 수 있다.
도 3에는 상기 채널(131)이 원형으로 도시되었지만, 삼각형, 사각형, 다각형 또는 타원형 등 다양한 형태를 가질 수 있다.
이러한, 상기 전류확산층(130)은 상기 반도체 전류차단층(120)에 해당 패턴을 갖는 마스크(mask)가 형성된 후 Si를 도핑함으로써, 형성할 수 있다.
도 4는 다른 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 4를 참조하면, 실시예의 전류확산층(130)의 채널은 메트릭스로 형태로 상기 반도체 전류차단층(120) 내에 형성될 수 있다.
좀더 상세히, 상기 전류확산층(130)은 행(column)을 이루는 채널(132)들과, 열(row)을 이루는 채널(133)들로 구성될 수 있다.
이러한, 상기 전류확산층(130)은 상기 반도체 전류차단층(120)의 해당 패턴을 갖는 마스크(mask)가 형성된 후 Si를 도핑함으로써, 형성될 수 있다.
도 5는 또 다른 실시예에 따른, 전류 블라킹 영역을 갖는 전류 확산층의 수평 단면도이고, 도 6은 도 5의 a-b의 단면도를 나타낸다.
도 5와 6을 참조하면, 실시예의 반도체 전류차단층(120)은 제 1 전극층(150) 또는 제 2 전극층(160)에 오버랩(overlap)되는 영역인 전류 블라킹 영역(121)을 포함한다.
구체적으로, 상기 제 1 도전형 반도체층(111)의 하부 중앙에는 제 1 전극층(150)이 형성될 수 있는데, 제 1 전극층에 대응되는 반도체 전류차단층(120) 영역이 전류 블라킹 영역(121)에 해당한다.
실시예에서, 상기 반도체 전류차단층(120)의 전류 블라킹 영역(121)에는 전류확산층(130)이 거의 형성되지 않거나, 형성되지 않을 수 있다.
왜냐하면, 상기 제 1 전극(150)과 제 2 전극(160)을 잇는 최단 거리에 전류가 과다하게 흘러, 상기 전류 블라킹 영역(121)에 오버랩되는 상기 활성층(113)에 전류가 집중됨으로써, 발광 효율이 하락될 수 있기 때문이다.
실시예는 이러한 상기 전류 블라킹 영역(121)에 채널(131)을 형성하지 않음으로써, 반도체층(110) 전반에 전류를 확산시킬 수 있다.
도 7은 또 다른 실시예에 따른, 전류확산층의 수평 단면도이다.
도 7을 참조하면, 실시예의 전류확산층(130)은 수평면의 위치에 따라 전류확산층(130)의 면적을 달리 할 수 있다.
실시예의 상기 전류확산층(130)은 에지 영역(E)에 채널(131)을 많이 형성하여 전류확산층(130)의 면적을 넓히고, 상기 전류확산층(130)의 센터 영역(C)에는 채널(131)을 적게 형성하여 전류확산층(130)의 면적을 줄일 수 있다.
이때, 상기 에지 영역(E)은 전류 블라킹 영역(121)에서 먼 영역을 의미하며, 상기 센터 영역(C)은 전류 블라킹 영역(121)의 근접한 영역을 의미한다.
즉, 실시예는, 전류가 집중되는 센터 영역(C)에 전류확산층(120)의 면적을 줄이고, 전류가 흐르기 힘든 에지 영역(E)에 전류확산층(120)의 면적을 늘려 전류 스프레딩을 향상시킬 수 있다.
도 8은 또 다른 실시예에 따른, 전류확산층의 수평 단면도이다.
도 7을 참조하면, 실시예의 전류확산층(130)은 수평면의 위치에 따라 전류확산층(130)의 면적을 달리 할 수 있다.
실시예의 상기 전류확산층(130)은 에지 영역(E)에 채널(131)을 크게 형성하여 전류확산층(130)의 면적을 넓히고, 상기 전류확산층(130)의 센터 영역(C)에는 채널(131)을 작게 형성하여 전류확산층(130)의 면적을 줄일 수 있다.
실시예는, 전류가 집중되는 센터 영역(C)에 전류확산층(120)의 면적을 줄여 전류흐름을 막고, 전류가 흐르기 힘든 에지 영역(E)에 전류확산층(120)의 면적을 늘려 전류흐름을 원활하게 하여, 전류 스프레딩을 향상시킬 수 있다.
도 9는 실시예에 따른 전류확산층의 수평 단면도를 나타낸다.
도 9를 참조하면, 실시예의 불규칙적으로 채널이 형성된 전류확산층(130)이다.
실시예의 전류확산층(130)은 중심부로부터 방사상으로 연장된 패턴 구조를 가질 수 있다. 상기 전류확산층(130)은 제1 패턴부(232)와, 제1 패턴부(232)로부터 외곽을 향해 방사상으로 연장된 제2 패턴부(136)를 포함할 수 있다. 제1 패턴부(232)는 전류 블라킹 영역(121) 주위에 배치될 수 있다. 제2 패턴부(136)는 바 형상으로 형성되어 제1 패턴부(232)로부터 방사상으로 다수개가 배치될 수 있다.
상기 제2 패턴부(136)는 제3 패턴부(138)와 연결될 수 있다. 제3 패턴부(138)는 사각의 링 형상으로 형성될 수 있다. 제3 패턴부(138)는 반도체 전류차단층(120)의 외곽 영역을 따라 형성될 수 있다.
그리고, 상기 제3 패턴부(138)에는 내측을 향해 연장 형성된 바 형상의 제4 패턴부(137)가 더 형성될 수 있다.
상기와 같은 전류확산층(130)은 제1 패턴부 내지 제4 패턴부가 서로 연결된 구조를 가질 수 있다. 이로부터 전류를 효과적으로 스프레딩시킬 수 있다.
전위제어층
이러한 상기 전류확산층(130) 상에는 전위제어층(140)이 형성된다.
상기 전위제어층(140)은 상기 제 1 도전형 반도체층(111)과 같은 화합물 반도체층일 수 있다. 예를 들어, n형 도펀트를 포함하는 화합물 반도체일 수 있다.
이러한, 상기 전위제어층(140)은 측방 과성장(ELOG) 방식을 통해 성장한 질화물 반도체층일 수 있다. 즉, 상기 전위제어층(140)은 반도체 전류차단층(120)에서 전류확산층(130)이 형성되지 않는 영역에서 성장하여 측방 과성장함으로써, 형성될 수 있다.
그리고, 이와 같이 측방 과성장 방식으로 형성된 상기 전위제어층(140) 상기 제 1 도전형 반도체층(111)에서 발생한 전위를 전위를 벤딩시켜 효과적으로 전위를 차단시킬 수 있다.
도 10은 실시예에 따른 측방 과성장 방식으로 형성된 전위제어층의 단면을 나타내는 도면이다.
도 10을 참조하면, 상기 전류확산층(130)의 채널 사이의 간격에 따라 측방 과성장 방식으로 성장된 상기 전위제어층(140)의 단층을 촬영(AFM)하였을 때의 이미지이다.
상기 촬영 이미지를 보면, 적색에 가까운 픽셀은 전위를 나타내며, 노란색에 가까운 픽셀은 전위가 없는 결정을 나타낸다. 그리고, 상기 채널 사이의 간격이 좁을수록 상기 전위제어층(140)에서 전위가 효과적으로 차단되고 있음을 알 수 있다.
이를 통해, ELOG 로 성장한 전위제어층(140)은 일반적인 에피 공정에 따라서 성장한 도전형 반도체층에 비해 결정 내의 전위를 제거하여, 안정적인 결정 구조를 갖고있음을 알 수 있고, 이후 활성층(113)은 이러한 전위제어층(140) 상에 형성되어 양질의 결정으로 형성될 것을 유추할 수 있다.
활성층
상기 전위제어층(140) 상에는 활성층(113)이 배치된다.
상기 활성층(113)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(115)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(113)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(113)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(113)은 화합물 반도체로 구현될 수 있다. 상기 활성층(113)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(113)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(113)이 상기 다중 우물 구조로 구현된 경우, 상기 활성층(113)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 구현될 수 있다.
제 2 도전형
반도체층
상기 활성층(113) 상에는 제2 도전형 반도체층(115)이 배치될 수 있다.
상기 제2 도전형 반도체층(115)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(115)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(150)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제2 도전형 반도체층(115)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(115)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(113)이 p형 반도체층을 포함하고 상기 제2 도전형 반도체층(115)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제2 도전형 반도체층(115) 아래에는 n형 또는 p형 반도체층을 포함하는 반도체층이 더 형성될 수도 있다. 이에 따라, 상기 발광 구조물은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
상기 제1 도전형 반도체층(113) 및 상기 제2 도전형 반도체층(115) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조물의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
투광성
전극층
상기 제2 도전형 반도체층(150) 상에는 투광성 전극층(170)이 배치될 수 있다.
투광성 전극층(170)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 또는 금속합금, 금속 산화물 등을 다중으로 적층할 수도 있다. 예컨대, 투광성 전극층(170)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있으며, 투광성 전극층(170)으로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
전극층
투광성 전극층(170) 상에는 제2 전극(160)이 형성되며, 상부 일부가 노출된 제1 도전형 반도체층(111) 상에는 제1 전극(150)이 형성된다. 제1 전극(150) 및 제2 전극(160)으로는 예컨대, Cr, Ti, Ag, Ni, RH, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 어느 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 이후, 최종적으로 제1 전극(150) 및 제2 전극(160)이 전기적으로 연결됨으로써 발광 소자의 제작이 완료될 수 있다.
한편, 전술한 실시예와는 다르게, 상기 제 2 전극(160)은 상기 제 2 도전형 반도체층(115)의 면적과 비슷하게 제 2 도전형 반도체층(115) 상에 형성되면서, 오믹층과 반사층을 포함하도록 형성되는 것도 가능하다.
제조 방법
이하, 도 11 내지 13을 참조하여, 실시예에 따른 발광소자 제조방법을 설명하기로 한다.
실시예에 따른, 도 11은 발광소자 제조 초기공정 단계를 나타내며, 도 12는 전위제어층을 형성하는 단계를 순서대로 나타내며, 도 13은 발광소자 제조의 후기공정 단계를 나타낸다.
실시예에 따른 발광소자 제조방법에 의하면, 도 11과 같이, 기판(105) 위에 제 1 도전형 반도체층(111)을 형성하고, 제 1 도전형 반도체층(111) 위에 반도체 전류차단층(120)을 형성할 수 있다.
상기 기판(105)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에는 버퍼층(미도시)이 더 형성될 수 있다.
그리고, 상기 제1 도전형 반도체층(111)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성될 수 있고, 상기 반도체 전류차단층(120)은 도펀트가 첨부되지 않은 언도프드 반도체층 또는 저농도의 p형 도펀트가 첨부된 p형 반도체층으로 형성될 수 있다.
그리고, 도 12(a)와 같이, 상기 반도체 전류차단층(120) 내에 도펀트를 포함하는 전류확산층(130)을 형성할 수 있다. 예를 들어, 상기 전류확산층(130)은 상기 반도체 전류차단층(120)에 기설정된 패턴의 마스크가 형성된 후 n형 도펀트, 좀더 구체적으로 Si를 도핑함으로써 형성될 수 있다.
이렇게 형성된 전류확산층(130)은 반도체층(110) 전반에 걸쳐 전류를 확산시킬 수 있으며, 상기 기판(105)과 제 1 도전형 반도체층(111) 사이에서 발생된 전위(D1)의 성장을 차단할 수 있다.
이후, 도 12(b)와 같이, 상기 반도체 전류차단층(120) 위에는 전위제어층(140)이 형성될 수 있다.
예를 들어, 상기 전위제어층(140)은 제 1 도전형 도펀트가 첨부된 반도체층으로 형성될 수 있다. 좀더 상세히, 상기 전위제어층(140)은 상기 전류확산층(130)이 형성되지 않은 반도체 전류차단층(120)으로부터 측방 과성장 방식으로 형성될 수 있다.
이때, 도 12(c)와 같이, 상기 기판(105)과 제 1 도전형 반도체층(111) 사이에서 발생된 전위(D2)를 상기 전위제어층(140)에서 밴딩시킴으로써, 제거할 수 있다.
실시예는, 별도의 마스크막을 형성하는 공정 없이, 전류확산층(130)으로 전위제어층(140)을 측방 과성장할 수 있게 함으로써, 공정을 단순화할 수 있는 장점이 있다.
이후, 도 13과 같이, 상기 전위제어층(140) 상에 활성층(113)과 제 2 도전형 반도체층(115)을 형성할 수 있다.
효과
도 14와 15는 실시예의 반도체 전류차단층을 포함하는 발광소자와 일반적인 발광소자의 발광효율의 차이를 나타내는 그래프이다.
좀더 상세히, 도 14는 실시예에서, 전류 블라킹 영역(121)에 전류확산층(130)을 형성하지 않아서 전류 스프레딩을 향상시켰을 때의 발광효율을 나타낸다.
도 14와 15를 참조하면, 발광소자에 가해지는 파워가 증가할수록, 실시예의 발광소자의 발광효율이 일반적일 발광소자의 발광효율에 비하여 크게 향상되는 것을 확인할 수 있다.
이는, 실시예의 발광소자가 반도체 전류차단층(120)과 전류확산층(130)을 통해 활성층(113) 전반에 걸쳐 전자와 홀을 공급하여 발광하게 하여 발광 효율을 향상시킨 것이다.
또한, 도 12를 참조하면, 상기 전위제어층(140)과 전류확산층(130)이 활성층(113)에 전위가 발생하는 것을 억제하여, 발광효율 향상 및 소자의 신뢰성을 향상시켰음을 알 수 있다.
그리고, 도 11 내지 12를 참조하면, 상기 전류확산층(130)과 반도체 전류차단층(120)을 이용하여 측방 과성장으로 전위제어층(140)을 형성할 수 있어서, 공정을 단순화할 수 있는 장점이 있다.
수평형 반도체
이하, 반도체 전류차단층, 전류확산층 및 반도체 전류차단층이 형성된 수평형 반도체에 대하여 설명하며, 전술한 구성과 동일한 구성에 대해서는 도면부호를 동일하게 사용하며, 전술한 내용과 중복되는 설명은 생략하기로 한다.
도 16은 제 2 실시예에 따른, 수평형 반도체의 단면도를 나타낸다.
도 16에 도시한 수평형 발광소자는 앞서 기술한 수직형 발광소자의 기술적인 특징을 채용할 수 있다.
도 16을 참조하면, 실시예의 발광소자는 기판(105)과, 기판(105) 상에 제 1 도전형 반도체층(111)과, 상기 제 1 도전형 반도체층(111) 상에 순차적으로 형성된 반도체 전류차단층(120) 및 전위제어층(140)과, 상기 반도체 전류차단층(120) 내에 형성된 전류확산층(130)과, 상기 전위제어층(140) 상에 형성된 활성층(113)과, 상기 활성층 상에 형성된 제 2 도전형 반도체층(115)과, 상기 제 2 도전형 반도체층(115) 상에 형성된 투광성 전극층(170)과, 상기 제 1 도전형 반도체층(111) 상에 제 1 전극(150)과, 상기 투광성 전극층(170) 상에 제 2 전극(160)을 포함한다.
상기 기판(105)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다.
그리고, 도면에는 도시되지 않았지만, 상기 기판(105) 내에는 발광구조물의 재료와 기판(105)의 격자 불일치를 완화시켜 주는 버퍼층(미도시)가 형성될 수 있다. 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 기판(105) 상에는 제 1 도전형 반도체층(111)이 배치될 수 있다. 상기 제1 도전형 반도체층(111)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다.
이러한 상기 제 1 도전형 반도체층(111) 상에는 반도체 전류차단층(120)이 형성된다. 상기 반도체 전류차단층(120)은 언도프드(undoped)된 화합물 반도체일 수 있고, 저농도의 p형 도펀트가 도핑된 화합물 반도체일 수 있다.
또한, 상기 반도체 전류차단층(120)은 복수의 층으로 구성될 수 있다. 구체적으로, 실시예의 반도체 전류차단층(120)은 제 1 반도체 전류차단층(121), 제 2 반도체 전류차단층(123) 및 제 3 반도체 전류차단층(125)을 포함하도록 구성될 수 있다(도 2 참조). 예를 들어, 제 1 반도체 전류차단층(121)과, 제 3 반도체 전류차단층(125)은 언도프드 또는 저농도로 도핑된 GaN 반도체층 일 수 있고, 상기 제 2 반도체 전류차단층(123)은 제 1 반도체 전류차단층(121) 및 제 3 반도체 전류차단층(125) 보다 전기 절열율이 높은 화합물 반도체층일 수 있다. 예를 들어, 상기 제 2 반도체 전류차단층(123)은 언도프드 AlN, AlGaN일 수 있다.
이러한 상기 반도체 전류차단층(120) 내에는 전류확산층(130)이 형성될 수 있다.
상기 전류확산층(130)은 상기 반도체 전류차단층(120) 내에서 상기 제 1 도전형 반도체층(111)과 전위제어층(140) 사이에 전자(또는, 전하)가 통과될 수 있도록 연결하는 역할을 한다. 이러한, 상기 전류확산층(130)은 n형 도펀트를 포함하도록 형성될 수 있다. 예를 들어, 상기 전류확산층(130)은 Si, Ge, Sn, Se, Te 중 적어도 하나 이상을 포함하도록 형성될 수 있다.
전술한 반도체 전류차단층(130)의 다양한 형태는 실시예인 수평형 반도체에도 적용될 수 있으며, 이에 대한 설명은 생략하기로 한다.
그리고, 상기 전류확산층(130) 상에는 전위제어층(140)이 형성된다.
상기 전위제어층(140)은 상기 제 1 도전형 반도체층(111)과 같은 화합물 반도체층일 수 있다. 예를 들어, n형 도펀트를 포함하는 화합물 반도체일 수 있다.
이러한, 상기 전위제어층(140)은 측방 과성장(ELOG) 방식을 통해 성장한 질화물 반도체층일 수 있다. 즉, 상기 전위제어층(140)은 반도체 전류차단층(120)에서 전류확산층(130)이 형성되지 않는 영역에서 성장하여 측방 과성장함으로써, 형성될 수 있다.
상기 전위제어층(140) 상에는 활성층(113)이 배치된다.
상기 활성층(113)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(115)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(113)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(113) 상에는 제2 도전형 반도체층(115)이 배치될 수 있다.
상기 제2 도전형 반도체층(115)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(115)은 화합물 반도체로 구현될 수 있다.
상기 제2 도전형 반도체층(150) 상에는 투광성 전극층(170)이 배치될 수 있다.
상기 투광성 전극층(170)은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 또는 금속합금, 금속 산화물 등을 다중으로 적층할 수도 있다.
그리고, 상기 투광성 전극층(170) 상에는 제2 전극(160)이 형성되며, 상부 일부가 노출된 제1 도전형 반도체층(111) 상에는 제1 전극(1150)이 형성된다. 제1 전극(150) 및 제2 전극(160)으로는 예컨대, Cr, Ti, Ag, Ni, RH, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf 중 어느 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 이후, 최종적으로 제1 전극(150) 및 제2 전극(160)이 전기적으로 서로 연결됨으로써 발광 소자의 제작이 완료될 수 있다.
실시예는 상기 반도체 전류차단층(120)과 전류확산층(130)을 통하여, 활성층(113)에 전류 스프레딩을 향상시켜 발광효율을 향상시킬 수 있다.
또한, 상기 전위제어층(140)과 전류확산층(130)이 활성층(113)에 전위가 발생하는 것을 억제하여, 발광효율 향상 및 소자의 신뢰성을 향상시킬 수 있다.
그리고, 상기 전류확산층(130)과 반도체 전류차단층(120)을 이용하여 측방 과성장으로 전위제어층(140)을 형성할 수 있어서, 공정을 단순화할 수 있는 장점이 있다.
도 17은 실시예에 따른 발광소자 패키지의 단면도이다.
발광 소자 패키지(500)는 패키지 몸체부(505)와, 상기 패키지 몸체부(505) 상에 배치된 제3 전극층(513) 및 제4 전극층(514)과, 상기 패키지 몸체부(505) 상에 배치되어 상기 제3 전극층(513) 및 제4 전극층(514)과 전기적으로 연결되는 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(530)가 포함된다.
상기 패키지 몸체부(505)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주상에 경사면이 형성될 수 있다.
상기 제3 전극층(513) 및 제4 전극층(514)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공하는 역할을 한다. 또한, 상기 제3 전극층(513) 및 제4 전극층(514)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 패키지 몸체부(505) 상에 배치되거나 상기 제3 전극층(513) 또는 제4 전극층(514) 상에 배치될 수 있다.
상기 발광소자(100)는 도 16에 도시된 수평형 발광소자일 수 있으나 이에 한정되는 것은 아니다.
상기 발광 소자(100)는 상기 제3 전극층(513) 및/또는 제4 전극층(514)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 실시예에서는 상기 발광 소자(100)가 상기 제3 전극층(513) 및 제4 전극층(514)과 각각 와이어를 통해 전기적으로 연결된 것이 예시되어 있으나 이에 한정되는 것은 아니다.
상기 몰딩부재(530)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(530)에는 형광체(532)가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
도 18은 실시예에 따른 발광소자가 구비된 조명 시스템의 실시예를 나타낸 분해 사시도이다.
도 18에 도시된 바와 같이, 실시예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시예에 따른 발광소자(100) 또는 발광소자 패키지(200)를 포함할 수 있다.
예컨대, 상기 커버(2100)는 벌브(bulb) 또는 반구의 형상을 가지며, 속이 비어 있고, 일 부분이 개구된 형상으로 제공될 수 있다. 상기 커버(2100)는 상기 광원 모듈(2200)과 광학적으로 결합될 수 있다. 예를 들어, 상기 커버(2100)는 상기 광원 모듈(2200)로부터 제공되는 빛을 확산, 산란 또는 여기 시킬 수 있다. 상기 커버(2100)는 일종의 광학 부재일 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합될 수 있다. 상기 커버(2100)는 상기 방열체(2400)와 결합하는 결합부를 가질 수 있다.
상기 커버(2100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 상기 커버(2100)의 내면의 표면 거칠기는 상기 커버(2100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 상기 광원 모듈(2200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
상기 커버(2100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 상기 커버(2100)는 외부에서 상기 광원 모듈(2200)이 보이도록 투명할 수 있고, 불투명할 수 있다. 상기 커버(2100)는 블로우(blow) 성형을 통해 형성될 수 있다.
상기 광원 모듈(2200)은 상기 방열체(2400)의 일 면에 배치될 수 있다. 따라서, 상기 광원 모듈(2200)로부터의 열은 상기 방열체(2400)로 전도된다. 상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다.
상기 부재(2300)는 상기 방열체(2400)의 상면 상에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다. 상기 가이드홈(2310)은 상기 광원부(2210)의 기판 및 커넥터(2250)와 대응된다.
상기 부재(2300)의 표면은 빛 반사 물질로 도포 또는 코팅된 것일 수 있다. 예를 들면, 상기 부재(2300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 상기 부재(2300)는 상기 커버(2100)의 내면에 반사되어 상기 광원 모듈(2200)측 방향으로 되돌아오는 빛을 다시 상기 커버(2100) 방향으로 반사한다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
상기 부재(2300)는 예로서 절연 물질로 이루어질 수 있다. 상기 광원 모듈(2200)의 연결 플레이트(2230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 상기 방열체(2400)와 상기 연결 플레이트(2230) 사이에 전기적인 접촉이 이루어질 수 있다. 상기 부재(2300)는 절연 물질로 구성되어 상기 연결 플레이트(2230)와 상기 방열체(2400)의 전기적 단락을 차단할 수 있다. 상기 방열체(2400)는 상기 광원 모듈(2200)로부터의 열과 상기 전원 제공부(2600)로부터의 열을 전달받아 방열한다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)를 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다. 상기 가이드 돌출부(2510)는 상기 전원 제공부(2600)의 돌출부(2610)가 관통하는 홀을 갖는다.
상기 전원 제공부(2600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 상기 광원 모듈(2200)로 제공한다. 상기 전원 제공부(2600)는 상기 내부 케이스(2700)의 수납홈(2719)에 수납되고, 상기 홀더(2500)에 의해 상기 내부 케이스(2700)의 내부에 밀폐된다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다.
상기 가이드부(2630)는 상기 베이스(2650)의 일 측에서 외부로 돌출된 형상을 갖는다. 상기 가이드부(2630)는 상기 홀더(2500)에 삽입될 수 있다. 상기 베이스(2650)의 일 면 상에 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 상기 광원 모듈(2200)의 구동을 제어하는 구동칩, 상기 광원 모듈(2200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
상기 연장부(2670)는 상기 베이스(2650)의 다른 일 측에서 외부로 돌출된 형상을 갖는다. 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750) 내부에 삽입되고, 외부로부터의 전기적 신호를 제공받는다. 예컨대, 상기 연장부(2670)는 상기 내부 케이스(2700)의 연결부(2750)의 폭과 같거나 작게 제공될 수 있다. 상기 연장부(2670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결되고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(2800)에 전기적으로 연결될 수 있다.
상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
상기에서는 도면 및 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 실시예의 기술적 사상으로부터 벗어나지 않는 범위 내에서 실시예는 다양하게 수정 및 변경시킬 수 있음은 이해할 수 있을 것이다.
105: 기판 111: 제 1 도전형 반도체층
113: 활성층 115: 제 2 도전형 반도체층
120: 반도체 전류차단층 130: 전류확산층
140: 전위제어층 150: 제 1 전극
160: 제 2 전극 170: 투광성 전극층
113: 활성층 115: 제 2 도전형 반도체층
120: 반도체 전류차단층 130: 전류확산층
140: 전위제어층 150: 제 1 전극
160: 제 2 전극 170: 투광성 전극층
Claims (14)
- 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 반도체 전류차단층;
상기 반도체 전류차단층 내에 배치된 전류확산층;
상기 반도체 전류차단층 상에 전위제어층;
상기 전위제어층 상에 활성층; 및
상기 활성층 상에 제 2 도전형 반도체층;을 포함하고,
상기 반도체 전류차단층은 전기 절연율이 다른 적어도 2 이상의 반도체층으로 형성되고,
상기 반도체 전류차단층은 언도프드 GaN으로 형성된 제 1 반도체 전류차단층과, 상기 제 1 반도체 전류차단층 상에 언도프드 AlN 또는 AlGaN으로 형성된 제 2 반도체 전류차단층과, 상기 제 2 반도체 전류차단층 상에 언도프드 GaN으로 형성된 제 3 반도체 전류차단층을 포함하는 발광소자. - 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,
상기 반도체 전류차단층은 10㎚ 내지 3um 사이의 두께로 형성된 발광소자. - 제 1 항에 있어서,
상기 전류확산층은 상기 제 1 도전형 도펀트를 포함하는 반도체층인 발광소자. - 제 1 항에 있어서,
상기 전류확산층은 수직 단면에서 보았을 때 상기 제 1 도전형 반도체층과 상기 전위제어층을 연결하는 채널 형상이고, 상기 전류확산층을 수평단면으로 보았을 때 상기 채널이 규칙 또는 불규칙적으로 패터닝된 형태인 발광소자. - 삭제
- 삭제
- 제 7 항에 있어서,
상기 제 1 도전형 반도체층의 일측에 배치된 제 1 전극을 더 포함하고,
상기 반도체 전류차단층은 상기 제 1 전극과 오버랩되는 전류 블라킹 영역을 포함하고,
상기 전류확산층은 상기 전류 블라킹 영역에 배치되지 않는 발광소자. - 삭제
- 삭제
- 삭제
- 삭제
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |