KR102165266B1 - 반도체 소자 및 반도체 패키지 - Google Patents

반도체 소자 및 반도체 패키지 Download PDF

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Abstract

반도체 소자 및 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 도전성 패턴을 갖는 하부 기판, 상부 도전성 패턴을 갖는 상부 기판, 및 상기 하부 기판과 상기 상부 기판 사이의 반도체 소자, 상기 하부 도전성 패턴과 상기 반도체 소자 사이의 하부 연결 패턴, 상기 상부 도전성 패턴과 상기 반도체 소자 사이의 상부 연결 패턴을 포함한다. 상기 반도체 소자는 상기 하부 기판과 상기 상부 기판 사이에 개재되며, 상기 하부 기판과 마주보는 제1 면 및 상기 상부 기판과 마주보는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되며, 내부 회로 및 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 상에 배치된 절연성의 패시베이션 막; 상기 반도체 기판 및 상기 패시베이션 막을 관통하는 관통 전극 구조체; 상기 패시베이션 막 상에 배치되며 상기 관통 전극 구조체와 전기적으로 연결된 후면 도전성 패턴; 상기 패시베이션 막 내의 얼라인 리세스 영역; 및 상기 얼라인 리세스 영역 내에 한정된 절연성의 얼라인 패턴을 포함한다.

Description

반도체 소자 및 반도체 패키지{Semiconductor Device and Semiconductor Package}
본 발명의 기술적 사상은 얼라인 패턴 및 관통 전극 구조체를 갖는 반도체 소자, 반도체 소자의 형성 방법, 반도체 패키지 및 이들을 채택하는 전자 시스템에 관한 것이다.
전자 장치의 경박단소화 경향에 따라, 반도체 기판을 관통하는 관통 전극 구조체를 이용하는 기술이 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 수율 및 생산성을 증가시킬 수 있는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 관통 전극 구조체와 함게 얼라인 패턴을 갖는 반도체 소자의 구조를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자의 형성 방법들을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자를 포함하는 반도체 패키지를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자 및 상기 반도체 패키지를 포함하는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 상기 제1 면 상에 내부 회로를 포함하는 전면 구조물이 배치된다. 상기 반도체 기판의 상기 제2 면 상에 패시베이션 막이 배치된다. 상기 반도체 기판 및 상기 패시베이션 막을 관통하는 관통 전극 구조체가 배치된다. 상기 반도체 기판의 상기 제2 면 상에 후면 도전성 패턴이 배치된다. 상기 후면 도전성 패턴은 상기 관통 전극 구조체와 전기적으로 연결된다. 상기 패시베이션 막 내에 얼라인 리세스 영역이 배치된다. 상기 얼라인 리세스 영역 내에 절연성의 얼라인 패턴이 배치된다.
몇몇 실시예들에서, 상기 얼라인 패턴은 상기 얼라인 리세스 영역의 측벽을 덮는 제1 부분 및 상기 얼라인 리세스 영역의 바닥면을 덮는 제2 부분을 포함하며, 상기 얼라인 리세스 영역 내에 한정될 수 있다.
상기 얼라인 패턴의 상기 제1 부분의 상부면은 상기 패시베이션 막의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 얼라인 패턴의 상기 제1 부분의 상부면과 상기 반도체 기판의 상기 제2 면 사이의 거리는 상기 얼라인 패턴의 상기 제2 부분의 상부면과 상기 반도체 기판의 상기 제2 면 사이의 거리 보다 클 수 있다.
다른 실시예에서, 상기 패시베이션 막은 하부 패시베이션 막 및 상기 하부 패시베이션 막 상의 상부 패시베이션 막을 포함할 수 있다.
상기 얼라인 리세스 영역은 상기 상부 패시베이션 막을 관통할 수 있다.
상기 패시베이션 막은 상기 하부 패시베이션 막 및 상기 상부 패시베이션 막 사이의 중간 패시베이션 막을 더 포함할 수 있다.
상기 하부 및 중간 패시베이션 막들은 상기 반도체 기판의 상기 제2면을 덮으며, 상기 관통 전극 구조체의 측면과 상기 상부 패시베이션 막 사이에 개재된 부분을 포함할 수 있다.
상기 후면 도전성 구조체는 상기 관통 전극 구조체를 덮으며, 상기 관통 전극 구조체의 측면과 상기 상부 패시베이션 막 사이에 개재된 상기 하부 및 중간 패시베이션 막들을 덮을 수 있다.
상기 중간 패시베이션 막 및 상기 얼라인 패턴은 동일한 계열의 절연 막으로 형성되고, 상기 하부 및 상부 패시베이션 막들은 상기 중간 패시베이션 막 및 상기 얼라인 패턴과 다른 물질로 형성될 수 있다.
또 다른 실시예에서, 상기 반도체 기판은 회로 영역 및 관통 전극 영역을 갖되, 상기 관통 전극 구조체는 상기 관통 전극 영역의 상기 반도체 기판을 관통하고, 상기 내부 회로는 상기 회로 영역의 상기 반도체 기판의 상기 제1 면 상에 배치되고, 상기 얼라인 패턴은 상기 회로 영역의 상기 반도체 기판의 상기 제2 면 상에 배치될 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 포함하는 반도체 패키지를 제공한다. 이 반도체 패키지는 하부 도전성 패턴을 갖는 하부 기판, 상부 도전성 패턴을 갖는 상부 기판, 및 상기 하부 기판과 상기 상부 기판 사이의 반도체 소자, 상기 하부 도전성 패턴과 상기 반도체 소자 사이의 하부 연결 패턴, 상기 상부 도전성 패턴과 상기 반도체 소자 사이의 상부 연결 패턴을 포함한다. 상기 반도체 소자는 상기 하부 기판과 상기 상부 기판 사이에 개재되며, 상기 하부 기판과 마주보는 제1 면 및 상기 상부 기판과 마주보는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상에 배치되며, 내부 회로 및 전면 도전성 패턴을 포함하는 전면 구조물; 상기 반도체 기판의 상기 제2 면 상에 배치된 절연성의 패시베이션 막; 상기 반도체 기판 및 상기 패시베이션 막을 관통하는 관통 전극 구조체; 상기 패시베이션 막 상에 배치되며 상기 관통 전극 구조체와 전기적으로 연결된 후면 도전성 패턴; 상기 패시베이션 막 내의 얼라인 리세스 영역; 및 상기 얼라인 리세스 영역 내에 한정된 절연성의 얼라인 패턴을 포함한다.
몇몇 실시예들에서, 상기 하부 연결 패턴은 상기 하부 도전성 패턴 및 상기 전면 도전성 패턴과 접촉할 수 있고, 상기 상부 연결 패턴은 상기 상부 도전성 패턴 및 상기 후면 도전성 패턴과 접촉할 수 있다.
다른 실시예에서, 상기 상부 기판과 상기 반도체 소자 사이에 개재된 절연성의 상부 충진재를 더 포함할 수 있다.
상기 상부 충진재는 상기 얼라인 패턴과 함께 상기 얼라인 리세스 영역을 채울 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 관통 전극 구조체를 갖는 반도체 기판의 후면 상에 패시베이션 막을 형성하고, 사진 및 식각 공정을 진행하여 얼라인 리세스 영역 및 엣지 리세스 영역을 형성하고, 보호 막을 형성하고, 관통 전극 구조체를 노출시키기 위한 평탄화 공정을 진행하여 관통 전극 구조체를 노출시키면서 상기 얼라인 리세스 영역 내에 한정된 얼라인 패턴 및 엣지 리세스 영역 내에 한정된 엣지 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법을 제공할 수 있다. 또한, 이러한 방법에 의해 형성된 반도체 소자의 구조를 제공할 수 있다.
상기 보호 막은 상기 관통 전극 구조체를 노출시키기 위한 상기 평탄화 공정 동안에, 반도체 기판의 웨이퍼 엣지 부분에서 발생하는 크랙(crack) 또는 칩핑(chipping) 불량을 방지할 수 있다.
상기 얼라인 패턴은 상기 관통 전극 구조체를 노출시키기 위한 상기 평탄화 공정 동안에, 디싱을 억제하는 평탄화 서포터 역할을 할 수 있기 때문에, 상기 패시베이션 막의 두께 산포 특성이 열화되는 것을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 2는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 형성하는 방법을 나타낸 공정 흐름도이다.
도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 형성하는 방법을 설명하기 위한 반도체 기판의 일부를 나타낸 평면도이다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하는 방법의 일 예를 나타낸 단면도들이다.
도 7a 내지 도 7d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도들이다.
도 9a 내지 도 9d는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 10a 및 도 10b는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 11은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도이다.
도 12a 내지 도 12e는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 13a 내지 도 13c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 14a 및 도 14b는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도들이다.
도 15a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 15b는 도 15a의 "A1" 부분을 확대한 부분 확대도이다.
도 16은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 17은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 포함하는 반도체 패키지를 나타낸 단면도이다.
도 18은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈을 개략적으로 나타낸 도면이다.
도 19는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈을 개략적으로 나타낸 도면이다.
도 20은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 21은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 22는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 1b는 도 1a의 "A"로 표시된 부분을 확대한 부분 확대도이고, 도 2는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 3은 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자를 나타낸 단면도이다.
우선, 도 1a 및 도 1b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)를 설명하기로 한다.
도 1a 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(100)는 반도체 기판(3), 전면 구조물(FS), 관통 전극 구조체(27), 비아 절연 막(24), 패시베이션 막(105), 및 얼라인 리세스 영역(105a) 내의 얼라인 패턴(115a), 후면 도전성 패턴(136)을 포함할 수 있다.
상기 반도체 기판(3)은 제1 면(3fs) 및 상기 제1 면(3bs)에 대향하는 제2 면(3bs)을 가질 수 있다. 상기 반도체 기판(3)은 관통 전극 영역(TA) 및 회로 영역(ICA)을 포함할 수 있다. 상기 반도체 기판(3)의 상기 제1 면(3fs)은 전면(front side)일 수 있고, 상기 반도체 기판(3)의 상기 제2 면(3bs)은 후면(back side)일 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 기판일 수 있다.
상기 관통 전극 구조체(27)는 상기 관통 전극 영역(TA)의 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs) 상으로 돌출된 후면 돌출부(27p), 및 상기 반도체 기판(3)의 상기 제1 면(3fs) 상으로 돌출된 전면 돌출부(27f)를 포함할 수 있다.
상기 비아 절연 막(24)은 상기 관통 전극 구조체(27)의 측면 상에 배치될 수 있다. 상기 비아 절연 막(24)은 상기 관통 전극 구조체(27)의 측면을 둘러싸도록 배치될 수 있다.
상기 패시베이션 막(105)은 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 배치될 수 있다. 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)는 상기 패시베이션 막(105)을 관통할 수 있다. 상기 패시베이션 막(105)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면을 둘러싸도록 배치될 수 있다. 상기 비아 절연 막(24)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27)와, 상기 패시베이션 막(105) 사이에 개재된 부분을 포함할 수 있다.
상기 패시베이션 막(105)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 막(105)은 산화물 계열의 절연 막, 질화물 계열의 절연 막 또는 폴리머 계열의 절연 막을 포함할 수 있다. 상기 패시베이션 막(105)은 절연성 산화물, 절연성 질화물, 또는 절연성 폴리머를 포함할 수 있다. 예를 들어, 상기 패시베이션 막(105)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드를 포함할 수 있다.
상기 얼라인 리세스 영역(105a)은 상기 패시베이션 막(105) 내에 배치될 수 있다. 상기 얼라인 리세스 영역(105a)은 상기 반도체 기판(3)의 상기 회로 영역(ICA) 상에 배치될 수 있다. 상기 얼라인 리세스 영역(105a)의 바닥면은 상기 패시베이션 막(105) 내에 배치되어 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다. 상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a) 내에 배치될 수 있다. 상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a) 내에 한정될 수 있다. 상기 얼라인 패턴(115a)은 상기 회로 영역(ICA)의 상기 반도체 기판(3)의 상기 제2 면(3b) 상에 배치될 수 있다. 상기 얼라인 패턴(115a)은 상기 내부 회로(IC)와 중첩할 수 있다. 상기 얼라인 패턴(115a)은 상기 반도체 기판(3)을 사이에 두고 상기 내부 회로(IC)의 일부와 마주볼 수 있다. 상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a)의 바닥면 및 측벽을 덮을 수 있다. 상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a)의 바닥면 및 측벽을 따라 실질적으로 콘포멀하게 형성될 수 있다.
상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a)의 측벽을 덮는 제1 부분(115a_1) 및 상기 얼라인 리세스 영역(105a)의 바닥면을 덮는 제2 부분(115a_2)을 포함할 수 있다. 상기 얼라인 패턴(115a)의 상기 제1 부분(115a_1)의 상부면은 상기 패시베이션 막(105)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 얼라인 패턴(115a)의 상기 제2 부분(115a_2)의 상부면은 상기 패시베이션 막(105)의 상부면 및 상기 얼라인 패턴(115a)의 상기 제1 부분((115a_1) 보다 낮은 레벨에 위치할 수 있다. 상기 얼라인 패턴(115a)의 상기 제1 부분(115a_1)의 상부면과 상기 반도체 기판(3)의 상기 제2 면(3bs) 사이의 거리(H1)는 상기 얼라인 패턴(115a)의 상기 제2 부분(115a_2)의 상부면과 상기 반도체 기판(3)의 상기 제2 면(3bs) 사이의 거리(H2) 보다 클 수 있다. 상기 얼라인 패턴(115a)은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다. 상기 얼라인 패턴(115a)은 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 제1 거리(H3) 만큼 이격될 수 있다.
상기 얼라인 패턴(115a)은 상기 패시베이션 막(105)과 다른 물질을 포함할 수 있다. 상기 패시베이션 막(105)은 제1 물질을 포함할 수 있고, 상기 얼라인 패턴(115a)은 상기 제1 물질과 다른 제2 물질을 포함할 수 있다. 예를 들어, 상기 패시베이션 막(105)은 산화물 계열의 절연 막, 질화물 계열의 절연 막 또는 폴리머 계열의 절연 막을 포함할 수 있다. 상기 패시베이션 막(105)은 플라즈마 산화물(plasma oxide), TEOS 등과 같은 실리콘 산화물, 폴리 이미드, 실리콘 질화물, 또는 실리콘산질화물(silicon oxy nitride) 등과 같은 물질을 이용한 단일 막 또는 다중 막으로 형성할 수 있다. 상기 패시베이션 막(105)은 약 100℃ ~ 200℃의 저온에서 형성될 수 있다. 상기 얼라인 패턴(115a)은 실리콘 질화물 등과 같은 질화물(nitride) 계열의 물질이나 폴리머 계열등의 물질 등을포함할 수 있다. 예를 들어, 상기 상기 패시베이션 막(105)을 실리콘 산화막으로 형성하는 경우에, 상기 얼라인 패턴(115a)은 실리콘 질화막으로 형성할 수 있다. 상기 얼라인 패턴(115a)은 CMP 등과 같은 반도체 공정 동안에 상기 패시베이션 막(105)의 두께 산포 특성이 열화되는 것을 방지할 수 있다.
상기 후면 도전성 패턴(136)은 상기 패시베이션 막(105) 상에 배치되며 상기 관통 전극 구조체(27)를 덮을 수 있다. 상기 후면 도전성 패턴(136)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)와 전기적으로 연결될 수 있다. 상기 후면 도전성 패턴(136)은 상기 관통 전극 구조체(27) 상에 차례로 적층된 하부 후면 도전성 패턴(130a), 중간 후면 도전성 패턴(125a) 및 상부 후면 도전성 패턴(135)을 포함할 수 있다.
상기 하부 후면 도전성 패턴(130a)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 텅스텐 질화물(WN) 등과 같은 도전성 물질로 형성된 배리어 패턴일 수 있다. 상기 중간 후면 도전성 패턴(125a)은 구리(Cu), 루데늄(Ru), 니켈(Ni) 또는 텅스텐(W) 같은 금속으로 형성된 씨드 패턴일 수 있다. 상기 상부 후면 도전성 패턴(135)은 Ni, Cu, Au 또는 이들 물질의 조합으로 형성된 패드 패턴일 수 있다.
상기 전면 구조물(FS)은 상기 반도체 기판(3)의 상기 제1 면(3fs) 상에 배치될 수 있다. 상기 전면 구조물(FS)은 내부 회로(IC), 복수의 도전성 플러그들(33, 41, 42, 51), 비아 금속 패턴(35), 복수의 금속 배선들(36, 45), 복수의 전면 절연 막들(18, 39, 48) 및 전면 도전성 패턴(54)을 포함할 수 있다.
상기 전면 도전성 패턴(54), 상기 관통 전극 구조체(27) 및 상기 내부 회로(IC)는 상기 복수의 금속 배선들(36, 45), 상기 비아 금속 패턴(35) 및 상기 복수의 도전성 플러그들(33, 41, 42)을 통하여 전기적으로 연결될 수 있다.
상기 내부 회로(IC)는 상기 반도체 기판(3)의 상기 제1 면(3fs)의 상기 회로 영역(ICA) 상에 형성된 단위 소자들(15, 9r, 9c)을 포함할 수 있다. 상기 단위 소자들(15, 9r, 9c)은 모스 트랜지스터, 저항 또는 커패시터 등과 같은 소자들을 포함할 수 있다. 예를 들어, 상기 단위 소자들(15, 9r, 9c) 중 하나는 트랜지스터(15)일 수 있다. 상기 트랜지스터(15)는 게이트 구조체(9g) 및 소스/드레인 영역(12)을 포함할 수 있다. 상기 게이트 구조체(9g)는 상기 반도체 기판(3)의 상기 제1 면(3fs)의 활성 영역(6a) 상에 배치될 수 있고, 상기 소스/드레인 영역(12)은 상기 게이트 구조체(9g) 양 옆의 활성 영역(6a) 내에 배치될 수 있다. 상기 활성 영역(6a)은 상기 반도체 기판(3)에 형성된 소자분리 영역(6s)에 의해 한정될 수 있다.
상기 복수의 전면 절연 막들(18, 39, 48)은 하부 전면 절연 막(18), 상기 하부 전면 절연 막(18) 상의 중간 전면 절연 막(39) 및 상기 중간 전면 절연 막(39) 상의 상부 전면 절연 막(48)을 포함할 수 있다. 상기 하부 전면 절연 막(18)은 상기 반도체 기판(3)의 상기 제1 면(3fs) 상에 배치되며 상기 단위 소자들(15, 9r, 9c)을 덮을 수 있다.
상기 관통 전극 구조체(27)의 상기 전면 돌출부(27f)는 상기 반도체 기판(3)의 상기 제1 면(3fs)으로부터 돌출되며 상기 하부 전면 절연 막(18)을 관통할 수 있다. 상기 관통 전극 구조체(27)의 상기 전면 돌출부(27f)는 상기 전면 구조물(FS) 내에 있을 수 있다.
상기 비아 금속 패턴(35)은 상기 하부 전면 절연 막(18) 상에 배치되며 상기 관통 전극 구조체(27)를 덮을 수 있다. 상기 비아 금속 패턴(35)은 상기 관통 전극 구조체(27)와 전기적으로 연결될 수 있다.
상기 복수의 금속 배선들(36, 45)은 상기 하부 전면 절연 막(18) 상에 배치되며 상기 중간 전면 절연 막(39)에 의해 덮이는 하부 금속 배선(36), 및 상기 중간 전면 절연 막(39) 상에 배치되며 상기 상부 전면 절연 막(48)에 의해 덮이는 상부 금속 배선(45)을 포함할 수 있다.
상기 복수의 도전성 플러그들(33, 41, 42, 51)은 상기 하부 전면 절연 막(18)을 관통하는 하부 도전성 플러그(33), 상기 중간 전면 절연 막(39)을 관통하는 중간 도전성 플러그들(41, 42), 및 상기 상부 전면 절연 막(48)을 관통하는 상부 도전성 플러그(51)를 포함할 수 있다. 상기 하부 도전성 플러그(33)는 상기 단위 소자들(15, 9r, 9c) 중 어느 하나(15) 및 상기 하부 금속 배선(36)과 전기적으로 연결될 수 있다. 상기 중간 도전성 플러그들(41, 42)은 제1 중간 도전성 플러그(41) 및 제2 중간 도전성 플러그(42)를 포함할 수 있다. 상기 제1 중간 도전성 플러그(41)는 상기 비아 금속 패턴(35)과 상기 상부 금속 배선(42) 사이에 개재되어 상기 비아 금속 패턴(35) 및 상기 상부 금속 배선(42)과 전기적으로 연결될 수 있다. 상기 제2 중간 도전성 플러그(42)는 상기 하부 금속 배선(36)과 상기 상부 금속 배선(42) 사이에 개재되어 상기 하부 금속 배선(36) 및 상기 상부 금속 배선(45)과 전기적으로 연결될 수 있다. 상기 상부 도전성 플러그(42)는 상기 상부 금속 배선(45)과 상기 전면 도전성 패턴(54) 사이에 개재되어 상기 상부 금속 배선(45) 및 상기 전면 도전성 패턴(54)과 전기적으로 연결될 수 있다.
상기 전면 도전성 패턴(54)은 상기 상부 전면 절연 막(48) 상에 배치되며, 상기 관통 전극 구조체(27)의 상기 전면 돌출부(27f) 및 상기 내부 회로(IC)와 전기적으로 연결될 수 있다.
다음으로, 도 2를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(200)를 설명하기로 한다.
도 2를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(200)는 도 1a 및 도 1b에서 설명한 상기 반도체 소자(100)에서와 같은 상기 제1 면(3fs) 및 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3), 상기 전면 구조물(FS), 상기 관통 전극 구조체(27), 상기 비아 절연 막(24), 상기 패시베이션 막(105) 및 상기 후면 도전성 패턴(136)을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(200)는 상기 패시베이션 막(105)을 관통하는 얼라인 리세스 영역(405a) 및 상기 얼라인 리세스 영역(405a) 내의 얼라인 패턴(415a)을 포함할 수 있다.
상기 얼라인 패턴(415a)은 상기 반도체 기판(200)과 접촉할 수 있다. 상기 얼라인 패턴(415a)은 상기 반도체 기판(200)의 상기 제2 면(3bs)과 접촉할 수 있다. 상기 얼라인 패턴(415a)은 도 1a 및 도 1b에서 설명한 상기 얼라인 패턴(115a)과 동일한 물질로 형성될 수 있다.
다음으로, 도 3을 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자(300)를 설명하기로 한다.
도 3을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자(300)는 도 1a 및 도 1b에서 설명한 상기 반도체 소자(100)에서와 같은 상기 제1 면(3fs) 및 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3), 상기 전면 구조물(FS), 상기 관통 전극 구조체(27) 및 상기 비아 절연 막(24)을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자(300)는 패시베이션 막(708), 얼라인 리세스 영역(708a), 얼라인 패턴(715a) 및 후면 도전성 패턴(736)을 포함할 수 있다.
상기 패시베이션 막(708)은 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 차례로 적층된 하부 패시베이션 막(702), 중간 패시베이션 막(704) 및 상부 패시베이션 막(706)을 포함할 수 있다.
상기 패시베이션 막(708)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)를 둘러싸도록 배치될 수 있다.
상기 비아 절연 막(24)은 상기 패시베이션 막(708)과 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 사이에 개재된 부분을 포함할 수 있다.
상기 하부 패시베이션 막(702) 및/또는 상기 중간 패시베이션 막(704)은 상기 반도체 기판(3)의 상기 제2 면(3bs)을 덮으며 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면 상으로 연장될 수 있다. 상기 하부 패시베이션 막(702) 및 상기 중간 패시베이션 막(704)은 상기 반도체 기판(3)의 상기 제2 면(3bs)을 덮고, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면과 상기 상부 패시베이션 막(706) 사이에 개재된 부분을 포함할 수 있다. 상기 하부 패시베이션 막(702)은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 상기 중간 패시베이션 막(702) 사이, 및 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면과 상기 중간 패시베이션 막(704) 사이에 개재될 수 있다. 상기 중간 패시베이션 막(704)은 상기 하부 패시베이션 막(702)과 상기 상부 패시베이션 막(706) 사이에 개재될 수 있다. 상기 중간 패시베이션 막(704)은 상기 반도체 기판(3)의 상기 제2 면(3bs)을 덮으며, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면과 상기 상부 패시베이션 막(706) 사이에 개재된 부분을 포함할 수 있다.
상기 중간 패시베이션 막(704)은 상기 하부 및 상부 패시베이션 막들(702, 706)과 다른 물질로 형성될 수 있다. 상기 하부 패시베이션 막(702)은 산화물 계열의 절연 막으로 형성될 수 있고, 상기 중간 패시베이션 막(704)은 질화물 계열의 절연 막으로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 산화물 계열 또는 폴리머 계열의 절연 막으로 형성될 수 있다. 상기 하부 패시베이션 막(702)은 실리콘 산화막으로 형성될 수 있고, 상기 중간 패시베이션 막(704)은 실리콘 질화 막으로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 실리콘 산화막 또는 폴리 이미드 막으로 형성될 수 있다.
상기 얼라인 리세스 영역(708a)은 상기 패시베이션 막(708) 내에 배치될 수 있다. 상기 얼라인 리세스 영역(708a)은 상기 반도체 기판(3)의 상기 회로 영역(ICA) 상에 배치될 수 있다. 상기 얼라인 리세스 영역(708a)은 상기 상부 패시베이션 막(706)을 관통할 수 있다. 상기 얼라인 리세스 영역(708a)의 바닥면은 상기 패시베이션 막(708) 내에 배치되어 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다. 상기 얼라인 패턴(715a)은 상기 얼라인 리세스 영역(708a) 내에 배치될 수 있다. 상기 얼라인 패턴(715a)은 상기 얼라인 리세스 영역(708a)의 바닥면 및 측벽을 덮을 수 있다. 상기 얼라인 패턴(715a)은 상기 얼라인 리세스 영역(708a)의 바닥면 및 측벽을 따라 실질적으로 콘포멀하게 형성될 수 있다.
상기 얼라인 패턴(715a)은 도 1a 및 도 1b에서 설명한 상기 얼라인 패턴(115a)과 실질적으로 동일한 모양일 수 있다. 예를 들어, 상기 얼라인 패턴(715a)은, 도 1b에서 설명한 것과 같이, 상기 얼라인 리세스 영역(708a)의 측벽을 덮는 제1 부분 및 상기 얼라인 리세스 영역(708a)의 바닥면을 덮는 제2 부분을 포함할 수 있다.
상기 얼라인 패턴(715a)은 상기 상부 패시베이션 막(706)과 다른 물질로 형성될 수 있다. 상기 얼라인 패턴(715a)은 상기 중간 패시베이션 막(704)과 동일한 계열의 절연 막으로 형성될 수 있다. 상기 얼라인 패턴(715a) 및 상기 중간 패시베이션 막(704)은 상기 하부 및 상부 패시베이션 막들(702, 706)과 다른 물질로 형성될 수 있다. 상기 얼라인 패턴(715a) 및 상기 중간 패시베이션 막(704)은 질화물 계열의 절연 막으로 형성될 수 있고, 상기 하부 패시베이션 막(702)은 산화물 계열의 절연 막으로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 산화물 또는 폴리머 계열의 절연 막으로 형성될 수 있다. 상기 얼라인 패턴(715a) 및 상기 중간 패시베이션 막(704)은 실리콘 질화 막으로 형성될 수 있고, 상기 하부 패시베이션 막(702)은 실리콘 산화 막으로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 실리콘 산화막 또는 폴리머 이미드 막으로 형성될 수 있다.
상기 후면 도전성 패턴(736)은 상기 패시베이션 막(708) 상에 배치되며 상기 관통 전극 구조체(27)를 덮을 수 있다. 상기 후면 도전성 패턴(736)은 상기 관통 전극 구조체(27)와 전기적으로 연결될 수 있다. 상기 후면 도전성 패턴(736)은 상기 관통 전극 구조체(27) 상에 차례로 적층된 하부 후면 도전성 패턴(730a), 중간 후면 도전성 패턴(725a) 및 상부 후면 도전성 패턴(735)을 포함할 수 있다.
상기 후면 도전성 패턴(736)은 상기 관통 전극 구조체(27)를 덮으며 상기 패시베이션 막(708)의 일부분을 덮을 수 있다. 상기 후면 도전성 구조체(736)는 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)를 덮으며, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면과 상기 상부 패시베이션 막(706) 사이에 개재된 상기 하부 및 중간 패시베이션 막들(702, 704)을 덮을 수 있다. 상기 후면 도전성 패턴(736)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면 상에 배치된 상기 하부 패시베이션 막(702)의 끝 부분과 직접적으로 접촉할 수 있다. 상기 후면 도전성 패턴(736)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면 상에 배치된 상기 중간 패시베이션 막(704)의 끝 부분과 직접적으로 접촉할 수 있다. 상기 후면 도전성 패턴(736)은 상기 상부 패시베이션 막(706)과 직접적으로 접촉할 수 있다.
이하에서, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들의 예들에 대하여 설명하기로 한다.
도 4는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 형성하는 방법을 설명하기 위한 공정 흐름도이다. 우선, 도 4를 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법을 설명하기로 한다.
도 4를 참조하면, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 제1 면 및 제2 면을 갖는 반도체 기판을 관통하며 상기 반도체 기판의 상기 제2 면으로부터 돌출된 부분을 갖는 관통 전극 구조체를 형성하는 것을 포함할 수 있다. (1010) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 패시베이셔 막을 형성하는 것을 포함할 수 있다. (1020) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 사진 및 식각 공정을 진행하여, 얼라인 리세스 영역 및 엣지 리세스 영역을 형성하는 것을 포함할 수 있다. (1030) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 보호 막을 형성하는 것을 포함할 수 있다. (1040) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 관통 전극 구조체를 형성하는 것을 포함할 수 있다. (1050) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 후면 도전성 패턴을 형성하는 것을 포함할 수 있다. (1060) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 칩 분리 공정을 진행하는 것을 포함할 수 있다. (1070) 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자의 형성 방법들은 반도체 패키지를 형성하는 것을 포함할 수 있다. (1080)
도 5는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들을 형성하는 방법을 설명하기 위한 반도체 기판의 일부를 나타낸 평면도이다.
도 6a 내지 도 6j는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하는 방법의 일 예를 설명하기 위한 단면도들이다.
도 5와 함께, 도 6a 내지 도 6j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다.
도 5 및 도 6a을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 제2 면(wbs)을 갖는 반도체 기판(3)을 준비하는 것을 포함할 수 있다. 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 관통 전극 구조체(27), 비아 절연막(24) 및 전면 구조물(FS)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성된 반도체 웨이퍼일 수 있다. 상기 반도체 기판(3)에서, 상기 제1 면(3fs)은 전면(front side)일 수 있고, 상기 제2 면(wbs)은 후면(back side)일 수 있다.
상기 반도체 기판(3)은 복수의 칩 영역들(CHA), 스크라이브 레인 영역(SRA), 더미 영역(WDR) 및 웨이퍼 엣지 영역(WEA)을 포함할 수 있다. 상기 칩 영역들(CHA)은 상기 스크라이브 레인 영역(SRA)에 의해 서로 이격될 수 있다. 상기 칩 영역들(CHA)의 각각은 관통 전극 영역(TA) 및 회로 영역(ICA)을 포함할 수 있다. 상기 스크라이브 레인 영역(SRA)은 상기 칩 영역들(CHA)을 분리하기 위한 절단 영역을 포함할 수 있다. 상기 웨이퍼 엣지 영역(WEA)는 상기 반도체 기판(3)의 끝 부분의 영역일 수 있다. 상기 웨이퍼 엣지 영역(WEA)은 일정한 폭을 갖는 영역일 수 있다. 상기 웨이퍼 엣지 영역(WEA)은 상기 반도체 기판(3)의 최외곽으로부터 내부 방향을 향해서 일정한 폭을 갖는 영역일 수 있다. 상기 웨이퍼 엣지 영역(WEA)은 상기 칩 영역들(CHA)과 이격될 수 있다. 상기 더미 영역(WDR)은 상기 웨이퍼 엣지 영역(WEA)과 상기 칩 영역들(CHA) 사이에 위치할 수 있다.
상기 전면 구조물(FS)을 형성하는 것은 내부 회로(IC), 도전성 플러그들(33, 41, 42, 51), 비아 금속 패턴(35), 금속 배선들(36, 45), 전면 절연 막들(18, 39, 48) 및 전면 도전성 패턴(54)을 형성하는 것을 포함할 수 있다.
상기 도전성 플러그들(33, 41, 42, 51)은 하부 도전성 플러그(33), 제1 중간 도전성 플러그(41), 제2 중간 도전성 플러그(42) 및 상부 도전성 플러그(51)를 포함할 수 있다. 상기 금속 배선들(36, 45)은 하부 금속 배선(36) 및 상부 금속 배선(45)을 포함할 수 있다. 상기 전면 절연 막들(18, 39, 48)은 하부 전면 절연 막(18), 중간 전면 절연 막(39) 및 상부 전면 절연 막(48)을 포함할 수 있다.
상기 내부 회로(IC)를 형성하는 것은 상기 반도체 기판(3)의 제1 면(3fs)의 상기 회로 영역(ICA) 상에 단위 소자들(15, 9r, 9c)을 형성하는 것을 포함할 수 있다. 상기 단위 소자들(15, 9r, 9c)은 모스 트랜지스터, 저항 또는 커패시터 등과 같은 소자들을 포함할 수 있다. 예를 들어, 상기 단위 소자들(15, 9r, 9c) 중 하나는 트랜지스터(15)일 수 있다. 상기 트랜지스터(15)는 게이트 구조체(9g) 및 소스/드레인 영역(12)을 포함할 수 있다. 상기 게이트 구조체(9g)는 상기 반도체 기판(3)의 상기 제1 면(3fs)의 활성 영역(6a) 상에 형성될 수 있고, 상기 소스/드레인 영역(12)은 상기 게이트 구조체(9g) 양 옆의 활성 영역(6a) 내에 형성될 수 있다. 상기 활성 영역(6a)은 상기 반도체 기판(3)의 상기 제1 면(3fs)에 형성된 소자분리 영역(6s)에 의해 한정될 수 있다.
상기 전면 구조물(FS)을 형성하는 것은 상기 단위 소자들(15, 9r, 9c)을 갖는 상기 반도체 기판(3)의 상기 제1 면(3fs) 상에 상기 하부 전면 절연 막(18)을 형성하고, 상기 하부 전면 절연 막(18)을 관통하는 상기 하부 도전성 플러그(33)를 형성하고, 상기 하부 전면 절연 막(18) 상에 상기 비아 금속 패턴(33) 및 상기 하부 금속 배선(36)을 형성하고, 상기 하부 전면 절연 막(18) 상에 상기 비아 금속 패턴(33) 및 상기 하부 금속 배선(36)을 덮는 중간 전면 절연 막(39)을 형성하는 것을 포함할 수 있다.
또한, 상기 전면 구조물(FS)을 형성하는 것은 상기 중간 전면 절연 막(39)을 관통하는 상기 제1 및 제2 중간 도전성 플러그들(41, 42)을 형성하고, 상기 중간 전면 절연 막(39) 상에 상기 상부 금속 배선(45)을 형성하고, 상기 중간 전면 절연 막(39) 상에 상기 상부 금속 배선(45)을 덮는 상부 전면 절연 막(48)을 형성하고, 상기 상부 전면 절연 막(48)을 관통하는 상부 도전성 플러그(51)를 형성하고, 상기 상부 전면 절연 막(48) 상에 상기 전면 도전성 패턴(54)을 형성하는 것을 포함할 수 있다.상기 비아 절연 막(24) 및 상기 관통 전극 구조체(27)를 형성하는 것은 상기 하부 전면 절연 막(18)을 관통하며 상기 반도체 기판(3) 내부로 연장된 관통 비아 홀(21)을 형성하고, 상기 관통 비아 홀(21)의 내벽 상에 상기 비아 절연 막(24)을 형성하고, 상기 비아 절연 막(24) 상에 상기 관통 비아 홀(21)을 채우는 도전성 막을 형성하고, 상기 도전성 막을 평탄화하는 것을 포함할 수 있다. 상기 관통 전극 구조체(27)는 상기 관통 비아 홀(21) 내에 형성된 상기 평탄화된 도전성 막일 수 있다. 상기 관통 비아 홀(21)의 바닥면은 상기 반도체 기판(3)의 상기 제2 면(wbs)과 이격될 수 있다. 상기 비아 절연 막(24)은 상기 관통 전극 구조체(27)의 바닥면 및 측면을 덮을 수 있다. 상기 비아 절연 막(24)은 상기 관통 전극 구조체(27)와 상기 반도체 기판(3) 사이에 개재된 부분을 포함할 수 있다. 상기 관통 전극 구조체(27)는 상기 반도체 기판(3)의 상기 제1 면(3fs)으로부터 돌출된 전면 돌출부(27f)를 포함할 수 있다.
상기 하부 도전성 플러그(33)는 상기 단위 소자들(15, 9r, 9c) 중 어느 하나와 상기 하부 금속 배선(36) 사이에 개재되여 상기 단위 소자들(15, 9r, 9c) 중 어느 하나와 상기 하부 금속 배선(36)을 전기적으로 연결할 수 있다.
상기 비아 금속 패턴(35)은 상기 관통 전극 구조체(35)와 전기적으로 연결될 수 있다.
상기 제1 중간 도전성 플러그(41)는 상기 비아 금속 패턴(35)과 상기 상부 금속 배선(42) 사이에 개재되어 상기 비아 금속 패턴(35) 및 상기 상부 금속 배선(42)과 전기적으로 연결될 수 있다. 상기 제2 중간 도전성 플러그(42)는 상기 하부 금속 배선(36)과 상기 상부 금속 배선(42) 사이에 개재되어 상기 하부 금속 배선(36) 및 상기 상부 금속 배선(45)과 전기적으로 연결될 수 있다. 상기 상부 도전성 플러그(42)는 상기 상부 금속 배선(45)과 상기 전면 도전성 패턴(54) 사이에 개재되어 상기 상부 금속 배선(45) 및 상기 전면 도전성 패턴(54)과 전기적으로 연결될 수 있다.
상기 관통 전극 구조체(27)와 상기 내부 회로(IC)는 상기 금속 배선들(36, 45) 및 상기 도전성 플러그들(33, 41, 42)을 통하여 전기적으로 연결될 수 있다. 상기 전면 도전성 패턴(54)은 상기 금속 배선들(36, 45) 및 상기 도전성 플러그들(33, 41, 42)을 통하여 상기 관통 전극 구조체(27) 및 상기 내부 회로(IC)와 전기적으로 연결될 수 있다.
도 5 및 도 6b을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 반도체 기판(3)을 부분적으로 제거하여 상기 반도체 기판(3)의 두께를 감소시키는 것을 포함할 수 있다.상기 반도체 기판(3)의 두께를 감소시키는 것은 백-그라인딩(back-grinding) 공정을 이용하여 상기 관통 전극 구조체(27)가 노출되지 않도록 상기 반도체 기판(3)의 상기 제2 면(도 6a의 wbs)을 그라인딩하는 것을 포함할 수 있다. 따라서, 상기 반도체 기판(3)은 그라인딩된 제2 면(wbs')을 가질 수 있다.
도 5 및 도 6c을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 관통 전극 구조체(27) 및 상기 비아 절연 막(27)이 돌출될 때까지 상기 반도체 기판(3)의 상기 제2 면(도 6b의 wbs')을 식각하는 것을 포함할 수 있다. 따라서, 상기 반도체 기판(3)은 상기 식각되어 형성된 제2 면(3bs)을 가질 수 있고, 상기 관통 전극 구조체(27)는 두께가 감소된 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 가질 수 있다.
따라서, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
도 5 및 도 6d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 패시베이션 막(105)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
상기 패시베이션 막(105)을 형성하는 것은 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 실리콘 산화막 등과 같은 절연성 물질 막을 형성하는 것을 포함할 수 있다. 상기 패시베이션 막(105)은 상기 반도체 기판(3)의 상기 제2 면(3bs) 및 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 및 상기 후면 돌출부(27p)을 감싸는 상기 관통 비아 절연 막(24)을 덮을 수 있다.
상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 상기 후면 돌출부(27p)의 상부면까지의 거리(D1)는 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 상기 회로 영역(ICA) 상에 위치하는 상기 패시베이션 막(105)의 상부면까지의 거리(D2) 보다 클 수 있다. 상기 후면 돌출부(27p)의 상부면은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 제1 거리(D1)만큼 이격될 수 있고, 상기 회로 영역(ICA) 상에 위치하는 상기 패시베이션 막(105)의 상부면은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 상기 제1 거리(D1) 보다 작은 제2 거리(D2)만큼 이격될 수 있다. 상기 후면 돌출부(27p)의 높이(D1)의 크기는 상기 패시베이션 막(105)의 두께(D2)의 크기 보다 클 수 있다.
도 5 및 도 6e을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 사진 및 식각 공정을 진행하여, 얼라인 리세스 영역(105a) 및 엣지 리세스 영역(105e)을 형성하는 것을 포함할 수 있다. (도 4의 1030)
상기 마스크 패턴(110)은 포토레지스트 패턴으로 형성할 수 있다.
상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)을 형성하는 것은 사진 공정을 진행하여 상기 패시베이션 막(105) 상에 마스크 패턴(110)을 형성하고, 상기 마스크 패턴(110)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(105)을 식각하는 것을 포함할 수 있다.
상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)의 바닥면은 상기 패시베이션 막(105) 내에 형성될 수 있다. 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)의 바닥면은 상기 반도체 기판(3)의 상기 제2 면(3bs)와 이격될 수 있다.
상기 엣지 리세스 영역(105e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상에 형성될 수 있다. 상기 얼라인 리세스 영역(105a)은 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상에 형성될 수 있다.
도 5 및 도 6f를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 마스크 패턴(도 6e의 110)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(도 6e의 110)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(도 6e의 110)은 애슁 공정을 이용하여 제거할 수 있다.
상기 웨이퍼 엣지 영역(WEA)에 형성된 상기 패시베이션 막(105)을 식각하여 상기 얼라인 리세스 영역(105e)을 형성함으로써, 상기 마스크 패턴(도 6e의 110)을 애슁 공정을 이용하여 제거하는 동안에, 상기 웨이퍼 엣지 영역(WEA)에 위치하는 상기 패시베이션 막(105)으로부터 파티클(particle)이 발생하여 불량이 발생하는 것을 방지할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 보호 막(115)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(115)은 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)을 갖는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성될 수 있다. 상기 보호 막(115)은 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)이 형성된 상기 패시베이션 막(105) 상에 콘포멀하게 형성될 수 있다. 상기 보호 막(115)은 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)을 덮을 수 있다. 상기 보호 막(115)은 상기 패시베이션 막(105) 보다 얇은 두께로 형성될 수 있다. 상기 보호 막(115)은 상기 얼라인 리세스 영역(105) 폭의 1/2 보다 작은 두께로 형성될 수 있다.
상기 보호 막(115)은 산화물 계열의 절연 막, 질화물 계열의 절연 막 또는 폴리머 계열의 절연 막으로 형성될 수 있다. 상기 보호 막(115)은 절연성의 산화물, 절연성의 질화물 또는 절연성의 폴리머로 형성될 수 있다. 예를 들어, 상기 보호 막(115)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드로 형성될 수 있다.
상기 보호 막(115)은 상기 패시베이션 막(105)과 다른 물질로 형성될 수 있다. 상기 보호 막(115)은 상기 보호 막(115)과 접촉하는 부분의 상기 패시베이션 막(105)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 막(105)을 실리콘 산화물로 형성하는 경우에, 상기 보호 막(115)은 실리콘 질화물로 형성할 수 있다.
도 5 및 도 6g를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 관통 전극 구조체(27)를 노출시키는 것을 포함할 수 있다. (도 4의 1050)
상기 관통 전극 구조체(27)를 노출시키는 것은 상기 보호 막(도 6f의 115)이 형성된 기판에 대하여 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 관통 전극 구조체(27)를 노출시키는 것은 평탄화 공정을 진행하여 상기 관통 전극 구조체(27) 상부에 위치하는 상기 비아 절연 막(24), 상기 패시베이션 막(105) 및 상기 보호 막(도 6f의 115)을 제거하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정(Chemical Mechanical Polishing)일 수 있다.
상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정에 의하여, 상기 패시베이션 막(105) 상부면 상에 위치하는 상기 보호 막(도 6f의 115)은 제거될 수 있고, 상기 얼라인 리세스 영역(105a) 내에 위치하는 상기 보호 막(도 6f의 115)은 잔존하여 얼라인 패턴(115a)으로 형성될 수 있고, 상기 엣지 리세스 영역(105e) 내에 위치하는 상기 보호 막(도 6f의 115)은 잔존하여 엣지 패턴(115e)으로 형성될 수 있다.
상기 평탄화된 상기 패시베이션 막(105)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면을 둘러싸도록 형성될 수 있다. 상기 평탄화된 상기 패시베이션 막(105)과 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 사이에는 상기 비아 절연 막(24)이 개재될 수 있다.
실시예들에서, 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에, 상기 보호 막(도 6f의 115) 및 상기 엣지 패턴(115e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)을 보호하는 역할을 할 수 있다.
상기 보호 막(도 6f의 115) 및 상기 엣지 패턴(115e)은, 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 때문에 발생하는 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)의 엣지 스트레스(edge stress)로부터 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)을 보호하는 역할을 할 수 있다. 예를 들어, 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에, 상기 보호 막(도 6f의 115) 및 상기 엣지 패턴(115e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)에서 크랙(crack) 또는 칩핑(chipping) 불량이 발생하는 것을 방지할 수 있다. 따라서, 상기 보호 막(도 6f의 115)은 수율 및 생산성을 향상시킬 수 있다.
상기 보호 막(도 6f의 115), 상기 엣지 패턴(115e) 및 얼라인 패턴(115a)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에 상기 패시베이션 막(105)의 두께 손실 또는 리세스를 최소화할 수 있다.
또한, 상기 보호 막(도 6f의 115), 상기 엣지 패턴(115e) 및 상기 얼라인 패턴(115a)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 손실 또는 리세스를 최소화할 수 있다.
상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 상부에 위치하는 상기 비아 절연 막(24), 상기 패시베이션 막(105) 및 상기 보호 막(도 6f의 115)을 우선적으로 제거하며 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)를 노출시키고, 상기 회로 영역(ICA) 및 상기 웨이퍼 더미 영역(WDA) 상의 상기 패시베이션 막(105) 상부면이 노출될 때까지 평탄화하는 것을 포함할 수 있다.
상기 보호 막(도 6f의 115), 상기 엣지 패턴(115e) 및 상기 얼라인 패턴(115a)은 상기 평탄화 공정 동안에 상기 패시베이션 막(105)의 두께가 감소되는 것을 최소화할 수 있다. 따라서, 도 6d에서 설명한 것과 같은 상기 패시베이션 막(105)을 형성하는 공정에서, 상기 패시베이션 막(105)의 두께를 최소화해서 형성할 수 있다. 또한, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 높이를 최소화해서 형성할 수 있다.
상기 얼라인 패턴(115a)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정에 의하여 상기 패시베이션 막(105)에서 디싱(dising)이 발생하는 것을 방지할 수 있다. 예를 들어, 상기 얼라인 패턴(115a)은 상기 회로 영역(ICA)의 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성되어, 상기 평탄화 공정 동안에 상기 얼라인 패턴(115a)은 평탄화 서포터 역할을 하여, 상기 회로 영역(ICA)의 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성된 상기 패시베이션 막(105)에서 디싱이 발생되는 것을 방지할 수 있다. 따라서, 상기 얼라인 패턴(115a)은 상기 평탄화 공정에 의하여 상기 패시베이션 막(105)의 두께 산포 특성이 열화되는 것을 방지할 수 있다.
따라서, 상기 보호 막(도 6f의 115), 상기 엣지 패턴(115e) 및 상기 얼라인 패턴(115a)은 수율 및 생산성을 증가시킬 수 있다.
도 5 및 도 6h를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 얼라인 패턴(115a) 및 상기 엣지 패턴(115e)을 갖는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 하부 후면 도전성 막(120) 및 중간 후면 도전성 막(125)을 형성하는 것을 포함할 수 있다.
상기 하부 후면 도전성 막(120)은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 텅스텐 질화물(WN) 등과 같은 도전성 물질로 형성된 배리어 층일 수 있다. 상기 중간 후면 도전성 막(125)은 구리(Cu), 루데늄(Ru), 니켈(Ni) 또는 텅스텐(W) 같은 금속을 증착 공정을 이용하여 형성된 씨드 층일 수 있다.
도 5 및 도 6i를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상부 후면 도전성 패턴(135)을 형성하는 것을 포함할 수 있다. (도 4의 1060)
상기 상부 후면 도전성 패턴(135)를 형성하는 것은 상기 중간 후면 도전성 막(125) 상에 상기 관통 전극 구조체(27) 상부에 위치하는 상기 중간 후면 도전성 막(125) 부분을 노출시키는 개구부(130p)를 갖는 후면 패드 마스크 패턴(130)을 형성하고, 상기 개구부(130p) 내에 도전성 물질 막을 형성하는 것을 포함할 수 있다. 상기 후면 패드 마스크 패턴(130)은 포토레지스트 패턴으로 형성될 수 있다. 상기 상부 후면 도전성 패턴(135)은 상기 개구부(130p)에 의해 노출되는 상기 중간 후면 도전성 막(125)을 씨드로 하는 도금 공정을 수행하여 형성할 수 있다. 상기 상부 후면 도전성 패턴(135)은 Ni, Cu, Au 또는 이들 물질의 조합으로 형성될 수 있다.
도 5 및 도 6j를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 후면 패드 마스크 패턴(도 6i의 130), 상기 후면 패드 마스크 패턴(도 6i의 130) 하부에 위치하는 상기 중간 후면 도전성 막(도 6i의 125) 및 상기 하부 후면 도전성 막(도 6i의 120)을 제거하는 것을 포함할 수 있다.
상기 중간 후면 도전성 막(도 6i의 125) 및 상기 하부 후면 도전성 막(도 6i의 120)은 식각 공정을 이용하여 제거할 수 있다. 따라서, 차례로 적층된 하부 후면 도전성 패턴(120a), 중간 후면 도전성 패턴(125a) 및 상부 후면 도전성 패턴(135)을 포함하는 후면 도전성 패턴(136)이 형성될 수 있다.
다시, 도 1a, 도 1b 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 칩 분리 공정을 진행하는 것을 포함할 수 있다. (도 4의 1070) 상기 칩 분리 공정에 의하여 상기 반도체 기판(3)의 상기 칩 영역(CHA)은 분리될 수 있다. 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예는 반도체 패키지를 형성하는 것을 포함할 수 있다. (도 4의 1080) 상기 반도체 패키지는 상기 분리된 칩 영역(CHA)을 갖는 상기 반도체 기판(3)을 이용하여 형성할 수 있다. 따라서, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예에 따르면 도 1a 및 도 1b에서 설명한 것과 같은 상기 반도체 소자(100)를 형성할 수 있다.
다음으로, 도 5와 함께 도 7a 내지 도 7d를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예에 대하여 설명하기로 한다.
도 5 및 도 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)을 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 6d에서 설명한 것과 같이 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 상기 패시베이션 막(105)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 패시베이션 막(105) 상에 탑 개구부(210t), 얼라인 개구부(210a) 및 엣지 개구부(210e)을 갖는 마스크 패턴(210)을 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(210)은 사진 공정을 이용하여 포토레지스트 패턴으로 형성할 수 있다.
상기 마스크 패턴(210)의 상기 탑 개구부(210t)는 상기 관통 전극 구조체(27) 상부에 위치하는 상기 패시베이션 막(105) 부분을 노출시킬 수 있고, 상기 마스크 패턴(210)의 상기 얼라인 개구부(210a)는 상기 관통 전극 영역(TA)과 이격되며 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상의 상기 패시베이션 막(105) 부분을 노출시킬 수 있고, 상기 마스크 패턴(210)의 상기 엣지 개구부(210e)는 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상의 상기 패시베이션 막(105)을 노출시킬 수 있다.
도 5 및 도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(210)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(105)을 부분식각 하여 두께가 감소된 탑 부분(105t), 얼라인 리세스 영역(105a), 및 엣지 리세스 영역(105e)을 형성하는 것을 포함할 수 있다. 상기 두께가 감소된 탑 부분(105t)은 상기 관통 전극 구조체(27) 상부에 위치하는 상기 패시베이션 막(105) 부분이 식각되어 두께가 감소된 부분일 수 있다. 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)의 바닥면들은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다. 상기 엣지 리세스 영역(105e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상에 형성될 수 있다. 상기 얼라인 리세스 영역(105a)은 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상에 형성될 수 있다.
도 5 및 도 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(도 7b의 210)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(도 7b의 210)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(도 7b의 210)은 애슁 공정을 진행하여 제거할 수 있다.
도 5 및 도 7d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 보호 막(215)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(215)은 상기 두께가 감소된 탑 부분(105t), 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)이 형성된 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성될 수 있다.
상기 보호 막(215)은 상기 두께가 감소된 탑 부분(105t), 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)이 형성된 상기 패시베이션 막(105) 상에 콘포멀하게 형성될 수 있다. 상기 보호 막(215)은 상기 두께가 감소된 탑 부분(105t), 상기 얼라인 리세스 영역(105a) 및 상기 엣지 리세스 영역(105e)을 덮을 수 있다. 상기 보호 막(215)은 상기 페시베이션 막(105) 보다 얇은 두께로 형성될 수 있다.
상기 보호 막(215)은 산화물 계열의 절연 막, 질화물 계열의 절연 막 또는 폴리머 계열의 절연 막으로 형성될 수 있다. 상기 보호 막(215)은 절연성의 산화물, 절연성의 질화물 또는 절연성의 폴리머로 형성될 수 있다. 예를 들어, 상기 보호 막(215)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드로 형성될 수 있다.
상기 보호 막(215)은 상기 패시베이션 막(105)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 막(105)을 실리콘 산화물로 형성하는 경우에, 상기 보호 막(215)은 실리콘 질화물로 형성할 수 있다.
다시, 도 1a, 도 1b 및 도 4를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 6g에서 설명한 것과 같은 방법을 진행하여 상기 관통 전극 구조체(27)을 노출시키는 평탄화 공정을 진행하여 상기 얼라인 리세스 영역(105a) 내에 잔존하는 상기 얼라인 패턴(도 6g의 115a) 및 상기 엣지 리세스 영역(105e) 내에 잔존하는 상기 엣지 패턴(도 6g의 115e)를 형성하는 것을 포함할 수 있다.
도 7c에서 설명한 것과 같은 상기 두께가 감소된 탑 부분(105t)으로 인하여 전체적인 표면 단차가 감소되어, 상기 관통 전극 구조체(27)을 노출시키는 상기 평탄화 공정의 공정 난이도를 감소시킬 수 있다. 따라서, 도 7c에서 설명한 것과 같은 상기 두께가 감소된 탑 부분(105t)은 상기 평탄화 공정에 의한 산포 불량 발생을 억제할 수 있다.
상기 보호 막(도 7d의 215), 상기 엣지 패턴(115e) 및 얼라인 패턴(115a)은, 도 6g에서 설명한 것과 마찬가지로, 수율 및 생산성을 향상시킬 수 있다.
이어서, 도 6h 내지 도 6j에서 설명한 것과 같은 방법을 진행하여 차례로 적층된 상기 하부 후면 도전성 패턴(도 6j의 120a), 상기 중간 후면 도전성 패턴(도 6j의 125a) 및 상기 상부 후면 도전성 패턴(도 6j의 135)을 형성하는 것을 포함할 수 있다. 이어서, 도 4에서 설명한 것과 같이, 칩 분리 공정을 진행하고, (1070) 반도체 패키지를 형성할 수 있다. (1080)
다음으로, 도 5와 함께 도 8a 내지 도 8c를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예에 대하여 설명하기로 한다.
도 5 및 도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 제1 면(3fs) 및 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하고, (도 4의 1010) 도 6d에서 설명한 것과 같이 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 상기 패시베이션 막(105)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 관통 전극 구조체(27) 상부에 위치하는 상기 패시베이션 막(105)을 노출시키는 탑 개구부(310t)을 갖는 마스크 막(309)을 형성하는 것을 포함할 수 있다.
상기 마스크 막(309)은 포토레지스트 막으로 형성할 수 있다. 예를 들어, 상기 마스크 막(309)을 형성하는 것은 상기 패시베이션 막(105) 상에 실질적으로 평탄한 상부면을 갖는 포토레지스트 물질 막을 형성하고, 상기 패시베이션 막(105)의 돌출 부분이 노출될 때까지 상기 포토레지스트 물질 막의 두께를 감소시키는 것을 포함할 수 있다. 상기 패시베이션 막(105)의 돌출 부분은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 상에 위치하는 부분일 수 있다.
도 5 및 도 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 노광 및 현상 공정을 진행하여 얼라인 개구부(310a) 및 엣지 개구부(310e)를 갖는 마스크 패턴(310)을 형성하는 것을 포함할 수 있다.
도 5 및 도 8c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 마스크 패턴(310)을 식각 마스크로 이용하여, 상기 패시베이션 막(105)을 부분식각 하여 도 7b에서 설명한 것과 같은 상기 두께가 감소된 탑 부분(105t), 상기 얼라인 리세스 영역(105a), 및 상기 엣지 리세스 영역(105e)을 형성하는 것을 포함할 수 있다.
이어서, 상기 마스크 패턴(도 8c의 310)을 제거하여, 이어서, 도 7c에서 설명한 것과 같은 기판을 형성할 수 있다. 상기 마스크 패턴(310)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(310)은 애슁 공정과 같은 포토레지스트(PR) 스트립 공정을 진행하여 제거할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 도 7d에서 설명한 것과 같은 상기 보호 막(215)을 형성하고, 도 6g에서 설명한 것과 같은 상기 관통 전극 구조체(27)을 노출시키는 평탄화 공정을 진행하여 상기 얼라인 리세스 영역(105a) 내에 잔존하는 상기 얼라인 패턴(115a) 및 상기 엣지 리세스 영역(105e) 내에 잔존하는 상기 엣지 패턴(115e)를 형성하고, 도 6h 내지 도 6j에서 설명한 것과 같은 방법을 진행하여 차례로 적층된 상기 하부 후면 도전성 패턴(120a), 상기 중간 후면 도전성 패턴(125a) 및 상기 상부 후면 도전성 패턴(135)을 포함하는 상기 후면 도전성 패턴(136)을 형성하는 것을 포함할 수 있다. 또한, 이어서, 도 4에서 설명한 것과 같이, 칩 분리 공정을 진행하고, (1070) 반도체 패키지를 형성할 수 있다. (1080)
다음으로, 도 5와 함께 도 9a 내지 도 9d를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다.
도 5 및 도 9a를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 패시베이션 막(405)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
상기 패시베이션 막(405)을 형성하는 것은 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 실리콘 산화막 등과 같은 절연성 물질 막을 형성하는 것을 포함할 수 있다. 상기 패시베이션 막(405)은 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p) 및 상기 후면 돌출부(27p)를 감싸는 상기 관통 비아 절연 막(24)을 덮을 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 사진 및 식각 공정을 진행하여, 얼라인 리세스 영역(405a) 및 엣지 리세스 영역(405e)을 형성하는 것을 포함할 수 있다. (도 4의 1030)
상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 형성하는 것은 사진 공정을 진행하여 상기 패시베이션 막(405) 상에 포토레지스트 물질로 형성된 마스크 패턴(410)을 형성하고, 상기 마스크 패턴(410)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(405)을 식각하는 것을 포함할 수 있다.
상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)은 상기 패시베이션 막(405)을 관통하며 상기 반도체 기판(3)의 상기 제2 면(3bs)을 노출시킬 수 있다.
상기 엣지 리세스 영역(405e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상에 형성될 수 있다. 상기 얼라인 리세스 영역(405a)은 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상에 형성될 수 있다.
도 5 및 도 9b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 마스크 패턴(도 9a의 410)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(410)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(410)은 애슁 공정을 진행하여 제거할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 보호 막(415)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(415)은 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 갖는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성될 수 있다.
상기 보호 막(415)은 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)이 형성된 상기 패시베이션 막(405) 상에 콘포멀하게 형성될 수 있다. 상기 보호 막(415)은 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 덮을 수 있다.
상기 보호 막(415)은 산화물 계열, 질화물 계열 또는 폴리머 계열의 물질로 형성될 수 있다. 예를 들어, 상기 보호 막(415)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드로 형성될 수 있다.
실시예에서, 상기 보호 막(415)은 상기 패시베이션 막(405)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 패시베이션 막(405)을 실리콘 산화물로 형성하는 경우에, 상기 보호 막(415)은 실리콘 질화물로 형성할 수 있다.
상기 보호 막(415)은 상기 페시베이션 막(405) 보다 얇은 두께로 형성될 수 있다.
도 5 및 도 9c를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 관통 전극 구조체(27)를 노출시키는 것을 포함할 수 있다. (도 4의 1050)
상기 관통 전극 구조체(27)를 노출시키는 것은 상기 보호 막(도 9b의 415)이 형성된 기판에 대하여 평탄화 공정을 진행하여 상기 관통 전극 구조체(27) 상부에 위치하는 상기 비아 절연 막(24), 상기 패시베이션 막(405) 및 상기 보호 막(도 9b의 415)을 제거하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다.
상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정에 의하여, 상기 패시베이션 막(405) 상부면 상에 위치하는 상기 보호 막(도 9b의 415)은 제거될 수 있고, 상기 얼라인 리세스 영역(405a) 내에 위치하는 상기 보호 막(도 9b의 415)은 잔존하여 얼라인 패턴(415a)으로 형성될 수 있고, 상기 엣지 리세스 영역(405e) 내에 위치하는 상기 보호 막(도 9b의 415)은 잔존하여 엣지 패턴(415e)으로 형성될 수 있다.
상기 보호 막(도 9b의 415), 상기 얼라인 패턴(415a) 및 상기 엣지 패턴(415e)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에, 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)에서 칩핑(chipping) 불량이 발생하는 것을 방지할 수 있다.
도 5 및 도 9d를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 도 6h 내지 도 6j에서 설명한 것과 같은 방법을 진행하여 차례로 적층된 상기 하부 후면 도전성 패턴(120a), 상기 중간 후면 도전성 패턴(125a) 및 상기 상부 후면 도전성 패턴(135)을 포함하는 상기 후면 도전성 패턴(136)을 형성하는 것을 포함할 수 있다. (도 4의 1060)
다시, 도 2 및 도 4를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 칩 분리 공정을 진행하는 것을 포함할 수 있다. (도 4의 1070) 상기 칩 분리 공정에 의하여 상기 반도체 기판(3)의 상기 칩 영역(CHA)은 분리될 수 있다. 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 반도체 패키지를 형성하는 것을 포함할 수 있다. (도 4의 1080) 상기 반도체 패키지는 상기 분리된 칩 영역(CHA)을 갖는 상기 반도체 기판(3)을 이용하여 형성할 수 있다.
다음으로, 도 5와 함께 도 10a 및 도 10b를 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예에 대하여 설명하기로 한다.
도 5 및 도 10a를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 상기 패시베이션 막(405)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 패시베이션 막(405) 상에 도 7a에서 설명한 상기 마스크 패턴(210)과 같은 마스크 패턴(510)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(510)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(405)을 식각하여 상기 관통 전극 구조체(27) 상의 탑 부분(405t)을 형성함과 동시에 도 9a에서 설명한 것과 같은 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 형성할 수 있다. 상기 탑 부분(405t)은 상기 관통 전극 구조체(27)을 노출시키는 부분일 수 있다.
도 5 및 도 10b를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(도 10a의 510)을 제거하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 보호 막(515)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(515)은 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 갖는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 콘포멀하게 형성될 수 있다. 상기 보호 막(515)은 도 9b에서 설명한 상기 보호 막(415)과 동일한 물질로 형성될 수 있다.
다시, 도 2 및 도 4를 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 9c에서 설명한 것과 실질적으로 같은 상기 관통 전극 구조체(27)를 노출시키는 평탄화 공정을 진행하여 상기 얼라인 리세스 영역(405a) 내에 잔존하는 상기 얼라인 패턴(415a) 및 상기 엣지 리세스 영역(415e) 내에 잔존하는 상기 엣지 패턴(415e)를 형성하고, 도 9d에서 설명한 것과 같이 상기 관통 전극 구조체(27)의 노출된 부분 상에 차례로 적층된 상기 하부 후면 도전성 패턴(120a), 상기 중간 후면 도전성 패턴(125a) 및 상기 상부 후면 도전성 패턴(135)을 포함하는 상기 후면 도전성 패턴(136)을 형성하는 것을 포함할 수 있다. 상기 보호 막(도 10b의 515), 상기 얼라인 패턴(415a) 및 상기 엣지 패턴(415e)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에, 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)에서 칩핑(chipping) 불량이 발생하는 것을 방지할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 칩 분리 공정을 진행하고, (도 4의 1070) 반도체 패키지를 형성하는 것을 포함할 수 있다. (도 4의 1080)
다음으로, 도 5와 함게 도 11을 참조하여 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예에 대하여 설명하기로 한다.
도 5 및 도 11을 참조하면, 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 상기 패시베이션 막(405)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 패시베이션 막(405) 상에 도 8a 및 도 8b에서 설명한 상기 마스크 패턴(310)과 같은 마스크 패턴(610)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 마스크 패턴(610)을 식각 마스크로 이용하여 상기 패시베이션 막(405)을 식각하여, 도 10a에서 설명한 것과 같은 상기 탑 부분(405t), 상기 얼라인 리세스 영역(405a) 및 상기 엣지 리세스 영역(405e)을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 마스크 패턴(610)을 제거하고, 도 10b에서 설명한 것과 같은 상기 보호 막(515)을 형성하는 것을 포함할 수 있다. 따라서, 도 10b에서 설명한 것과 실질적으로 동일한 기판을 형성할 수 있다.
다음으로, 도 5와 함께 도 12a 내지 도 12e를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다.
도 5 및 도 12a을 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 패시베이션 막(708)을 형성하는 것을 포함할 수 있다. (도 4의 1020)
상기 패시베이션 막(708)을 형성하는 것은 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 하부 패시베이션 막(702), 중간 패시베이션 막(704) 및 상부 패시베이션 막(706)을 차례로 형성하는 것을 포함할 수 있다.
상기 중간 패시베이션 막(704)은 상기 하부 및 상부 패시베이션 막들(702, 706)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 하부 패시베이션 막(702)은 실리콘 산화물로 형성될 수 있고, 상기 중간 패시베이션 막(704)은 실리콘 질화물로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 실리콘 산화물 또는 폴리 이미드로 형성될 수 있다.
도 5 및 도 12b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 사진 및 식각 공정을 진행하여, 얼라인 리세스 영역(708a) 및 엣지 리세스 영역(708e)을 형성하는 것을 포함할 수 있다. (도 4의 1030)
상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)을 형성하는 것은 사진 공정을 진행하여 상기 패시베이션 막(708) 상에 마스크 패턴(710)을 형성하고, 상기 마스크 패턴(710)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(708)을 부분 식각하는 것을 포함할 수 있다. 상기 마스크 패턴(710)은 포토레지스트 패턴으로 형성될 수 있다.
상기 마스크 패턴(710)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(708)을 부분 식각하는 것은 상기 중간 패시베이션 막(704)을 식각 정지막으로 하여 상기 상부 패시베이션 막(706)을 식각하는 것을 포함할 수 있다.
상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)은 상기 상부 패시베이션 막(706)을 관통할 수 있고, 상기 얼라인 및 엣지 리세스 영역들(708a, 708e)의 바닥면들은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다.
상기 엣지 리세스 영역(708e)은 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상에 형성될 수 있다. 상기 얼라인 리세스 영역(708a)은 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상에 형성될 수 있다.
도 5 및 도 12c를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 상기 마스크 패턴(도 12b의 710)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(710)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(710)은 애슁 공정을 진행하여 제거할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 보호 막(715)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(715)은 상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)을 갖는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 형성될 수 있다.
상기 보호 막(715)은 상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)이 형성된 상기 패시베이션 막(708) 상에 콘포멀하게 형성될 수 있다. 상기 보호 막(715)은 산화물 계열, 질화물 계열 또는 폴리머 계열의 물질로 형성될 수 있다. 예를 들어, 상기 보호 막(715)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드로 형성될 수 있다.
상기 보호 막(715)은 상기 상부 패시베이션 막(706)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 상부 패시베이션 막(706)을 실리콘 산화물로 형성하는 경우에, 상기 보호 막(715)은 실리콘 질화물로 형성할 수 있다.
도 5 및 도 12d를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 관통 전극 구조체(27)를 노출시키는 것을 포함할 수 있다. (도 4의 1050)
상기 관통 전극 구조체(27)를 노출시키는 것은 상기 보호 막(도 12c의 715)이 형성된 기판에 대하여 평탄화 공정을 진행하여 상기 관통 전극 구조체(27) 상부에 위치하는 상기 비아 절연 막(24), 상기 패시베이션 막(708) 및 상기 보호 막(도 12b의 715)을 제거하는 것을 포함할 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다.
상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정에 의하여, 상기 패시베이션 막(708) 상부면 상에 위치하는 상기 보호 막(도 12c의 715)은 제거될 수 있고, 상기 얼라인 리세스 영역(708a) 내에 위치하는 상기 보호 막(도 12c의 715)은 잔존하여 얼라인 패턴(715a)으로 형성될 수 있고, 상기 엣지 리세스 영역(708e) 내에 위치하는 상기 보호 막(도 12c의 715)은 잔존하여 엣지 패턴(715e)으로 형성될 수 있다.
상기 얼라인 패턴(715a) 및 상기 중간 패시베이션 막(705)은 실리콘 질화물로 형성될 수 있고, 상기 하부 패시베이션 막(702)은 실리콘 산화물로 형성될 수 있고, 상기 상부 패시베이션 막(706)은 실리콘 산화물 또는 폴리 이미드로 형성될 수 있다.
상기 보호 막(도 12c의 715), 상기 얼라인 패턴(715a) 및 상기 엣지 패턴(715e)은 상기 관통 전극 구조체(27)를 노출시키는 상기 평탄화 공정 동안에, 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA)에서 칩핑(chipping) 불량이 발생하는 것을 방지할 수 있다.
도 5 및 도 12e를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 도 6h 내지 도 6j에서 설명한 것과 같은 방법을 진행하여 상기 관통 전극 구조체(27)의 노출된 부분 상에 차례로 적층된 상기 하부 후면 도전성 패턴(120a), 상기 중간 후면 도전성 패턴(125a) 및 상기 상부 후면 도전성 패턴(135)을 포함하는 상기 후면 도전성 패턴(136)을 형성하는 것을 포함할 수 있다. (도 4의 1060)
다시, 도 3 및 도 4를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 칩 분리 공정을 진행하는 것을 포함할 수 있다. (도 4의 1070) 상기 칩 분리 공정에 의하여 상기 반도체 기판(3)의 상기 칩 영역(CHA)은 분리될 수 있다. 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 일 예는 반도체 패키지를 형성하는 것을 포함할 수 있다. (도 4의 1080) 상기 반도체 패키지는 상기 분리된 칩 영역(CHA)을 갖는 상기 반도체 기판(3)을 이용하여 형성할 수 있다.
다음으로, 도 5와 함께 도 13a 내지 도 13c를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예에 대하여 설명하기로 한다.
도 5 및 도 13a를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 도 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며, 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 도 12a에서 설명한 것과 같은 상기 패시베이션 막(708)을 형성하는 것을 포함할 수 있다. (도 4의 1020) 상기 패시베이션 막(708)은 차례로 적층된 상기 하부 패시베이션 막(702), 상기 중간 패시베이션 막(704) 및 상기 상부 패시베이션 막(706)을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 패시베이션 막(708) 상에 도 7a에서 설명한 상기 마스크 패턴(210)과 실질적으로 동일한 마스크 패턴(810)을 형성하는 것을 포함할 수 있다. 상기 마스크 패턴(810)은 상기 관통 전극 구조체(27) 상부에 위치하는 상기 패시베이션 막(708) 부분을 노출시키는 탑 개구부(810t), 상기 관통 전극 영역(TA)과 이격되며 상기 반도체 기판(3)의 상기 칩 영역(CHA) 상의 상기 패시베이션 막(105) 부분을 노출시키는 얼라인 개구부(810a) 및 상기 반도체 기판(3)의 상기 웨이퍼 엣지 영역(WEA) 상의 상기 패시베이션 막(105)을 노출시키는 얼라인 개구부(810e)를 가질 수 있다.
도 5 및 도 13b를 참조하면, 본 발명의 기술적 사상의 또 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(810)을 식각 마스크로 이용하는 식각 공정을 진행하여 상기 패시베이션 막(808)을 부분 식각하여 상기 관통 전극 구조체(27) 상의 탑 부분(708t)을 형성함과 동시에 도 12b에서 설명한 것과 같은 상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)을 형성할 수 있다. 상기 탑 부분(708t)은 상기 관통 전극 구조체(27) 상에 위치하는 상기 상부 패시베이션 막(706)이 식각된 부분일 수 있다.
도 5 및 도 13c를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 상기 마스크 패턴(도 12b의 810)을 제거하는 것을 포함할 수 있다. 상기 마스크 패턴(도 13b의 810)을 포토레지스트 패턴으로 형성하는 경우에, 상기 마스크 패턴(도 12b의 810)은 애슁 공정을 진행하여 제거할 수 있다.
도 5 및 도 13d를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 보호 막(815)을 형성하는 것을 포함할 수 있다. (도 4의 1040)
상기 보호 막(815)은 상기 탑 부분(708t), 상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)이 형성된 상기 패시베이션 막(708) 상에 콘포멀하게 형성될 수 있다.
상기 보호 막(815)은 도 12c에서 설명한 상기 보호 막(715)과 동일한 물질로 형성될 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 다른 예는 평탄화 공정을 진행하여, 상기 관통 전극 구조체(27)를 노출시키면서 상기 얼라인 리세스 영역(708a) 내에 잔존하는 상기 얼라인 패턴(715a), 및 상기 엣지 리세스 영역(708e) 내에 잔존하는 상기 엣지 패턴(715e)을 형성하는 것을 포함할 수 있다. 따라서, 도 12d에서 설명한 것과 동일한 기판이 형성될 수 있다.
다음으로, 도 5와 함께 도 14a 및 도 14b를 참조하여 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예에 대하여 설명하기로 한다.
도 5 및 도 14a를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 6a 내지 도 6c에서 설명한 것과 동일한 방법을 이용하여 상기 제1 면(3fs) 및 상기 제1 면(3fs)에 대향하는 상기 제2 면(3bs)을 갖는 상기 반도체 기판(3)을 관통하며 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출된 후면 돌출부(27p)를 갖는 상기 관통 전극 구조체(27)를 형성하는 것을 포함할 수 있다. (도 4의 1010)
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 도 12a에서 설명한 것과 같은 상기 패시베이션 막(708)을 형성하는 것을 포함할 수 있다. (도 4의 1020) 상기 패시베이션 막(708)은 차례로 적층된 하부 패시베이션 막(702), 중간 패시베이션 막(704) 및 상부 패시베이션 막(706)을 포함할 수 있다.
본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 패시베이션 막(708) 상에 도 8a 및 도 8b에서 설명한 상기 마스크 패턴(310)과 같은 마스크 패턴(910)을 형성하는 것을 포함할 수 있다.
상기 마스크 패턴(910)을 형성하는 것은 도 8a에서 설명한 것과 같이 상기 관통 전극 구조체(27) 상부에 위치하는 상기 패시베이션 막(708)을 노출시키는 탑 개구부(910t)를 갖는 마스크 막을 형성하고, 도 8b에서 설명한 것과 같이 노광 및 현상 공정을 진행하여 얼라인 개구부(910a) 및 엣지 개구부(910e)를 형성하는 것을 포함할 수 있다.
도 5 및 도 14b를 참조하면, 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 소자 형성 방법의 또 다른 예는 상기 마스크 패턴(910)을 식각 마스크로 이용하여 상기 패시베이션 막(708)을 부분 식각하여, 도 13b에서 설명한 것과 같은 상기 탑 부분(708t), 상기 얼라인 리세스 영역(708a) 및 상기 엣지 리세스 영역(708e)을 형성하는 것을 포함할 수 있다. 이어서, 상기 마스크 패턴(910)을 선택적으로 제거하여, 도 13c에서 설명한 것과 같은 기판을 형성할수 있다.
본 발명의 기술적 사상에 따르면, 도 1a 내지 도 14b를 참조하여 설명한 실시예들에 따른 반도체 소자들(100, 200, 300)을 포함하는 반도체 패키지들을 제공할 수 있다.
우선, 도 15a 및 도 15b를 참조하여 도 1a 및 도 1b를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자(100)를 포함하는 반도체 패키지(1100)에 대하여 설명하기로 한다. 도 15b는 도 15a의 "A1" 부분을 확대한 부분 확대도이다.
도 15a 및 도 15b를 참조하면, 반도체 패키지(1100)는 하부 기판(800), 상기 하부 기판(800) 상의 상부 기판(900), 상기 하부 기판(800)과 상기 상부 기판(900) 사이에 개재된 반도체 소자(100)를 포함할 수 있다.
상기 상부 기판(900)은 상부 반도체 칩일 수 있다.
일 실시예에서, 상기 하부 기판(800)은 패키지 기판일 수 있다. 예를 들어, 상기 하부 기판(800)은 인쇄 회로 기판일 수 있다.
다른 실시예에서, 상기 하부 기판(800)은 하부 반도체 칩일 수 있다.
상기 반도체 소자(100)는 도 1a 및 도 1b에서 설명한 것과 같이, 제1 면(3fs) 및 제2 면(3bs)을 갖는 상기 반도체 기판(3), 상기 반도체 기판(3)의 상기 제1 면(3fs) 상의 상기 전면 구조물(FS), 상기 반도체 기판(3)의 상기 제2 면(3bs) 상의 상기 패시베이션 막(105), 상기 반도체 기판(3)을 관통하는 상기 관통 전극 구조체(27), 상기 얼라인 패턴(115a) 및 상기 후면 도전성 패턴(136)을 포함할 수 있다.
상기 관통 전극 구조체(27)는 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 돌출되며 상기 패시베이션 막(105)을 관통하는 후면 돌출부(27p), 및 상기 반도체 기판(3)의 상기 제1 면(3fs)으로부터 돌출되며 상기 전면 구조물(FS) 내에 있는 전면 돌출부(27f)를 가질 수 있다.
상기 반도체 기판(3)의 상기 제1 면(3fs)은 상기 하부 기판(800)과 마주볼 수 있고, 상기 반도체 기판(3)의 상기 제2 면(3bs)은 상기 상부 기판(900)과 마주볼 수 있다. 상기 패시베이션 막(105)은, 도 1a 및 도 1b에서 설명한 것과 같이, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면을 덮을 수 있다.
상기 전면 구조물(FS)은, 도 1a 및 도 1b에서 설명한 것과 같이, 상기 내부 회로(IC), 상기 복수의 도전성 플러그들(33, 41, 42, 51), 상기 비아 금속 패턴(35), 상기 복수의 금속 배선들(36, 45), 상기 복수의 전면 절연 막들(18, 39, 48) 및 상기 전면 도전성 패턴(54)을 포함할 수 있다. 상기 전면 도전성 패턴(54)은 상기 관통 전극 구조체(27)의 상기 전면 돌출부(27f)와 전기적으로 연결될 수 있다.
상기 후면 도전성 패턴(136)은 상기 패시베이션 막(105) 상에 배치되며 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)와 전기적으로 연결될 수 있다.
상기 얼라인 패턴(115a)은, 도 1a 및 도 1b에서 설명한 것과 같이, 상기 패시베이션 막(105) 내의 상기 얼라인 리세스 영역(105a) 내에 배치될 수 있다.
상기 반도체 패키지(1100)는 상기 하부 기판(800)과 상기 반도체 소자(100)를 전기적으로 연결하는 하부 연결 패턴(850), 및 상기 상부 기판(900)과 상기 반도체 소자(100)를 전기적으로 연결하는 상부 연결 패턴(950)을 포함할 수 있다. 상기 하부 연결 패턴(850) 및/또는 상기 상부 연결 패턴(950)은 솔더 물질을 포함할 수 있다. 상기 하부 연결 패턴(850)은 상기 반도체 소자(100)의 상기 전면 도전성 패턴(54), 및 상기 하부 기판(800)의 하부 도전성 패턴(810)과 접촉할 수 있다. 상기 상부 연결 패턴(950)은 상기 반도체 소자(100)의 상기 후면 도전성 패턴(136), 및 상기 상부 기판(900)의 상부 도전성 패턴(910)과 접촉할 수 있다.
상기 반도체 패키지(1100)는 상기 하부 기판(800)과 상기 반도체 소자(100) 사이의 하부 충진재(filler, 860) 및 상기 상부 기판(900)과 상기 반도체 소자(100) 사이의 상부 충진재(960)를 포함할 수 있다. 상기 하부 충진재(860)는 상기 하부 기판(800)과 상기 반도체 소자(100) 사이를 채울 수 있다. 상기 상부 충진재(960)는 상기 상부 기판(900)과 상기 반도체 소자(100) 사이를 채울 수 있다.
상기 하부 충진재(860) 및 상기 상부 충진재(960)는 절연성 물질로 형성될 수 있다. 예를 들면, 상기 하부 충진재(860) 또는 상기 상부 충진재(960) 중 적어도 하나는 NCF(Nonconductive Film)나 언더필(Underfill) 물질 등과 같은 절연성 물질을 사용하여 형성할 수 있다. 상기 상부 충진재(960)는 상기 얼라인 패턴(115a)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 상부 얼라인 패턴(115a)은 실릴콘 질화물 등과 같은 질화물 계열의 물질 또는 폴리머 계열의 물질로 형성될 수 있고, 상기 상부 충진재(960)은 언더필 물질 또는 NCF(Non-conductive Film)으로 형성될 수 있다. 예를 들어, 상기 상부 충진재(960)는 써멀 세팅 구조체(thermal setting structure), 써멀 플라스틱(thermal plastic), 유브이 큐어 물질(UV cure material), 또는 이들의 조합을 포함할 수 있다. 상기 상부 충진재(960)은 Epoxy 계열, Silicone 계열과 Phenol type, Acid Anhydride type, Amine type의 경화제 및 Acrylic Polymer, 또는 이들의 조합을 포함할 수 있다.
상기 패시베이션 막(105) 내의 상기 얼라인 리세스 영역(105a)은 상기 얼라인 패턴(115) 및 상기 상부 충진재(960)에 의해 채워질 수 있다. 상기 상부 충진재(960)은 상기 얼라인 패턴(115)과 함께 상기 패시베이션 막(105) 내의 상기 얼라인 리세스 영역(105a)을 완전히 채울 수 있다.
상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a)의 측벽을 덮는 제1 부분(115a_1) 및 상기 얼라인 리세스 영역(105a)의 바닥면을 덮는 제2 부분(115a_2)을 포함할 수 있다. 상기 얼라인 패턴(115a)의 상기 제1 부분(115a_1)의 상부면은 상기 패시베이션 막(105)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 상기 얼라인 패턴(115a)의 상기 제2 부분(115a_2)의 상부면은 상기 패시베이션 막(105)의 상부면 및 상기 얼라인 패턴(115a)의 상기 제1 부분((115a_1) 보다 낮은 레벨에 위치할 수 있다. 상기 얼라인 패턴(115a)의 상기 제1 부분(115a_1)의 상부면과 상기 반도체 기판(3)의 상기 제2 면(3bs) 사이의 거리(H1)는 상기 얼라인 패턴(115a)의 상기 제2 부분(115a_2)의 상부면과 상기 반도체 기판(3)의 상기 제2 면(3bs) 사이의 거리(H2) 보다 클 수 있다. 상기 얼라인 패턴(115a)은 상기 반도체 기판(3)의 상기 제2 면(3bs)과 이격될 수 있다. 상기 얼라인 패턴(115a)은 상기 반도체 기판(3)의 상기 제2 면(3bs)으로부터 제1 거리(H3) 만큼 이격될 수 있다.
상기 상부 충진재(960)는 상기 패시베이션 막(105) 및 상기 얼라인 패턴(115a)을 덮으면서 상기 얼라인 리세스 영역(105a) 내로 연장된 부분(960a)을 가질 수 있다. 상기 상부 충진재(960)의 상기 얼라인 리세스 영역(105a) 내로 연장된 부분(960a)은 상기 얼라인 패턴(115a)과 함께 상기 얼라인 리세스 영역(105a)을 채울 수 있다.
상기 얼라인 패턴(115a)은 상기 얼라인 리세스 영역(105a)을 완전히 채우지 않도록 상기 얼라인 리세스 영역(105a)의 깊이(D) 및 상기 얼라인 리세스 영역(105a)의 폭(W1) 보다 작은 크기의 두께(T1)로 형성될 수 있다.
상기 상부 충진재(960)의 상기 얼라인 리세스 영역(105a) 내로 연장된 부분(960a)의 두께(T2) 또는 폭(W2) 중 적어도 하나의 크기는 상기 얼라인 패턴(115a)의 두께(T1)의 크기 보다 클 수 있다. 상기 상부 충진재(960)의 상기 얼라인 리세스 영역(105a) 내로 연장된 부분(960a)은 상기 반도체 소자(100)와 상기 상부 충진재(960) 사이의 결합력을 증가시킬 수 있다.
다음으로, 도 16을 참조하여 도 2를 참조하여 설명한 본 발명의 다른 실시예에 따른 반도체 소자(200)를 포함하는 반도체 패키지(1200)에 대하여 설명하기로 한다.
도 16을 참조하면, 반도체 패키지(1200)는 도 15에서 설명한 것과 같은 상기 하부 기판(800) 및 상기 상부 기판(900)을 포함할 수 있다. 상기 반도체 패키지(1200)는 도 2를 참조하여 설명한 것과 같은 반도체 소자(200)를 포함할 수 있다. 상기 반도체 소자(200)는 상기 하부 기판(800)과 상기 상부 기판(900) 사이에 배치될 수 있다.
상기 반도체 소자(200)는 도 2에서 설명한 것과 같이, 제1 면(3fs) 및 제2 면(3bs)을 갖는 상기 반도체 기판(3), 상기 반도체 기판(3)의 상기 제1 면(3fs) 상의 상기 전면 구조물(FS), 상기 반도체 기판(3)의 상기 제2 면(3bs) 상의 상기 패시베이션 막(405), 상기 반도체 기판(3)을 관통하는 상기 관통 전극 구조체(27), 상기 얼라인 패턴(415a) 및 상기 후면 도전성 패턴(136)을 포함할 수 있다.
상기 반도체 기판(3)의 상기 제1 면(3fs)은 상기 하부 기판(800)과 마주볼 수 있고, 상기 반도체 기판(3)의 상기 제2 면(3bs)은 상기 상부 기판(900)과 마주볼 수 있다. 상기 패시베이션 막(405)은, 도 2에서 설명한 것과 같이, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면을 덮을 수 있다.
상기 후면 도전성 패턴(136)은 상기 패시베이션 막(405) 상에 배치되며 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)와 전기적으로 연결될 수 있다.
상기 얼라인 패턴(415a)은, 도 2에서 설명한 것과 같이, 상기 패시베이션 막(405)을 관통하는 상기 얼라인 리세스 영역(405a) 내에 배치될 수 있다.
상기 반도체 패키지(1200)는 상기 하부 기판(800)과 상기 반도체 소자(200)를 전기적으로 연결하는 하부 연결 패턴(850), 및 상기 상부 기판(900)과 상기 반도체 소자(200)를 전기적으로 연결하는 상부 연결 패턴(950)을 포함할 수 있다. 상기 하부 연결 패턴(850) 및/또는 상기 상부 연결 패턴(950)은 솔더 물질을 포함할 수 있다. 상기 하부 연결 패턴(850)은 상기 반도체 소자(200)의 상기 전면 도전성 패턴(54), 및 상기 하부 기판(800)의 하부 도전성 패턴(810)과 접촉할 수 있다. 상기 상부 연결 패턴(950)은 상기 반도체 소자(200)의 상기 후면 도전성 패턴(136), 및 상기 상부 기판(900)의 상부 도전성 패턴(910)과 접촉할 수 있다.
상기 반도체 패키지(1200)는, 도 15에서 설명한 것과 같이, 상기 하부 기판(800)과 상기 반도체 소자(200) 사이를 채우는 상기 하부 충진재(860) 및 상기 상부 기판(900)과 상기 반도체 소자(200) 사이를 채우는 상기 상부 충진재(960)를 포함할 수 있다. 상기 얼라인 리세스 영역(405a)은 상기 얼라인 패턴(415) 및 상기 상부 충진재(960)에 의해 채워질 수 있다.
다음으로, 도 17을 참조하여 도 3을 참조하여 설명한 본 발명의 또 다른 실시예에 따른 반도체 소자(300)를 포함하는 반도체 패키지(1300)에 대하여 설명하기로 한다.
도 17을 참조하면, 반도체 패키지(1300)는 도 15에서 설명한 것과 같은 상기 하부 기판(800) 및 상기 상부 기판(900)을 포함할 수 있다. 상기 반도체 패키지(1300)는 도 3을 참조하여 설명한 것과 같은 반도체 소자(300)를 포함할 수 있다. 상기 반도체 소자(300)는 상기 하부 기판(800)과 상기 상부 기판(900) 사이에 배치될 수 있다.
상기 반도체 소자(300)는 도 3에서 설명한 것과 같이, 제1 면(3fs) 및 제2 면(3bs)을 갖는 상기 반도체 기판(3), 상기 반도체 기판(3)의 상기 제1 면(3fs) 상의 상기 전면 구조물(FS), 상기 반도체 기판(3)의 상기 제2 면(3bs) 상의 상기 패시베이션 막(708), 상기 반도체 기판(3)을 관통하는 상기 관통 전극 구조체(27), 상기 얼라인 패턴(715a) 및 상기 후면 도전성 패턴(736)을 포함할 수 있다.
상기 반도체 기판(3)의 상기 제1 면(3fs)은 상기 하부 기판(800)과 마주볼 수 있고, 상기 반도체 기판(3)의 상기 제2 면(3bs)은 상기 상부 기판(900)과 마주볼 수 있다. 상기 패시베이션 막(708)은, 도 3에서 설명한 것과 같이, 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)의 측면을 덮을 수 있다.
상기 패시베이션 막(708)은 도 3에서 설명한 것과 같이 상기 반도체 기판(3)의 상기 제2 면(3bs) 상에 차례로 적층된 상기 하부 패시베이션 막(702), 상기 중간 패시베이션 막(704) 및 상기 상부 패시베이션 막(706)을 포함할 수 있다. 상기 후면 도전성 패턴(736)은 상기 패시베이션 막(708) 상에 배치되며 상기 관통 전극 구조체(27)의 상기 후면 돌출부(27p)와 전기적으로 연결될 수 있다.
상기 얼라인 패턴(715a)은, 도 3에서 설명한 것과 같이, 상기 패시베이션 막(708)의 상기 상부 패시베이션 막(706)을 관통하는 상기 얼라인 리세스 영역(708a) 내에 배치될 수 있다.
상기 반도체 패키지(1300)는 상기 하부 기판(800)과 상기 반도체 소자(300)를 전기적으로 연결하는 하부 연결 패턴(850), 및 상기 상부 기판(900)과 상기 반도체 소자(300)를 전기적으로 연결하는 상부 연결 패턴(950)을 포함할 수 있다. 상기 하부 연결 패턴(850) 및/또는 상기 상부 연결 패턴(950)은 솔더 물질을 포함할 수 있다. 상기 하부 연결 패턴(850)은 상기 반도체 소자(300)의 상기 전면 도전성 패턴(54), 및 상기 하부 기판(800)의 하부 도전성 패턴(810)과 접촉할 수 있다. 상기 상부 연결 패턴(950)은 상기 반도체 소자(300)의 상기 후면 도전성 패턴(736), 및 상기 상부 기판(900)의 상부 도전성 패턴(910)과 접촉할 수 있다.
상기 반도체 패키지(1300)는, 도 15에서 설명한 것과 같이, 상기 하부 기판(800)과 상기 반도체 소자(300) 사이를 채우는 상기 하부 충진재(860) 및 상기 상부 기판(900)과 상기 반도체 소자(300) 사이를 채우는 상기 상부 충진재(960)를 포함할 수 있다. 상기 얼라인 리세스 영역(708a)은 상기 얼라인 패턴(415) 및 상기 상부 충진재(960)에 의해 채워질 수 있다.
도 18은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈을 개략적으로 나타낸 도면이고, 도 19는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈을 개략적으로 나타낸 도면이고, 도 20은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템을 개념적으로 도시한 블록도이고, 도 21은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 다른 전자 시스템을 개략적으로 도시한 블록도이고, 도 22는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 모바일 무선 폰을 개략적으로 도시한 도면이다.
우선, 도 18을 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 메모리 모듈(2400)을 설명하기로 한다.
도 18을 참조하면, 상기 메모리 모듈(2400)은 메모리 모듈 기판(2410), 상기 메모리 모듈 기판(2410) 상에 배치된 다수 개의 반도체 소자들(2420) 및 다수 개의 터미널들(2430)을 포함할 수 있다.
상기 메모리 모듈 기판(2410)은 PCB 또는 웨이퍼를 포함할 수 있다. 상기 반도체 소자들(2420)은 디램 등과 같은 메모리 소자들일 수 있다. 상기 반도체 소자들(2420)은 도 1a 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들 중 어느 하나 이거나, 또는 이들 반도체 소자를 포함하는 반도체 패키지일 수 있다. 상기 터미널들(2430)은 전도성 금속을 포함할 수 있다. 상기 터미널들(2430)은 상기 메모리 소자들(2420)과 전기적으로 연결될 수 있다.
도 19를 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 반도체 모듈(2500)을 설명하기로 한다.
도 19를 참조하면, 상기 반도체 모듈(2500)은 모듈 기판(2510) 상에 형성된 반도체 소자(2530)를 포함할 수 있다.
상기 반도체 모듈(2500)은 상기 모듈 기판(2510) 상에 실장된 마이크로프로세서(2520)를 더 포함할 수 있다. 상기 모듈 기판(2510)의 적어도 한 변에는 입출력 터미널들(2540)이 배치될 수 있다.
상기 반도체 소자(2530) 및 상기 마스크로프로세서(2520) 중 하나는 도 1a 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들 중 어느 하나를 포함하거나, 또는 이들 반도체 소자를 포함하는 반도체 패키지를 포함할 수 있다.
도 20을 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템(2600)을 설명하기로 한다.
도 20을 참조하면, 상기 전자 시스템(2600)은 바디(Body; 2610)를 포함할 수 있다. 상기 바디(2610)는 마이크로 프로세서 유닛(Micro Processor Unit; 2620), 파워 공급 유닛(Power Unit; 2630), 기능 유닛(Function Unit; 2640), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2650)을 포함할 수 있다. 상기 바디(2610)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다.
상기 마이크로 프로세서 유닛(2620), 상기 파워 공급 유닛(2630), 상기 기능 유닛(2640), 및 상기 디스플레이 컨트롤러 유닛(2650)은 상기 바디(2610)상에 실장 또는 장착될 수 있다.
상기 바디(2610)의 상면 혹은 상기 바디(2610)의 외부에 디스플레이 유닛(2660)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2660)은 상기 바디(2610)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2650)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급 유닛(2630)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2620), 기능 유닛(2640), 디스플레이 컨트롤러 유닛(2650) 등으로 공급할 수 있다.
상기 마이크로 프로세서 유닛(2620)은 상기 파워 공급 유닛(2630)으로부터 전압을 공급받아 상기 기능 유닛(2640)과 상기 디스플레이 유닛(2660)을 제어할 수 있다.
상기 기능 유닛(2640)은 다양한 전자 시스템(2600)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2600)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2640)은 다이얼링, 또는 외부 장치(External Apparatus; 2670)와의 교신으로 상기 디스플레이 유닛(2660)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 실시예에서, 상기 전자 시스템(2600)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2640)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2640)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2680)을 통해 외부 장치(2670)와 신호를 주고 받을 수 있다.
또한, 상기 전자 시스템(2600)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2640)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
상기 마이크로 프로세서 유닛(2620) 또는 상기 기능 유닛(2640) 중 적어도 어느 하나는 도 1a 내지 도 17을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자들 중 어느 하나를 포함하거나, 또는 이들 반도체 소자를 포함하는 반도체 패키지를 포함할 수 있다.
도 21을 참조하여, 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 다른 전자 시스템(2700)을 설명하기로 한다.
도 21을 참조하면, 상기 전자 시스템(2700)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 및/또는 반도체 패키지를 포함할 수 있다. 상기 전자 시스템(2700)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2700)은 메모리 시스템(2712), 마이크로프로세서(2714), 램(2716) 및 버스(2720)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2718)를 포함할 수 있다. 마이크로프로세서(2714)는 전자 시스템(2700)을 프로그램 및 컨트롤할 수 있다. 램(2716)은 마이크로프로세서(2714)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(2714), 램(2716) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 마이크로프로세서(2714), 메모리 시스템(2712) 및/또는 램(2716)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 및/또는 반도체 패키지를 포함할 수 있다.
유저 인터페이스(2718)는 전자 시스템(2700)으로 데이터를 입력하거나 또는 전자 시스템(2700)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2712)은 마이크로프로세서(2714) 동작용 코드들, 마이크로프로세서(2714)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2712)은 컨트롤러 및 메모리를 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 모바일 무선 폰(2800)을 개략적으로 도시한 도면이다. 모바일 무선 폰(2800)은 태블릿 PC로 이해될 수도 있다. 더 나아가, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TA : 관통 전극 영역 ICA : 회로 영역
WEA : 웨이퍼 엣지 영역 WDR : 더미 영역
CHA : 칩 영역 SRA : 스크라이브레인 영역
100, 200, 300 : 반도체 소자
3 : 반도체 기판 IC : 내부 회로
FS : 전면 구조물 18 : 하부 전면 절연 막
39 : 중간 전면 절연 막 48 : 상부 전면 절연 막
24 : 비아 절연 막 27 : 관통 전극 구조체
33, 41, 42, 51 : 도전성 플러그들
35 : 비아 금속 패턴
36, 45 : 금속 배선들 54 : 전면 도전성 패턴
105, 405, 708 : 패시베이션 막
105a, 405a, 708a : 얼라인 리세스 영역
115a, 415a, 715a : 얼라인 패턴
105e, 405e, 708e : 엣지 리세스 영역
115e, 415e, 715e : 엣지 패턴
115, 215, 415, 515, 715 : 보호 막
136, 736 : 후면 도전성 패턴
1100, 1200, 1300 : 반도체 패키지
800 : 하부 기판 810 : 하부 도전성 패턴
860 : 하부 충진재 900 : 상부 기판
910 : 상부 도전성 패턴 960 : 상부 충진재

Claims (10)

  1. 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되며, 내부 회로를 포함하는 전면 구조물;
    상기 반도체 기판의 상기 제2 면 상의 패시베이션 막;
    상기 반도체 기판 및 상기 패시베이션 막을 관통하는 관통 전극 구조체;
    상기 반도체 기판의 상기 제2 면 상에 배치되며 상기 관통 전극 구조체와 전기적으로 연결된 후면 도전성 패턴;
    상기 패시베이션 막 내의 얼라인 리세스 영역; 및
    상기 얼라인 리세스 영역 내에 배치된 절연성의 얼라인 패턴;을 포함하고,
    상기 얼라인 패턴은 상기 얼라인 리세스 영역의 측벽을 덮는 제1 부분 및 상기 얼라인 리세스 영역의 바닥면을 덮는 제2 부분을 포함하며, 상기 얼라인 리세스 영역 내에 한정되는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 얼라인 패턴의 상기 제1 부분의 상부면과 상기 반도체 기판의 상기 제2 면 사이의 거리는 상기 얼라인 패턴의 상기 제2 부분의 상부면과 상기 반도체 기판의 상기 제2 면 사이의 거리 보다 큰 반도체 소자.
  4. 제 1 항에 있어서,
    상기 패시베이션 막은 하부 패시베이션 막 및 상기 하부 패시베이션 막 상의 상부 패시베이션 막을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 패시베이션 막은 상기 하부 패시베이션 막 및 상기 상부 패시베이션 막 사이의 중간 패시베이션 막을 더 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 하부 및 중간 패시베이션 막들은 상기 반도체 기판의 상기 제2 면을 덮으며, 상기 관통 전극 구조체의 측면과 상기 상부 패시베이션 막 사이에 개재된 부분을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 후면 도전성 패턴은 상기 관통 전극 구조체를 덮으며, 상기 관통 전극 구조체의 측면과 상기 상부 패시베이션 막 사이에 개재된 상기 하부 및 중간 패시베이션 막들을 덮는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 중간 패시베이션 막 및 상기 얼라인 패턴은 동일한 계열의 절연 막으로 형성되고,
    상기 하부 및 상부 패시베이션 막들은 상기 중간 패시베이션 막 및 상기 얼라인 패턴과 다른 물질로 형성된 반도체 소자.
  9. 하부 도전성 패턴을 갖는 하부 기판;
    상부 도전성 패턴을 갖는 상부 기판;
    상기 하부 기판과 상기 상부 기판 사이의 반도체 소자;
    상기 하부 도전성 패턴과 상기 반도체 소자 사이의 하부 연결 패턴; 및
    상기 상부 도전성 패턴과 상기 반도체 소자 사이의 상부 연결 패턴을 포함하되,
    상기 반도체 소자는,
    상기 하부 기판과 상기 상부 기판 사이에 개재되며, 상기 하부 기판과 마주보는 제1 면 및 상기 상부 기판과 마주보는 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 배치되며, 내부 회로 및 전면 도전성 패턴을 포함하는 전면 구조물;
    상기 반도체 기판의 상기 제2 면 상에 배치된 절연성의 패시베이션 막;
    상기 반도체 기판 및 상기 패시베이션 막을 관통하는 관통 전극 구조체;
    상기 패시베이션 막 상에 배치되며 상기 관통 전극 구조체와 전기적으로 연결된 후면 도전성 패턴;
    상기 패시베이션 막 내의 얼라인 리세스 영역; 및
    상기 얼라인 리세스 영역 내에 배치된 절연성의 얼라인 패턴을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 상부 기판과 상기 반도체 소자 사이에 개재된 절연성의 상부 충진재를 더 포함하되,
    상기 상부 충진재는 상기 얼라인 패턴과 함께 상기 얼라인 리세스 영역을 채우는 반도체 패키지.
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