KR102150781B1 - 반도체 장치의 제조 방법 - Google Patents

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미쓰이 가가쿠 토세로 가부시키가이샤
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Abstract

본 발명의 반도체 장치의 제조 방법은, 이하의 3개의 공정을 적어도 구비하고 있다. (A) 회로 형성면을 갖는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 상기 회로 형성면측에 첩합된 점착성 필름(100)을 구비하는 구조체를 준비하는 공정, (B) 상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면을 백그라인드하는 공정, (C) 점착성 필름(100)에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 점착성 필름(100)을 제거하는 공정. 점착성 필름(100)으로서, 기재층(10)과, 기재층(10)의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층(20)을 구비하는 점착성 필름을 사용한다. 그리고, 점착성 필름(100)에 있어서, 점착성 수지층(20)은 자외선 경화형 점착성 수지를 포함하고, 특정한 방법으로 측정되는, 자외선 경화 후의 점착성 수지층(20)의 표면의 포화 대전압 V1이 2.0㎸ 이하이다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 공정 중에서, 반도체 웨이퍼를 연삭하는 공정에 있어서는, 반도체 웨이퍼의 손상을 방지하기 위하여, 반도체 웨이퍼에 점착성 필름이 부착된다.
이러한 점착성 필름에는, 일반적으로, 기재 필름에 자외선 경화형의 점착성 수지층을 적층시킨 필름이 사용되고 있다. 이 점착성 필름은 자외선을 조사함으로써, 점착성 수지층이 가교하여 점착성 수지층의 점착력이 저하되기 때문에, 반도체 웨이퍼로부터 점착성 필름을 용이하게 박리할 수 있다.
한편, 이러한 점착성 필름을 사용한 반도체 장치의 제조 공정에서는, 반도체 웨이퍼로부터 점착성 필름을 박리할 때에 박리 대전이라고 불리는 정전기가 발생해 버리는 경우가 있었다. 이와 같이 하여 발생한 정전기에 의해 반도체 웨이퍼에 형성한 회로가 파괴되거나(정전 파괴), 반도체 웨이퍼에 형성한 회로에 먼지 등의 이물이 부착되어 버리거나 하는 경우가 있었다.
특히, 근년의 반도체 웨이퍼 고밀도화·배선의 협피치화에 수반하여, 반도체 웨이퍼는 지금까지 이상으로 정전기에 의한 영향을 받기 쉬워지는 경향이 있다.
이러한 사정을 감안하여 근년, 반도체 장치의 제조 공정에 있어서 반도체 웨이퍼의 손상의 방지를 위하여 사용하는 점착성 필름에 대해서도, 대전 방지 성능을 더욱 향상시키는 것이 요구되고 있다.
이러한 반도체 웨이퍼 가공용 점착성 필름에 관한 기술로서는, 예를 들어 특허문헌 1(일본 특허 공개 제2011-210944호 공보)에 기재된 것을 들 수 있다.
특허문헌 1에는, 기재 필름과 광 경화형의 점착제층으로 구성되는 점착 테이프이며, 상기 기재 필름의 적어도 편면에 도전성 고분자를 함유하는 대전 방지층, 상기 대전 방지층 위에 베이스 중합체의 분자 내에 광 경화성 불포화 탄소 결합을 함유하는 점착제층을 갖고, 자외선 경화 전후의 상기 점착제층측의 표면 저항률이 1×106 내지 5×1012Ω/□이며, 점착제층의 두께가 20 내지 250㎛이며, 점착 테이프를 실리콘 미러 웨이퍼에 첩합한 경우의 점착제층의 자외선 경화 후의 90도 박리 점착력(JIS Z0237에 준거; 박리 속도는 50㎜/min)이, 0.15 내지 0.25N/25㎜인 것을 특징으로 하는 대전 방지성 반도체 가공용 점착 테이프가 기재되어 있다.
일본 특허 공개 제2011-210944호 공보
상기 배경기술의 항에 전술한 바와 같이, 근년, 반도체 웨이퍼 가공용 점착성 필름의 정전기 대책이라는 관점에 대하여 요구되는 기술 수준은, 점점 높아지고 있다.
본 발명자들은, 특허문헌 1에 기재되어 있는 종래의 반도체 웨이퍼 가공용 점착성 필름에 관하여, 이하와 같은 과제를 발견하였다.
먼저, 본 발명자들은, 특허문헌 1에 기재되어 있는 점착성 필름은, 반도체 웨이퍼로부터 점착성 필름을 박리했을 때에, 반도체 웨이퍼의 회로 형성면에 점착성 필름의 점착 성분이 남기 쉬운, 즉 점착제 잔류가 발생하기 쉬워, 반도체 웨이퍼 표면에 대한 내오염성이 떨어짐을 지견했다.
또한, 본 발명자들의 검토에 의하면, 특허문헌 1에 기재되어 있는 점착성 필름에 있어서, 점착제 잔류의 발생을 억제하기 위하여 자외선의 조사량을 증가시켜 점착제층의 가교도를 높이면, 점착제 잔류의 발생이 억제되어 반도체 웨이퍼 표면에 대한 내오염성이 개선되는 한편, 이번에는 대전 방지성이 악화됨이 밝혀졌다.
즉, 본 발명자들의 검토에 의하면, 종래의 반도체 웨이퍼 가공용 점착성 필름에는, 반도체 웨이퍼 표면에 대한 내오염성과 대전 방지성 사이에는, 트레이드오프의 관계가 존재함이 밝혀졌다. 즉, 본 발명자들은, 종래의 반도체 웨이퍼 가공용 점착성 필름에는, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성을 밸런스 좋게 향상시킨다는 관점에 있어서, 개선의 여지가 있음을 발견하였다.
본 발명은 상기 사정을 감안하여 이루어진 것이며, 회로의 절연 파괴 및 회로 형성면에 대한 점착제 잔류를 억제할 수 있어, 품질이 우수한 반도체 장치를 안정적으로 얻는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명자들은, 상기 과제를 달성하기 위하여 예의 검토를 거듭했다. 그 결과, 기재층과, 기재층의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층을 구비하는 점착성 필름에 있어서, 높은 자외선량으로 광 경화시킨 점착성 수지층의 포화 대전압이라는 척도가, 반도체 웨이퍼 표면에 대한 내오염성과 대전 방지성을 양립시키기 위한 설계 지침으로서 유효하다는 지견을 얻었다.
그리고, 본 발명자들은 상기 지견을 바탕으로 더욱 예의 검토한 결과, 높은 자외선량으로 광 경화시킨 점착성 수지층의 포화 대전압을 특정값 이하로 함으로써, 상기 트레이드오프의 관계를 개선할 수 있어, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성을 밸런스 좋게 향상시킬 수 있음을 발견하고, 본 발명을 완성시켰다.
본 발명에 따르면, 이하에 기재하는 반도체 장치의 제조 방법이 제공된다.
[1]
회로 형성면을 갖는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 상기 회로 형성면측에 첩합된 점착성 필름을 구비하는 구조체를 준비하는 공정 (A)와,
상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면을 백그라인드하는 공정 (B)와,
상기 점착성 필름에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 상기 점착성 필름을 제거하는 공정 (C)
를 적어도 구비하는 반도체 장치의 제조 방법이며,
상기 점착성 필름으로서,
기재층과, 상기 기재층의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층을 구비하고,
상기 점착성 수지층은 자외선 경화형 점착성 수지를 포함하고,
하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸ 이하인 점착성 필름을 사용하는, 반도체 장치의 제조 방법.
(방법)
상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 인가 전압 10㎸, 시료와 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 상기 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 상기 점착성 수지층의 표면의 포화 대전압(V1)을 산출한다.
[2]
상기 [1]에 기재된 반도체 장치의 제조 방법에 있어서,
상기 공정 (C)에서는, 상기 점착성 필름에 대하여, 350mJ/㎠ 이상의 선량의 자외선을 조사함으로써, 상기 점착성 수지층을 광 경화시켜 상기 점착성 수지층의 점착력을 저하시킨 후에, 상기 반도체 웨이퍼로부터 상기 점착성 필름을 제거하는, 반도체 장치의 제조 방법.
[3]
상기 [1] 또는 [2]에 기재된 반도체 장치의 제조 방법에 있어서,
상기 반도체 웨이퍼의 상기 회로 형성면에는 범프 전극이 형성되어 있는, 반도체 장치의 제조 방법.
[4]
상기 [1] 내지 [3] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층의 표면의 태크력이 0.1N/㎠ 이하인, 반도체 장치의 제조 방법.
(방법)
상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 측정 장치로서 프로브 태크 테스터를 사용하여, 직경 5㎜의 프로브와 상기 점착성 수지층의 표면을 10㎜/초의 속도로 접촉시키고, 0.98N/㎠의 접촉 하중으로 10초간 접촉시킨 후, 10㎜/초의 속도로 상기 프로브를 상기 점착성 수지층의 표면으로부터 수직 방향으로 박리하는 방법으로 상기 점착성 수지층의 표면의 태크력을 측정한다.
[5]
상기 [1] 내지 [4] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층의 표면의 포화 대전압을 V2로 했을 때, V1/V2가 5.0 이하인, 반도체 장치의 제조 방법.
(방법)
상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 200mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 인가 전압 10㎸, 시료와 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 상기 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 상기 점착성 수지층의 표면의 포화 대전압(V2)을 산출한다.
[6]
상기 [1] 내지 [5] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 포화 대전압 V1의 반감기가 100초 이하인, 반도체 장치의 제조 방법.
[7]
상기 [1] 내지 [6] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 수지층의 두께가 5㎛ 이상 550㎛ 이하인, 반도체 장치의 제조 방법.
[8]
상기 [1] 내지 [7] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 수지층은, 상기 기재층측으로부터 대전 방지층 및 점착성 층을 이 순서로 갖는, 반도체 장치의 제조 방법.
[9]
상기 [8]에 기재된 반도체 장치의 제조 방법에 있어서,
상기 대전 방지층은 도전성 고분자를 포함하는, 반도체 장치의 제조 방법.
[10]
상기 [8] 또는 [9]에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 층은 자외선 경화형 점착성 수지 및 이온성 첨가제를 포함하는, 반도체 장치의 제조 방법.
[11]
상기 [8] 내지 [10] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 수지층은, 상기 기재층과 상기 대전 방지층 사이에 요철 흡수성 수지층을 더 갖는, 반도체 장치의 제조 방법.
[12]
상기 [8] 내지 [11] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 층의 두께가 30㎛ 미만인, 반도체 장치의 제조 방법.
[13]
상기 [8] 내지 [10] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 점착성 수지층은, 상기 기재층과 상기 대전 방지층 사이에 요철 흡수성 수지층을 더 가지며, 또한, 상기 점착성 층의 두께가 30㎛ 미만인, 반도체 장치의 제조 방법.
[14]
상기 [8] 내지 [13] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 대전 방지층의 두께가 0.01㎛ 이상 10㎛ 이하인, 반도체 장치의 제조 방법.
[15]
상기 [1] 내지 [14] 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서,
상기 자외선 경화형 점착성 수지는 분자 중에 광중합성 탄소-탄소 이중 결합을 갖는 (메트)아크릴계 점착성 수지를 포함하는, 반도체 장치의 제조 방법.
본 발명에 따르면, 회로의 절연 파괴 및 회로 형성면에 대한 점착제 잔류를 억제할 수 있어, 품질이 우수한 반도체 장치를 안정적으로 얻는 것이 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
상술한 목적 및 그 밖의 목적, 특징 및 이점은, 이하에 설명하는 적합한 실시 형태 및 그것에 부수되는 이하의 도면에 의해 더욱 명백해진다.
도 1은 본 발명에 관한 실시 형태의 점착성 필름의 구조의 일례를 모식적으로 도시한 단면도이다.
도 2는 본 발명에 관한 실시 형태의 점착성 필름의 구조의 일례를 모식적으로 도시한 단면도이다.
도 3은 본 발명에 관한 실시 형태의 점착성 필름의 구조의 일례를 모식적으로 도시한 단면도이다.
이하, 본 발명의 실시 형태에 대하여, 도면을 사용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성 요소에는 공통된 부호를 붙이고, 적절히 설명을 생략한다. 또한, 도면은 개략도이며, 실제의 치수 비율과는 일치하지 않는다. 또한, 수치 범위의 「A 내지 B」는 특별히 언급이 없으면, A 이상 B 이하를 나타낸다. 또한, 본 실시 형태에 있어서, 「(메트)아크릴」이란, 아크릴, 메타크릴 또는 아크릴 및 메타크릴 양쪽을 의미한다.
도 1 내지 도 3은, 본 발명에 관한 실시 형태의 점착성 필름(100)의 구조의 일례를 모식적으로 도시한 단면도이다.
본 실시 형태에 관한 반도체 장치의 제조 방법은, 이하의 3개의 공정을 적어도 구비하고 있다.
(A) 회로 형성면을 갖는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 상기 회로 형성면측에 첩합된 점착성 필름(100)을 구비하는 구조체를 준비하는 공정
(B) 상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면을 백그라인드하는 공정
(C) 점착성 필름(100)에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 점착성 필름(100)을 제거하는 공정
점착성 필름(100)으로서, 기재층(10)과, 기재층(10)의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층(20)을 구비하는 점착성 필름을 사용한다. 그리고, 점착성 필름(100)에 있어서, 점착성 수지층(20)은 자외선 경화형 점착성 수지를 포함하고, 하기의 방법으로 측정되는, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1이 2.0㎸ 이하이다.
(방법)
점착성 수지층(20)에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 점착성 수지층(20)을 광 경화시킨다. 이어서, 인가 전압 10㎸, 시료와 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 점착성 수지층(20)의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 점착성 수지층(20)의 표면의 포화 대전압(V1)을 산출한다.
1. 점착성 필름
먼저, 본 실시 형태에 관한 반도체 장치의 제조 방법으로 사용하는 점착성 필름(100)에 대하여 설명한다.
상술한 바와 같이, 근년, 반도체 웨이퍼 가공용 점착성 필름의 정전기 대책이라는 관점에 대하여 요구되는 기술 수준은, 점점 높아지고 있다. 특히, 고밀도의 회로를 배치한 반도체 웨이퍼의 고밀도 회로 위에 땜납 범프나 구리 필러 범프 등의 범프 전극이 형성된 반도체 웨이퍼를 사용하는 경우는, 정전기가 원인으로 반도체 웨이퍼에 형성한 범프 전극을 포함하는 회로의 파괴(쇼트)가 일어나기 쉬워지는 경향이 있기 때문에, 이와 같은 요구가 보다 현저해지고 있다.
이로 인해, 대전 방지성이 보다 우수한 반도체 웨이퍼 가공용 점착성 필름을 실현하는 것이 요구되고 있었다.
여기서, 본 발명자들은, 특허문헌 1에 기재되어 있는 종래의 반도체 웨이퍼 가공용 점착성 필름에 관하여, 이하와 같은 과제를 발견하였다.
먼저, 본 발명자들은, 특허문헌 1에 기재되어 있는 점착성 필름은, 반도체 웨이퍼로부터 점착성 필름을 박리했을 때에, 반도체 웨이퍼의 회로 형성면에 점착성 필름의 점착 성분이 남기 쉬운, 즉 점착제 잔류가 발생하기 쉬워, 반도체 웨이퍼 표면에 대한 내오염성이 떨어짐을 지견했다.
또한, 본 발명자들의 검토에 의하면, 특허문헌 1에 기재되어 있는 점착성 필름에 있어서, 점착제 잔류의 발생을 억제하기 위하여 자외선의 조사량을 증가시켜 점착제층의 가교도를 높이면, 점착제 잔류의 발생이 억제되어 반도체 웨이퍼 표면에 대한 내오염성이 개선되는 한편, 이번에는 대전 방지성이 악화됨이 밝혀졌다.
즉, 본 발명자들의 검토에 의하면, 종래의 반도체 웨이퍼 가공용 점착성 필름에는, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성과의 사이에는, 트레이드오프의 관계가 존재함이 밝혀졌다. 즉, 본 발명자들은, 종래의 반도체 웨이퍼 가공용 점착성 필름에는, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성을 밸런스 좋게 향상시킨다는 관점에 있어서, 개선의 여지가 있음을 발견하였다.
본 발명자들은, 종래의 반도체 웨이퍼 가공용 점착성 필름에 관한 상술한 지견을 근거로 하여, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성을 밸런스 좋게 향상시킬 수 있는 반도체 웨이퍼 가공용 점착성 필름을 실현하기 위하여, 예의 검토를 거듭했다. 그 결과, 상기한 방법으로 측정되는, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1이, 반도체 웨이퍼 표면에 대한 내오염성과 대전 방지성을 양립시키기 위한 설계 지침으로서 유효하다는 지견을 얻었다.
그리고, 본 발명자들은 상기 지견을 바탕으로 더욱 예의 검토한 결과, 자외선 경화 후의 점착성 수지층(20)의 상기 포화 대전압 V1을 2.0㎸ 이하로 함으로써, 상기 트레이드오프의 관계를 개선할 수 있어, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성을 밸런스 좋게 향상시킬 수 있음을 처음으로 발견하였다.
즉, 본 실시 형태에 관한 점착성 필름(100)은, 상기 층 구성으로 함으로써, 반도체 웨이퍼 표면에 대한 점착성과 내오염성의 밸런스가 우수함과 함께, 반도체 웨이퍼로부터 박리할 때에 발생하는 정전기의 양을 억제할 수 있어, 품질이 우수한 반도체 부품을 안정적으로 얻을 수 있다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1은 2.0㎸ 이하이지만, 바람직하게는 1.5㎸ 이하이고, 더욱 바람직하게는 1.0㎸ 이하이고, 특히 바람직하게는 0.5㎸ 이하이다. 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1을 상기한 상한값 이하로 함으로써, 반도체 웨이퍼 표면에 대한 내오염성 및 대전 방지성의 밸런스를 보다 한층 양호한 것으로 할 수 있다.
자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1의 하한값은, 예를 들어 0.01㎸ 이상이며, 바람직하게는 0㎸이다.
본 실시 형태에 있어서, 예를 들어 점착성 수지층(20)을 구성하는 각 성분의 종류나 배합 비율, 점착성 수지층(20)의 층 구성 등을 적절하게 조절함으로써, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1을 상기한 상한값 이하로 제어하는 것이 가능하다.
이들 중에서도, 예를 들어 점착성 수지층(20) 중의 이온성 첨가제의 함유량이나, 점착성 수지층(20)에 있어서의 대전 방지층(20b)의 유무, 대전 방지층(20b)의 위치, 점착성 층(20a)의 두께 등을, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1을 원하는 수치 범위로 하기 위한 요소로서 들 수 있다.
예를 들어, 점착성 수지층(20) 중의 이온성 첨가제의 함유량을 증가시키거나, 대전 방지층(20)을 형성하거나 하면, 포화 대전압 V1을 저하시킬 수 있다.
또한, 점착성 수지층(20)에 요철 흡수성 수지층(20c)을 형성하여, 점착성 층(20a)의 두께를 얇게 함으로써, 반도체 웨이퍼와의 점착면(즉 점착성 수지층의 표면)과 대전 방지층(20b)의 거리를 작게 할 수 있어, 그 결과, 포화 대전압 V1을 효과적으로 저하시킬 수 있다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 하기의 방법으로 측정되는, 자외선 경화 후의 점착성 수지층(20)의 표면의 포화 대전압을 V2로 했을 때, V1/V2가 바람직하게는 5.0 이하이고, 보다 바람직하게는 3.0 이하이고, 더욱 바람직하게는 2.5 이하이다. V1/V2가 상기한 상한값 이하이면, 반도체 웨이퍼로부터 박리할 때에 발생하는 정전기의 양을 보다 안정적으로 억제할 수 있어, 품질이 우수한 반도체 부품을 보다 안정적으로 얻을 수 있다.
(방법)
점착성 수지층(20)에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 200mJ/㎠ 조사하여 점착성 수지층(20)을 광 경화시킨다. 이어서, 인가 전압 10㎸, 시료와 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 점착성 수지층(20)의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 점착성 수지층(20)의 표면의 포화 대전압(V2)을 산출한다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1의 반감기가, 바람직하게는 100초 이하이고, 보다 바람직하게는 50초 이하이고, 더욱 바람직하게는 30초 이하이고, 보다 더욱 바람직하게는 10초 이하이고, 특히 바람직하게는 1초 이하이다.
여기서, 포화 대전압 V1의 반감기란, 포화 대전압 V1의 측정에 있어서, 점착성 수지층(20)의 표면에 대한 전압의 인가를 종료하고 나서 대전압의 값이 절반으로 저하될 때까지의 시간을 의미한다.
본 실시 형태에 관한 점착성 필름(100)은, 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1이 상기한 상한값 이하이기 때문에, 이러한 짧은 반감기를 실현할 수 있어, 대전 방지성이 우수한 점착성 필름(100)으로 할 수 있다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 하기의 방법으로 측정되는, 자외선 경화 후의 점착성 수지층(20)의 표면의 태크력이 0.1N/㎠ 이하인 것이 바람직하고, 0.05N/㎠ 이하인 것이 보다 바람직하고, 0.01N/㎠ 이하인 것이 더욱 바람직하다.
자외선 경화 후의 점착성 수지층(20)의 표면의 태크력이 상기한 상한값 이하임으로써, 반도체 웨이퍼 표면으로부터 점착성 필름(100)을 박리하는 것이 보다 용이해져, 반도체 웨이퍼 표면에 점착성 수지층(20)의 일부가 남아 버리는 것이나, 점착성 필름(100)의 박리에 의해 반도체 웨이퍼에 문제가 발생해 버리는 것 등을 보다 한층 억제할 수 있다.
(방법)
점착성 수지층(20)에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 점착성 수지층(20)을 광 경화시킨다. 이어서, 측정 장치로서 프로브 태크 테스터(예를 들어, 「TESTING MACHINES Inc.사제 프로브 태크 테스터: 모델 80-02-01」)를 사용하여, 직경 5㎜의 프로브와 점착성 수지층(20)의 표면을 10㎜/초의 속도로 접촉시키고, 0.98N/㎠의 접촉 하중으로 10초간 접촉시킨 후, 10㎜/초의 속도로 상기 프로브를 점착성 수지층(20)의 표면으로부터 수직 방향으로 박리하는 방법으로 점착성 수지층(20)의 표면의 태크력을 측정한다.
본 실시 형태에 관한 점착성 필름(100) 전체의 두께는, 기계적 특성과 취급성의 밸런스로부터, 바람직하게는 20㎛ 이상 1000㎛ 이하이고, 보다 바람직하게는 50㎛ 이상 500㎛ 이하이다.
본 실시 형태에 관한 점착성 필름(100)은, 반도체 장치의 제조 공정에 있어서, 반도체 웨이퍼의 회로 형성면을 보호하기 위하여 사용되고, 보다 구체적으로는 반도체 장치의 제조 공정의 하나인 백그라인드 공정에 있어서 반도체 웨이퍼의 회로 형성면(즉 회로 패턴을 포함하는 회로면)을 보호하기 위하여 사용하는 백그라인드 테이프로서 사용된다.
여기서, 부착하는 대상의 반도체 웨이퍼가 표면에 땜납 범프나 구리 필러 범프 등의 범프 전극이 형성된 반도체 웨이퍼인 경우, 반도체 웨이퍼로부터 점착성 필름을 박리할 때에 발생하는 정전기가 원인으로 반도체 웨이퍼에 형성한 회로가 파괴된다는 정전 파괴 등이 일어나기 쉽지만, 본 실시 형태에 관한 점착성 필름(100)을 사용함으로써, 이러한 표면에 범프 전극이 형성된 반도체 웨이퍼에 대해서도 정전 파괴 등을 보다 확실하게 억제하는 것이 가능해진다.
본 실시 형태에 관한 점착성 필름(100)을 적용할 수 있는 반도체 웨이퍼로서는 특별히 한정되지 않고 실리콘 웨이퍼 등을 들 수 있다.
이어서, 본 실시 형태에 관한 점착성 필름(100)을 구성하는 각 층에 대하여 설명한다.
<기재층>
기재층(10)은, 점착성 필름(100)의 취급성이나 기계적 특성, 내열성 등의 특성을 보다 양호하게 하는 것을 목적으로 하여 형성되는 층이다.
기재층(10)은, 반도체 웨이퍼를 가공할 때에 가해지는 외력에 견딜 수 있는 기계적 강도가 있으면 특별히 한정되지 않지만, 예를 들어 수지 필름을 들 수 있다.
상기 수지 필름을 구성하는 수지로서는, 공지된 열 가소성 수지를 사용할 수 있다. 예를 들어, 폴리에틸렌, 폴리프로필렌, 폴리(4-메틸-1-펜텐), 폴리(1-부텐) 등의 폴리올레핀; 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르; 나일론-6, 나일론-66, 폴리메타크실렌아디파미드 등의 폴리아미드; 폴리아크릴레이트; 폴리메타아크릴레이트; 폴리염화비닐; 폴리이미드; 폴리에테르이미드; 에틸렌·아세트산비닐 공중합체; 폴리아크릴로니트릴; 폴리카르보네이트; 폴리스티렌; 아이오노머; 폴리술폰; 폴리에테르술폰; 폴리페닐렌에테르 등으로부터 선택되는 1종 또는 2종 이상을 들 수 있다.
이들 중에서도, 투명성을 양호하게 하는 관점에서, 폴리프로필렌, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리아미드, 폴리이미드, 에틸렌·아세트산비닐 공중합체로부터 선택되는 1종 또는 2종 이상이 바람직하고, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트로부터 선택되는 1종 또는 2종 이상이 보다 바람직하다.
기재층(10)은, 단층이어도, 2종 이상의 층이어도 된다.
또한, 기재층(10)을 형성하기 위하여 사용하는 수지 필름의 형태로서는, 연신 필름이어도 되고, 1축 방향 또는 2축 방향으로 연신된 필름이어도 되지만, 기재층(10)의 기계적 강도를 향상시키는 관점에서, 1축 방향 또는 2축 방향으로 연신된 필름인 것이 바람직하다.
기재층(10)의 두께는, 양호한 필름 특성을 얻는 관점에서, 바람직하게는 10㎛ 이상 500㎛ 이하, 보다 바람직하게는 20㎛ 이상 300㎛ 이하, 더욱 바람직하게는 25㎛ 이상 150㎛ 이하이다.
기재층(10)은 다른 층과의 접착성을 개량하기 위하여, 표면 처리를 행해도 된다. 구체적으로는, 코로나 처리, 플라스마 처리, 언더코팅 처리, 프라이머 코팅 처리 등을 행해도 된다.
기재층(10)의 전체 광선 투과율은, 바람직하게는 85％ 이상이며, 더욱 바람직하게는 90％ 이상이다. 이렇게 함으로써, 기재층(10)에 투명성을 부여할 수 있다. 그리고, 기재층(10)의 전체 광선 투과율을 상기한 하한값 이상으로 함으로써, 본 실시 형태에 관한 점착성 필름(100)에 있어서 기재층(10)측으로부터 자외선을 조사함으로써, 점착성 수지층(20)에 더 효과적으로 자외선을 조사할 수 있어, 자외선 조사 효율을 향상시킬 수 있다. 또한, 기재층(10)의 전체 광선 투과율은, JIS K7105(1981)에 준하여 측정하는 것이 가능하다.
<점착성 수지층>
점착성 수지층(20)은, 기재층(10)의 한쪽의 면측에 형성되는 층이며, 점착성 필름(100)을 반도체 웨이퍼에 부착할 때에, 반도체 웨이퍼의 표면에 접촉하여 점착하는 층이다.
점착성 수지층(20)은, 자외선 경화형 점착성 수지를 필수 성분으로서 포함하는 점착성 층(20a)을 적어도 구비한다.
또한, 점착성 수지층(20)은, 후술하는 대전 방지층(20b) 및 요철 흡수성 수지층(20c)으로부터 선택되는 1층 이상을 더 구비하는 것이 바람직하고, 대전 방지층(20b) 및 요철 흡수성 수지층(20c)의 양쪽을 더 구비하는 것이 바람직하다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)의 두께는 통상 5㎛ 이상 550㎛ 이하이고, 바람직하게는 10㎛ 이상 400㎛ 이하이고, 더욱 바람직하게는 30㎛ 이상 300㎛ 이하, 특히 바람직하게는 50㎛ 이상 250㎛ 이하이다. 점착성 수지층(20)의 두께가 상기 범위 내이면, 반도체 웨이퍼 표면에 대한 점착성과, 취급성의 밸런스가 양호하다.
(점착성 층)
점착성 층(20a)은, 자외선 경화형 점착성 수지를 필수 성분으로서 포함하는 자외선 경화형 점착제에 의해 형성된 층이다.
자외선 경화형 점착제로서는, 예를 들어 (메트)아크릴계 점착제, 실리콘계 점착제, 우레탄계 점착제 등을 들 수 있다.
(메트)아크릴계 점착제는, 자외선 경화형 점착성 수지로서 아크릴계 점착성 수지를 필수 성분으로서 포함하고 있다. 실리콘계 점착제는, 자외선 경화형 점착성 수지로서 실리콘계 점착성 수지를 필수 성분으로서 포함하고 있다. 우레탄계 점착제는, 자외선 경화형 점착성 수지로서 우레탄계 점착성 수지를 필수 성분으로서 포함하고 있다.
이들 중에서도 점착력의 조정을 용이하게 하는 관점 등에서, (메트)아크릴계 점착제가 바람직하다.
(메트)아크릴계 점착제로서는, 분자 중에 광중합성 탄소-탄소 이중 결합을 갖는 (메트)아크릴계 점착성 수지와, 분자 내에 광중합성 탄소-탄소 이중 결합을 2개 이상 갖는 저분자량 화합물과, 광 개시제를 포함하고, 필요에 따라 가교제에 의해 상기 (메트)아크릴계 점착성 수지를 가교시켜 얻어지는 점착제를 예시할 수 있다.
분자 중에 광중합성 탄소-탄소 이중 결합을 갖는 (메트)아크릴계 점착성 수지는, 구체적으로는 다음과 같이 하여 얻어진다. 먼저, 에틸렌성 이중 결합을 갖는 단량체와 관능기 (P)를 갖는 공중합성 단량체를 공중합시킨다. 이어서, 이 공중합체에 포함되는 관능기 (P)와, 해당 관능기 (P)와 부가 반응, 축합 반응 등을 일으킬 수 있는 관능기 (Q)를 갖는 단량체를, 해당 단량체 중의 이중 결합을 남긴 채 반응시켜, 공중합체 분자 중에 광중합성 탄소-탄소 이중 결합을 도입한다.
상기 에틸렌성 이중 결합을 갖는 단량체로서는, 예를 들어 (메트)아크릴산메틸, (메트)아크릴산-2-에틸헥실, (메트)아크릴산부틸, (메트)아크릴산에틸 등의 아크릴산알킬에스테르 및 메타크릴산알킬에스테르 단량체, 아세트산비닐과 같은 비닐에스테르, (메트)아크릴로니트릴, (메트)아크릴아미드, 스티렌 등의 에틸렌성 이중 결합을 갖는 단량체 중에서 1종 또는 2종 이상이 사용된다.
상기 관능기 (P)를 갖는 공중합성 단량체로서는, (메트)아크릴산, 말레산, (메트)아크릴산 2-히드록시에틸, (메트)아크릴산글리시딜, N-메틸올(메트)아크릴아미드, (메트)아크릴로일옥시에틸이소시아네이트 등을 들 수 있다. 이들은 1종이어도 되고, 2종 이상 조합하여 사용해도 된다. 상기 에틸렌성 이중 결합을 갖는 단량체와 관능기 (P)를 갖는 공중합성 단량체의 비율은, 전자 70 내지 99질량％에 대하여, 후자 30 내지 1질량％가 바람직하다. 더욱 바람직하게는, 전자 80 내지 95질량％에 대하여, 후자 20 내지 5질량％이다.
상기 관능기 (Q)를 갖는 단량체로서는, 예를 들어 상기 관능기 (P)를 갖는 공중합성 단량체와 동일한 단량체를 들 수 있다.
에틸렌성 이중 결합을 갖는 단량체와 관능기 (P)를 갖는 공중합성 단량체의 공중합체에, 광중합성 탄소-탄소 이중 결합을 도입할 때에 반응시키는 관능기 (P)와 관능기 (Q)의 조합으로서, 카르복실기와 에폭시기, 카르복실기와 아지리딜기, 수산기와 이소시아네이트기 등, 용이하게 부가 반응이 일어나는 조합이 바람직하다. 또, 부가 반응에 한하지 않고 카르복실산기와 수산기의 축합 반응 등, 광중합성 탄소-탄소 이중 결합이 용이하게 도입할 수 있는 반응이면 어떠한 반응을 사용해도 된다.
분자 중에 광중합성 탄소-탄소 이중 결합을 2개 이상 갖는 저분자량 화합물로서는, 트리프로필렌글리콜디(메트)아크릴레이트, 트리메틸올프로판트리(메트)아크릴레이트, 테트라메틸올메탄테트라아크릴레이트, 펜타에리트리톨테트라(메트)아크릴레이트, 디펜타에리트리톨모노히드록시펜타(메트)아크릴레이트, 디펜타에리트리톨헥사(메트)아크릴레이트 등을 들 수 있다. 이들은 1종 또는 2종 이상을 사용해도 된다. 분자 중에 광중합성 탄소-탄소 이중 결합을 2개 이상 갖는 저분자량 화합물의 첨가량은, 상기 (메트)아크릴계 점착성 수지 100질량부에 대하여, 바람직하게는 0.1 내지 20질량부이며, 보다 바람직하게는 5 내지 18질량부이다.
광 개시제로서는, 벤조인, 이소프로필벤조인에테르, 이소부틸벤조인에테르, 벤조페논, 미힐러케톤, 클로로티오크산톤, 도데실티오크산톤, 디메틸티오크산톤, 디에틸티오크산톤, 아세토페논디에틸케탈, 벤질디메틸케탈, 1-히드록시시클로헥실페닐케톤, 2-히드록시-2-메틸-1-페닐프로판-1-온 등을 들 수 있다. 이들은 1종 또는 2종 이상 사용해도 된다. 광 개시제의 첨가량은, 상기 (메트)아크릴계 점착성 수지 100질량부에 대하여, 바람직하게는 0.1 내지 15질량부이며, 보다 바람직하게는 5 내지 10질량부이다.
상기 자외선 경화형 점착제에는 가교제를 첨가해도 된다. 가교제로서, 소르비톨폴리글리시딜에테르, 폴리글리세롤폴리글리시딜에테르, 펜타에리트리톨폴리글리시딜에테르, 디글리세롤폴리글리시딜에테르 등의 에폭시계 화합물, 테트라메틸올메탄-트리-β-아지리디닐프로피오네이트, 트리메틸올프로판-트리-β-아지리디닐프로피오네이트, N,N'-디페닐메탄-4,4'-비스(1-아지리딘카르복시아미드), N,N'-헥사메틸렌-1,6-비스(1-아지리딘카르복시아미드) 등의 아지리딘계 화합물, 테트라메틸렌디이소시아네이트, 헥사메틸렌디이소시아네이트, 폴리이소시아네이트 등의 이소시아네이트계 화합물 등을 들 수 있다. 상기 자외선 경화형 점착제는, 용제 타입, 에멀젼 타입, 핫 멜트 타입 등의 무엇이든 좋다.
가교제의 함유량은, 통상, 가교제 중의 관능기수가 (메트)아크릴계 점착성 수지 중의 관능기 수보다도 많아지지 않을 정도의 범위가 바람직하다. 그러나, 가교 반응에서 새롭게 관능기가 발생하는 경우나, 가교 반응이 느린 경우 등, 필요에 따라 과잉으로 함유해도 된다.
(메트)아크릴계 점착제 중의 가교제의 함유량은, 점착성 수지층(20)의 내열성이나 밀착력의 밸런스를 향상시키는 관점에서, (메트)아크릴계 점착성 수지 100질량부에 대하여, 0.1질량부 이상 15질량부 이하인 것이 바람직하다.
본 실시 형태에 관한 자외선 경화형 점착제는, 자외선 경화형 점착성 수지 외에도, 이온성 첨가제를 더 포함하는 것이 바람직하다. 이에 의해, 점착성 수지층(20)의 대전 방지성을 향상시킬 수 있다.
이온성 첨가제로서는, 예를 들어 양이온성 계면 활성제, 음이온성 계면 활성제, 비이온성 계면 활성제, 양성 계면 활성제, 이온 액체 등을 들 수 있다. 점착성 수지층(20)의 대전 방지성을 보다 향상시킬 수 있는 관점에서 양이온성 계면 활성제 및 음이온성 계면 활성제로부터 선택되는 적어도 1종이 바람직하고, 양이온성 계면 활성제가 보다 바람직하다.
양이온성 계면 활성제로서는, 예를 들어 도데실트리메틸암모늄클로라이드, 테트라데실디메틸벤질암모늄클로라이드, 세틸디메틸벤질암모늄클로라이드, 스테아릴디메틸벤질암모늄클로라이드, 테트라데실트리메틸암모늄클로라이드, 헥사데실트리메틸암모늄클로라이드, 옥타데실트리메틸암모늄클로라이드, 디도데실디메틸암모늄클로라이드, 디테트라데실디메틸암모늄클로라이드, 디헥사데실디메틸암모늄클로라이드, 디옥타데실디메틸암모늄클로라이드, 도데실벤질디메틸암모늄클로라이드, 테트라데실벤질디메틸암모늄클로라이드, 헥사데실벤질디메틸암모늄클로라이드, 옥타데실벤질디메틸암모늄클로라이드, 팔미틸트리메틸암모늄클로라이드, 올레일트리메틸암모늄클로라이드, 디팔미틸벤질메틸암모늄클로라이드, 디올레일벤질메틸암모늄클로라이드 등을 들 수 있다.
양이온성 계면 활성제로서는 제4급 암모늄염 또는 아민염형을 들 수 있고, 제4급 암모늄염이 바람직하다.
그 중에서도, 테트라데실디메틸벤질암모늄클로라이드, 세틸디메틸벤질암모늄클로라이드, 스테아릴디메틸벤질암모늄클로라이드가 바람직하다.
음이온성 계면 활성제로서는, 예를 들어 도데실디페닐에테르디술폰산디암모늄, 도데실디페닐에테르디술폰산나트륨, 도데실디페닐에테르디술폰산칼슘, 알킬디페닐에테르디술폰산나트륨 등의 알킬디페닐에테르디술폰산염; 도데실벤젠술폰산나트륨, 도데실벤젠술폰산암모늄 등의 알킬벤젠술폰산염; 라우릴황산나트륨, 라우릴황산암모늄 등의 알킬황산에스테르염; 지방산 나트륨, 올레산칼륨 등의 지방족 카르복실산염; 폴리옥시알킬렌 단위 함유 황산에스테르염(예를 들어, 폴리옥시에틸렌알킬에테르황산나트륨, 폴리옥시에틸렌알킬에테르황산암모늄 등의 폴리옥시에틸렌알킬에테르황산에스테르염; 폴리옥시에틸렌알킬페닐에테르황산나트륨, 폴리옥시에틸렌알킬페닐에테르황산암모늄 등의 폴리옥시에틸렌알킬페닐에테르황산에스테르염; 폴리옥시에틸렌 다환 페닐에테르황산나트륨, 폴리옥시에틸렌 다환 페닐에테르황산암모늄 등의 폴리옥시에틸렌 다환 페닐에테르황산에스테르염 등); 나프탈렌술폰산포르말린 축합물 나트륨 등의 나프탈렌술폰산포르말린 축합물염; 디알킬술포숙신산나트륨, 모노알킬술포숙신산디나트륨 등의 알킬술포숙신산염; 폴리옥시에틸렌-폴리옥시프로필렌글리콜에테르황산염; 술폰산염 또는 황산에스테르기와 중합성의 탄소-탄소(불포화) 이중 결합을 분자 중에 갖는 계면 활성제 등을 들 수 있다.
비이온성 계면 활성제로서는, 예를 들어 폴리옥시에틸렌라우릴에테르, 폴리옥시에틸렌스테아릴에테르, 폴리옥시에틸렌트리데실에테르, 폴리옥시에틸렌올레일에테르 등의 폴리옥시알킬렌알킬에테르 화합물, 폴리옥시에틸렌옥틸페닐에테르, 폴리옥시에틸렌노닐페닐에테르 등의 폴리옥시알킬렌알킬페닐에테르 화합물, 폴리옥시에틸렌 다환 페닐에테르 등의 폴리옥시알킬렌 다환 페닐에테르 화합물 등의 폴리옥시알킬렌 단위 함유 에테르 화합물; 폴리옥시에틸렌모노라우레이트, 폴리옥시에틸렌모노스테아레이트, 폴리옥시에틸렌모노올레에이트 등의 폴리옥시알킬렌알킬에스테르 화합물; 폴리옥시에틸렌알킬아민 등의 폴리옥시알킬렌알킬아민 화합물; 소르비탄모노라우레이트, 소르비탄모노스테아레이트, 소르비탄트리올레이트, 폴리옥시에틸렌소르비탄모노라우레이트, 폴리옥시에틸렌소르비탄모노올레이트 등의 소르비탄 화합물 등을 들 수 있다.
양성 계면 활성제로서는, 라우릴베타인, 라우릴디메틸아민옥시드 등을 들 수 있다.
이들 이온성 첨가제는 1종 단독으로 사용해도 되고, 2종 이상을 조합하여 사용해도 된다.
자외선 경화형 점착성 수지 중의 이온성 첨가제의 함유량은, 자외선 경화형 점착성 수지 100질량부에 대하여, 0.01질량부 이상 10질량부 이하인 것이 바람직하고, 0.1질량부 이상 5질량부 이하인 것이 보다 바람직하다.
점착성 층(20a)은, 예를 들어 기재층(10)이나 대전 방지층(20b), 요철 흡수성 수지층(20c) 등의 그 밖의 층 위에 점착제 도포액을 도포함으로써 형성할 수 있다.
점착제 도포액을 도포하는 방법으로서는, 종래 공지된 도포 방법, 예를 들어 롤 코터법, 리버스 롤 코터법, 그라비아 롤법, 바 코팅법, 콤마 코터법, 다이 코터법 등을 채용할 수 있다. 도포된 점착제의 건조 조건에는 특별히 제한은 없지만, 일반적으로는, 80 내지 200℃의 온도 범위에 있어서, 10초 내지 10분간 건조하는 것이 바람직하다. 더욱 바람직하게는, 80 내지 170℃에 있어서, 15초 내지 5분간 건조한다. 가교제와 (메트)아크릴계 점착성 수지의 가교 반응을 충분히 촉진시키기 위하여, 점착제 도포액의 건조가 종료된 후, 40 내지 80℃에 있어서 5 내지 300시간 정도 가열해도 된다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 층(20a)의 두께는 100㎛ 이하가 바람직하고, 50㎛ 이하가 보다 바람직하고, 30㎛ 미만인 것이 더욱 바람직하고, 25㎛ 이하인 것이 보다 더욱 바람직하고, 20㎛ 이하인 것이 특히 바람직하다. 이에 의해, 점착성 수지층(20)의 표면과 대전 방지층(20b)의 거리를 작게 할 수 있어, 그 결과, 점착성 필름(100)의 대전 방지성을 보다 양호하게 할 수 있다.
점착성 층(20a)의 두께의 하한값은 특별히 한정되지 않지만, 점착력을 양호하게 하는 관점에서, 0.5㎛ 이상이 바람직하고, 1.0㎛ 이상이 보다 바람직하고, 3.0㎛ 이상이 더욱 바람직하고, 5.0㎛ 이상이 특히 바람직하다.
(대전 방지층)
점착성 수지층(20)은, 대전 방지층(20b)을 더 구비하는 것이 바람직하다. 이에 의해, 점착성 수지층(20)의 대전 방지성을 향상시켜, 반도체 웨이퍼로부터 점착성 필름(100)을 박리할 때에 발생하는 정전기의 양을 보다 억제할 수 있다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)이 대전 방지층(20b)을 더 구비하는 경우, 도 2에 도시하는 바와 같이, 기재층(10)측으로부터 대전 방지층(20b) 및 점착성 층(20a)을 이 순서로 갖는 것이 바람직하다. 이에 의해, 점착성 필름(100)의 점착성을 유지한 채, 박리 시에 발생하는 정전기의 양을 보다 억제할 수 있다.
대전 방지층(20b)을 형성하는 재료는, 대전 방지층(20b)의 표면 저항값을 저하시켜 박리에 수반하는 정전기의 발생을 억제하는 관점에서, 도전성 고분자를 포함하는 것이 바람직하다.
도전성 고분자로서는, 예를 들어 폴리티오펜계 도전성 고분자, 폴리피롤계 도전성 고분자, 폴리아닐린계 도전성 고분자, 폴리(p-페닐렌 비닐렌)계 도전성 고분자, 폴리퀴녹살린계 도전성 고분자 등을 들 수 있다.
광학 특성이나 외관, 대전 방지성, 도공성, 안정성 등의 밸런스가 양호하다는 관점에서 폴리티오펜계 도전성 고분자가 바람직하다. 폴리티오펜계 도전성 고분자로서는, 예를 들어 폴리에틸렌디옥시티오펜, 폴리티오펜을 들 수 있다.
이들 도전성 고분자는 1종 단독으로 사용해도 되고, 2종 이상을 조합하여 사용해도 된다.
대전 방지층(20b)을 형성하는 재료는, 예를 들어 도핑제, 바인더 수지 등을 더 포함할 수 있다.
도핑제는, 도펀트로서 기능하여, 도전성 고분자에 도전성을 보다 확실하게 부여(도핑)하는 것으로서, 예를 들어 술폰산계 화합물을 들 수 있다.
술폰산계 화합물은, 예를 들어 p-톨루엔술폰산, 벤젠술폰산, 에틸벤젠술폰산, 옥틸벤젠술폰산, 도데실벤젠술폰산, 메시틸렌술폰산, m-크실렌술폰산, 폴리스티렌술폰산, 폴리비닐술폰산 등을 들 수 있다. 도전성 고분자의 용해성이나 수분산성을 향상시키는 관점에서, 폴리스티렌술폰산이나 폴리비닐술폰산이 바람직하다.
술폰산계 화합물은 1종 단독으로 사용해도 되고, 2종 이상을 조합하여 사용해도 된다.
이렇게 도핑제를 첨가함으로써, 도전성 고분자와 술폰산 화합물이 일부 반응하여 술폰산염을 형성하고, 이 술폰산염의 작용에 의해 대전 방지층(20b)의 대전 방지 기능이 한층 더 향상된다.
도핑제의 배합 비율은, 도전성 고분자 100질량부에 대하여, 예를 들어 100 내지 300질량부이다.
도전성 고분자와 도핑제의 조합으로서는, 폴리에틸렌디옥시티오펜(PEDOT)과 폴리스티렌술폰산(PSS)의 조합이 대전 방지성이 더욱 우수하기 때문에 바람직하다.
대전 방지층(20b)을 형성하는 재료는, 피막 형성성이나 밀착성의 향상 등을 향상시키는 관점에서, 바인더 수지를 더 포함해도 된다.
바인더 수지로서는, 예를 들어 폴리우레탄계 수지, 폴리에스테르계 수지, (메트)아크릴계 수지, 폴리에테르계 수지, 셀룰로오스계 수지, 폴리비닐알코올계 수지, 에폭시 수지, 폴리비닐피롤리돈, 폴리스티렌계 수지, 폴리에틸렌글리콜, 펜타에리트리톨 등을 들 수 있다.
바인더 수지는 1종 단독으로 사용해도 되고, 2종 이상을 조합하여 사용해도 된다. 바인더 수지의 함유량은, 예를 들어 도전성 고분자 100질량부에 대하여 10 내지 500질량부이다.
대전 방지층(20b)의 두께는, 대전 방지 성능의 관점에서, 0.01㎛ 이상 10㎛ 이하인 것이 바람직하고, 0.01㎛ 이상 5㎛ 이하인 것이 보다 바람직하고, 0.01㎛ 이상 1㎛ 이하인 것이 더욱 바람직하다.
(요철 흡수성 수지층)
점착성 수지층(20)은, 요철 흡수성 수지층(20c)을 더 구비하는 것이 바람직하다.
이에 의해 점착성 필름(100) 전체의 요철 흡수성이 향상되어, 반도체 웨이퍼의 회로 형성면(즉 회로 패턴을 포함하는 회로면))의 요철(범프를 포함한다)에 추종하여, 반도체 웨이퍼의 회로 형성면과 점착성 필름(100)의 밀착성을 향상시킬 수 있다. 또한 반도체 웨이퍼를 가공할 때에 가해지는 외력 등에 의해 반도체 웨이퍼의 표면에 형성된 전극이 깨지는 것을 억제할 수 있다.
본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)이 대전 방지층(20b) 및 요철 흡수성 수지층(20c)을 더 구비하는 경우, 도 3에 도시하는 바와 같이, 점착성 수지층(20)은, 기재층(10)과 대전 방지층(20b) 사이에 요철 흡수성 수지층(20c)을 더 갖는 구성으로 하는 것이 바람직하다.
이에 의해, 점착성 필름(100)의 요철 흡수성을 양호하게 하면서 점착성 층(20a)의 두께를 얇게 할 수 있기 때문에, 점착성 수지층(20)의 표면과 대전 방지층(20b)의 거리를 작게 할 수 있어, 그 결과, 점착성 필름(100)의 대전 방지성을 보다 양호하게 할 수 있다.
요철 흡수성 수지층(20c)의 밀도는, 기계적 강도와 요철 추종성의 밸런스의 관점에서, 800 내지 990㎏/㎥가 바람직하고, 830 내지 980㎏/㎥가 보다 바람직하고, 850 내지 970㎏/㎥가 더욱 바람직하다.
요철 흡수성 수지층(20c)을 구성하는 수지는, 요철 흡수성을 나타내는 것이면 특별히 한정되지 않지만, 예를 들어 올레핀계 수지, 에틸렌·극성 단량체 공중합체, ABS 수지, 염화비닐 수지, 염화비닐리덴 수지, (메트)아크릴계 수지, 폴리아미드계 수지, 불소계 수지, 폴리카르보네이트계 수지, 폴리에스테르계 수지 등을 들 수 있다.
이들 중에서도, 올레핀계 수지, 에틸렌·극성 단량체 공중합체가 바람직하다.
올레핀계 수지로서는, 예를 들어 직쇄상 저밀도 폴리에틸렌(LLDPE), 저밀도 폴리에틸렌, 고밀도 폴리에틸렌, 폴리프로필렌, 에틸렌 및 탄소수 3 내지 12의 α-올레핀을 포함하는 에틸렌·α-올레핀 공중합체, 프로필렌 및 탄소수 4 내지 12의 α-올레핀을 포함하는 프로필렌·α-올레핀 공중합체, 에틸렌·환상 올레핀 공중합체, 에틸렌·α-올레핀·환상 올레핀 공중합체 등을 들 수 있다.
에틸렌·극성 단량체 공중합체로서는, 에틸렌·(메트)아크릴산에틸 공중합체, 에틸렌·(메트)아크릴산메틸 공중합체, 에틸렌·(메트)아크릴산프로필 공중합체, 에틸렌·(메트)아크릴산부틸 공중합체 등의 에틸렌·불포화 카르복실산에스테르 공중합체; 에틸렌·아세트산비닐 공중합체, 에틸렌·프로피온산비닐 공중합체, 에틸렌·부티르산비닐 공중합체, 에틸렌·스테아르산비닐 공중합체 등의 에틸렌·비닐에스테르 공중합체 등을 들 수 있다.
요철 흡수성 수지층(20c)을 구성하는 수지는 단독으로 사용해도 되고, 2종 이상을 블렌드하여 사용해도 된다.
에틸렌·α-올레핀 공중합체에 있어서의 탄소 원자수 3 내지 12의 α-올레핀은, 예를 들어 프로필렌, 1-부텐, 1-펜텐, 3-메틸-1-부텐, 1-헥센, 4-메틸-1-펜텐, 3-메틸-1-펜텐, 1-헵텐, 1-옥텐, 1-데센, 1-도데센 등을 들 수 있고, 바람직하게는 프로필렌, 1-부텐 등이다.
이들 중에서도, 부착 시의 요철 추종성이 우수한 점에서, 저밀도 폴리에틸렌; 폴리프로필렌; 에틸렌·프로필렌 공중합체, 에틸렌·1-부텐 공중합체, 에틸렌·프로필렌·탄소 원자수 4 내지 12의 α-올레핀의 3원 공중합체 등의 에틸렌·α-올레핀 공중합체; 프로필렌·1-부텐·탄소 원자수 5 내지 12의 α-올레핀의 3원 공중합체; 에틸렌·아세트산비닐 공중합체 등이 바람직하고, 에틸렌·프로필렌 공중합체 및 에틸렌·아세트산비닐 공중합체가 보다 바람직하다.
요철 흡수성 수지층(20c)의 두께는, 반도체 웨이퍼의 요철 형성면의 요철을 매립할 수 있는 두께라면, 특별히 제한되지 않지만, 예를 들어 10㎛ 이상 500㎛ 이하인 것이 바람직하고, 20㎛ 이상 400㎛ 이하인 것이 보다 바람직하고, 30㎛ 이상 300㎛ 이하인 것이 더욱 바람직하고, 50㎛ 이상 250㎛ 이하인 것이 특히 바람직하다.
본 실시 형태에 관한 점착성 필름(100)은, 각 층 사이에 접착층(도시하지 않음)을 형성하고 있어도 된다. 이 접착층에 의하면, 각 층 사이의 접착성을 향상시킬 수 있다.
또한, 본 실시 형태에 관한 점착성 필름(100)은, 이형 필름을 더 적층시켜도 된다.
이어서, 본 실시 형태에 관한 점착성 필름(100)의 제조 방법에 대하여 설명한다.
본 실시 형태에 관한 점착성 필름(100)은, 종래의 제조 방법과는 상이한 것이며, 제조 조건을 고도로 제어할 필요가 있다. 즉, 이하의 2개의 조건에 관한 각종 인자를 고도로 제어하는 제조 방법에 의해 비로소, 상술한 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1이, 상술한 특정한 조건을 만족시키는 점착성 필름(100)을 얻을 수 있다.
(1) 점착성 수지층(20)을 구성하는 각 성분의 종류나 배합 비율
(2) 점착성 수지층(20)의 층 구성
상술한 자외선 경화 후의 점착성 수지층(20)의 포화 대전압 V1이, 상술한 특정한 조건을 만족시키는 점착성 필름(100)의 구체적인 구성으로서는, 예를 들어 이하의 예 1 내지 예 3을 들 수 있다. 단, 본 실시 형태에 관한 점착성 필름(100)은 이들 구성에 한정되지는 않는다.
(예 1) 본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)이, 이온성 첨가제를 함유하는 점착성 층(20a)과, 요철 흡수성 수지층(20c)을 갖고, 대전 방지층(20b)을 갖지 않는 점착성 필름.
예 1의 경우, 점착성 층(20a)의 두께가 5.0㎛ 이상 50㎛ 이하인 것이 바람직하고, 점착성 필름(100)의 대전 방지성을 보다 양호하게 할 수 있는 관점에서, 5.0㎛ 이상 30㎛ 미만인 것이 보다 바람직하다. 또한, 예 1의 경우, 자외선 경화형 점착성 수지 중의 이온성 첨가제의 함유량이 자외선 경화형 점착성 수지 100질량부에 대하여, 0.1질량부 이상 5질량부 이하인 것이 바람직하다.
(예 2) 본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)이, 이온성 첨가제를 함유하지 않는 점착성 층(20a)과, 대전 방지층(20b)과, 요철 흡수성 수지층(20c)을 갖는 점착성 필름.
예 2의 경우, 점착성 층(20a)의 두께가 5.0㎛ 이상 30㎛ 미만인 것이 바람직하다. 이에 의해 점착성 수지층(20)의 표면과 대전 방지층(20b)의 거리를 작게 할 수 있어, 그 결과, 점착성 필름(100)의 대전 방지성을 보다 양호하게 할 수 있다.
(예 3) 본 실시 형태에 관한 점착성 필름(100)에 있어서, 점착성 수지층(20)이, 이온성 첨가제를 함유하는 점착성 층(20a)과, 대전 방지층(20b)과, 요철 흡수성 수지층(20c)을 갖는 점착성 필름.
예 3의 경우, 점착성 층(20a)의 두께가 5.0㎛ 이상 50㎛ 이하인 것이 바람직하고, 점착성 필름(100)의 대전 방지성을 보다 양호하게 할 수 있는 관점에서, 5.0㎛ 이상 30㎛ 미만인 것이 보다 바람직하다. 또한, 예 3의 경우, 자외선 경화형 점착성 수지 중의 이온성 첨가제의 함유량이 자외선 경화형 점착성 수지 100질량부에 대하여, 0.1질량부 이상 5질량부 이하인 것이 바람직하다.
또한, 점착성 수지층(20)의 표면과 대전 방지층(20b)의 거리가 비교적 큰 경우, 점착성 층(20a) 및 요철 흡수성 수지층(20c)의 양쪽에 이온성 첨가제를 배합하는 것이 바람직하다. 또한, 점착성 층(20a)의 두께가 30㎛ 미만으로 얇은 경우에도, 점착성 층(20a) 및 요철 흡수성 수지층(20c)의 양쪽에 이온성 첨가제를 배합해도 된다.
단, 본 실시 형태에 있어서의 점착성 필름(100)은, 상기 2개의 조건에 관한 각종 인자를 고도로 제어하는 것을 전제로, 예를 들어 제조 장치의 온도 설정 등의 구체적인 제조 조건은 다양한 것을 채용할 수 있다. 환언하면, 본 실시 형태에 있어서의 점착성 필름(100)은, 상기 2개의 조건에 관한 각종 인자를 고도로 제어하는 것 이외의 점에 대해서는, 공지된 방법을 채용하여 제작하는 것이 가능하다. 이하, 상기 2개의 조건에 관한 각종 인자를 고도로 제어하고 있음을 전제로, 점착성 필름(100)의 제조 방법의 일례를 설명한다.
먼저, 기재층(10)의 한쪽의 면에 요철 흡수성 수지층(20c)을 압출하여 라미네이트법에 의해 형성한다. 이어서, 별도 준비한 이형 필름 위에 소정의 도전성 재료를 도포하고 건조시킴으로써 대전 방지층(20b)을 형성하고, 이 대전 방지층(20b)을 요철 흡수성 수지층(20c) 위에 적층한다. 이어서, 대전 방지층(20b) 위에 점착제 도포액을 도포하고 건조시킴으로써 점착성 층(20a)을 형성하여, 점착성 필름(100)이 얻어진다.
또한, 기재층(10)과 요철 흡수성 수지층(20c)은 공압출 성형에 의해 형성해도 되고, 필름상의 기재층(10)과 필름상의 요철 흡수성 수지층(20c)을 라미네이트(적층)하여 형성해도 된다.
2. 반도체 장치의 제조 방법
이어서, 본 실시 형태에 관한 반도체 장치의 제조 방법 각 공정에 대하여 설명한다.
(공정 (A))
먼저, 회로 형성면을 갖는 반도체 웨이퍼와, 반도체 웨이퍼의 회로 형성면측에 첩합된 점착성 필름(100)을 구비하는 구조체를 준비한다.
이러한 구조체는, 예를 들어 점착성 필름(100)의 점착성 수지층(20)으로부터 이형 필름을 박리하여, 점착성 수지층(20)의 표면을 노출시키고, 그 점착성 수지층(20) 위에 반도체 웨이퍼의 회로 형성면을 부착함으로써 제작할 수 있다.
여기서, 점착성 필름(100)에 반도체 웨이퍼의 회로 형성면을 부착할 때의 조건은 특별히 한정되지 않지만, 예를 들어 온도는 30 내지 80℃, 압력은 0.05 내지 0.5㎫로 할 수 있다.
점착성 필름(100)을 반도체 웨이퍼에 접착하는 조작은, 사람 손에 의해 행하여지는 경우도 있지만, 일반적으로, 롤상의 점착 필름을 설치한 자동 접착기라고 칭해지는 장치에 의해 행할 수 있다.
회로 형성면을 갖는 반도체 웨이퍼로서는 특별히 한정되지 않지만, 예를 들어 표면에 배선, 캐패시터, 다이오드 또는 트랜지스터 등의 회로가 형성된 실리콘 웨이퍼, 실리콘 카바이드 웨이퍼, 화합물 반도체 웨이퍼, 사파이어 웨이퍼 등을 들 수 있다.
(공정 (B))
이어서, 상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면( 이하, 이면이라고도 칭한다)을 백그라인드한다.
여기서, 백그라인드한다는 것은, 반도체 웨이퍼를 깨거나, 파손하거나 하지 않고, 소정의 두께까지 박화 가공함을 의미한다.
예를 들어, 연삭기의 척 테이블 등에 상기 구조체를 고정하고, 반도체 웨이퍼의 이면(회로 비형성면)을 연삭한다.
이러한 이면 연삭 조작에 있어서, 반도체 웨이퍼는, 연삭 전의 두께가, 통상 500 내지 1000㎛인 것에 대하여, 반도체 칩의 종류 등에 따라, 통상 100 내지 600㎛ 정도까지 연삭된다. 필요에 따라, 100㎛보다 얇게 깎는 경우도 있다. 연삭하기 전의 반도체 웨이퍼의 두께는, 반도체 웨이퍼의 직경, 종류 등에 따라 적절히 결정되고, 연삭 후의 웨이퍼의 두께는, 얻어지는 칩의 사이즈, 회로의 종류 등에 따라 적절히 결정된다.
이면 연삭 방식으로서는, 스루 피드 방식, 인 피드 방식 등의 공지된 연삭 방식이 채용된다. 각각 연삭은, 물을 반도체 웨이퍼와 지석에 뿌려 냉각하면서 행하여진다.
이면 연삭 종료 후, 필요에 따라 케미컬 에칭이 행하여진다. 케미컬 에칭은, 불화수소산, 질산, 황산, 아세트산 등의 단독 혹은 혼합액으로 이루어지는 산성 수용액, 수산화칼륨 수용액, 수산화나트륨 수용액 등의 알칼리성 수용액으로 이루어지는 군으로부터 선택된 에칭액에, 점착성 필름(100)을 접착한 상태에서 반도체 웨이퍼를 침지하는 등의 방법에 의해 행하여진다. 해당 에칭은, 반도체 웨이퍼 이면에 발생한 변형의 제거, 웨이퍼의 한층 더한 박층화, 산화막 등의 제거, 전극을 이면에 형성할 때의 전처리 등을 목적으로 하여 행하여진다. 에칭액은, 상기한 목적에 따라 적절히 선택된다.
(공정 (C))
이어서, 점착성 필름(100)에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 점착성 필름(100)을 제거한다.
점착성 필름(100)에 자외선을 조사함으로써, 점착성 수지층(20)이 광 경화되어 점착성 수지층(20)의 점착력이 저하된다. 이에 의해, 반도체 웨이퍼로부터 점착성 필름(100)을 박리할 수 있다.
자외선은, 예를 들어 점착성 필름의 기재층측으로부터 조사된다.
점착성 필름(100)에 대하여 조사하는 자외선의 선량은, 350mJ/㎠ 이상이 바람직하고, 500mJ/㎠ 이상이 보다 바람직하다.
자외선의 선량이 상기한 하한값 이상이면 점착성 수지층(20)의 점착력을 충분히 저하시킬 수 있어, 그 결과, 반도체 웨이퍼의 회로 형성면에 점착제 잔류가 발생하는 것을 보다 억제할 수 있다.
또한, 점착성 필름(100)에 대하여 조사하는 자외선의 선량의 상한은 특별히 한정되지 않지만, 생산성의 관점에서, 예를 들어 1500mJ/㎠ 이하이고, 바람직하게는 1200mJ/㎠ 이하이다.
점착성 필름(100)에 자외선을 조사하여, 점착성 수지층(20)의 점착력을 저하시킨 후에, 점착성 필름(100)을 반도체 웨이퍼로부터 박리한다.
반도체 웨이퍼의 이면 연삭이 완료된 후, 점착성 필름(100)을 박리하기 전에 케미컬 에칭 공정을 거치는 경우도 있다. 또한, 필요에 따라 점착성 필름(100)의 박리 후에, 반도체 웨이퍼 표면에 대하여, 수세, 플라스마 세정 등의 처리가 실시된다.
점착성 필름(100)의 박리는 손에 의해 행하여지는 경우도 있지만, 일반적으로는 자동 박리기라고 칭해지는 장치에 의해 행할 수 있다.
점착성 필름(100)을 박리한 후의 반도체 웨이퍼 표면은, 필요에 따라 세정된다. 세정 방법으로서는, 물 세정, 용제 세정 등의 습식 세정, 플라스마 세정 등의 건식 세정 등을 들 수 있다. 습식 세정의 경우, 초음파 세정을 병용해도 된다. 이들 세정 방법은, 반도체 웨이퍼 표면의 오염 상황에 따라 적절히 선택된다.
(그 밖의 공정)
공정 (A) 내지 공정 (C)를 행한 후, 반도체 웨이퍼를 다이싱하여 개편화하여, 반도체 칩을 얻는 공정이나, 얻어진 반도체 칩을 회로 기판에 실장하는 공정 등을 더 행해도 된다. 이들 공정은, 공지된 정보에 기초하여 행할 수 있다.
이상, 본 발명의 실시 형태에 대하여 설명했지만, 이들은 본 발명의 예시이며, 상기 이외의 다양한 구성을 채용할 수도 있다.
실시예
이하, 실시예에 의해 본 발명을 구체적으로 설명하지만 본 발명은 이것에 한정되는 것은 아니다.
점착성 필름의 제작에 사용한 재료의 상세는 이하와 같다.
<기재층>
폴리에틸렌테레프탈레이트 필름(두께 50㎛)
<요철 흡수성 수지층 형성용의 수지>
요철 흡수성 수지 1: 에틸렌·아세트산비닐 공중합체(밀도: 960㎏/㎥, 미쓰이 듀퐁 폴리케미컬사제 「에바플렉스 EV150」)
<대전 방지층 형성용의 재료>
대전 방지층 형성용 재료 1: 폴리에틸렌디옥시티오펜/폴리스티렌술폰산(PEDOT/PSS)을 포함하는 도전성 재료(나가세 켐텍스사제, 상품명: 데나트론 P-504CT)
<이온성 첨가제>
이온성 첨가제 1: 테트라데실디메틸벤질암모늄클로라이드(니치유사제, 상품명: 닛산 양이온 M2-100)
<광 개시제>
광 개시제 1: 벤질디메틸케탈(BASF사제, 상품명: 이르가큐어 651)
<점착층용 도포액 1>
아크릴산n-부틸 77질량부, 메타크릴산메틸 16질량부, 아크릴산 2-히드록시에틸 16질량부 및 중합 개시제로서 벤조일퍼옥사이드 0.5질량부를 혼합했다. 이것을, 톨루엔 20질량부, 아세트산에틸 80질량부가 들어간 질소 치환 플라스크 중에, 교반하면서 85℃에서 5시간에 걸쳐 적하하고, 5시간 재차 교반하여 반응시켰다. 반응 종료 후, 이 용액을 냉각하고, 여기에 톨루엔 10질량부, 메타크릴로일옥시에틸이소시아네이트(쇼와 덴코(주)제, 제품명: 카렌즈 MOI) 7질량부 및 디라우릴산디부틸주석 0.02질량부를 첨가하고, 공기를 불어 넣으면서 85℃에서 12시간 반응시켜, 중합성 탄소-탄소 이중 결합이 도입된 점착제 중합체 1 용액을 얻었다.
이 용액에, 공중합체(고형분) 100질량부에 대하여 광 개시제로서 벤질디메틸케탈(BASF(주)제, 이르가큐어 651) 7질량부, 이소시아네이트계 가교제(미쓰이 가가쿠(주)제, 상품명: 오레스타 P49-75S) 2질량부, 1분자 내에 중합성 탄소-탄소 이중 결합을 2개 이상 갖는 저분자량 화합물로서 디펜타에리트리톨헥사아크릴레이트(도아 고세이(주)제, 상품명: 아로닉스 M-400) 12질량부, 이온성 첨가제 1: 테트라데실디메틸벤질암모늄클로라이드(니치유(주)제, 양이온 M2-100) 0.5질량부를 첨가하여, 점착층용 도포액 1을 얻었다.
<점착층용 도포액 2>
이온성 첨가제 1을 첨가하지 않는 것 이외는 점착층용 도포액 1과 마찬가지로 하여 점착층용 도포액 2를 얻었다.
<점착층용 도포액 3>
아크릴산에틸 48질량부, 아크릴산-2-에틸헥실 27질량부, 아크릴산메틸 20질량부, 메타크릴산글리시딜 5질량부 및 중합 개시제로서 벤조일퍼옥사이드 0.5질량부를 혼합했다. 이것을, 톨루엔 65질량부, 아세트산에틸 50질량부가 들어간 질소 치환 플라스크 중에, 교반하면서 80℃에서 5시간에 걸쳐 적하하고, 5시간 재차 교반하여 반응시켰다. 반응 종료 후, 이 용액을 냉각하고, 여기에 크실렌 25질량부, 아크릴산 2.5질량부 및 이온성 첨가제 1: 테트라데실디메틸벤질암모늄클로라이드 0.5질량부를 첨가하고, 공기를 불어 넣으면서 85℃에서 32시간 반응시켜, 중합성 탄소-탄소 이중 결합이 도입된 점착제 중합체 3 용액을 얻었다.
이 용액에, 공중합체(고형분) 100질량부에 대하여 광 개시제로서 벤질디메틸케탈(BASF(주)제, 이르가큐어 651) 7질량부, 이소시아네이트계 가교제(미쓰이 가가쿠(주)제, 상품명: 오레스타 P49-75S) 2질량부, 1분자 내에 중합성 탄소-탄소 이중 결합을 2개 이상 갖는 저분자량 화합물로서 디펜타에리트리톨헥사아크릴레이트(도아 고세이(주)제, 상품명: 아로닉스 M-400) 12질량부를 첨가하여, 점착층용 도포액 3을 얻었다.
[실시예 1]
기재층이 되는 폴리에틸렌테레프탈레이트 필름 위에, 요철 흡수성 수지층이 되는 요철 흡수성 수지 1을 두께 195㎛로 압출하고 라미네이트하여 2층의 적층 필름을 얻었다.
이어서, 얻어진 적층 필름의 요철 흡수성 수지층에, 점착층용 도포액 1을 도포한 후, 건조시켜, 두께 10㎛의 점착성 층을 형성하여, 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[실시예 2]
기재층이 되는 폴리에틸렌테레프탈레이트 필름 위에, 요철 흡수성 수지층이 되는 요철 흡수성 수지 1을 두께 195㎛로 압출하고 라미네이트하여 2층의 적층 필름을 얻었다.
이어서, 별도 준비한 이형 필름 위에 대전 방지층 형성용 재료 1을 도포하고 건조시킴으로써 대전 방지막을 형성하고, 이 대전 방지막을 요철 흡수성 수지층 위에 적층함으로써, 두께 0.1㎛의 대전 방지층을 형성했다.
이어서, 얻어진 적층 필름의 대전 방지층 위에 점착층용 도포액 2를 도포한 후, 건조시켜, 두께 10㎛의 점착성 층을 형성하여, 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[실시예 3]
기재층이 되는 폴리에틸렌테레프탈레이트 필름 위에, 요철 흡수성 수지층이 되는 요철 흡수성 수지 1을 두께 195㎛로 압출하고 라미네이트하여 2층의 적층 필름을 얻었다.
이어서, 별도 준비한 이형 필름 위에 대전 방지층 형성용 재료 1을 도포하고 건조시킴으로써 대전 방지막을 형성하고, 이 대전 방지막을 요철 흡수성 수지층 위에 적층함으로써, 두께 0.1㎛의 대전 방지층을 형성했다.
이어서, 얻어진 적층 필름의 대전 방지층 위에 점착층용 도포액 1을 도포한 후, 건조시켜, 두께 10㎛의 점착성 층을 형성하여, 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[실시예 4]
점착층용 도포액 1을 점착층용 도포액 3으로 변경하며, 또한, 점착성 층의 두께를 40㎛로 한 것 이외는 실시예 3과 마찬가지로 하여 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[실시예 5]
점착층용 도포액(3)을 점착층용 도포액 1로 변경한 것 이외는 실시예 4와 마찬가지로 하여 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[비교예 1]
점착층용 도포액 1을 점착층용 도포액 2로 한 것 이외에는 실시예 1과 마찬가지로 하여 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
[비교예 2]
대전 방지층을 형성하지 않는 것 이외는 실시예 4와 마찬가지로 하여 점착성 필름을 얻었다.
얻어진 점착성 필름에 대하여 이하의 평가를 행했다. 얻어진 결과를 표 1에 나타낸다.
<평가>
(1) 포화 대전압의 측정
점착성 필름 중의 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프(우시오덴키사제 UVX-02528S1AJA02)를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 점착성 수지층을 광 경화시켰다. 이어서, 측정 장치로서 시시도 세이덴키사제 스테틱·오네스트 미터 H-0110-S4를 사용하여, 인가 전압 10㎸, 시료와 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 점착성 수지층의 표면의 포화 대전압(V1) 및 포화 대전압 V1의 반감기를 각각 산출했다.
또한, 자외선량을 200 내지 540mJ/㎠로 변경하는 것 이외에는, 상기 포화 대전압(V1)의 측정과 동일한 수순으로, 점착성 수지층의 표면의 포화 대전압 및 포화 대전압의 반감기를 각각 측정했다.
(2) 태크력의 측정
점착성 필름 중의 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 점착성 수지층을 광 경화시켰다. 이어서, 측정 장치로서 프로브 태크 테스터(「TESTING MACHINES Inc.사제 프로브 태크 테스터: 모델 80-02-01」)를 사용하여, 직경 5㎜의 프로브와 점착성 수지층의 표면을 10㎜/초의 속도로 접촉시키고, 0.98N/㎠의 접촉 하중으로 10초간 접촉시킨 후, 10㎜/초의 속도로 프로브를 점착성 수지층의 표면으로부터 수직 방향으로 박리하는 방법으로 점착성 수지층의 표면의 태크력을 측정했다.
또한, 자외선량을 200 내지 360mJ/㎠로 변경하는 것 이외에는, 상기의 태크력의 측정과 동일한 수순으로, 점착성 수지층의 표면의 태크력을 각각 측정했다.
(3) 대전 방지성의 평가
점착성 필름의 대전 방지성은 이하의 기준으로 평가했다.
○: 포화 대전압 V1이 2.0㎸ 이하이며, 또한, 포화 대전압 V1의 반감기가 100초 이하인 것
×: 포화 대전압 V1이 2.0㎸를 초과하거나, 혹은 포화 대전압 V1의 반감기가 100초를 초과하는 것
(4) 반도체 웨이퍼 표면에 대한 점착성의 평가
반도체 웨이퍼 표면에 대한 점착성은 이하의 기준으로 평가했다.
○: 자외선을 조사하지 않은 점착성 수지층(즉, 자외선량이 0mJ/㎠인 것)의 태크력이 10N/㎠ 이상
×: 자외선량을 조사하지 않은 점착성 수지층의 태크력이 10N/㎠ 미만
(5) 반도체 웨이퍼 표면에 대한 내오염성의 평가
반도체 웨이퍼 표면에 대한 내오염성은 이하의 기준으로 평가했다.
○: 자외선량 1080mJ/㎠ 조사로 광 경화시킨 점착성 수지층의 태크력이 0.1N/㎠ 이하
×: 자외선량 1080mJ/㎠ 조사로 광 경화시킨 점착성 수지층의 태크력이 0.1N/㎠를 초과한다
Figure 112018096576163-pct00001
자외선 경화 후의 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸ 이하인 실시예 1 내지 5의 점착성 필름은 반도체 웨이퍼 표면에 대한 점착성과 내오염성의 밸런스가 우수함과 함께, 대전 방지성도 우수했다. 즉, 본 실시 형태에 관한 점착성 필름(100)을 백그라인드 테이프로서 사용한 반도체 장치의 제조 방법에 의하면, 회로의 절연 파괴 및 회로 형성면에 대한 점착제 잔류를 억제할 수 있어, 품질이 우수한 반도체 장치를 안정적으로 얻어짐을 이해할 수 있다.
이에 반하여, 자외선 경화 후의 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸를 초과하는 비교예 1 내지 2의 점착성 필름은 반도체 웨이퍼 표면에 대한 점착성과 내오염성의 밸런스는 우수했지만, 대전 방지성이 떨어졌다.
즉, 자외선 경화 후의 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸를 초과하는 점착성 필름을 백그라인드 테이프로서 사용한 반도체 장치의 제조 방법에 의하면, 회로의 절연 파괴의 억제와 회로 형성면에 대한 점착제 잔류의 억제를 양립시킬 수 없어, 품질이 우수한 반도체 장치를 안정적으로 얻을 수 없음을 이해할 수 있다.
이 출원은, 2016년 3월 31일에 출원된 일본 출원 특원 제2016-070955호를 기초로 하는 우선권을 주장하고, 그 개시된 전부를 여기에 원용한다.

Claims (15)

  1. 회로 형성면을 갖는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 상기 회로 형성면측에 첩합된 점착성 필름을 구비하는 구조체를 준비하는 공정 (A)와,
    상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면을 백그라인드하는 공정 (B)와,
    상기 점착성 필름에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 상기 점착성 필름을 제거하는 공정 (C)
    를 적어도 구비하는 반도체 장치의 제조 방법이며,
    상기 점착성 필름으로서,
    기재층과, 상기 기재층의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층을 구비하고,
    상기 점착성 수지층은 자외선 경화형 점착성 수지를 포함하고,
    하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸ 이하인 점착성 필름을 사용하고,
    하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층의 표면의 태크력이 0.1N/㎠ 이하인, 반도체 장치의 제조 방법.
    (방법)
    상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 인가 전압 10㎸, 상기 점착성 수지층의 표면과 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 상기 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 상기 점착성 수지층의 표면의 포화 대전압(V1)을 산출한다.
    (방법)
    상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 측정 장치로서 프로브 태크 테스터를 사용하여, 직경 5㎜의 프로브와 상기 점착성 수지층의 표면을 10㎜/초의 속도로 접촉시키고, 0.98N/㎠의 접촉 하중으로 10초간 접촉시킨 후, 10㎜/초의 속도로 상기 프로브를 상기 점착성 수지층의 표면으로부터 수직 방향으로 박리하는 방법으로 상기 점착성 수지층의 표면의 태크력을 측정한다.
  2. 회로 형성면을 갖는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 상기 회로 형성면측에 첩합된 점착성 필름을 구비하는 구조체를 준비하는 공정 (A)와,
    상기 반도체 웨이퍼의 상기 회로 형성면측과는 반대측의 면을 백그라인드하는 공정 (B)와,
    상기 점착성 필름에 자외선을 조사한 후에 상기 반도체 웨이퍼로부터 상기 점착성 필름을 제거하는 공정 (C)
    를 적어도 구비하는 반도체 장치의 제조 방법이며,
    상기 점착성 필름으로서,
    기재층과, 상기 기재층의 한쪽의 면측에 형성된 자외선 경화형의 점착성 수지층을 구비하고,
    상기 점착성 수지층은 자외선 경화형 점착성 수지를 포함하고,
    하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층 표면의 포화 대전압 V1이 2.0㎸ 이하인 점착성 필름을 사용하고,
    하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층의 표면의 포화 대전압을 V2로 했을 때, V1/V2가 5.0 이하인, 반도체 장치의 제조 방법.
    (방법)
    상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 인가 전압 10㎸, 상기 점착성 수지층의 표면과 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 상기 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 상기 점착성 수지층의 표면의 포화 대전압(V1)을 산출한다.
    (방법)
    상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 200mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 인가 전압 10㎸, 상기 점착성 수지층의 표면과 전극의 거리 20㎜, 25℃, 50％RH의 조건 하에서 상기 점착성 수지층의 표면에 전압의 인가를 30초 행하고, JIS L1094에 준하여 상기 점착성 수지층의 표면의 포화 대전압(V2)을 산출한다.
  3. 제2항에 있어서, 하기의 방법으로 측정되는, 자외선 경화 후의 상기 점착성 수지층의 표면의 태크력이 0.1N/㎠ 이하인, 반도체 장치의 제조 방법.
    (방법)
    상기 점착성 수지층에 대하여, 25℃의 환경 하에서 고압 수은 램프를 사용하여 주 파장 365㎚의 자외선을 조사 강도 100mW/㎠로 자외선량 1080mJ/㎠ 조사하여 상기 점착성 수지층을 광 경화시킨다. 이어서, 측정 장치로서 프로브 태크 테스터를 사용하여, 직경 5㎜의 프로브와 상기 점착성 수지층의 표면을 10㎜/초의 속도로 접촉시키고, 0.98N/㎠의 접촉 하중으로 10초간 접촉시킨 후, 10㎜/초의 속도로 상기 프로브를 상기 점착성 수지층의 표면으로부터 수직 방향으로 박리하는 방법으로 상기 점착성 수지층의 표면의 태크력을 측정한다.
  4. 제1항 또는 제2항에 있어서, 상기 공정 (C)에서는, 상기 점착성 필름에 대하여, 350mJ/㎠ 이상의 선량의 자외선을 조사함으로써, 상기 점착성 수지층을 광 경화시켜 상기 점착성 수지층의 점착력을 저하시킨 후에, 상기 반도체 웨이퍼로부터 상기 점착성 필름을 제거하는, 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 반도체 웨이퍼의 상기 회로 형성면에는 범프 전극이 형성되어 있는, 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 포화 대전압 V1의 반감기가 100초 이하인, 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 점착성 수지층의 두께가 5㎛ 이상 550㎛ 이하인, 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 있어서, 상기 점착성 수지층은, 상기 기재층측으로부터 대전 방지층 및 점착성 층을 이 순서로 갖는, 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 대전 방지층은 도전성 고분자를 포함하는, 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 점착성 층은 자외선 경화형 점착성 수지 및 이온성 첨가제를 포함하는, 반도체 장치의 제조 방법.
  11. 제8항에 있어서, 상기 점착성 수지층은, 상기 기재층과 상기 대전 방지층 사이에 요철 흡수성 수지층을 더 갖는, 반도체 장치의 제조 방법.
  12. 제8항에 있어서, 상기 점착성 층의 두께가 30㎛ 미만인, 반도체 장치의 제조 방법.
  13. 제8항에 있어서, 상기 점착성 수지층은, 상기 기재층과 상기 대전 방지층 사이에 요철 흡수성 수지층을 더 가지며, 또한, 상기 점착성 층의 두께가 30㎛ 미만인, 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 대전 방지층의 두께가 0.01㎛ 이상 10㎛ 이하인, 반도체 장치의 제조 방법.
  15. 제1항 또는 제2항에 있어서, 상기 자외선 경화형 점착성 수지는 분자 중에 광중합성 탄소-탄소 이중 결합을 갖는 (메트)아크릴계 점착성 수지를 포함하는, 반도체 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102175717B1 (ko) 2017-12-14 2020-11-06 주식회사 엘지화학 다이싱 다이 본딩 필름
JP7257165B2 (ja) * 2019-02-12 2023-04-13 日東電工株式会社 補強フィルムを備えるデバイスおよびその製造方法、ならびに補強方法
CN110699000A (zh) * 2019-10-11 2020-01-17 上海固柯胶带科技有限公司 用于半导体研磨和封装的膜材料

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040213994A1 (en) 2003-04-25 2004-10-28 Shouhei Kozakai Dicing/die bonding adhesion tape
JP2007070491A (ja) * 2005-09-07 2007-03-22 Sanyo Chem Ind Ltd 帯電防止性粘着剤
JP2010163587A (ja) * 2008-03-04 2010-07-29 Lintec Corp 粘着剤組成物及び粘着シート
JP2010177542A (ja) * 2009-01-30 2010-08-12 Lintec Corp 帯電防止性粘着シート
US20110237050A1 (en) 2010-03-24 2011-09-29 Nitto Denko Corporation Method for processing wafer
JP2014024206A (ja) * 2012-07-25 2014-02-06 Dexerials Corp 帯電防止性剥離フィルム
JP2015119106A (ja) * 2013-12-19 2015-06-25 リンテック株式会社 バックグラインドシート
WO2015132852A1 (ja) * 2014-03-03 2015-09-11 古河電気工業株式会社 半導体加工用粘着テープ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260332A (ja) * 2008-03-26 2009-11-05 Furukawa Electric Co Ltd:The 半導体ウエハ固定用帯電防止性粘着テープ
JP5534896B2 (ja) 2010-03-30 2014-07-02 古河電気工業株式会社 帯電防止性半導体加工用粘着テープ
JP2012193317A (ja) * 2011-03-17 2012-10-11 Nitto Denko Corp 電子部品仮固定用粘着テープ
KR102259854B1 (ko) * 2016-07-26 2021-06-01 미쓰이 가가쿠 토세로 가부시키가이샤 반도체 장치의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040213994A1 (en) 2003-04-25 2004-10-28 Shouhei Kozakai Dicing/die bonding adhesion tape
JP2007070491A (ja) * 2005-09-07 2007-03-22 Sanyo Chem Ind Ltd 帯電防止性粘着剤
JP2010163587A (ja) * 2008-03-04 2010-07-29 Lintec Corp 粘着剤組成物及び粘着シート
JP2010177542A (ja) * 2009-01-30 2010-08-12 Lintec Corp 帯電防止性粘着シート
US20110237050A1 (en) 2010-03-24 2011-09-29 Nitto Denko Corporation Method for processing wafer
JP2014024206A (ja) * 2012-07-25 2014-02-06 Dexerials Corp 帯電防止性剥離フィルム
JP2015119106A (ja) * 2013-12-19 2015-06-25 リンテック株式会社 バックグラインドシート
WO2015132852A1 (ja) * 2014-03-03 2015-09-11 古河電気工業株式会社 半導体加工用粘着テープ

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