KR102145167B1 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
KR102145167B1
KR102145167B1 KR1020140013452A KR20140013452A KR102145167B1 KR 102145167 B1 KR102145167 B1 KR 102145167B1 KR 1020140013452 A KR1020140013452 A KR 1020140013452A KR 20140013452 A KR20140013452 A KR 20140013452A KR 102145167 B1 KR102145167 B1 KR 102145167B1
Authority
KR
South Korea
Prior art keywords
lead
island
semiconductor device
mold resin
present
Prior art date
Application number
KR1020140013452A
Other languages
Korean (ko)
Other versions
KR20140100904A (en
Inventor
도모유키 요시노
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20140100904A publication Critical patent/KR20140100904A/en
Application granted granted Critical
Publication of KR102145167B1 publication Critical patent/KR102145167B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Abstract

(과제) 반도체 패키지의 실장성을 향상시킨다.
(해결 수단) 반도체 칩을 탑재하는 아일랜드와 대향하는 리드 사이의 절연성 수지에 오목부를 형성함으로써, 회로 기판에 인쇄한 땜납과 절연성 수지의 접촉을 방지하여, 땜납 용융시의 셀프 얼라이먼트성이 향상되고, 실효 접합 면적이 증가한다.(Task) Improve the mountability of semiconductor packages.
(Solution means) By forming a recess in the insulating resin between the island on which the semiconductor chip is mounted and the opposing lead, contact between the solder printed on the circuit board and the insulating resin is prevented, and self-alignment at the time of melting the solder is improved, The effective bonding area increases.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 수지 봉지된 반도체 장치에 관한 것이다. 보다 상세하게는, 몰드 수지로부터 회로 기판에 접속하기 위한 리드 및 반도체 칩을 탑재하는 아일랜드를 노출시킨 구조의 반도체 장치에 관한 것이다.The present invention relates to a resin-encapsulated semiconductor device. More specifically, it relates to a semiconductor device having a structure in which a lead for connection to a circuit board and an island on which a semiconductor chip is mounted are exposed from a mold resin.

휴대기기를 비롯하여, 각종 전자기기는 박형화·소형화·경량화가 진행되고 있다. 그들 전자기기에 실장되는 반도체 패키지에 있어서도 박형·소형이 요구되고 있다. 반도체 패키지를 얇고, 작게 하려면, 종래의 걸윙 타입의 반도체 패키지로는 대응할 수 없기 때문에, 리드 단면이 플랫이고 반도체 패키지의 바닥면과 리드 바닥면이 동일면에 있는, 이른바 플랫 패키지가 유효하다.Various electronic devices, including portable devices, are being made thinner, smaller, and lighter. In the semiconductor packages mounted in these electronic devices, thin and compact are also required. In order to make the semiconductor package thinner and smaller, a conventional Gullwing type semiconductor package cannot be used. Therefore, a so-called flat package in which the lead cross section is flat and the bottom surface and the lead bottom surface of the semiconductor package are on the same surface is effective.

플랫 패키지의 기본적인 구조는, 회로 기판에 실장되는 면인 패키지의 이면으로부터 회로 기판과 접속하기 위한 리드를 노출시키고 있다. 또, 아일랜드는 패키지의 이면으로부터 노출시키고 있는 것과, 노출시키고 있지 않는 것이 있다. 리드 바닥면과 패키지 바닥면이 플랫이기 때문에 회로 기판에 납땜 실장할 때에는, 땜납이 리드 바닥면과 패키지 바닥면의 몰드 수지에 접촉된다.The basic structure of a flat package exposes a lead for connection with a circuit board from the back surface of the package, which is a surface mounted on the circuit board. Also, there are some islands that are exposed from the back side of the package and some are not exposed. Since the lead bottom surface and the package bottom surface are flat, when soldering the circuit board, the solder contacts the lead bottom surface and the mold resin on the package bottom surface.

도 18 은 종래의 반도체 패키지를 나타내고 있다. 리드 (1) 의 바닥면과 몰드 수지 (6) 바닥면 및 아일랜드 (3) 바닥면이 동일면 상에 존재하고 있다.18 shows a conventional semiconductor package. The bottom surface of the lid 1, the bottom surface of the mold resin 6, and the bottom surface of the island 3 are on the same surface.

플랫 패키지의 기본적인 구조가 특허문헌 1, 2 에 기재되어 있다.The basic structure of a flat package is described in Patent Documents 1 and 2.

일본 공개특허공보 2000-299400호Japanese Unexamined Patent Publication No. 2000-299400 일본 공개특허공보 2009-060093호Japanese Patent Application Publication No. 2009-060093

그러나, 종래의 구조에서는 회로 기판에 실장할 때 회로 기판 상에 인쇄된 땜납과 몰드 수지 바닥면이 접촉되어, 땜납이 용융될 때 반도체 패키지의 위치의 어긋남을 자동적으로 보정해 준다는 셀프 얼라이먼트성을 저감시킨다는 문제가 있다. 회로 기판과 반도체 패키지의 접합 얼라이먼트가 어긋나면, 반도체 패키지의 리드와 회로 기판 상의 땜납의 실효 접합 면적이 줄어, 실장 강도가 저하된다.However, in the conventional structure, when mounted on a circuit board, the solder printed on the circuit board and the bottom surface of the mold resin come into contact, reducing the self-alignment property that automatically corrects the positional shift of the semiconductor package when the solder is melted. There is a problem of letting go. If the bonding alignment between the circuit board and the semiconductor package is misaligned, the effective bonding area between the leads of the semiconductor package and the solder on the circuit board decreases, and the mounting strength decreases.

본 발명은 이와 같은 종래의 구조가 가지고 있었던 문제를 해결하고자 하는 것으로, 회로 기판에 대한 셀프 얼라이먼트성을 향상시키고, 나아가서는 땜납 접합력을 향상시키는 것을 목적으로 한다.The present invention aims to solve the problem of such a conventional structure, and an object thereof is to improve self-alignment with respect to a circuit board, and further to improve solder bonding strength.

상기 과제인 셀프 얼라이먼트성을 향상시키기 위해, 반도체 패키지 이면에 노출시킨 리드를 반도체 패키지의 몰드 수지 바닥면보다 일단 낮춰, 땜납과 몰드 수지가 접촉되는 것을 피하도록 한다.In order to improve the self-alignment property, which is the above problem, the lead exposed on the back surface of the semiconductor package is temporarily lowered than the bottom surface of the mold resin of the semiconductor package, so as to avoid contact between the solder and the mold resin.

또, 리드와 몰드 수지 바닥면에 단차를 형성할 수 없는 경우에는, 반도체 패키지 바닥면으로부터 노출시킨 리드 주위의 몰드 수지에 오목부를 형성한다.Further, when a step cannot be formed between the lead and the bottom surface of the mold resin, a recess is formed in the mold resin around the lead exposed from the bottom surface of the semiconductor package.

또한 아일랜드를 반도체 패키지 이면으로부터 노출시킨 타입의 패키지에서는, 아일랜드 노출부 주위의 몰드 수지에도 오목부를 형성함으로써 셀프 얼라이먼트성을 더욱 향상시킨다.In addition, in a package of the type in which the island is exposed from the back surface of the semiconductor package, the self-alignment property is further improved by forming a recess in the mold resin around the island exposed portion.

반도체 패키지 이면 방열판에 오목부를 형성하여, 땜납과의 접합 면적을 확장함으로써, 반도체 패키지와 회로 기판의 땜납 실장 강도를 향상시킨다.A concave portion is formed in the heat sink on the rear surface of the semiconductor package to expand the area of bonding with the solder, thereby improving the solder mounting strength of the semiconductor package and the circuit board.

본 발명을 실시함으로써, 반도체 패키지를 회로 기판에 실장할 때 셀프 얼라이먼트 효과가 잘 나타나게 되어, 반도체 패키지의 탑재 위치 어긋남에 의한 실장 불량을 저감시킬 수 있다. 특히, 반도체 패키지의 아일랜드를 노출시킨 타입에서는, 방열판 주변의 몰드 수지에 오목부를 형성함으로써, 셀프 얼라이먼트성은 더욱 향상된다. 또, 방열판에도 오목부를 형성함으로써 땜납과의 접합 면적을 증가시켜, 실장 강도를 향상시킬 수 있다.By implementing the present invention, a self-alignment effect is well exhibited when a semiconductor package is mounted on a circuit board, and mounting defects caused by a shift in mounting position of the semiconductor package can be reduced. In particular, in the type in which the islands of the semiconductor package are exposed, the self-alignment property is further improved by forming a recess in the mold resin around the heat sink. Further, by forming a concave portion on the heat sink as well, the area of bonding with the solder can be increased, and the mounting strength can be improved.

도 1 은 본 발명의 제 1 실시예에 관련된 반도체 장치의 단면도.
도 2 는 본 발명의 제 1 실시예에 관련된 반도체 장치의 이면도.
도 3 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 단면도.
도 4 는 본 발명의 제 2 실시예에 관련된 반도체 장치의 이면도.
도 5 는 본 발명의 제 3 실시예에 관련된 반도체 장치의 단면도.
도 6 은 본 발명의 제 3 실시예에 관련된 반도체 장치의 이면도.
도 7 은 본 발명의 제 4 실시예에 관련된 반도체 장치의 이면도.
도 8 은 본 발명의 제 5 실시예에 관련된 반도체 장치의 단면도.
도 9 는 본 발명의 제 5 실시예에 관련된 반도체 장치의 이면도.
도 10 은 본 발명의 제 6 실시예에 관련된 반도체 장치의 단면도.
도 11 은 본 발명의 제 7 실시예에 관련된 반도체 장치의 단면도.
도 12 는 본 발명의 제 7 실시예에 관련된 반도체 장치의 이면도.
도 13 은 본 발명의 제 8 실시예에 관련된 반도체 장치의 단면도.
도 14 는 본 발명의 제 9 실시예에 관련된 반도체 장치의 단면도.
도 15 는 본 발명의 제 10 실시예에 관련된 반도체 장치의 이면도.
도 16 은 본 발명의 제 11 실시예에 관련된 반도체 장치의 이면도.
도 17 은 본 발명의 제 12 실시예에 관련된 반도체 장치의 이면도.
도 18 은 종래의 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
2 is a rear view of the semiconductor device according to the first embodiment of the present invention.
3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
4 is a rear view of a semiconductor device according to a second embodiment of the present invention.
5 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention.
6 is a rear view of a semiconductor device according to a third embodiment of the present invention.
7 is a rear view of a semiconductor device according to a fourth embodiment of the present invention.
8 is a cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention.
9 is a rear view of a semiconductor device according to a fifth embodiment of the present invention.
10 is a cross-sectional view of a semiconductor device according to a sixth embodiment of the present invention.
11 is a cross-sectional view of a semiconductor device according to a seventh embodiment of the present invention.
12 is a rear view of a semiconductor device according to a seventh embodiment of the present invention.
13 is a cross-sectional view of a semiconductor device according to an eighth embodiment of the present invention.
14 is a cross-sectional view of a semiconductor device according to a ninth embodiment of the present invention.
15 is a rear view of a semiconductor device according to a tenth embodiment of the present invention.
Fig. 16 is a rear view of a semiconductor device according to an eleventh embodiment of the present invention.
17 is a rear view of a semiconductor device according to a twelfth embodiment of the present invention.
18 is a cross-sectional view of a conventional semiconductor device.

이하에서는 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

실시예 1Example 1

도 1 은 본 발명의 제 1 실시예에 관련된 반도체 장치 단면도이다. 아일랜드 (3) 상에는 접착제 등을 사용하여 반도체 칩 (4) 이 탑재되고, 반도체 칩 (4) 표면의 전극과 복수의 리드 (1) 는 와이어 (5) 로 접속되고, 반도체 칩 (4) 과 와이어 (5) 와 아일랜드 (3) 와 리드 (1) 는 절연성 수지인 몰드 수지 (6) 로 봉지 되어 있다. 리드 (1) 와 아일랜드 (3) 는 이간되어 몰드 수지 (6) 에 의해 절연되어 있다. 여기서, 아일랜드 (3) 의 바닥면, 리드 (1) 의 바닥면과 몰드 수지 (6) 의 측면보다 외측에 위치하는 리드 (1) 의 측면인 외측면 (11) 과 몰드 수지 (6) 의 바닥면 아래에 위치하는 리드 (1) 의 측면인 내측면 (12) 의 하측 일부는 몰드 수지 (6) 로부터 노출되어 있다. 리드 (1) 의 바닥면과 아일랜드 (3) 의 바닥면은 동일면이 아니라, 리드 (1) 의 바닥면이 아일랜드 (3) 의 바닥면보다 회로 기판과의 실장면측에 일단 낮아지도록 단차 (스탠드 오프) 가 형성되어 있다. 이 때문에, 리드 (1) 의 내측면의 일부가 몰드 수지로부터 노출되게 된다.1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. On the island 3, a semiconductor chip 4 is mounted using an adhesive or the like, and the electrodes on the surface of the semiconductor chip 4 and a plurality of leads 1 are connected with a wire 5, and the semiconductor chip 4 and the wire (5) The islands 3 and the leads 1 are sealed with a mold resin 6 which is an insulating resin. The lead 1 and the island 3 are separated and insulated by the mold resin 6. Here, the bottom surface of the island 3, the bottom surface of the lid 1 and the outer surface 11 which is the side surface of the lid 1 positioned outside the side surface of the mold resin 6 and the bottom of the mold resin 6 A part of the lower side of the inner surface 12 which is the side surface of the lid 1 located under the surface is exposed from the mold resin 6. The bottom surface of the lead 1 and the bottom surface of the island 3 are not the same surface, but the step (stand-off) so that the bottom surface of the lead 1 is lower than the bottom surface of the island 3 to the mounting surface side with the circuit board. ) Is formed. For this reason, a part of the inner side surface of the lead 1 is exposed from the mold resin.

이와 같이 단차를 형성함으로서, 회로 기판에 인쇄한 땜납과 반도체 패키지를 접합했을 때 리드 (1) 는 회로 기판과 접합되지만, 아일랜드 (3) 와 아일랜드 주위의 몰드 수지는 회로 기판과 이간되게 되어, 땜납이 반도체 장치의 리드 (1) 이외의 영역으로 돌아 들어가지 않아, 셀프 얼라인성이 향상되고, 실효 접합 면적이 증가하여, 실장 강도를 향상시킬 수 있다. 이 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.By forming the step in this way, when the solder printed on the circuit board and the semiconductor package are bonded, the lead 1 is bonded to the circuit board, but the island 3 and the mold resin around the island are separated from the circuit board. It does not return to the region other than the lead 1 of this semiconductor device, the self-alignment property is improved, the effective bonding area is increased, and the mounting strength can be improved. This step amount is effective at about 0.01 to 0.05 mm.

도 2 는 도 1 에 나타낸 반도체 장치를 리드 바닥면측에서 본 도면이다. 아일랜드 (3) 와 아일랜드 주위의 몰드 수지 (6) 는 동일면이지만, 이에 반해 리드 (1) 가 지면 (紙面) 앞방향으로 튀어나오는 볼록 구조로 되어 있다. 바꿔 말하면, 아일랜드 (3) 및 몰드 수지 (6) 의 바닥면이 지면 안쪽 방향으로 오목 구조로 되어 있다.FIG. 2 is a view of the semiconductor device shown in FIG. 1 as viewed from the bottom of a lead. The island 3 and the mold resin 6 around the island are on the same surface, but on the other hand, the lead 1 has a convex structure that protrudes in the front direction of the surface. In other words, the bottom surfaces of the island 3 and the mold resin 6 have a concave structure toward the inside of the paper.

실시예 2Example 2

도 3 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 단면도로서, 리드 플랫 타입의 실시예이다. 도 1 과 마찬가지로 아일랜드 (3) 를 노출시킨 타입의 반도체 패키지이다. 도 3 에 나타낸 바와 같이 리드 (1) 와 인접하는 부분의 몰드 수지 (6) 에 오목부 (7) 를 형성하고, 몰드 수지 (6) 의 바닥면 아래에 위치하는 리드 (1) 의 측면인 내측면의 하측 일부가 노출되도록 되어 있다. 아일랜드 (3) 및 아일랜드 근방의 몰드 수지 (6) 의 바닥면은 리드 (1) 의 바닥면과 동일면으로 하였다. 이와 같이 함으로써, 셀프 얼라인성을 확보하면서, 아일랜드 (3) 로부터 회로 기판으로의 방열성도 확보할 수 있게 된다. 이 오목부의 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention, showing a lead flat type embodiment. As in Fig. 1, it is a semiconductor package of the type in which the islands 3 are exposed. As shown in Fig. 3, a recess 7 is formed in the mold resin 6 in the portion adjacent to the lid 1, and the inner side, which is the side surface of the lid 1 located under the bottom surface of the mold resin 6 The lower part of the side is exposed. The bottom surface of the island 3 and the mold resin 6 in the vicinity of the island was the same as the bottom surface of the lid 1. By doing in this way, it is possible to ensure self-alignment and heat dissipation from the island 3 to the circuit board. The step amount of this recess is effective at about 0.01 to 0.05 mm.

도 3 의 반도체 패키지를 바닥면측에서 본 것이 도 4 이다.4 is a view of the semiconductor package of FIG. 3 viewed from the bottom side.

도 4 에 나타내는 바와 같이, 리드 (1) 의 주변을 따라 「コ 자형」으로 몰드 수지 (6) 에 오목부 (7) 를 형성함으로써, 회로 기판에 인쇄한 땜납의 평면적인 어긋남 (X 방향, Y 방향) 에 대해 셀프 얼라이먼트 효과를 나타낼 수 있다.As shown in Fig. 4, by forming the concave portion 7 in the mold resin 6 in a "co-shape" along the periphery of the lead 1, the planar deviation of the solder printed on the circuit board (X direction, Y Direction) can exhibit a self-alignment effect.

실시예 3Example 3

도 5 는 본 발명의 제 3 실시예에 관련된 반도체 장치의 단면도로서, 도 3 에 나타낸 오목부 (7) 를 아일랜드 (3) 까지 확장한 것이다. 도 6 은 도 5 에 나타낸 반도체 패키지를 이면에서 본 도면이다. 몰드 수지 (6) 의 오목부 (7) 가 리드 (1) 의 내측면의 주위뿐만 아니라, 아일랜드 (3) 의 주위에까지 연속하여 확장되어 있어, 아일랜드 (3) 의 측면의 일부도 몰드 수지로부터 노출되어 있다. 도 6 에서는 도면의 상하에 있는, 반도체 패키지의 상하의 가장자리를 따라 몰드 수지 (6) 의 바닥면이 지면 앞방향으로 튀어나온 부분이 있고, 튀어나온 부분은 아일랜드 (3) 나 리드 (1) 의 바닥면과 동일한 바닥면을 형성하고 있다.5 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention, in which the recess 7 shown in FIG. 3 is extended to the island 3. 6 is a view of the semiconductor package shown in FIG. 5 as viewed from the rear side. The recess 7 of the mold resin 6 extends continuously not only around the inner side of the lid 1 but also around the island 3, and a part of the side surface of the island 3 is also exposed from the mold resin. Has been. In Fig. 6, there is a portion in which the bottom surface of the mold resin 6 protrudes in the front of the paper along the upper and lower edges of the semiconductor package, and the protruding portion is the bottom of the island 3 or the lead 1 It forms the same bottom surface as the surface.

실시예 4Example 4

도 7 은 본 발명의 제 4 실시예에 관련된 반도체 장치의 이면도로서, 오목부를 리드 (1) 의 내측면의 주위와 아일랜드 (3) 의 주위에 각각 형성한 것이다. 도 7 에 나타낸 반도체 패키지 쪽이 소형화에 유리하다. 반도체 패키지를 소형화하면, 리드 (1) 와 아일랜드 (3) 의 거리는 작아지기 때문에, 리드와 아일랜드 사이에 몰드 수지를 볼록상으로 남김으로써, 회로 기판 실장시의 땜납 쇼트를 방지할 수 있기 때문이다.7 is a rear view of the semiconductor device according to the fourth embodiment of the present invention, in which a concave portion is formed around an inner surface of a lead 1 and a periphery of an island 3, respectively. The semiconductor package shown in Fig. 7 is advantageous for downsizing. This is because, when the semiconductor package is downsized, the distance between the lead 1 and the island 3 becomes small, and therefore, by leaving the mold resin convex between the lead and the island, it is possible to prevent a solder short during circuit board mounting.

실시예 5Example 5

도 8 은 본 발명의 제 5 실시예에 관련된 반도체 장치의 단면도로서, 도 3 에 나타낸 반도체 장치의 아일랜드 (3) 의 이면 (바닥면) 내부에 오목부 (2) 를 형성한 것이다. 이와 같이 오목부 (2) 를 형성함으로써, 아일랜드 (3) 의 이면의 표면적이 증가하기 때문에, 땜납과의 실효 접촉 면적이 증가하여, 땜납 접합 강도가 향상된다. 이 오목부의 단차량은 0.01 ∼ 0.05 ㎜ 정도에서 효과가 있다.FIG. 8 is a cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention, in which a recess 2 is formed inside the rear surface (bottom surface) of the island 3 of the semiconductor device shown in FIG. By forming the concave portion 2 in this way, since the surface area of the back surface of the island 3 increases, the effective contact area with the solder increases, and the solder joint strength is improved. The step amount of this recess is effective at about 0.01 to 0.05 mm.

도 9 는 도 8 에 나타낸 반도체 패키지를 이면에서 본 도면이다.9 is a view of the semiconductor package shown in FIG. 8 as viewed from the rear side.

실시예 6Example 6

도 10 은 본 발명의 제 6 실시예에 관련된 반도체 장치의 단면도로서, 도 8 의 몰드 수지에 대한 오목부 (7) 를 아일랜드 (3) 까지 확장한 타입이다.10 is a cross-sectional view of a semiconductor device according to a sixth embodiment of the present invention, in which the recess 7 for the mold resin in FIG. 8 is extended to the island 3.

실시예 7Example 7

도 11 은 본 발명의 제 7 실시예에 관련된 반도체 장치의 단면도로서, 아일랜드 (3) 가 반도체 패키지 이면으로부터 노출되어 있지 않은 타입으로, 리드 (1) 에 인접한 부분의 몰드 수지 (6) 에 오목부 (7) 를 형성한 구성이다.Fig. 11 is a cross-sectional view of a semiconductor device according to a seventh embodiment of the present invention, in which the island 3 is not exposed from the rear surface of the semiconductor package, and is a recess in the mold resin 6 in the portion adjacent to the lead 1 (7) It is the structure which formed.

도 12 는 도 11 에 나타낸 반도체 장치의 이면도이다.12 is a rear view of the semiconductor device shown in FIG. 11.

실시예 8Example 8

도 13 은 본 발명의 제 8 실시예에 관련된 반도체 장치의 단면도로서, 미리 연신시켜 둔 아우터 리드의 중간부를 접어 구부려 상단 리드와 하단 리드 (8) 를 중첩하여 이단 리드로 한 것이다. 따라서, 이단 리드는 외단부에 있어서 상하가 접합되는 구조로 되어 있다. 이와 같은 구조를 형성함으로써, 하단 리드 (8) 의 바닥면과 아일랜드 (3) 의 바닥면에 리드의 두께에 상당하는 단차 (스탠드 오프) 가 생겨, 셀프 얼라인성이 향상되고, 실효 접합 면적이 증가하여, 실장 강도를 향상시킬 수 있다. 하단 리드의 측면은 모두 노출되어 있다. 이 경우의 단차량은 리드의 두께로 결정되지만 0.01 ∼ 0.1 ㎜ 정도이다. 또, 여기서는 이단 리드의 예를 도시했지만, 삼단 이상 중첩된 리드 구조여도 된다.Fig. 13 is a cross-sectional view of a semiconductor device according to an eighth embodiment of the present invention, in which an intermediate portion of an outer lead stretched in advance is folded and bent so that the upper lead and the lower lead 8 are overlapped to form a two-stage lead. Therefore, the two-stage lead has a structure in which the top and bottom are joined at the outer end. By forming such a structure, a step (stand-off) corresponding to the thickness of the lead is created on the bottom surface of the lower lead 8 and the bottom surface of the island 3, thereby improving self-alignment and increasing the effective bonding area. Thus, the mounting strength can be improved. All the sides of the lower lid are exposed. The step amount in this case is determined by the thickness of the lead, but is about 0.01 to 0.1 mm. In addition, although an example of a two-stage lead is shown here, a lead structure overlapping three or more stages may be used.

실시예 9Example 9

도 14 는 본 발명의 제 9 실시예에 관련된 반도체 장치의 단면도로서, 도 13 에 나타낸 반도체 패키지와 유사한 것으로, 아일랜드 (3) 를 몰드 수지 (6) 로부터 노출시키지 않는 타입이다.14 is a cross-sectional view of the semiconductor device according to the ninth embodiment of the present invention, similar to the semiconductor package shown in FIG. 13, in which the island 3 is not exposed from the mold resin 6.

실시예 10Example 10

도 15 는 본 발명의 제 10 실시예에 관련된 반도체 장치의 이면도로서, 도 4 를 변형시킨 것으로, 리드 주변의 오목부 (7) 를 리드 사이에는 형성하지 않고, 아일랜드를 향한 방향에만 형성한 것이다. 이것은 리드가 협피치인 경우에 대응되는 구조이다.Fig. 15 is a rear view of the semiconductor device according to the tenth embodiment of the present invention, which is a modified version of Fig. 4, in which the recesses 7 around the leads are not formed between the leads, but only in the direction toward the island. . This is a structure corresponding to the case where the lead has a narrow pitch.

실시예 11Example 11

도 16 은 본 발명의 제 11 실시예에 관련된 반도체 장치의 이면도로서, 도 15 에 도시한 실시예에 대해 아일랜드의 외주에 인접하여 오목부 (7) 를 형성한 것이다.Fig. 16 is a rear view of a semiconductor device according to an eleventh embodiment of the present invention, in which a concave portion 7 is formed adjacent to the outer periphery of the island in the embodiment shown in Fig. 15.

실시예 12Example 12

도 17 은 본 발명의 제 12 실시예에 관련된 반도체 장치의 이면도로서, 도 12 에 도시한 실시예를 베이스로, 오목부를 리드 사이에는 형성하지 않고, 몰드 수지에 의해 덮인 아일랜드를 향한 방향에만 오목부 (7) 를 형성한 구성이다.Fig. 17 is a rear view of a semiconductor device according to a twelfth embodiment of the present invention, based on the embodiment shown in Fig. 12, without forming a concave portion between the leads, and is concave only in the direction toward the island covered by the mold resin. It is a configuration in which part (7) is formed.

1 : 리드
2 : 아일랜드 이면 오목부
3 : 아일랜드
4 : 반도체 칩
5 : 와이어
6 : 몰드 수지
7 : 몰드 수지 오목부
8 : 하단 리드
11 : 리드의 외측면
12 : 리드의 내측면1: lead
2: Concave on the back of the island
3: Ireland
4: semiconductor chip
5: wire
6: mold resin
7: mold resin recess
8: bottom lead
11: outer surface of the lead
12: inner side of the lead

Claims (12)

아일랜드에 탑재된 반도체 칩과,
상기 아일랜드와 이간되어 배치되고, 상기 반도체 칩과 와이어를 개재하여 접속된 리드와,
상기 아일랜드와 상기 반도체 칩과 상기 와이어와 상기 리드를 봉지한 절연성 수지로 이루어지는,
상기 리드의 바닥면을 상기 절연성 수지로부터 노출시킨 리드 플랫 타입의 반도체 장치로서,
상기 절연성 수지의 상기 리드에 인접하는 부분에 형성되어, 상기 절연성 수지의 바닥면 아래에 위치하는 상기 리드의 내측면을 노출시킨 제 1 오목부와, 상기 아일랜드의 주위에 인접하는 절연성 수지에 형성된 제 2 오목부는 분리되고, 상기 리드에 인접한 제 1 오목부와 상기 아일랜드에 인접한 제 2 오목부 사이에는 상기 절연성 수지로 이루어진 볼록부가 형성되어 있는 것을 특징으로 하는 반도체 장치.A semiconductor chip mounted on the island,
A lead spaced apart from the island and connected via the semiconductor chip and the wire,
Made of an insulating resin encapsulating the island, the semiconductor chip, the wire and the lead,
A lead flat type semiconductor device in which the bottom surface of the lead is exposed from the insulating resin,
A first concave portion formed in a portion of the insulating resin adjacent to the lead to expose the inner surface of the lead positioned under the bottom surface of the insulating resin, and a first concave portion formed in the insulating resin adjacent to the periphery of the island 2 The semiconductor device, wherein the concave portion is separated, and a convex portion made of the insulating resin is formed between the first concave portion adjacent to the lead and the second concave portion adjacent to the island. 제 1 항에 있어서,
상기 절연성 수지로부터 노출되는 상기 아일랜드 이면에 제 3 오목부를 형성한 것을 특징으로 하는 반도체 장치.The method of claim 1,
A semiconductor device, wherein a third concave portion is formed on the back surface of the island exposed from the insulating resin. 제 1 항 또는 제 2 항에 있어서,
상기 제 1 내지 상기 제 3 오목부 중 어느 하나의 깊이는, 0.01 내지 0.05 ㎜ 인 것을 특징으로 하는 반도체 장치.The method according to claim 1 or 2,
A semiconductor device, wherein a depth of any one of the first to third concave portions is 0.01 to 0.05 mm. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
KR1020140013452A 2013-02-07 2014-02-06 Semiconductor device KR102145167B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2013-022649 2013-02-07
JP2013022649A JP6092645B2 (en) 2013-02-07 2013-02-07 Semiconductor device

Publications (2)

Publication Number Publication Date
KR20140100904A KR20140100904A (en) 2014-08-18
KR102145167B1 true KR102145167B1 (en) 2020-08-18

Family

ID=51258611

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140013452A KR102145167B1 (en) 2013-02-07 2014-02-06 Semiconductor device

Country Status (5)

Country Link
US (1) US9397026B2 (en)
JP (1) JP6092645B2 (en)
KR (1) KR102145167B1 (en)
CN (1) CN103985675B (en)
TW (1) TWI588948B (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20120854A1 (en) * 2012-09-28 2014-03-29 Stmicroelectronics Malta Ltd PERFORMED SURFACE MOUNTED CONTAINER FOR AN INTEGRATED SEMICONDUCTOR DEVICE, ITS ASSEMBLY AND MANUFACTURING PROCEDURE
JP6357371B2 (en) * 2014-07-09 2018-07-11 新光電気工業株式会社 Lead frame, semiconductor device, and lead frame manufacturing method
JP6494465B2 (en) * 2015-08-03 2019-04-03 エイブリック株式会社 Manufacturing method of semiconductor device
JP2022131370A (en) * 2021-02-26 2022-09-07 三菱電機株式会社 semiconductor package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203936A (en) * 2001-01-04 2002-07-19 Yoshikawa Kogyo Co Ltd Non-lead plastic semiconductor package structure
JP2008270661A (en) * 2007-04-24 2008-11-06 Mitsui High Tec Inc Lead frame, lead frame manufacturing method, semiconductor device, and semiconductor device manufacturing method
US20120018865A1 (en) * 2010-07-20 2012-01-26 Zigmund Ramirez Camacho Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4827611A (en) * 1988-03-28 1989-05-09 Control Data Corporation Compliant S-leads for chip carriers
JP2521518B2 (en) * 1988-06-30 1996-08-07 松下電子工業株式会社 Semiconductor integrated circuit package
EP0569949A3 (en) * 1992-05-12 1994-06-15 Akira Kitahara Surface mount components and semifinished products thereof
US5286999A (en) * 1992-09-08 1994-02-15 Texas Instruments Incorporated Folded bus bar leadframe
US5604376A (en) * 1994-06-30 1997-02-18 Digital Equipment Corporation Paddleless molded plastic semiconductor chip package
KR980006174A (en) * 1996-06-18 1998-03-30 문정환 Rip Lead Package
US6211462B1 (en) * 1998-11-05 2001-04-03 Texas Instruments Incorporated Low inductance power package for integrated circuits
JP2000299400A (en) 1999-04-14 2000-10-24 Sony Corp Non-lead flat-package type semiconductor device
JP2000332162A (en) * 1999-05-18 2000-11-30 Dainippon Printing Co Ltd Resin-sealed semiconductor device
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2002026195A (en) * 2000-07-11 2002-01-25 Fuji Electric Co Ltd Resin-sealed semiconductor device and manufacturing method thereof
JP3660861B2 (en) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ Manufacturing method of semiconductor device
JP4669166B2 (en) * 2000-08-31 2011-04-13 エルピーダメモリ株式会社 Semiconductor device
JP2002093982A (en) * 2000-09-13 2002-03-29 Shinko Electric Ind Co Ltd Semiconductor device and manufacturing method therefor
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
JP2004103860A (en) * 2002-09-10 2004-04-02 Fujitsu Ltd Semiconductor device, camera module and its manufacturing method
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7208818B2 (en) * 2004-07-20 2007-04-24 Alpha And Omega Semiconductor Ltd. Power semiconductor package
KR100673380B1 (en) * 2004-12-20 2007-01-24 삼성전자주식회사 Semiconductor chip with coolant runner, semiconductor package using the same and semiconductor package cooling system
JP5173654B2 (en) 2007-08-06 2013-04-03 セイコーインスツル株式会社 Semiconductor device
JP2009076658A (en) * 2007-09-20 2009-04-09 Renesas Technology Corp Semiconductor device and manufacturing method thereof
US20090091009A1 (en) * 2007-10-03 2009-04-09 Corisis David J Stackable integrated circuit package
JPWO2011121756A1 (en) * 2010-03-31 2013-07-04 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203936A (en) * 2001-01-04 2002-07-19 Yoshikawa Kogyo Co Ltd Non-lead plastic semiconductor package structure
JP2008270661A (en) * 2007-04-24 2008-11-06 Mitsui High Tec Inc Lead frame, lead frame manufacturing method, semiconductor device, and semiconductor device manufacturing method
US20120018865A1 (en) * 2010-07-20 2012-01-26 Zigmund Ramirez Camacho Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof

Also Published As

Publication number Publication date
CN103985675A (en) 2014-08-13
CN103985675B (en) 2018-05-01
US20140217602A1 (en) 2014-08-07
TWI588948B (en) 2017-06-21
JP6092645B2 (en) 2017-03-08
TW201442161A (en) 2014-11-01
JP2014154689A (en) 2014-08-25
US9397026B2 (en) 2016-07-19
KR20140100904A (en) 2014-08-18

Similar Documents

Publication Publication Date Title
US10978379B2 (en) Semiconductor device with island and associated leads
US9275921B2 (en) Semiconductor device
KR102145167B1 (en) Semiconductor device
KR102252362B1 (en) Semiconductor device
KR101647863B1 (en) Semiconductor device
JP2006108306A (en) Lead frame and semiconductor package employing it
US7928547B2 (en) Optical semiconductor device
JP4918391B2 (en) Semiconductor device
US11302612B2 (en) Lead frame wiring structure and semiconductor module
TW201909717A (en) Electronic module
JP2007294884A (en) Semiconductor device
US11646250B2 (en) Semiconductor device
JP4641762B2 (en) Optical semiconductor device
WO2021020456A1 (en) Semiconductor package and semiconductor device
JP4965393B2 (en) Resin-sealed semiconductor device
JP2016197636A (en) Molded package
JP2005175512A (en) Semiconductor device
JP4246598B2 (en) Power semiconductor device
JP2022146222A (en) Semiconductor device
JP2015032705A (en) Mold package
CN110892527A (en) Semiconductor device and method for manufacturing semiconductor device
JP2007157826A (en) Semiconductor device, manufacturing method thereof, and lead frame thereof
JP2017022258A (en) Semiconductor package

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant