KR102142816B1 - 증폭기 출력 전력 제한 회로 - Google Patents

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Abstract

증폭기 시스템은 선형 동작 영역을 갖는 증폭기를 갖고, 출력 단자에서 증폭기에 의해 생성되는 출력 신호는 증폭기의 압축 영역까지 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖고, 출력 파워는 증가하는 입력 신호 전력으로 출력 전력이 증가하는 것이 방지되고, 증폭기 시스템은 DC 전력 공급 장치 및 증폭기 사이에 연결된 DC 전류 제한 회로를 갖고, DC 전류 제한 회로는 증폭기가 선형 영역에서 동작할 때 DC 전력 공급 장치로부터 증폭기로의 정지 전류와 동일한 DC 전력 공급 장치로부터 DC 전류를 공급한다.

Description

증폭기 출력 전력 제한 회로
본 개시는 일반적으로 증폭기 출력 전력 제한 회로에 관한 것이다.
당해 기술 분야에서 알려진 바와 같이, 전형적인 증폭기들은 도 1에 도시된 바와 같이, AC 입력 신호를 수신하기 위한 입력 단자; 및 증폭된 AC 신호가 출력 신호로서 생성되는 출력 단자를 갖는다. 입력 신호 전력(Pin)와 생성된 출력 신호 전력(Pout) 사이의 관계는 도 6의 곡선 A로 표시된다. 증폭기의 선형 독작 영역에서, 출력 단자에서 증폭기에 의해 생성된 신호는 입력 신호에 직접적으로 비례하고, 비-선형 영역에서는 출력 신호는 입력 신호에 직접적으로 비례하지 않는다. 비-선형 영역의 높은 입력 신호 전력 영역 내에서 증폭기는 입력 신호의 증가에 따라 출력 전력 신호가 증가하는 것이 방지(inhibited)되는 압축 영역(Pout=Pout_cmpr_A)에서 동작한다. 따라서, 압축 동작 영역은 증폭기가 최대 출력 전력을 생성하는 영역이다.
보다 구체적으로, 예를 들어, 전계 효과 트랜지스터(Field Effect Transistor: FET) 증폭기를 고려하면, FET(도 1)는 AC 커플링 커패시터를 통해 FET의 게이트(G)에 입력 신호가 공급되는 종래의 접지된 소스(S) 구성으로 배치되고, 드레인(D)은 출력 단자에 AC 커플링되어 증폭된 출력 신호를 제공한다. 게이트 전압(Vgg)는 전압(Vdc1=Vgg) 및 게이트 전류(Igg)를 생성하는 전력 공급 장치 1에 의해 제공된다. 드레인 전류(Idd)는 전압(Vdc2)를 생성하는 전력 공급 장치 2에 의해 공급된다. FET의 동작 영역은 입력 신호의 전력 레벨; 및 전력 공급 장치 1 및 전력 공급 장치 2로부터 FET에 인가되는 DC 바이어스 조건(DC 바이어스 전류 및/또는 전압)의 함수이다.
FET는 FET에 공급되는 DC 바이어스 전압 레벨 및 전류 레벨에 의해 설정되는 미리 결정된 정지(quiescent) 동작 상태 또는 Q-포인트를 갖는다. 정지 포인트 또는 Q-포인트는 입력 신호가 없는 능동 장치(여기에서는 FET)의 명시된 단자(specified terminal)에서 정상 상태(steady-state)(DC) 전압 또는 전류이다. 정지 포인트는 선형 영역과 비-선형 영역 모두에서 최적의 성능을 얻기 위해 선택된다. 선형 영역에서 중요한 증폭기 성능 파라미터 중 하나는, 두 개 이상의 독립적인 주파수 톤들을 포함하는 입력 신호에 의해 증폭기가 출력 신호를 출력할 때 발생하는 3차 왜곡들(상호 변조들)의 양을 측정하는 3차 인터셉트 포인트(3rd Order Intercept Point: IP3)이다. 비-선형 영역에서 중요한 증폭기 성능 파라미터 중 하나는, 하나의 주파수 톤을 포함하는 입력 신호가 공급될 때 증폭기가 출력 단자에서 생성할 수 있는 최대 전력을 측정하는 압축 출력 전력(Pout_cmpr)이다.
이러한 증폭기에서, 입력 신호 전력이 증가하여 증폭기가 선형 영역에서 비-선형 영역으로 전이할 때, DC 바이어스 전력 공급 장치로부터 증폭기에 의해 얻어진 DC 전류는 정지 전류(IQ) 이상으로 증가하고(도 7에서 곡선 A로 표시), 출력 신호의 전력은 증폭기가 압축 동작 영역에 도달할 때까지 증가하고, 도 6의 곡선 A에 도시된 바와 같이, 최대 출력 전력 레벨(Pout=Pout_cmpr_A)를 생성한다. 도 1의 증폭기 회로에는 전력 공급 장치(도 1)에서 증폭기에 의해 얻어지는 전류(Idd)의 양을 제한하는 것이 아무것도 존재하지 않는다. 이 경우, 도 8의 곡선 A에 의해 도시된 바와 같이 Vdd=Vdc2 이다.
많은 수신기 증폭기 시스템에서, 압축 영역(Pout_cmp_A)에서 동작하는 독립형 증폭기에 의해 생성되는 출력 전력 이하로 시스템의 최대 출력 전력(Pout_cmp)을 제한할 필요가 있다. 증폭기가 선형 영역에서 동작할 때 증폭기 선형성(종종 IP3로 측정됨)을 저하시키기 않으면서 이를 수행해야 한다. 전형적인 증폭기에서 Pout_cmpr는 IP3와 강하게 연관되어 있다. 그러므로, 일부 어플리케이션에서는 비-선형 영역의 특성(Pout_cmpr)에는 영향을 미치지만, 선형 영역의 특성(IP3)에는 영향을 미치지 않는 방식으로 증폭기의 동작을 수정하는 것이 바람직하다.
이 문제를 해결하기 위해 이용된 하나의 기술은 도 2에 도시된 바와 같은 피드백 또는 폐루프 제어 증폭기 시스템이다. 여기서, 검출기는 증폭기의 신호 경로(증폭기에 대한 입력 신호 경로, 증폭기 자체의 신호 경로 내부 또는 증폭기의 출력 신호 경로)의 어딘가에 배치된다. 신호가 충분히 커지면 검출기는 신호 경로(회로 내부 또는 외부) 내의 스위치를 작동시켜서 시스템의 다운스트림 요소들(downstream elements)로부터 회로의 출력을 분리한다. 대안적으로, 검출기는 회로의 DC 바이어스를 제어하여 그 출력 전력에 영향을 줄 수 있다. 이 기술의 한가지 문제점은 안정성을 보장하기 위해 광범위한 제어 이론 분석이 필요하다는 것이다. 두번째 문제는 유한 응답 시간, 즉, 신호가 충분히 커지고 스위치가 작동되는 시간 간격이다. 세번째 문제는 시스템의 선형 영역 선형성이 AC 신호 경로 내에 있기 때문에 스위치의 삽입 손실에 의해 악영향을 받는다는 것이다.
다른 기술은 도 3에 도시된 바와 같이 비-선형 성분을 신호 경로 내에 배치하는 것이다. 이 성분은 낮은 신호 레벨에서 낮은 삽입 손실을 가지고, 미리 결정된 임계 레벨을 초과하는 삽입 손실을 갖는다. 회로의 출력 전력이 이 임계 레벨을 초과하면, 리미터의 높은 삽입 손실에 의해 출력 전력이 제한된다. 그러나, 이러한 배열을 통해 저 전력 체제(regime)에서의 리미터의 삽입 손실은 회로의 선형성 및 이득에 부정적인 영향을 미치고, 고 전력 체제에서 리미터는 입력단에 AC 신호를 반사시켜 회로 내 불안정성 및/또는 증폭기 내의 트랜지스터의 채널 온도의 상승을 초래할 수 있다.
출력 전력 제한을 수행하는 또 다른 일반 기술이 도 4에 도시된다. 여기서, 정 전류 소스(능동 부하)는 DC 전력 공급 장치 2와 FET 증폭기의 드레인 사이에 연결되어 정지 조건(quiescent condition) 및 입력 AC 신호가 모두 존재할 때 일정한 DC 전류(IQ)를 생성한다. 증폭기는 도 7의 곡선 B와 같이, 입력 신호 전력 레벨과 독립적으로 이 일정한 전류를 얻는다. 따라서, 여기서 Vdc1=Vgg 및 Vdc2>Vdd, 이다. Vdc2는 전력 공급 장치 2에 의해 생성된 전압이고, Vdd는 증폭기의 드레인에서의 전압이다. 도 6의 곡선 B는 도 4의 회로에 대한 출력 전력 대 입력 전력의 관계를 도시한다. 도 4에 도시된 증폭기의 출력 전력은 도 1에 도시된 증폭기의 출력 전력 보다 낮다. 즉, Pout=Pout_cmpr_B < Pout_cmpr_A. 그러나, 이러한 배열에서, 회로가 정 전류 모드에서 동작하기 위해서는, 도 10에 도시된 바와 같이 정 전류 소스에 걸리는 전압 강하 VCCS,q=(Vdc2-Vdd)는 무릎 전압(Vknee)(선형 영역이 비-선형 영역으로 전이하는 전압) 보다 커야 한다. 정 전류 소스에 걸친 이러한 전압 강하는 도 8의 곡선 B에 도시된 바와 같이 증폭기의 Vdd 단자에서의 정지 전압 레벨을 낮춘다. 당해 기술 분야에 공지된 바와 같이, 이러한 낮은 정지 전압은 증폭기에 사용 가능한 DC 전력을 낮추어 증폭기의 IP3 성능을 저하시킨다.
본 개시에 따르면, 출력 단자에서 증폭기에 의해 생성된 출력 신호가 증폭기의 압축 영역까지 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역을 갖고, 입력 신호 전력이 증가함에 따라 출력 전력이 증가하는 것이 방지되는, 증폭기; 및 DC 전력 공급 장치 및 증폭기 사이에 연결되고, 증폭기가 선형 영역에서 동작할 때 정지 전류와 동일한 DC 전원 공급 장치로부터의 DC 전류를 DC 전원 공급 장치로부터 증폭기에 공급하고, 출력 신호 전력이 증폭기의 원하는 압축 포인트 레벨보다 낮은 원하는 압축 포인트 레벨에 도달할 때까지 증폭기가 증가하는 입력 신호 전력으로 정지 전류보다 높은, DC 전력 공급 장치로부터 증가하는 전류를 얻어낼 수 있게 하고, 그 다음 DC 전력 공급 장치로부터 증폭기가 얻어온 전류를 제한하는, DC 전류 제한 회로를 갖는 증폭기 시스템이 제공된다.
이러한 배열로, 증폭기 시스템은 저 전력 레벨 입력 신호에 대해 최소의 추가(증폭기 자체에 비해) 왜곡을 갖는 선형 시스템으로서 동작할 수 있고, 더 높은 전력 레벨 입력 신호들에서 증폭기에 의해 얻어지는 전류를 제한함으로써 증폭기 시스템의 최대 전력 출력을 증폭기 자체의 압축 영역 전력 레벨 아래의 레벨로 감소시킨다.
일 실시예에서, 입력 단자 및 출력 단자를 갖는 시스템이 제공된다. 시스템은 입력 단자에 입력 신호를 수신하고, 출력 단자에서 출력 신호를 생성하기 위한 입력 단자에 연결된 증폭기를 포함한다. 증폭기는 출력 단자에서 증폭기에 의해 생성된 출력 신호가 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역 및, 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때 증폭기에 의해 생성된 출력 신호 전력이 증가하는 입력 신호 전력 레벨에 대해 불변인 압축 전력 레벨(Pout_cmpr)을 갖는 압축 동작 영역을 갖는다. DC 전류 제한 회로는 DC 전력 공급 장치 및 증폭기의 바이어스 단자 사이에 연결되고, DC 전류 제한 회로는 입력 신호 전력 레벨이 미리 결정된 전력 레벨 미만일 때 시스템의 출력 전력이 입력 신호 전력에 비례하여 변화하도록 가능하게 하면서, 시스템의 출력 단자에서 출력 전력을 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한하도록 증폭기를 바이어싱한다.
DC 전류 제한 회로는 증폭기로 하여금 입력 신호 전력 레벨의 제1 범위에 대한 실질적으로 일정한, 제1 레벨을 갖는 DC 전류 제한 회로를 통해 DC 전력 공급 장치로부터 전류를 얻을 수 있게 하고, DC 전류 제한 회로를 통해 DC 전력 공급 장치로부터 얻어지는 전류가 제1 레벨에서 제2 레벨로 증가하도록 하고 - 제2 레벨은 입력 신호 전력 레벨의 제1 범위보다 더 큰 입력 전력 레벨의 범위에 대한 더 높은 레벨임 -, 입력 신호 전력 레벨의 제2 범위 보다 더 큰 입력 신호 전력 레벨의 제3 범위에 대해 DC 바이어스 제한 회로 전류를 통해 DC 전력 공급 장치로부터 얻어지는 전류가 제2 레벨 이상으로 증가하는 것을 억제(suppresses)한다.
일 실시예에서, 입력 신호를 수신하기 위한 입력 단자, 출력 신호를 생성하기 위한 출력 단자 및 바이어스 전류를 수신하기 위한 전류 공급 단자를 갖는 회로가 제공된다. 증폭기는 선형 동작 영역 및 압축 영역을 가지고, 증폭기의 동작 영역은 입력 신호의 함수이고, 증폭기는 입력 신호를 증폭하여 출력 신호를 생성한다.
비-선형 회로는 DC 전압 공급 장치 및 전류 공급 장치 단자 사이에 연결되고, DC 전압 공급 장치는 전류 공급 단자를 통해 증폭기에 전류를 공급하는 비-선형 회로를 통해 증폭기에 전류를 제공하고, 전류는 입력 신호의 함수인 전압(△V)을 비-선형 회로에 걸쳐 생성하고, 비-선형 회로는 전압(△V)이 제1 레벨을 가질 때 선형 영역에서 동작하거나, 전압(△V)이 제1 레벨 보다 큰 제2 레벨을 가질 때 압축 영역에서 동작하거나, 전압(△V)이 제1 레벨보다 크고 제2 레벨보다 낮은 제3 레벨을 가질 때 선형 영역과 압축 영역 사이의 전이 영역(transition region)에서 동작하고, 비-선형 회로는 입력 신호가 증폭기의 선형 영역 및 증폭기의 압축 영역 모두에서 증폭기를 동작시킬 때 비-선형 회로의 선형 영역에서 동작한다.
본 개시의 하나 이상의 실시예들의 세부 사항은 첨부된 도면 및 이하의 설명에서 설명된다. 본 개시의 다른 특징들, 목적들, 및 이점들은 상세한 설명 및 도면 및 청구 범위로부터 명백 해진다.
도 1은 종래 기술에 따른 FET 증폭기를 도시한다.
도 2는 종래 기술에 따른 FET 증폭기 시스템을 도시한다.
도 3은 종래 기술에 따른 FET 증폭기 시스템을 도시한다.
도 4는 종래 기술에 따른 FET 증폭기 시스템을 도시한다.
도 5는 일 예에 따른 FET 증폭기를 도시한다.
도 6은 도 1의 FET 증폭기(곡선 A로 표시), 도 2의 FET 증폭기 시스템(곡선 B로 표시) 및 도 5의 FET 증폭기 시스템(곡선 C로 표시)에 대한 입력 전력 Pin 및 출력 전력 Pout 사이의 관계를 나타내는 곡선들의 세트를 도시한다.
도 7은 전력 공급 장치 2로부터 도 1의 FET 증폭기(곡선 A로 표시), 도 2의 FET 증폭기 시스템(곡선 B로 표시) 및 도 5의 FET 증폭기 시스템(곡선 C로 표시)의 전류 및 입력 전력 Pin 사이의 관계를 나타내는 곡선들의 세트를 도시한다.
도 8은 도 1의 FET 증폭기의 드레인에서 생성된 전압(곡선 A로 표시), 도 2의 FET 증폭기 시스템의 드레인에서 생성된 전압(곡선 B로 표시) 및 도 5의 FET 증폭기 시스템의 드레인에서 생성된 전압(곡선 C로 표시)과 입력 전력 Pin 사이의 관계를 나타내는 곡선들의 세트를 도시한다.
도 9는 도 5의 FET 증폭기 시스템에 이용되는 DC 전류 제한 회로로서 이용되는 비-선형 메사 저항기(Nonlinear Mesa Resistor: NMR) 구조의 평면도이고, 이러한 구조는 2 개의 개별 영역들을 갖고, 영역들 사이의 전압 및 전류 간의 관계를 갖는다. 첫째로, 전류 및 전압은 비례하고, 둘째로, 전류는 본 개시에 따른 전압과 독립적이다.
도 10은 도 9의 DC 전류 제한 회로에 걸친 전압(Vdc2-Vdd) 및 도 5의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타내는 곡선이고, 이러한 전압은 전력 공급 장치2 및 도 5의 FET 증폭기의 드레인 사이에 연결되는 도 9의 DC 전류 제한 회로를 통해 증폭기에 대한 전력 공급 장치 2에서 흐르는 전류에 의해 생성된다.
도 11은 한 쌍의 곡선들이고, 곡선 C는 도 5의 FET 증폭기의 DC 바이어싱 회로에 생성된 전압과 도 5의 FET 증폭기의 동작 범위에 걸쳐 도 5의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타내고, 곡선 B는 도 4의 FET 증폭기 시스템의 정 전류 소스에 걸쳐 생성된 전압 및 도 4의 FET 증폭기 시스템의 동작 범위에 걸쳐 도 4의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타낸다.
도 12a 및 12b는 컴퓨터 시뮬레이션으로부터 생성되고, 도 1의 FET 증폭기(곡선 A로 표시), 도 2의 FET 증폭기 시스템(곡선 B), 및 도 9의 NMR을 갖는 증폭기 시스템에 대한 2 개의 곡선들(두 개의 상이한 NMR 구성들을 나타내는 곡선 C1 및 C2)에 대한 압축된 출력 전력 대 입력 신호 주파수(도 12a) 및 3차 출력 인터셉트 포인트(OIP3) 대 입력 신호 주파수(도 12b) 사이의 관계를 나타내는 곡선들의 세트이다.
도 13은 도 5의 FET 증폭기 시스템에 이용된 DC 전류 제한 회로의 효과를 이해하는데 유용한 곡선들의 세트이다.
도 14는 도 5의 FET 증폭기 시스템에서 DC 전류 제한 회로로서 이용되는 구조의 평면도이고, 이러한 구조는 2 개의 개별 영역들을 갖고, 영역들 사이의 전압 및 전류 간의 관계를 갖는다. 첫째로, 전류 및 전압은 비례하고, 둘째로, 전류는 본 개시의 다른 실시예에 따른 전압과 독립적이다.
도 15는 도 14의 DC 전류 제한에 걸친 전압(Vdc2-Vdd) 및 도 5의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타내는 곡선이고, 이러한 전압은 도 5의 전력 공급 장치 2 및 FET 증폭기의 드레인 사이에 연결된 도 14의 DC 전류 제한 회로를 통해 증폭기에 대한 전력 공급 장치 2에서 흐르는 전류에 의해 생성된다.
도 16은 한 쌍의 곡선들이고, 곡선 C는 도 5의 FET 증폭기의 DC 전류 제한 회로에 걸쳐 생성된 전압 및 도 5의 FET 증폭기의 동작 범위에 걸쳐 도 5의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타내고, 곡선 B는 도 4의 FET 증폭기 시스템의 정 전류 소스에 걸쳐 생성된 전압 및 도 4의 FET 증폭기 시스템의 동작 범위에 걸쳐 도 4의 FET 증폭기에 의해 얻어진 전류 사이의 관계를 나타낸다.
이제 도 5를 참조하면, 증폭기 시스템(10)이 도시되어 있다. 여기서, 이 예에서, 증폭기 시스템은 접지된 소스(S)를 갖는 FET를 갖는 FET 증폭기(12)를 포함한다. 시스템(10)은 FET 증폭기(12)의 게이트(12)에 연결된 전압(Vdc1)을 생성하는 DC 전력 공급 장치(1) 및 전압(Vdc2)를 생성하는 DC 전력 공급 장치(2)를 포함한다. 증폭기 시스템(12)는 도시된 바와 같이 FET 증폭기(12) 및 DC 전력 공급 장치(2) 사이에 연결된 DC 전류 제한 회로(14)를 포함한다.
DC 전류 제한 회로(14)는 증폭기(12)의 드레인 단자에서 전압(Vdd)를 생성하고, 도 10을 참조하여 보다 상세하게 설명될 방식으로 FET의 드레인에 전류(Idd)를 전달한다. 여기서, 증폭기(12)와 DC 전류 제한 리미터(14)는 동일한 집적 회로 칩(CHIP) 상에 있지만, 증폭기(12) 및 리미터 회로(14)는 전기적으로 상호 연결된 별도의 집적 회로 칩들 상에 있을 수 있다. 이 예에서, RF 입력 신호인 입력 신호는 증폭기 시스템(10)의 입력 단자(16)에 공급되고, FET 증폭기(12)의 게이트(G)와 AC 커플링된다. 증폭된 입력 신호는 드레인에서 출력 신호로서 생성되고, 지시된 바와 같이 증폭기 시스템(10)의 출력 단자(18)에 AC 커플링된다. DC 전력 공급 장치(1)는 게이트 바이어스 전압(Vdc1 = Vgg)을 게이트에 공급하고, DC 바이어스 전류(Igg)를 FET 증폭기(12)의 게이트에 공급한다. DC 전력 공급 장치(2)는 DC 전류 제한 회로(14)를 통해 FET 증폭기(12)에 전압(Vdd)을 공급한다. DC 전류 제한 회로(14)의 상세한 설명은 이하에서 설명될 것이고, 여기에서,
DC 전력 공급 장치(2)로부터 FET 증폭기(14)에 공급되는 전류(Idd)는 도 7의 곡선 C로 표시된 바와 같이, 증폭기가 선형 영역에 있는 동안 정지 전류(IQ)와 동일하게 유지되고, 증폭기가 비-선형 영역에 있는 동안 입력 신호 전력이 증가함에 따라 정지 전류(IQ)로부터 최대 전류 레벨(ILIMIT_C)까지 증가한다. 또한, 전류(Idd)는 DC 전류 제한 회로(14)에 걸쳐 전압 강하(△V = VNR,q=(Vdc2-Vdd))를 발생시키고, 여기서 Vdd는 FET 증폭기(12)의 드레인에서의 전압이고(여기서, Vdc2>Vdd), 입력 신호 전력(Pin) 및 전압(Vdd) 사이의 관계는 도 8의 곡선 C로 도시된다. FET 증폭기(12)에 대한 입력 전력(Pin) 및 출력 전력(Pout) 사이의 관계는 도 6의 곡선 C로 나타난다. 여기서, Vdd,q= Vdc2-VNR,q<Vdc2 및 VNR,q < VCCS,q이고, Vdd,q는 FET 증폭기(12)의 Vdd 단자에서의 정지 드레인 바이어스 전압이고, VNR,q는 정지 조건 하에서 DC 전류 제한 회로(14)에 걸친 전압 강하이고, VCCS,q는 정지 조건 하에서 도 4의 시스템의 정 전류 소스에 걸친 전압 강하이다.
DC 전력 공급 장치(1) 및 DC 전력 공급 장치(2)는 FET 증폭기(12)의 정지 포인트를 설정하도록 설정된다. 이 정지 포인트(Q-point)는 드레인(D)을 통해 정지 전류(IQ)를 얻어오게 유발한다. 즉, 도 7의 곡선 C에 의해 지시된 바와 같이, 입력 전력 레벨들이 없거나, 낮은 입력 전력 레벨에서 정지 포인트에서 Idd = IQ이다. FET 증폭기(12)의 드레인(D)은 입력 신호의 전력 레벨에 응답하여 DC 전류 제한 회로(14)를 통해 DC 전력 공급 장치(2)로부터 전류(Idd)를 얻는다(이하에서 자세하게 설명된다). 얻어진 전류(Idd)는 DC 바이어스 제한 회로(14)에 걸쳐 전압 강하 △V = (Vdc2-Vdd)를 생성하고, 여기서 Vdd는 FET 증폭기(12)의 드레인에서의 전압이고(여기서, Vdc2>Vdd), 얻어진 전류(Idd)와 전압 강하 △V 사이의 관계가 도 8에 도시되어 있다. 특히, DC 전류 제한 회로(14)는 DC 전류 제한 회로(14)를 통과하는 전류(Idd)가 최대 전류 레벨(ILIMIT)까지 증가하도록 구성된다(도 1과 관련하여 전술한 바와 같이, FET 증폭기 자체가 얻을 수 있는 최대 전류보다 작은 레벨). 이 예에서, Idd의 전류 레벨이 ILIMIT 보다 작으면, 전압 강하 △V는 Idd에 비례하여 증가하고(여기서, 오믹 영역으로서 지시됨), ILIMIT 이상에서는 DC 전류 제한 회로(14)가 포화 영역에서 동작한다.
도 11을 참조하면, 증폭기 시스템(10)의 I-V(전류 대 전압) 동작 범위를 넘어서는(over) DC 전류 제한 회로(14)의 동작 범위는 곡선 C의 화살표 Pin_c로 지시된다. 따라서, 낮은 입력 전력 레벨에 대해 Idd=IQ이다. 입력 전력이 증가하면 전류 Idd가 IQ이상으로 증가하고, DC 바이어스 전류 회로(14)에 걸친 전압 강하 △V는 Idd가 ILIMIT에 도달할 때까지 비례하여 증가하여, DC 바이어스 제한 회로(14)에 걸친 전압 강하 △V는 VKNEE에 도달한다. 입력 신호 전력이 계속 증가하면, Idd는 ILIMIT로 유지되고, 전압 강하 △V는 계속 증가한다. 비교를 위해, 도 4의 증폭기 시스템의 정 전류 소스의 I-V 곡선은 도 11의 곡선 B상의 화살표 Pin_B로 나타난다. 도 4의 FET 증폭기 시스템은 정지 전류(IQ) 및 전체의 동작 범위에서 일정한 전류로 동작하고, 정 전류 소스에 걸친 전압 강하는 DC 전류 제한 회로(14)에 걸친 전압 강하 △V에 비해 더 크다. 따라서, 동일한 Vdc2에 대해, 도 5의 FET 증폭기(12) 내의 FET의 드레인(D)에서의 전압은 도 4의 FET 증폭기의 드레인(D)에서의 전압보다 높다. 결과적으로, 도 5의 FET 증폭기(12)는 선형 영역에서 동작하면서 도 4의 FET 증폭기 내의 IP3 보다 높은 IP3를 갖는 것과 동일한 낮은 상호 변호 왜곡(intermodulation distortion)을 갖는다.
Idd 및 증폭기 시스템(10)의 입력 신호 전력 사이의 관계는 도 7의 곡선 C로 도시된다. 증폭기 시스템(10)의 Pin 및 출력 전력 Pout 사이의 관계는 도 6의 곡선 C로 도시된다. 도 5의 증폭기 시스템(10)의 최대 출력 전력(도 6의 곡선 C)은 도 1과 관련하여 전술한 FET 증폭기 자체(도 6의 곡선 A) 보다 작다. 증폭기 시스템(10)의 드레인(D)에서의 전압 사이의 관계는 도 8의 곡선 C로 지시된다. 전술된 바와 같이, 증폭기 시스템(10) 내의 FET의 드레인(D)에서의 전압(Vdd)는 DC 전류 제한 회로(14)에 걸친 전압 강하로 인하여 도 4의 증폭기 내의 FET의 드레인(D)에서의 전압(Vdd) 보다 낮다.
도 13을 참조하면, DC 전류 제한 회로(14)를 증폭기 시스템(10)에 삽입하는 효과가 Idd 및 Pout의 관점에서 성능이 도시된다. 왼쪽의 상단 및 하단의 곡선들은 도 1의 FET 증폭기에 대한 입력 전력의 함수로서 Idd 및 Pout 사이의 관계를 각각 도시한다. 중간의 곡선은 DC 전류 제한 회로(14)에 대한 Idd 및 △V = (Vdc2-Vdd) 사이의 관계를 도시한다. 오른쪽의 상단 및 하단의 곡선들은 도 5의 FET 증폭기(10)에 대한 입력 전력의 함수로서 Idd 및 Pout 사이의 관계를 각각 도시한다. 도 5의 FET 증폭기(10)의 최대 출력 전력(Pout)은 도 1의 FET 증폭기의 최대 출력 전력(Pout) 보다 낮다.
따라서, 다른 방식으로 말하자면, DC 전류 제한 회로(14)는 비-선형 저항기로서 동작한다. 증폭기(10)가 정지 상태 또는 선형 상태에 있을 때, DC 바이어스 제한 회로(14)는 저 저항 상태(DC 전류 제한 회로는 도 10의 저항 R1을 갖음)이고, DC 전류 제한 회로(14)에 걸친 전압 강하(Vdc2-Vdd)는 작고, 직류 전류 제한 회로(14)의 IQ 및 저항의 곱과 동일하고, 따라서 증폭기의 Vdd 단자에서의 DC 전압은 전압 강하(Vdc2-Vdd)의 작은 값에 의해 DC 바이어스 제한 회로(14) 없는 도 1의 독립 증폭기에 대한 것보다 낮다. (Vdc2-Vdd) <VKNEE이다. 증폭기에 이용 가능한 DC 전력은 DC 전류 제한 회로(14)가 없는 독립 증폭기에 비해 현저히 작지는 않다. 결과적으로 증폭기 시스템의 IP3는 독립 증폭기(도 1)의 IP3 보다 현저히 낮지 않다. 증폭기(10)가 비-선형 영역에 진입함에 따라, DC 전류 제한 회로(14)를 통해 DC 전력 공급 장치(2)로부터 증가하는 DC 전류(Idd)를 얻는다. DC 전류 제한 회로(14)가 고 저항 상태로 이동할 때, Idd가 특정 전류 레벨(Ilimit)에 도달할 때까지 DC 전류 제한 회로(14)는 저 저항 상태를 유지한다(도 10). DC 전류 제한 회로는 R2를 갖고(R2>> R1), 전형적으로 100배 이상이고, DC 전류 제한 회로(14)는 Idd를 Ilimit로 제한한다. 계속해서 입력 전력 레벨을 증가시키면 Idd는 일정하게 유지되고 Ilimit과 동일하게 된다(도 7에서 곡선 C로 도시됨). Vdd 감소. Pout은 독립 증폭기(도 1)보다 낮은(도 6의 곡선 A로 도시된 바와 같이) 도 6의 곡선 C로 도시된 바와 같이 레벨(Pout_compr_C) 이상으로 증가하는 것이 방지된다. 따라서, 도 5의 증폭기 시스템(10)의 이러한 배열로, 비-선형 영역에서 출력 전력을 제한하고, 선형 영역에서 IP3를 보존하는 두 가지 목표들이 달성된다.
따라서, 증폭기(12)는 증폭기가 중첩 원리(superposition principle)(즉, 2 개 이상의 자극에 의해 유발된 주어진 위치(place) 및 시간(time)에서의 순 응답(net response)은 각 자극에 의해 개별적으로 발생된 응답의 합)에 따라 동작하는 선형 동작 영역 및 압축 동작 영역을 갖는다. 여기서, 증폭기(12)에 의해 생성된 출력 신호 전력은 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때, 입력 신호 전력 레벨에 대해 불변인 압축 전력 레벨(Pout_cmpr)을 갖는다. 또한, DC 전류 제한 회로(14)는 증폭기(12)를 바이어스하여, 시스템(10)이 압축 영역에서 동작하는 동안 시스템(10)의 출력 단자에서 최대 출력 전력을 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한한다.
도 9를 참조하면, 도 5의 FET 증폭기의 드레인에서 생성된 전압과 도 10에 도시된 FET 증폭기에 의해 얻어진 전류의 함수로서의 DC 전류 제한 회로(14)가 비-선형 메사 저항기(Nonlinear Mesa Resistor: NMR)로 구현된다. DC 전류 제한 회로(14)는 도 10에 도시된 도 5의 FET 증폭기에 의해 얻어진 전류의 함수로서의 도 5의 FET 증폭기의 드레인에서 생성된 전압 사이의 관계를 갖는다. NMR은 직사각형 반도체 능동 영역(rectangular semiconductor active region)의 대향 측면들(two opposite sides) 상에 2 개의 오믹 접촉들을 배치함으로써 형성된다.
전류-전압 관계는 오믹(저 저항) 영역을 포함하고, 여기서 저항기에 걸친 전압 강하는 비례 계수(오믹 영역 저항(Rohm))에 의해 저항기를 통과하는 전류에 대략 비례한다. 전류-전압 관계는 포화 영역(고 저항)을 포함하고, 여기서 전류는 전압 강하와 실질적으로 독립적이고, 포화 영역 개방-채널 전류(Saturation Region Open-Channel Current)(Imax)과 동일하다. Rohm 및 Imax 모두는 기술(메사 저항율(Rmesa_rho) 및 폭 단위로 정규화된 개방-채널 전류(Imax[A/mm]))과 물리적 차원들(폭 W 및 길이 L)의 특징으로 정의된다. 예를 들어, AlGaAs/InGaAs/AlGaAs 부정형 고 전자 이동성 트랜지스터(pseudomorphic High Electron Mobility Transistor: pHEMT) 기술 내에서, Rmesa_rho 및 Imax[A/mm]는 구성 에피텍셜 레이어들(constituent epitaxial layers)의 두께 및 몰 분율(mole fraction)에 의에 의해 결정되고, 구조 내의 펄스 도핑 레이어(도시되지 않음)의 도핑 농도 레벨에 의해 결정된다. 여기에서 오믹 영역 저항(Rohm)은
Figure 112019019385549-pct00001
이고, 포화 영역 개방-채널 전류 Imax는
Figure 112019019385549-pct00002
이다.
도 11에 도시된 바와 같이, NMR을 DC 전류 제한 회로(14)로서 이용하기 위해서는, Ilimit가 NMR의 Imax와 동일하게 설정되는 동안 증폭기의 IQ가 NMR의 오믹 영역에 속하는 방식으로 크기가 조정(즉, L 및 W가 선택됨)되어야 한다. 일반적으로, 길이(L)는 오믹 영역의 직렬 저항을 최소화하기 위해 가능한 작게 선택되고, 따라서 도 5의 증폭기 시스템(10)의 IP3를 보존한다. 폭(W)는 원하는 Pout_cmpr_C를 달성하기 위해 원하는 Ilimit에 기초하여 선택된다. 또한, 도 11은 NMR이 어떻게, 도 6 및 12에서 B로 표시된 곡선들에 도시된 종래 기술의 성능을 나타내는 정 전류 소스(능동 부하)로서 동작하도록 크기 조절될 수 있는지를 도시한다.
도 12a 및 12b는 시스템의 선형성을 유지하면서 달성되는 도 5의 증폭기 시스템의 출력 전력 제한 능력을 도시한다. 이는 도 12의 곡선 A로 나타낸 도 1의 증폭기, 도 12의 곡선 B로 나타낸 도 4의 증폭기, 및 도 12의 곡선들 C1, C2로 각각 나타낸 도 5의 증폭기 시스템(10)에 대한 입력 신호 주파수의 함수로서 압축 출력 전력 및 3차 출력 인터셉트 포인트의 시뮬레이션 결과에 의해 도시된다.
WNR>WCCS(여기서, WNR은 비-선형 저항기로서 구현된 도 9에 도시된 구조의 폭이고, 비교를 위해 WCCS는 도 4의 시스템에서 이용하기 위해 구현된 정 전류 소스의 폭임)이고, Rohm_NR<Rohm_CCS(여기서, Rohm_NR은 비-선형 저항기로서 구현된 도 9에 도시된 구조의 오믹 영역의 저항이고, 비교를 위해 Rohm_CCS는 도 4의 시스템에서 이용하기 위한 정 전류 소스로서 구현되는 경우 도 9의 구조의 저항임)이며, Imax_NR>Imax_CCS(여기서, Imax_NR는 비-선형 저항기로 구현된 도 9에 도시된 구조의 포화 영역의 개방 채널 전류이고, 비교를 위해 Imax_CCS는 도 4의 시스템을 이용하도록 구현될 때 정 전류 소스의 포화 영역의 개방 채널 전류임)이고, ↔ Ilimit_NR>Ilimit_CCS(여기서, Ilimit_NR 및 Ilimit_CCS는 각각 비-선형 저항기로서 구현되는 도 9에 도시된 구조의 원하는 한계 전류이고, 도 4의 시스템에서 정 전류 소스로 이용하기 위해 구현될 때 요구되는 한계 전류임)이다.
도 12a 및 12b를 참조하면, 선형 영역의 IP3 및 비-선형 영역의 압축 출력 전력(Pout_cmpr)에 대한 NMR의 폭(W)의 효과가 나타난다. 더 작은 폭을 갖는 NMR(곡선 C2)는 더 큰 폭을 갖는 NMR(곡선 C1) 보다 낮은 Pout_cmpr 및 비슷한 IP3을 갖는다. 일반적으로, W가 작으면 Ilimit가 낮아지고, 결과적으로 Pout_cmpr이 낮아진다. 반면에, W가 작으면 Rohm이 높아지고, IP3가 낮아질 수 있다. 이러한 트레이드 오프는 다음과 같이 IQ와 Ilimit 사이의 관계(IQ=Ilimit/K)를 이용하여 계량화할 수 있다. DC 제한 회로가 없는 도 1의 증폭기의 경우, K는 무한히 크다. 즉, Ilimit는 IQ 보다 무한히 크기 때문에, IP3 및 Pout_cmpr에 영향을 미치지 않는다. 도 4의 정 전류 소스를 갖는 증폭기 시스템에 대해 K는 1과 같다. 즉, Ilimit는 IQ와 같게 설정되어 Pout_cmpr를 상당히 제한하지만 IP3에 큰 영향을 미친다. 도 5의 개시에 따른 증폭기 시스템은 각각 도 4 및 1의 증폭기들의 경우에 대응하여 1 보다 크고 무한대보다 작은 K 값의 스펙트럼을 점유한다. K가 클수록 Pout_cmpr의 제한은 작아지고 IP3의 감소는 더 작아진다. 예를 들어, 곡선 C1의 경우 K=1.14이고, 곡선 C2의 경우 K=1.06이다.
도 14를 참조하면, 여기서 DC 바이어스 제한 회로(14')는 연결 게이트 및 소스 전극들을 갖는 FET(FET with Connected Gate and Source Electrodes: FETSCGE)로 구현된다. FETSCGE는 2개의 오믹 접촉들 사이에 쇼트키 접촉을 갖는 직사각형 반도체 능동 영역의 2 개의 대향 측면들 상에 두 개의 오믹 접촉들을 배치함으로써 형성되고, 쇼트키 접촉 및 오믹 접촉들 중 하나는 반도체 능동 영역의 외부 금속 스트립에 의해 연결된다. 전류-전압 관계(도 15)는 오믹(저 저항) 영역을 포함하고, 여기서 저항기에 걸친 전압 강하는 비례 계수(오믹 영역 저항(Rohm))에 의해 저항기를 통과하는 전류에 대략 비례한다. 전류-전압 관계는 포화 영역(고 저항)을 포함하고, 여기서 전류는 전압 강하와 실질적으로 독립적이고, 포화 영역 포화 전류(Saturation Region Saturation Current)(Idss)와 동일하다. Rohm 및 Idss 모두는 기술(메사 저항율(Rmesa_rho) 및 폭 단위로 정규화된 포화 전류(Idss[A/mm]))과 물리적 차원들(폭 W 및 길이 L)의 특징으로 정의된다. 도 15에 도시된 바와 같이, FETSCGE를 DC 바이어스 제한 회로(14')로 이용하기 위해서는, Ilimit이 FETSCGE의 Idss와 동일하게 설정되는 동안 증폭기의 IQ가 FETSCGE의 오믹 영역에 속하는 방식으로 크기가 조정(즉, L 및 W가 선택됨)되어야 한다. 따라서, 오믹 영역 저항은
Figure 112019019385549-pct00003
이고, 포화 영역 포화 전류는
Figure 112019019385549-pct00004
이다. 또한, 도 15는 FETSCGE가 어떻게, 도 5 및 12에서 B로 표시된 곡선들에 도시된 종래 기술의 성능을 나타내는 정 전류 소스(능동 부하)로서 동작하도록 크기 조절될 수 있는지를 도시한다. 비교 목적으로, WNR>WCCS Rohm_NR<Rohm_CCS 및 Idss_NR>Idss_CCS ↔ Ilimit_NR>Ilimit_CCS이고, Idss_NR는 증폭기(12)(도 5)에 대한 드레인 전류이고, Idss_CCS는 도 4의 시스템에 대한 드레인 전류이다.
본 개시에 따른 증폭기 시스템은, 출력 단자에서 증폭기에 의해 생성된 출력 신호가 증폭기의 압축 영역까지 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역을 갖는 증폭기; 및 DC 전력 공급 장치 및 증폭기 사이에 연결되고, 증폭기가 선형 영역에서 동작할 때 정지 전류와 동일한 DC 전력 공급 장치로부터의 전류를 증폭기에 공급하고, 입력 신호 전력이 압축 포인트 레벨에 도달할 때까지 증폭기가 증가하는 입력 신호 전력으로 정지 전류보다 높은, DC 전력 공급 장치로부터 증가하는 전류를 얻어낼 수 있게 하고, 그 다음 DC 전력 공급 장치로부터 얻어진 전류를 제한하는, 리미터 회로를 포함하는 것으로 이해되어야 한다. 시스템은 아래의 특징들 중 하나 이상이 포함되거나 다른 기능과 함께 아래의 특징들을 포함할 수 있다. 증폭기가 선형 영역에서 동작할 때 리미터 회로는 저 저항 상태에 있고, 리미터가 DC 전력 공급 장치에 의해 얻어지는 전류를 제한할 때 리미터는 고 저항 상태에 있고, 리미터는 비-선형 메사 저항기(Nonlinear Mesa Resistor: NMR) 반도체 장치를 포함하고, 또는 리미터는 연결 게이트 및 소스 전극들을 갖는 전계 효과 트랜지스터(Field Effect Transistor with Connected Gate and Source Electrodes)를 포함한다.
입력 단자 및 출력 단자를 갖는 시스템은 본 개시에 따라, 입력 단자에 입력 신호를 수신하고, 시스템은 출력 단자에서 출력 신호를 생성하기 위한 입력 단자에 연결된 증폭기를 포함하고, 증폭기는 출력 단자에서 증폭기에 의해 생성된 출력 신호가 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역 및, 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때 증폭기에 의해 생성된 입력 신호 전력 레벨에 대해 불변인 압축 전력 레벨(Pout_cmpr)을 갖는 압축 동작 영역을 갖고, 시스템은 DC 전류 제한 회로를 포함하고, DC 전류 제한 회로는 DC 전력 공급 장치 및 증폭기의 바이어스 단자 사이에 연결되고, DC 전류 제한 회로는 입력 신호 전력 레벨이 미리 결정된 전력 레벨 미만일 때 시스템의 출력 전력이 입력 신호 전력에 비례하여 변화하도록 가능하게 하면서, 시스템의 출력 단자에서 출력 전력을 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한하도록 증폭기를 바이어싱하고, DC 전류 제한 회로는 증폭기로 하여금 입력 신호 전력 레벨의 제1 범위에 대한 실질적으로 일정한, 제1 레벨을 갖는 DC 전류 제한 회로를 통해 DC 전력 공급 장치로부터 전류를 얻을 수 있게 하고, DC 전류 제한 회로를 통해 DC 전력 공급 장치로부터 얻어지는 전류가 제1 레벨에서 제2 레벨로 증가하도록 하고 - 제2 레벨은 입력 신호 전력 레벨의 제1 범위보다 더 큰 입력 전력 레벨의 범위에 대한 더 높은 레벨임 -, 입력 신호 전력 레벨의 제2 범위 보다 더 큰 입력 신호 전력 레벨의 제3 범위에 대해 DC 바이어스 제한 회로 전류를 통해 DC 전력 공급 장치로부터 얻어지는 전류가 제2 레벨 이상으로 증가하는 것을 방지(inhibit)한다.
본 개시에 따른 회로는, 입력 신호를 수신하는 입력 단자, 출력 신호를 생성하는 출력 단자 및 바이어스 전류를 수신하는 전류 공급 단자를 갖는 증폭기를 포함하고, 증폭기는 선형 영역 및 비-선형 영역을 갖고, 증폭기의 동작 영역은 인력 신호 및 DC 바이어스의 함수이고, 증폭기는 입력 신호를 증폭하여 출력 신호를 생성한다. 회로는, DC 전압 공급 장치 및 전류 공급 장치 단자 사이에 연결된 비-선형 회로를 포함하고, DC 전압 공급 장치는 비-선형 회로를 통해 증폭기에 전류를 제공하고, 전류는 입력 신호의 함수인 전압(△V)을 비-선형 회로에 걸쳐 생성하고, 비-선형 회로는 전압(△V)이 제1 레벨을 가질 때 선형 영역에서 동작하거나, 전압(△V)이 제1 레벨 보다 큰 제2 레벨을 가질 때 포화 영역에서 동작하거나, 전압(△V)이 제1 레벨보다 크고 제2 레벨보다 낮은 제3 레벨을 가질 때 선형 영역과 압축 영역 사이의 전이 영역(transition region)에서 동작하고, 비-선형 회로는 입력 신호가 증폭기의 선형 영역 내에서 증폭기를 동작시킬 때 오믹 영역에서 동작하고, 비-선형 회로는 입력 신호가 증폭기의 압축 영역 내에서 증폭기를 동작시킬 때 포화 영역에서 동작한다.
입력 단자 및 출력 단자를 갖는 시스템은, 본 개시에 따라, 입력 단자에 입력 신호를 수신하고, 출력 단자에서 출력 신호를 생성하기 위한 입력 단자에 연결된 증폭기를 포함하고, 증폭기는 중첩 원리에 따라 증폭기가 동작하는 선형 동작 영역 및, 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때 증폭기에 의해 생성된 출력 신호 전력이 입력 신호 전력 레벨에 대해 불변인 압축 전력 레벨(Pout_cmpr)을 갖는 압축 동작 영역을 갖는다. 시스템은, DC 전력 공급 장치 및 증폭기의 바이어스 단자 사이에 연결되는 DC 전류 제한 회로를 포함하고, DC 전류 제한 회로는 시스템의 출력 단자에서 최대 출력 전력이 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한되도록 증폭기를 바이어싱한다.
본 개의 다수의 실시예들이 설명되었다. 그럼에도 불구하고, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있다. 예를 들어, 증폭기는 바이폴라 트랜지스터 증폭기 일 수 있고, 다른 형태 및 기술이 DC 전류 제한 회로를 형성하기 위해 이용될 수 있다. 또한, 전술된 FET는 양의 정지 드레인-소스 전압 및 음의 정지 게이트-소스 전압이 요구되는 공핍 방식(depletion-mode)의 n-채널 FET 기술인 AlGaAs/InGaAs/AlGaAs pHEMT 이지만, 본 개시는 다른 FET(n- 또는 p-채널, 공핍- 또는 강화-모드, 원소 반도체(elemental semiconductor)(Si) 또는 복합 반도체(GaAs, SiGe), 균질(GaAs) 또는 이종(AlGaAs/InGaAs/AlGaAs)) 및 BJT(npn 또는 pnp) 기술들을 이용하여 정지 전압의 극성들(quiescent voltages' polarities)을 수정할 수 있다. 소스 및 드레인의 용어들은 기술에 따라 상호 교환되는 것으로 이해 되어야한다. 따라서, 다른 실시예들은 아래의 청구 범위 내이다.

Claims (7)

  1. 증폭기 시스템은,
    출력 단자에서 FET(field effect transistor) 증폭기에 의해 생성된 출력 신호가 상기 FET 증폭기의 압축 동작 영역까지 증가하는 입력 신호 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역을 갖는 FET 증폭기; 및
    DC 전력 공급 장치 및 상기 FET 증폭기의 드레인 사이에 연결된 리미터 회로(limiter circuit)
    를 포함하고,
    상기 리미터 회로는, 상기 FET 증폭기가 상기 선형 동작 영역에서 동작할 때 상기 DC 전력 공급 장치로부터의 정지 전류(quiescent current)와 동일한 전류를 상기 FET 증폭기로 공급하고, 상기 선형 동작 영역 및 상기 압축 동작 영역 사이의 전이 영역 내에서 상기 FET 증폭기가 증가하는 입력 신호 전력으로(with increasing input signal power) 상기 DC 전력 공급 장치로부터 상기 정지 전류보다 높은 증가하는 전류를 얻을 수 있게 하며, 상기 FET 증폭기에 의해 상기 DC 전력 공급 장치로부터 얻어지는 상기 전류가 미리 설정된 전류 레벨에 도달하는 경우 상기 미리 설정된 전류 레벨로 상기 전류를 제한하는,
    증폭기 시스템.
  2. 제1항에 있어서,
    상기 FET 증폭기가 상기 선형 동작 영역에서 동작하는 경우, 상기 리미터 회로는 저 저항 상태에 있고,
    상기 리미터가 상기 FET 증폭기에 의해 상기 DC 전력 공급 장치로부터 얻어지는 전류를 제한하는 경우, 상기 리미터는 고 저항 상태에 있는,
    증폭기 시스템.
  3. 입력 단자 및 출력 단자를 갖는 시스템은,
    상기 입력 단자에서 입력 신호를 수신하고, 상기 출력 단자에서 출력 신호를 생성하기 위해 상기 입력 단자에 연결된 FET(field effect transistor) 증폭기 - 상기 FET 증폭기는 상기 출력 단자에서 상기 FET 증폭기에 의해 생성된 출력 신호가 증가하는 상기 입력 신호의 전력 레벨에 비례하여 증가하는 전력 레벨을 갖는 선형 동작 영역 및, 상기 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때 상기 출력 신호의 전력이 상기 입력 신호의 전력 레벨에 대해 불변인 압축 전력 레벨(Pout_cmpr)을 갖는 압축 동작 영역을 가짐 -; 및
    DC 전력 공급 장치 및 상기 FET 증폭기의 바이어스 단자 사이에 연결된 DC 전류 제한 회로 - 상기 DC 전류 제한 회로는 상기 입력 신호의 전력 레벨이 상기 미리 결정된 전력 레벨 미만일 때 상기 시스템의 상기 출력 신호의 전력이 상기 입력 신호의 전력에 비례하여 변화하도록 가능하게 하면서, 상기 시스템의 상기 출력 단자에서 상기 출력 신호의 전력을 상기 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한하도록 상기 FET 증폭기를 바이어싱함 -,
    를 포함하고,
    상기 DC 전류 제한 회로는 상기 선형 동작 영역 내에서 상기 FET 증폭기로 하여금 입력 신호의 전력 레벨의 제1 범위에 대해 실질적으로 일정한, 전류가 제1 레벨을 갖는 상기 DC 전류 제한 회로를 통해 상기 DC 전력 공급 장치로부터 전류를 얻을 수 있게 하고, 상기 선형 동작 영역 및 상기 압축 동작 영역 사이의 전이 동작 영역 내에서 상기 DC 전류 제한 회로를 통해 상기 DC 전력 공급 장치로부터 얻어지는 상기 전류가 상기 제1 레벨에서 제2 레벨로 증가하도록 하고 - 상기 제2 레벨은 상기 입력 신호의 전력 레벨의 상기 제1 범위보다 더 큰 입력 신호 전력 레벨의 제2 범위에 대한 더 높은 레벨임 -, 상기 압축 동작 영역 내에서 입력 신호의 전력 레벨의 상기 제2 범위 보다 더 큰 입력 신호의 전력 레벨의 제3 범위에 대해 상기 DC 전류 제한 회로의 전류를 통해 상기 DC 전력 공급 장치로부터 얻어지는 상기 전류가 상기 제2 레벨 이상으로 증가하는 것을 방지(inhibit)하는,
    시스템.
  4. 회로는,
    FET(field effect transistor) 증폭기 - 상기 FET 증폭기는 입력 신호를 수신하기 위한 입력 단자, 출력 신호를 생성하기 위한 출력 단자, 및 바이어스 전류를 수신하기 위한 전류 공급 장치 단자를 갖고, 상기 FET 증폭기는 선형 동작 영역 및 압축 동작 영역을 갖고, 상기 FET 증폭기의 동작 영역은 상기 입력 및 DC 바이어스의 함수이고, 상기 FET 증폭기는 상기 출력 신호를 생성하기 위해 상기 입력 신호를 증폭함 -;
    DC 전압 공급 장치 및 상기 전류 공급 장치 단자 사이에 연결된 비-선형 회로 - 상기 DC 전압 공급 장치는 상기 비-선형 회로를 통해 상기 FET 증폭기에 전류를 제공하고, 상기 전류는 상기 비-선형 회로에 상기 입력 신호의 함수인 전압(βV)을 생성하고, 상기 비-선형 회로는 전압(βV)이 제1 레벨을 가질 때 오믹 영역(ohmic region)에서 동작하거나, 전압(βV)이 상기 제1 레벨 보다 큰 제2 레벨을 가질 때 포화 영역(saturation region)에서 동작하거나, 전압(βV)이 상기 제1 레벨보다 크고 상기 제2 레벨보다 낮은 제3 레벨을 가질 때 상기 오믹 영역과 상기 포화 영역 사이의 전이 영역(transition region)에서 동작하고, 상기 비-선형 회로는 상기 입력 신호가 상기 FET 증폭기의 상기 선형 동작 영역 내에서 상기 FET 증폭기를 동작시킬 때 상기 오믹 영역 내에서 동작하고, 상기 비-선형 회로는 상기 입력 신호가 상기 FET 증폭기의 상기 압축 동작 영역 내에서 상기 FET 증폭기를 동작시킬 때 상기 포화 영역 내에서 동작함 -
    를 포함하는,
    회로.
  5. 제1항에 있어서,
    상기 리미터는 비-선형 메사 저항기(Nonlinear Mesa Resistor: NMR) 반도체를 포함하는,
    증폭기 시스템.
  6. 제1항에 있어서,
    상기 리미터는 연결 게이트(Connected Gate) 및 소스 전극들(Source Electrodes)을 갖는 전계 효과 트랜지스터(Field Effect Transistor: FET)를 포함하는,
    증폭기 시스템.
  7. 입력 단자 및 출력 단자를 갖는 시스템은,
    상기 입력 단자에서 입력 신호를 수신하고, 상기 출력 단자에서 출력 신호를 생성하기 위한 상기 입력 신호와 연결된 FET(field effect transistor) 증폭기 - 상기 FET 증폭기는 중첩 원리(superposition principle)에 따라 동작하는 선형 동작 영역, 상기 선형 동작 영역 및 압축 동작 영역 사이의 전이 영역 및 상기 입력 신호의 전력이 미리 결정된 입력 전력 레벨 이상일 때 상기 FET 증폭기에 의해 생성된 상기 출력 신호의 전력이 상기 입력 신호의 전력 레벨에 대해 불변하는 압축 전력 레벨(Pout_cmpr)을 가지는 압축 동작 영역을 가짐 -; 및
    DC 전력 공급 장치 및 상기 FET 증폭기의 바이어스 단자 사이에 연결된 DC 전류 제한 회로 - 상기 DC 전류 제한 회로는 상기 전이 동작 영역 내에서 상기 시스템의 상기 출력 단자에서 입력 신호의 전력의 증가에 따라 상기 출력 신호의 전력을 증가시키고, 상기 압축 동작 영역 내에서 최대 출력 전력을 상기 압축 전력 레벨(Pout_cmpr) 보다 낮은 레벨로 제한하도록 상기 FET 증폭기를 바이어싱함 -
    를 포함하는,
    시스템.
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