KR102142387B1 - 2단계 플라즈마 처리에 의한 구리 본딩 방법 및 이에 의한 구리 본딩이 이루어진 접합체 - Google Patents

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Abstract

본 발명은 구리 본딩 방법에 관한 것으로서, 피접합체 간 구리 대 구리(Cu-to-Cu) 본딩을 위한 구리 본딩 방법에 있어서, 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키는 제1플라즈마 처리 단계와, 상기 활성화된 제1구리층의 산화를 방지하기 위해 상기 제1구리층의 표면에 산화방지층을 형성하는 제2플라즈마 처리 단계와, 상기 산화방지층이 형성된 제1구리층과, 상기 제1피접합체에 접합하고자 하는 제2피접합체 상에 형성된 제2구리층을 정렬하는 단계와, 상기 제1피접합체와 제2피접합체를 열압착하여, 상기 산화방지층을 열분해시켜 상기 제1피접합체와 상기 제2피접합체 간의 접합부에서 구리 대 구리 본딩이 이루어지는 단계를 포함하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법 및 이에 의해 제조된 접합체에 관한 것이다. 이에 의해 플라즈마 처리와 열압착에 의해 이루어지는 것으로 그 공정이 매우 단순하며, 접합부가 구리로만 이루어져 전기전도도 및 열전도도 특성이 매우 우수하고, 저온 본딩 공정이 가능하여 그 활용분야가 다양할 것으로 기대된다.

Description

2단계 플라즈마 처리에 의한 구리 본딩 방법 및 이에 의한 구리 본딩이 이루어진 접합체{Cu Bonding method by 2 step plasma treatment and Cu Bonding package}
본 발명은 구리 본딩 방법에 관한 것으로서, 2단계 플라즈마 처리에 의해 접합부가 구리 대 구리(Cu-to-Cu)로 이루어진 저온 구리 본딩 방법 및 이에 의한 접합체에 관한 것이다.
전자제품의 소형화 및 고기능화 추세에 따라 반도체 소자의 패키징 기술이 지속적으로 발전하고 있으며, 반도체 소자의 초소형화, 입출력 단자 수의 급증, 단자 간 미세 피치(pitch) 및 스택(stack) 수(이하에서는 편의상 소자의 "스케일링"이라고 한다)의 급증으로 기술 패러다임이 크게 변화하고 있는 실정이다.
특히, 높은 접속성(connectivity)과 대역폭(bandwidth), 낮은 지연시간(latency), 낮은 전력뿐 아니라 다기능을 가진 하나의 패키지가 요구되고 있으며, 이를 위해 2.5D 또는 3D 패키징 기술이 활용되고 있다.
3D 패키징 기술은 일반적으로 TSV(Through Si via) 형성, Si 웨이퍼 그라인딩(Si Wafer grinding), 웨이퍼 대 웨이퍼(wafer-to-wafer) 또는 칩 대 칩(chip-to-chip) 본딩 공정에 이루어지고 있으며, 이를 이용한 제품으로는 CIS(CMOS Image Sensor), HBM(High Bandwidth Memory) 등이 있고, 인텔의 Favores 기술과 같은 다종 소자를 적층한 제품이 선보이기 시작했다.
이러한 소자를 패키징 하기 위한 기술은 필연적으로 반도체 소자 간 또는 반도체 소자와 기판 간의 접합 공정에 의해 구현되고 있으나, 종래의 접합 공정을 이용한 패키징 기술은 소자의 스케일링(scaling) 속도를 따라가지 못하고 있으며, 접합 공정 온도가 높아 다양한 종류의 소자를 스택킹(stacking)하기에는 부족한 부분이 있다.
이와 같이 소자의 접합 공정과 관련해서는 미세 피치(pitch) 접합 및 스택(stack) 접합에 대한 니즈가 지속적으로 증가되고 있으며, 이와 동시에 전기적, 열적 특성이 우수하고, 경제적인 소재로의 접합 재료의 요구 그리고 저온 공정에 대한 필요성이 지속적으로 요구되고 있다.
기존 미세 피치에 대응하기 위한 소자의 접합에는 Sn-Pb계 또는 무연 Sn-Ag계와 같은 솔더 접합재료를 범프(bump) 형태로 형성하여 솔더링 접합시키는 방법이나, 구리 필라(pillar) 상부에 솔더 캡(cap) 구조로 형성하여 솔더링 접합시키는 방법이 제시되고 있다.
그러나 이러한 방법은 솔더링 과정에서 솔더 부분이 용융되어 리플로우(reflow)되어 접합 과정에서 용융 솔더가 다른 접합부와 연결되어 전기적 쇼트를 일으키는 등 초미세(ultra fine) 피치부의 접합 방법으로 상용화되기에는 다소 부족한 면이 있다.
따라서 이러한 솔더 용융의 문제를 해소하고, 저온(300℃ 이하) 공정이 가능한 접합 방법에 대한 연구로, 구리 본딩에 대한 연구가 대두되고 있다.
그러나, 구리 본딩의 경우 400℃ 이상의 고온 접합 공정이 필요하며, 구리 표면 산화를 방지하기 위한 공정 대안이 필요한 실정이다.
본 발명은 상기 필요성에 의해 고안된 것으로서, 2단계 플라즈마 처리에 의해 접합부가 구리 대 구리(Cu-to-Cu)로 이루어진 저온 구리 본딩 방법 및 이에 의한 접합체의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 피접합체 간 구리 대 구리(Cu-to-Cu) 본딩을 위한 구리 본딩 방법에 있어서, 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키는 제1플라즈마 처리 단계와, 상기 활성화된 제1구리층의 산화를 방지하기 위해 상기 제1구리층의 표면에 산화방지층을 형성하는 제2플라즈마 처리 단계와, 상기 산화방지층이 형성된 제1구리층과, 상기 제1피접합체에 접합하고자 하는 제2피접합체 상에 형성된 제2구리층을 정렬하는 단계와, 상기 제1피접합체와 제2피접합체를 열압착하여, 상기 산화방지층을 열분해시켜 상기 제1피접합체와 상기 제2피접합체 간의 접합부에서 구리 대 구리 본딩이 이루어지는 단계를 포함하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법 및 이에 의해 제조된 접합체에 관한 것이다.
또한, 상기 제1플라즈마 처리 단계는, 불활성기체를 이용한 플라즈마 처리를 수행하는 것이 바람직하며, 상기 제2플라즈마 처리 단계는, 질소를 이용한 플라즈마 처리를 수행하는 것이 바람직하다.
또한, 상기 제2플라즈마 처리 단계에서 상기 제1구리층의 표면에 형성된 산화방지층은 Cu4N인 것이 바람직하다.
또한, 상기 Cu4N은, 열분해 온도 100~470℃에서 구리와 질소로 분해되는 것이 바람직하다.
여기에서, 상기 산화방지층은, 상기 제1플라즈마 처리 단계 시에 플라즈마 처리 압력, 파워, 시간 중 어느 하나 이상의 공정 조건에 따라 구리 본딩에 필요한 최적 산화방지층을 생성시키는 것이 바람직하다.
이와 같이 본 발명에 따른 2단계 플라즈마 처리에 의한 구리 본딩 방법은, 플라즈마 처리와 열압착에 의해 이루어지는 것으로 그 공정이 매우 단순하며, 접합부가 구리로만 이루어져 전기전도도 및 열전도도 특성이 매우 우수한 효과가 있다.
또한, 기존 솔더 재료가 나타내는 리플로우 현상에 따른 문제점이 전혀 없으며, 초미세 피치 접합에 유용하게 적용할 수 있어, 연속적인 스택킹에 따른 패키지 구현이 가능한 효과가 있다.
또한, 2단계 플라즈마 처리 공정에 따른 산화방지층이 구리의 산화를 방지하면서 열압착 공정 중 열분해되면서 구리 본딩이 이루어지도록 함으로써, 대기 중 접합 공정이 가능하고, 접합 페이스트와 같은 접합을 위한 별도의 재료가 투입되지 않아도 되므로 접합 공정의 재현성이 높고, 접합 공정이 획기적으로 단순한 장점이 있다.
또한, 본딩 공정에서 산화방지층의 열분해가 300℃ 이하의 저온에서 이루어져, 저온 구리 본딩 공정이 가능하여 다양한 소재를 갖는 패키징 소자의 적층 본딩에 매우 적합하게 활용될 수 있어 그 적용분야가 확대될 것으로 기대된다.
도 1 - 본 발명의 일실시예에 따른 2단계 플라즈마 처리에 의한 구리 본딩 방법에 대한 모식도.
도 2 - 본 발명의 실시예 및 비교예(N)에서의 XRD 분석 데이타를 나타낸 도.
도 3 - 본 발명의 실시예 및 비교예(N)에서의 Cu 2p3 /2 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도.
도 4 - 본 발명의 실시예 및 비교예(N)에서의 O 1s 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도.
도 5 - 본 발명의 실시예 및 비교예(N)에서의 N 1s 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도.
도 6 - 본 발명의 실시예 및 비교예에서의 구리 표면의 표면 거칠기 AFM 데이타를 나타낸 도.
도 7 - 본 발명의 실시예에 따라 4-프로브 측정을 통한 구리 표면의 면저항 데이타를 나타낸 도.
도 8 - 본 발명의 실시예 1 및 실시예 8, 비교예(N)에 의한 구리 대 구리 접합부에서의 SAT 이미지를 나타낸 도.
도 9 - 본 발명의 비교예(N)에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 도.
도 10 - 본 발명의 실시예 1에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 도.
도 11 - 본 발명에 따른 산화방지층 형성에 대한 Ar 플라즈마 영향을 분석한 도.
본 발명은 두개 이상의 피접합체를 접합하기 위한 본딩 방법에 관한 것으로서, 특히 2단계 플라즈마 처리에 의해 접합부가 구리 대 구리(Cu-to-Cu)로 이루어진 저온 구리 본딩 방법 및 이에 의한 접합체에 관한 것이다.
이에 의해 접합부가 순수한 구리로만 이루어져 전기전도도 및 열전도도가 우수한 접합체를 제공하게 되며, 초미세, 고집적 접합이 가능하여 웨이퍼 대 웨이퍼, 칩 대 칩 간의 접합이 안정적으로 구현될 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 1은 본 발명의 일실시예에 따른 2단계 플라즈마 처리에 의한 구리 본딩 방법에 대한 모식도이고, 도 2는 본 발명의 실시예 및 비교예(N)에서의 XRD 분석 데이타를 나타낸 도이고, 도 3은 본 발명의 실시예 및 비교예(N)에서의 Cu 2p3 /2 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도이고, 도 4는 본 발명의 실시예 및 비교예(N)에서의 O 1s 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도이고, 도 5는 본 발명의 실시예 및 비교예(N)에서의 N 1s 피크의 XPS 피크 디콘볼루션(deconvolution) 데이타를 나타낸 도이고, 도 6은 본 발명의 실시예 및 비교예에서의 구리 표면의 표면 거칠기 AFM 데이타를 나타낸 도이고, 도 7은 본 발명의 실시예에 따라 4-프로브 측정을 통한 구리 표면의 면저항 데이타를 나타낸 도이고, 도 8은 본 발명의 실시예 1 및 실시예 8, 비교예(N)에 의한 구리 대 구리 접합부에서의 SAT 이미지를 나타낸 도이고, 도 9는 본 발명의 비교예(N)에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 도이고, 도 10은 본 발명의 실시예 1에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 도이며, 도 11은 본 발명에 따른 산화방지층 형성에 대한 Ar 플라즈마 영향을 분석한 도이다.
도시된 바와 같이 본 발명에 따른 2단계 플라즈마 처리에 의한 구리 본딩 방법은, 피접합체 간 구리 대 구리(Cu-to-Cu) 본딩을 위한 구리 본딩 방법에 있어서, 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키는 제1플라즈마 처리 단계와, 상기 활성화된 제1구리층의 산화를 방지하기 위해 상기 제1구리층의 표면에 산화방지층을 형성하는 제2플라즈마 처리 단계와, 상기 산화방지층이 형성된 제1구리층과, 상기 제1피접합체에 접합하고자 하는 제2피접합체 상에 형성된 제2구리층을 정렬하는 단계와, 상기 제1피접합체와 제2피접합체를 열압착하여, 상기 산화방지층을 열분해시켜 상기 제1피접합체와 상기 제2피접합체 간의 접합부에서 구리 대 구리 본딩이 이루어지는 단계를 포함하는 것을 특징으로 한다.
본 발명은 하나 이상의 피접합체를 접합하기 위한 것으로서, 피접합체 간의 접합부가 구리로만 이루어진 본딩 방법을 제공하는 것이다. 특히, 열적, 전기적 연결을 위한 어떠한 피접합체 간의 접합에 적용될 수 있으며, 기판과 칩, 칩과 칩 간 패키징 기술뿐만 아니라 2.5D, 3D 웨이퍼 또는 칩 적층 패키징 기술, 반도체 플립 칩 패키징 기술, MEMS 소자용 패키징 기술 등에 적용할 수 있다. 이러한 패키징 소자들은 피니쉬(finish)가 구리로 형성된 경우에 유용하게 적용가능하다.
본 발명의 일실시예로, 제1피접합체 및 제2피접합체가 실리콘 웨이퍼인 경우, 이들 간 구리 본딩을 위한 과정을 설명하고자 한다.
본 발명에 따른 구리 본딩 방법은 먼저 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키는 제1플라즈마 처리를 수행하는 것이다.
상기 제1피접합체는 200mm 실리콘 웨이퍼로 이를 세정한 후, 700nm 두께의 SiO2 산화막을 형성하고, 통상의 스퍼터링 공정에 의해 50nm 두께의 Ti 박막을 그 상부에 형성한 후 이어서 1㎛ 두께의 제1구리층을 증착한 것이다.
이러한 상기 제1피접합체는 DC 스퍼터링 챔버에서 상기 Ti/Cu 증착이 이루어지며, 이어서 본 발명에 따른 제1플라즈마 처리 공정을 수행하게 되어, 공정의 연속성이 보장되게 된다.
상기 제1플라즈마 처리 공정은 불활성기체를 이용하여, 상기 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키게 된다.
상기 제1구리층은 공기에 노출되면 Cu2O, CuO, Cu(OH)2 또는 CuCo3를 형성하게 되는데, 불활성기체를 이용한 제1플라즈마 처리 공정을 통해 이러한 구리 산화물이나 임의의 오염물을 제거하여 제1구리층의 표면 세척이 이루어지도록 하면서 표면이 활성화되도록 한다.
불활성 기체로는 Ar, Kr, Xe 이 사용될 수 있으며, 본 발명의 일실시예로 Ar 가스를 이용하여 제1플라즈마 처리 공정을 수행한다.
그 다음 제2플라즈마 처리 공정을 수행하여, 상기 표면이 활성화된 제1구리층의 산화를 방지하기 위해 상기 제1구리층의 표면에 산화방지층 즉, 패시베이션(passivation)을 형성한다.
상기 제2플라즈마 처리 공정에 사용되는 기체는 질소를 이용하며, 질소 플라즈마를 통해 구리화합물(구리질화물)을 형성하여, 구리 대 구리 본딩 전에 구리 표면을 패시베이션시키는 것이다.
이와 같이 본 발명은 플라즈마 처리 공정을 2단계로 실시하되, 첫번째 플라즈마 처리 공정에서는 표면 세척 및 활성화를 도모하고, 두번째 플라즈마 처리 공정에서는 구리의 산화를 방지하기 위한 산화방지층을 형성하는 것이다.
일반적으로 질소 플라즈마를 통해 형성된 구리질화물은 Cu3N 또는 Cu4N 등으로 생성되며, 본 발명에서는 후술할 본딩 공정에서 저온(300℃ 이하) 열분해되는 물질로 Cu4N으로의 생성을 유도하고자 하는 것으로, 본 발명에 따른 제1플라즈마 처리 공정에 의해 제1구리층 표면을 활성화시킴으로써, 산화방지층으로 Cu4N의 생성이 유도되게 된다.
아래 표 1은 다양한 구리화합물에 대한 물성을 비교한 것이다.
TM(℃) Resistivity(Ωcm)
CuO 1446 0.01~1
Cu2O 1235 103~108
Cu3N 300~ (0.5~3)x10-2
Cu4N 100~ 4.4x10-3
상기 표 1에 나타낸 바와 같이, 구리질화물의 경우 제1구리층 표면에 형성되어 산화방지층의 역할을 하게 되며, 특히 Cu4N의 경우 열분해되는 온도가 300℃ 이하의 저온에서도 열분해가 이루어지므로, 저온 본딩 공정에 매우 적합하게 활용될 수 있다. 또한 Cu4N의 경우 저항이 매우 낮아 설사 열분해되지 않더라도 열전도도 및 전기전도도 특성을 어느 정도 유지하게 되어 유용하게 활용될 수 있다.이와 같이 제2플라즈마 처리 공정에 의해 생성되는 산화방지층은 제1플라즈마 처리 공정 조건에 의해 좌우되게 되며, 특히 제1플라즈마 처리 공정 조건 중 플라즈마 처리 압력, 파워, 시간 중 어느 하나 이상의 공정 조건에 따라 구리 본딩에 필요한 최적의 산화방지층, 예컨대 Cu4N의 생성이 이루어지게 되는 것이다.
즉, 제1플라즈마 처리 공정에 의해서 상기 제1구리층의 표면이 산화방지층 생성을 위해 활성화(activity)가 되어 있어야 하며, 활성화 정도가 본 발명에 적합한 산화방지층이 형성되도록 적절하게 이루어져야 한다.
이를 위해서는 상술한 제1플라즈마 처리 공정이 필수적으로 선행되어야 하며, 제1플라즈마 처리 조건 중 플라즈마 처리 압력, 파워, 시간이 중요 변수가 되게 된다. 이러한 공정 조건 변수가 적절하지 않게 되면, 다른 구리질화물, 예컨대 Cu3N과 같은 물질이 생성되게 되어 저온 구리 대 구리 본딩이라는 본 발명의 목적을 달성하기가 어렵게 된다.
한편 본 발명에 따른 제2플라즈마 처리 공정에 의해 접합부의 구리층에 산화방지층이 형성되므로, 본 발명에 따른 본딩 공정은 대기 중에서도 가능하게 된다.
그리고, 제2플라즈마 처리 공정이 완료되면, 상기 산화방지층이 형성된 제1구리층과, 상기 제1피접합체에 접합하고자 하는 제2피접합체 상에 형성된 제2구리층을 정렬하여, 본딩 공정을 준비한다. 여기에서 제2피접합체는 상술한 바와 같이 웨이퍼 또는 칩일 수 있으며, 피니쉬가 구리로 형성된 것으로, 본 발명에서는 이를 제2구리층이라 한다.
접합하고자 하는 제1구리층 및 제2구리층의 정렬이 완료되게 되면, 상기 제1피접합체와 제2피접합체를 열압착하여, 상기 산화방지층을 열분해시켜 상기 제1피접합체와 상기 제1피접합체 간의 접합부에서 구리 대 구리 본딩이 이루어지도록 한다.
여기에서 열압착은 500mbar~10000mbar의 압력으로, 100~470℃의 온도에서 10~60분 정도 이루어지며, 이 과정에서 산화방지층을 이루는 Cu4N의 열분해가 이루어져 질소는 배기되고 접합부에는 구리만 남게 된다. 남은 구리는 제1피접합체와 제2피접합체의 계면에서 본딩됨으로써, 구리로만 이루어진 접합부를 형성하게 된다. 바람직하게는 구리로 이루어진 접합부는 제1피접합체 및 제2피접합체와 일체를 이루게 된다.
이렇게 본딩 공정이 이루어지게 되면, 접합체 간 접합부에는 적어도 하나 이상의 구리 대 구리 접합 영역이 형성되게 되고, 상기 접합 영역 외에는 상기 산화방지층이 형성된 접합체를 제공하게 된다.
이와 같이 본 발명에 따른 2단계 플라즈마 처리에 의한 구리 본딩 방법은, 플라즈마 처리와 열압착에 의해 이루어지는 것으로 그 공정이 매우 단순하며, 접합부가 구리로만 이루어져 전기전도도 및 열전도도 특성이 매우 우수하다.
또한, 기존 솔더 재료가 나타내는 리플로우 현상에 따른 문제점이 전혀 없으며, 초미세 피치 접합에 유용하게 적용할 수 있어, 연속적인 스택킹에 따른 패키지 구현이 가능하게 된다.
또한, 2단계 플라즈마 처리 공정에 따른 산화방지층이 구리의 산화를 방지하면서 열압착 공정 중 열분해되면서 구리 본딩이 이루어지도록 함으로써, 대기 중 접합 공정이 가능하고, 접합 페이스트와 같은 접합을 위한 별도의 재료가 투입되지 않아도 되므로 접합 공정의 재현성이 높고, 접합 공정이 획기적으로 단순한 장점이 있다.
또한, 본딩 공정에서 산화방지층의 열분해가 300℃ 이하의 저온에서 이루어져, 저온 구리 본딩 공정이 가능하여 다양한 소재를 갖는 패키징 소자의 적층 본딩에 매우 적합하게 활용될 수 있어 그 적용분야가 확대될 것으로 기대된다.
이하에서는 본 발명의 다양한 실시예 및 비교예에 따른 실험 데이타에 대해 설명하고자 한다.
다음 표 2는 본 발명의 다양한 실시예 및 비교예에 따른 플라즈마 공정 조건에 대해 나타낸 것이다.

 Ar 플라즈마 공정 조건 N2 플라즈마 공정 조건
Gas flow
(sccm)		 Bias power
(W)		 Pressure
(mTorr)		 Process
time (s)		 Gas flow
(sccm)		 Bias power
(W)		 Pressure
(mTorr)		 Process
time (s)
실시예1 150 100 7.5 30




45




200




7.5




300
실시예2 150 100 7.5 300
실시예3 150 100 22.5 30
실시예4 150 100 22.5 300
실시예5 150 200 7.5 30
실시예6 150 200 7.5 300
실시예7 150 200 22.5 30
실시예8 150 200 22.5 300
실시예A 150 150 15 165
실시예B 150 150 15 165
비교예N
 플라즈마 처리 없음
상기 표 2에 따른 다양한 실시예는 상기 산화방지층(구리질화물)의 형성에 제1플라즈마 처리 공정이 미치는 영향을 알아보기 위한 것으로, 200mm 실리콘 웨이퍼 상에 700nm 두께의 SiO2 산화막을 형성하고, 통상의 스퍼터링 공정에 의해 50nm 두께의 Ti 박막을 그 상부에 형성한 후 이어서 1㎛ 두께의 제1구리층을 증착하였다.
그리고, 제1플라즈마 처리 공정은 아르곤을 반응가스로 투입하고, 플라즈마 처리 파워로 100~200W, 플라즈마 처리 압력으로 7.5~22.5mTorr, 플라즈마 처리 시간으로 30~300초 동안 플라즈마를 수행하였으며, 제2플라즈마 처리 공정으로 질소를 반응가스로 투입하고, 플라즈마 처리 파워로 200W, 플라즈마 처리 압력으로 7.5mTorr, 플라즈마 처리 시간으로 300초로 하였다. 비교예는 플라즈마 처리를 수행하지 않은 경우이다.
본딩 공정 온도는 300℃, 7000mbar 압력 하에서 1시간 동안 웨이퍼 본딩을 수행하며, 200℃, 200mbar 압력 하에서 1시간 동안 후열처리를 수행한 것이다.
도 2는 본 발명의 실시예 및 및 비교예(N)에서의 XRD 분석 데이타를 나타낸 것으로, Cu(111), Cu(220) 피크가 두드려졌으며, 본 데이타의 로그 플롯에서 미세한 Cu2O(111), CuO(111) 피크가 관찰되었으나, 본 발명의 실시예보다 비교예(N)에서 상대적으로 산화구리 피크가 높았으며, 이는 플라즈마 처리하지 않은 경우에 높은 산화가 발생한 것을 확인할 수 있었다.
본 XRD 데이타에서는 산화방지층(구리질화물) 피크는 관찰되지 않았다.
도 3 내지 도 5는 본 발명의 일실시예 및 비교예(N)에서의 구리(Cu 2p3/2 피크), 산소(O 1s 피크), 질소(N 1s 피크)의 XPS 피크 디콘볼루션(deconvolution) 데이타를 각각 나타낸 것이다.
도 3에서는 구리질화물 성분이 관찰되었으며, 도 5에서는 구리질화물 중 Cu4N이 생성된 것을 확인할 수 있었다. 도 6에서는 플라즈마 처리를 하지 않은 경우에만 산화구리 화합물이 검출되었다.
이에 의해 본 발명에 따른 2단계 플라즈마 처리 공정을 통해 구리 접합부의 산화가 방지되면서, 제2플라즈마 처리 공정에 의해 생성된 구리질화물이 Cu4N임을 확인할 수 있었다.
도 6은 본 발명의 실시예 및 비교예에서의 구리 표면의 표면 거칠기 AFM 데이타를 나타낸 것으로서, 플라즈마 처리 되지 않은 샘플에서 가장 높은 거칠기를 나타내었고, 본 발명의 실시예는 더 낮은 조도 및 보다 균일한 표면을 나타내었다. 이는 제2플라즈 처리 공정에 의한 구리질화물의 형성에 기인한 것으로 판단된다.
도 7은 본 발명의 일실시예에 따라 4-프로브 측정을 통한 구리 표면의 면저항 데이타를 나타낸 것으로, 실시예 A를 제외하고, 4mΩ/sq 였으며, 이는 본 발명에 따른 2단계 플라즈마 처리 공정이 전기 전도성에 영향을 미치지 않는 것을 확인할 수 있었다.
도 8은 본 발명의 실시예 1 및 실시예 8, 비교예(N)에 의한 구리 대 구리 접합부에서의 SAT 이미지를 나타낸 것으로, 본딩 공정 온도는 300℃, 7000mbar 압력 하에서 1시간 동안 웨이퍼 본딩을 수행하며, 200℃, 200mbar 압력 하에서 1시간 동안 후열처리를 수행한 것이다.
도 8에서 검은 점에 비해 흰색이나 회색 부분은 보이드 또는 결합 계면에서 불완전한 본딩 상태를 나타낸 것으로, 플라즈마 처리하지 않은 샘플의 경우 접합부의 결합 계면 품질이 웨이퍼의 중심과 끝 모두 좋지 않았다.
그러나 본 발명의 실시예 1의 샘플의 경우 접합부 결합 계면의 품질이 매우 우수하였으며, 실시예 8의 샘플의 경우 실시예 1보다는 접합부 결합 계면의 품질이 떨어졌으나 양호하였다.
실시예 1의 경우, 플라즈마 처리 압력은 7.5mTorr, 파워는 100W, 시간은 30초였으며, 실시예 8의 경우 플라즈마 처리 압력은 22.5mTorr, 파워는 200W, 시간은 300초로, 제1플라즈마 처리 공정에서 플라즈마 처리 압력, 파워, 시간이 높을 수록 접합부에서의 결합 계면의 특성이 저하되었다.
본 발명에서 유효한 산화방지층, 즉, 본딩 공정에서 열분해가 제대로 되어, 구리만 남게 되는 열분해 과정이 제1플라즈마 처리 공정의 플라즈마 처리 압력, 파워, 시간에 의존하는 것을 확인할 수 있었다.
상대적으로 낮은 플라즈마 처리 압력, 파워, 짧은 플라즈마 처리 시간을 적절히 조절함으로써, 본 발명에 따른 산화방지층으로 Cu4N이 주로 성장함을 증명한 것이다.
도 9는 본 발명의 비교예(N)에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 것이고, 도 10은 본 발명의 실시예 1에 의한 접합부에서의 CP와 SEM 이미지를 나타낸 것이다.
도 9에 A로 표시된 검은 점은 불완전한 결합 계면을 보였으나, 도 10에서 A로 표시된 검은 점은 완전한 결합 계면을 보였다. 일부 작은 검은 점이 결합 계면에서 관찰되었으나, 이는 웨이퍼의 평탄화 문제로 인한 것으로 판단된다.
도 9에서 C로 표시된 회색 점은 불완전하게 결합된 것으로, SEM 이미지에서 나타낸 바와 같이 웨이퍼의 휨 문제로 상부 웨이퍼와 하부 웨이퍼가 전혀 결합되지 않은 상태를 나타낸 것이다.
그러나, 비평탄화 및 휨 문제에도 불구하고, 본 발명에 따른 2단계 플라즈마 처리에 의한 본딩 방법은 도 10에 나타난 바와 같이 산화방지층의 형성 및 저온 구리 본딩 방법을 위한 매우 우수한 기술임을 다시 한번 확인할 수 있었다.
도 11은 본 발명에 따른 산화방지층 형성에 대한 Ar 플라즈마 영향을 분석한 것으로, N1s XPS 결과에 의하면 구리질화물(산화방지층)의 형성은 플라즈마 처리 파워, 압력 및 플라즈마 처리 시간에 영향을 받는 것을 확인하였으며, 특히 플라즈마 처리 압력이 구리질화물을 형성하는 가장 큰 영향력이 있는 공정 변수에 해당하였다(도 11(a)).
또한, 도 11(b)에 도시한 바와 같이, 압력이 낮을수록, 파워가 낮고, 플라즈마 처리 시간이 짧을수록 본 발명에 적합한 구리질화물의 형성이 더 잘 되는 것을 확인할 수 있었다. 이는 짧은 공정 시간 동안 더 낮은 운동에너지를 갖는 제1플라즈마(Ar 이온) 충격(bombardment)이 구리-질소 원자 결합을 더욱 향상시키는 요인으로 작용하는 것을 반영한 것이다.

Claims (8)

  1. 피접합체 간 구리 대 구리(Cu-to-Cu) 본딩을 위한 구리 본딩 방법에 있어서,
    제1피접합체 상에 형성된 제1구리층의 표면을 세척하고, 활성화시키는 제1플라즈마 처리 단계;
    상기 활성화된 제1구리층의 산화를 방지하기 위해 상기 제1구리층의 표면에 Cu4N으로 이루어진 산화방지층을 형성하는 제2플라즈마 처리 단계;
    상기 산화방지층이 형성된 제1구리층과, 상기 제1피접합체에 접합하고자 하는 제2피접합체 상에 형성된 제2구리층을 정렬하는 단계;
    상기 제1피접합체와 제2피접합체를 열압착하여, 상기 산화방지층을 열분해시켜 상기 제1피접합체와 상기 제2피접합체 간의 접합부에서 구리 대 구리 본딩이 이루어지는 단계;를 포함하며,
    상기 제1플라즈마 처리 단계는,
    상기 제1구리층 표면을 활성화시킴으로써, 상기 제1구리층의 표면에 상기 구리 본딩에 필요한 산화방지층의 생성을 유도하며,
    상기 산화방지층은 상기 열압착 공정에서 상기 제1구리층의 표면에 구리만 남도록 열분해되는 것으로,
    상기 피접합체 간 접합부에는 적어도 하나 이상의 구리 대 구리 접합 영역이 형성되고, 상기 접합 영역 외에는 상기 산화방지층이 형성된 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법.
  2. 제 1항에 있어서, 상기 제1플라즈마 처리 단계는,
    불활성기체를 이용한 플라즈마 처리를 수행하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법.
  3. 제 2항에 있어서, 상기 제2플라즈마 처리 단계는,
    질소를 이용한 플라즈마 처리를 수행하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법.
  4. 제 1항에 있어서, 상기 Cu4N은,
    열분해 온도 100~470℃에서 구리와 질소로 분해되는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩 방법.
  5. 제1플라즈마 처리를 통해 제1피접합체 상에 형성된 제1구리층의 표면을 세척하고 활성화시키며, 제2플라즈마 처리를 통해 상기 제1구리층의 표면에 산화방지층을 형성하고, 상기 제1피접합체 및 제2피접합체간 열압착하여 상기 산화방지층을 열분해시켜 구리 대 구리(Cu-to-Cu) 본딩이 이루어진 접합체에 있어서,
    상기 제1구리층 표면을 활성화시켜 상기 제1구리층의 표면에 상기 구리 대 구리 본딩에 필요한 Cu4N으로 이루어진 산화방지층의 생성을 유도하며,
    상기 산화방지층은 상기 열압착 공정에서 상기 제1구리층의 표면에 구리만 남도록 열분해되는 것으로,
    상기 피접합체 간 접합부에 적어도 하나 이상의 구리 대 구리 접합 영역이 형성되고, 상기 접합 영역 외에는 상기 산화방지층이 형성된 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩이 이루어진 접합체.
  6. 제 5항에 있어서, 상기 제1플라즈마 처리는,
    불활성기체를 이용하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩이 이루어진 접합체.
  7. 제 6항에 있어서, 상기 제2플라즈마 처리는,
    질소를 이용하는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩이 이루어진 접합체.
  8. 제 5항에 있어서, 상기 Cu4N은,
    열분해 온도 100~470℃에서 구리와 질소로 분해되는 것을 특징으로 하는 2단계 플라즈마 처리에 의한 구리 본딩이 이루어진 접합체.
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Citations (2)

* Cited by examiner, † Cited by third party
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US20070194287A1 (en) * 2006-02-22 2007-08-23 Dominguez Juane E Using unstable nitrides to form semiconductor structures
JP2014103348A (ja) * 2012-11-22 2014-06-05 Mitsubishi Electric Corp 半導体モジュールおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194287A1 (en) * 2006-02-22 2007-08-23 Dominguez Juane E Using unstable nitrides to form semiconductor structures
JP2014103348A (ja) * 2012-11-22 2014-06-05 Mitsubishi Electric Corp 半導体モジュールおよびその製造方法

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