KR102140210B1 - 층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스 - Google Patents

층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스 Download PDF

Info

Publication number
KR102140210B1
KR102140210B1 KR1020177001886A KR20177001886A KR102140210B1 KR 102140210 B1 KR102140210 B1 KR 102140210B1 KR 1020177001886 A KR1020177001886 A KR 1020177001886A KR 20177001886 A KR20177001886 A KR 20177001886A KR 102140210 B1 KR102140210 B1 KR 102140210B1
Authority
KR
South Korea
Prior art keywords
layer
deposition
substrate
depositing
columnar growth
Prior art date
Application number
KR1020177001886A
Other languages
English (en)
Other versions
KR20170020510A (ko
Inventor
드하람 고사인
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20170020510A publication Critical patent/KR20170020510A/ko
Application granted granted Critical
Publication of KR102140210B1 publication Critical patent/KR102140210B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/225—Oblique incidence of vaporised material on substrate
    • C23C14/226—Oblique incidence of vaporised material on substrate in order to form films with columnar structure
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/24—Vacuum evaporation
    • C23C14/26—Vacuum evaporation by resistance or inductive heating of the source
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/35—Sputtering by application of a magnetic field, e.g. magnetron sputtering
    • C23C14/352—Sputtering by application of a magnetic field, e.g. magnetron sputtering using more than one target
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/56—Apparatus specially adapted for continuous coating; Arrangements for maintaining the vacuum, e.g. vacuum locks
    • C23C14/568—Transferring the substrates through a series of coating stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
    • H01J37/3402—Gas-filled discharge tubes operating with cathodic sputtering using supplementary magnetic fields
    • H01J37/3405—Magnetron sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/203—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy using physical deposition, e.g. vacuum deposition, sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

기판 위에 재료의 층을 증착하는 방법이 설명된다. 방법은, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분을 증착하는 단계; 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분을 증착하는 단계를 포함하며, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다.

Description

층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스{METHOD OF DEPOSITING A LAYER, METHOD OF MANUFACTURING A TRANSISTOR, LAYER STACK FOR AN ELECTRONIC DEVICE, AND AN ELECTRONIC DEVICE}
[0001] 실시예들은, 컬럼형(columnar) 성장을 갖는 층의 증착, 컬럼형 성장으로 제조된 디바이스들, 및 컬럼형 성장으로 층을 증착하기 위한 장치에 관한 것이다. 특히, 실시예들은, 기판 위에 재료의 층을 증착하는 방법들, 기판 상에 트랜지스터를 제조하는 방법들, 전자 디바이스에 대한 층 스택(stack)들, 및 전자 디바이스들에 관한 것이다.
[0002] 많은 애플리케이션들에서, 기판, 예를 들어, 유리 기판 상의 얇은 층들의 증착이 요구된다. 종래에, 기판들은 코팅(coating) 장치의 상이한 챔버들에서 코팅된다. 일부 애플리케이션들의 경우, 기판들은 기상 증착(vapor deposition) 기술을 사용하여 진공에서 코팅된다. 기판 상에 재료를 증착하기 위한 몇몇 방법들이 알려져 있다. 예를 들면, 기판들은, PVD(physical vapor deposition) 프로세스, CVD(chemical vapor deposition) 프로세스 또는 PECVD(plasma enhanced chemical vapor deposition) 프로세스 등에 의해 코팅될 수 있다. 보통, 프로세스는 코팅될 기판이 로케이팅(locate)된 프로세스 장치 또는 프로세스 챔버에서 수행된다.
[0003] 지난 수년에 걸쳐, 전자 디바이스들 및 특히 광전자(opto-electronic) 디바이스들은, 가격이 현저하게 감소되어 왔다. 추가로, 디스플레이들 내의 픽셀 밀도는 계속해서 증가된다. TFT 디스플레이들의 경우, 고밀도 TFT 집적(integration)이 요구된다. 그러나, 산출량은 증가되도록 시도되고, 제조 비용들은, 디바이스 내의 증가된 수의 TFT(thin-film transistors)에도 불구하고 감소되도록 시도된다.
[0004] 픽셀 밀도를 증가시키기 위한 일 양상은, 예를 들어, LCD 또는 AMOLED 디스플레이들에 대해 사용될 수 있는 LTPS-TFT의 활용이다. LTPS-TFT의 제조 동안, 트랜지스터의 소스 및 드레인에 대한 활성 층의 접촉 영역의 도핑을 위한 마스크(mask)로서 게이트 전극이 사용될 수 있다. 이러한 자기-정렬(self-aligned) 도핑의 품질은, 제조 프로세스의 산출량을 결정할 수 있다. 따라서, 이러한 프로세스를 개선하는 것이 바람직하다. 그렇지만, 다른 자기-정렬 도핑 애플리케이션들, 즉, LTPS-TFT의 제조 이외의 애플리케이션들이 또한 개선된 프로세스로부터 이익을 얻을 수 있다.
[0005] 상기한 내용을 고려하여, 기판 위에 재료의 층을 증착하는 방법, 기판 상에 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스가 제공된다.
[0006] 일 실시예에 따르면, 기판 위에 재료의 층을 증착하는 방법이 제공된다. 방법은, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분을 증착하는 단계; 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분을 증착하는 단계를 포함하며, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다.
[0007] 다른 실시예에 따르면, 기판 상에 트랜지스터를 제조하는 방법이 제공된다. 방법은, 기판 위에 활성 채널 층을 증착하는 단계, 및 기판 위에 재료의 층을 증착하는 단계를 포함하며, 재료의 층은 활성 채널 층 위에 트랜지스터의 게이트를 제공한다. 기판 위의 재료의 층의 증착은, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분을 증착하는 단계; 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분을 증착하는 단계를 포함하며, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다. 기판 상에 트랜지스터를 제조하는 방법은 추가로, 이온 주입(ion implantation)을 실시하는 단계를 포함하며, 게이트는 마스크로서 사용된다.
[0008] 또 다른 실시예에 따르면, 전자 디바이스에 대한 층 스택이 제공된다. 층 스택은, 기판 위에 증착된 재료의 층을 포함하며, 그 재료의 층은, 기판 위에 재료의 층을 증착하는 방법에 의해 제조된다. 방법은, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분을 증착하는 단계; 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분을 증착하는 단계를 포함하며, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다.
[0009] 또 다른 실시예에 따르면, 전자 디바이스가 제공된다. 전자 디바이스는 층 스택을 포함한다. 층 스택은, 기판 위에 증착된 재료의 층을 포함하며, 그 재료의 층은, 기판 위에 재료의 층을 증착하는 방법에 의해 제조된다. 방법은, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분을 증착하는 단계; 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분을 증착하는 단계를 포함하며, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다.
[0010] 추가적인 이점들, 특성들, 양상들, 및 세부사항들은 종속항들, 설명, 및 도면들로부터 명확히 알 수 있다.
[0011] 본 발명의 상기 열거된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있다. 첨부된 도면들은 본 발명의 실시예들에 관한 것이고, 하기에서 설명된다.
[0012] 도 1a 내지 도 1e는 기판의 부분의 개략도들을 도시하며, 여기서, 실시예들에 따른 층 스택이 기판 상에 증착된다.
[0013] 도 2는 본원에 설명된 실시예들에 따른, 그리고 도 1a 내지 도 1e에 대응하는, 기판 위에 재료의 층을 증착하는 방법을 예시하는 흐름도를 도시한다.
[0014] 도 3a는 본원에 설명된 실시예들에 따른, 제 1 프로세싱 조건에서 재료의 층을 증착하기 위한 장치의 개략도를 도시한다.
[0015] 도 3b는 본원에 설명된 실시예들에 따른, 제 2 프로세싱 조건에서 재료의 층을 증착하기 위한 장치의 개략도를 도시한다.
[0016] 도 4a 및 도 4b는 본원에 설명된 실시예들에 따른, 제 1 및 제 2 프로세싱 조건을 예시한다.
[0017] 도 5a 및 도 5b는 증착된 층의 개략적인 결과를 도시하며, 여기서, 도 5a는 층의 제 1 부분을 도시하고, 도 5b는 본원에 설명된 실시예들에 따른 층의 제 1 및 제 2 부분을 도시한다.
[0018] 도 6은 본원에 설명된 실시예들에 따른, 기판 위의 재료의 층에 대한 전자 현미경의 이미지를 도시한다.
[0019] 도 7은 본원에 설명된 실시예들에 따른, 기판 위에 재료의 층을 증착하는 방법을 예시하는 흐름도를 도시한다.
[0020] 이제, 본 발명의 다양한 실시예들이 상세히 참조될 것이며, 다양한 실시예들의 하나 또는 그 초과의 예들이 도면들에 예시된다. 도면들의 다음의 설명 내에서, 동일한 참조 번호들은 동일한 컴포넌트들을 지칭한다. 다음에서, 개별적인 실시예들에 관한 차이들만이 설명된다. 각각의 예는 본 발명의 설명으로 제공되고, 본 발명의 제한으로서 의도되지 않는다. 추가로, 일 실시예의 일부로서 예시되거나 또는 설명되는 특징들은, 더 추가적인 실시예를 산출하기 위해, 다른 실시예들에 대해 또는 다른 실시예들과 함께 사용될 수 있다. 설명이 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.
[0021] 본원에 설명된 실시예들에 따르면, 층 스택이 제공되며, 여기서, 층 스택의 부분은 자기-정렬 도핑에 대해 활용되고, 특히, 여기서 층 스택의 부분, 즉, 자기-정렬 도핑 프로세스에 대한 이온 주입 동안 마스크로서 동작하는 부분이 증착되어 층 스택의 부분을 통한 이온들의 채널링(channeling)을 감소시킨다.
[0022] 도 1a는, 제 1 증착 프로세스(202)(도 2 참조) 이후의 층 스택(150)을 도시한다. 활성 채널 층(152)이 기판(151) 위에 증착된다. 활성 채널 층(152)은 활성 채널(152a), 소스 구역(152s), 및 드레인 구역(152d)을 포함한다. 통상적인 실시예들에 따르면, 활성 채널 층(152)은 폴리실리콘(polysilicon) 층일 수 있다. 폴리실리콘 층은, 예를 들어, 스퍼터링(sputtering) 캐소드로부터의 실리콘의 증착, 및 증착된 실리콘 층의 결정화(crystallization)에 의해 제조될 수 있다. 통상적인 예들에 따르면, 결정화 프로세스는, 레이저 프로세싱에 의해, 촉매 프로세스에 의해, 또는 다른 프로세스에 의해 실시될 수 있다.
[0023] 일 예에 따르면, ELA(excimer laser annealing)가 사용될 수 있다. 다른 예에 따르면, PRTA(pulsed rapid thermal annealing) 기술을 사용하는 향상된 MILC(metal-induced lateral crystallization)가 사용될 수 있다. 또 다른 기술들은, CGS(continuous grain silicon) 방법, CW(continuous wave) 레이저 방법, 및 SLS(sequential lateral solidification)를 포함한다. 통상적으로, 이들 프로세스들은 어닐링 프로세스를 포함하고, 여기서, 에너지 충격은 기판(151)에 대한 손상들을 회피할 만큼 충분히 짧다.
[0024] 유리 기판 상에 TFT를 제조하기 위한 기술들은, a-Si(amorphous silicon) 프로세스 및 LTPS(low temp polysilicon) 프로세스를 포함한다. a-Si 프로세스 및 LTPS 프로세스 간의 주요 차이들은, 디바이스들의 전기적 특성들 및 프로세스들의 복잡도이다. LTPS TFT는 더 높은 이동도를 갖지만, LTPS TFT를 제조하기 위한 프로세스는 더 복잡하다. a-Si TFT는 더 낮은 이동도를 갖지만, a-Si TFT를 제조하기 위한 프로세스는 간단하다. 본원에 설명된 실시예들에 따르면, LTPS TFT 프로세스가 개선될 수 있다. LTPS TFT 프로세스는, 본원에 설명된 실시예들이 유익하게 활용될 수 있는 일 예이다.
[0025] 도 1b에서, 게이트 절연체 층(153)이 활성 채널 층(152)(도 2의 박스(204) 참조) 위에 제공된다. 도 1a 내지 도 1e에서 확인될 수 있는 바와 같이, 활성 채널 층(152), 게이트를 형성하는 재료의 층, 및 다른 층들과 같은 본원에 설명된 층들 중 일부는 LTPS TFT 프로세스 동안에 구조화된다. 예를 들어, 에칭으로 인한 구조화는, 당업자에게 알려져 있는 방법들 중 임의의 방법에 따라 실시될 수 있고, 본 개시내용 내에 설명되지 않는다. 본원에 설명된 후속 증착 프로세스들 사이에서 구조화 프로세스가 활용되는지 또는 그렇지 않은지는 당업자에게 명백할 것이다.
[0026] 도 1c는 층의 제 1 부분(162)을 도시한다. 본원에 설명된 실시예들에 따르면, 제 1 부분(162)은, 기판 상에 증착될 재료의 제 1 증착 방향으로 그리고 컬럼형 성장으로 증착된다(도 2의 박스(206) 참조). 제 1 증착 방향은 제 1 컬럼형 성장 방향을 초래한다. 도 1d는 층의 제 2 부분(164)을 도시한다. 본원에 설명된 실시예들에 따르면, 제 2 부분(164)은, 기판 상에 증착될 재료의 제 2 증착 방향으로 그리고 컬럼형 성장으로 증착된다(도 2의 박스(208) 참조). 제 2 증착 방향은 제 2 컬럼형 성장 방향을 초래한다. 본원에 설명된 실시예들에 따르면, 증착 방향은 메인 증착 방향 또는 평균 증착 방향으로 지칭될 수 있다. 예를 들어, 증착 분포가 약간의 방향성 확산을 가질 수 있을지라도, 증착 분포는 통상적으로 재료들의 메인 또는 평균 방향을 갖는다.
[0027] 본원에 설명된 실시예들에 따르면, 재료의 층은, 기판, 즉, 단일 층의 물리적 특성들을 갖는 층 위에 증착되고, 여기서, 재료의 층은 제 1 컬럼형 성장 방향 및 제 2 컬럼형 성장 방향을 포함하고, 여기서, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이하다. 본원에 설명된 실시예들에 따르면, 컬럼형 성장에 대한 프로세스 파라미터들은 다음과 같을 수 있다. 예시적인 프로세스 파라미터들은 몰리브덴의 증착에 관련되고, 다른 재료들의 포지션은, 그러한 다른 재료들의 컬럼형 성장에 대한 다른 프로세스 파라미터들을 가질 수 있다.
[0028] 본원에 지칭되는 바와 같은 컬럼형 성장은 컬럼형 그레인(columnar grain)들을 갖는 형태학(morphology)으로 이해되고, 여기서, 그레인들은, 컬럼형 성장 방향으로 지칭되는 일 방향으로, 즉, 컬럼들을 따라, 상당히 더 긴 길이를 갖는다. 몇몇 실시예들에 따르면, 40 nm 내지 500 nm 또는 그 초과, 상세하게는 100 nm 내지 400 nm의 막 두께에 대한 컬럼형 성장이 제공될 수 있다. 또 다른 프로세스 파라미터들은, 0.1 내지 1 Pa, 상세하게는 0.2 내지 0.5 Pa의 증착 압력, 캐소드 당 10 kW 내지 60 kW, 더 구체적으로는 캐소드 당 20 kW 내지 40 kW의 시스템 기하형상(geometry)에 의존할 수 있는 증착 전력의 그룹으로부터 선택될 수 있다.
[0029] 도 2의 박스(210)에 도시된 바와 같이, 이온 주입 프로세스가 실시된다. 이온 주입은 또한, 도 1e의 화살표들(90)에 의해 예시된다. 이온 주입 프로세스는, 소스 구역(152s) 및 드레인 구역(152d)에 대한 도핑을 제공한다. 트랜지스터의 게이트 전극은, 이온 주입 프로세스 동안에 마스크로서 사용된다. 따라서, 자기-정렬 도핑 프로세스가 실시된다. 제 1 컬럼형 성장 방향 및 제 2 컬럼형 성장 방향을 고려하면(여기서, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이함), 마스크, 즉, 게이트 전극을 통해 이온들이 채널링할 가능성이 현저하게 감소된다. 게이트 전극을 통한 이온들의 채널링의 감소는, 활성 채널 구역의 원하지 않는 도핑을 감소시킨다.
[0030] 본원에 설명된 다른 실시예들과 결합될 수 있는 실시예들에 따르면, 기판 위에 층, 예컨대 게이트-형성 층을 증착하기 위한 장치는, 도 3a 및 도 3b에 관하여 설명된 바와 같이 제공될 수 있다. 도 3a는, 본원에 설명된 실시예들에 따른 증착 장치(100)의 개략적인 단면도를 도시한다. 예시적으로, 그 내부에서 층들의 증착을 위한 하나의 진공 챔버(102)가 도시된다. 도 3a에 표시된 바와 같이, 챔버(102)에 인접하게 추가적인 챔버들(102)이 제공될 수 있다. 진공 챔버(102)는 밸브 하우징(104) 및 밸브 유닛(105)을 갖는 밸브에 의해 인접한 챔버들로부터 분리될 수 있다. 자신 위에 기판(151)을 갖는 캐리어(carrier)(114)가 화살표(1)에 의해 표시된 바와 같이 진공 챔버(102)로 삽입된 후에, 밸브 유닛(105)이 폐쇄될 수 있다. 따라서, 진공 챔버들(102 및 103) 내의 대기는, 예컨대 챔버(102 및 103)에 연결되는 진공 펌프들을 통해 기술적인 진공을 생성함으로써 그리고/또는 프로세싱 가스들을 챔버(102) 내의 증착 구역에 삽입함으로써 개별적으로 제어될 수 있다. 위에 설명된 바와 같이, 많은 큰 면적 프로세싱 애플리케이션들에 대해, 큰 면적 기판들이 캐리어에 의해 지지된다. 그러나, 본원에 설명된 실시예들은 그에 제한되지 않고, 프로세싱 장치 또는 프로세싱 시스템을 통해 기판을 이송(transport)하기 위한 다른 이송 엘리먼트들이 사용될 수 있다.
[0031] 챔버(102) 내에서, 자신 위에 기판(14)을 갖는 캐리어(114)를 챔버(102) 안팎으로 이송하기 위한 이송 시스템이 제공된다. 본원에서 사용된 바와 같이, 용어 "기판"은, 유리 기판과 같은 기판들, 웨이퍼, 사파이어 등과 같은 투명한 결정의 슬라이스(slice)들, 또는 유리 플레이트(plate)를 포괄해야 한다.
[0032] 도 3a에 예시된 바와 같이, 챔버(102) 내에, 증착 소스들, 예를 들어, 캐소드들(122)이 제공된다. 증착 소스들은, 예를 들어, 기판 상에 증착될 재료의 타겟(target)들을 갖는 회전가능한 캐소드들일 수 있다. 본원에 설명된 다른 실시예들과 결합될 수 있는 실시예들에 따르면, 캐소드들은 자신 내부에 마그넷(magnet) 어셈블리(121)를 갖는 회전가능한 캐소드들일 수 있다. 층들의 증착을 위해 마그네트론 스퍼터링(Magnetron sputtering)이 실시될 수 있다. 도 3a에 예시적으로 도시된 바와 같이, 이웃하는 캐소드들의 각각의 쌍이 전력 공급부(123a-c)에 연결될 수 있다. 타겟 어레이 내의 증착 프로세스의 속성에 의존하여, 이웃하는 캐소드들의 각각의 쌍이 AC 전력 공급부에 연결될 수 있거나, 또는 각각의 캐소드가 DC 전력 공급부에 연결될 수 있다. DC 전력 공급부가 도 3a에 도시되고, 여기서, 애노드들(116)이 추가로 전력 공급부에 연결된다. 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 캐소드들(122)은, 캐소드들이 교번하는(alternating) 방식으로 바이어싱될 수 있도록 AC 전력 공급부에 연결된다. MF 전력 공급부들과 같은 AC 전력 공급부들은, 예를 들어, Al2O3의 층들을 증착하기 위해 제공될 수 있다. 그러한 경우에서, 캐소드들은, 예를 들어, 캐소드 및 애노드를 포함하는 완전한 회로가 한 쌍의 캐소드들(122)에 의해 제공되는 경우에 제거될 수 있는 부가적인 애노드들 없이 동작할 수 있다.
[0033] 도 3a에 예시적으로 도시된 바와 같이, 제 1 외부 증착 어셈블리(301)는 반응성 가스들의 제 1 조성(composition)을 제공하기 위해 제 1 그룹의 가스 탱크들(141)에 연결될 수 있고, 제 2 외부 증착 어셈블리(302)는 반응성 가스들의 제 2 조성을 제공하기 위해 제 2 그룹의 가스 탱크들(142)에 연결될 수 있고, 내부 증착 어셈블리(303)는 반응성 가스들의 제 3 조성을 내부 증착 어셈블리에 제공하기 위해 제 3 그룹의 가스 탱크들(143)에 연결될 수 있다. 그러나, 모든 증착 어셈블리들은 또한, 프로세싱 가스를 제공하기 위해 동일한 그룹의 가스 탱크들에 연결될 수 있다.
[0034] 본원에 설명된 다른 실시예들과 결합될 수 있는 실시예들에 따르면, 제어기(500)는, 전력 공급부들 중 하나 또는 그 초과를 공통적으로 또는 개별적으로 제어하도록 구성된다. 일 예로서, 제어기(500)는, 제 1 전력을 제 1 외부 증착 어셈블리 및 제 2 외부 증착 어셈블리에 공급하기 위해 제 1 전력 공급부를 제어하도록 구성된다. 제어기는 또한, 제 2 전력을 내부 증착 어셈블리에 공급하기 위해 제 2 전력 공급부(123b)를 제어하도록 구성될 수 있다. 도 3a 및 도 3b의 예시적인 실시예들을 참조하면, 제 1 전력을 제 1 외부 증착 어셈블리 및 제 2 외부 증착 어셈블리에 공급하기 위한 제 1 전력 공급부는, 제 1 전력을 제 1 외부 증착 어셈블리 및 제 2 외부 증착 어셈블리에 공급하기 위한 2개의 별개의 전력 공급부들(123a, 123c)을 포함할 수 있다.
[0035] 도 3a 및 도 3b에 예시된 바와 같이, 챔버(102) 내에, 증착 소스들, 예를 들어, 캐소드들(122)이 제공된다. 증착 소스들은, 예를 들어, 기판 상에 증착될 재료의 타겟들을 갖는 회전가능한 캐소드들일 수 있다. 통상적으로, 캐소드들은 자신 내부에 마그넷 어셈블리(121)를 갖는 회전가능한 캐소드들일 수 있다. 따라서, 기판 상의 재료의 증착을 위해 마그네트론 스퍼터링이 실시될 수 있다. 도 3a 및 도 3b에 예시적으로 도시된 바와 같이, 증착 프로세스는, 로터리(rotary) 캐소드들 및 회전가능한 마그넷 어셈블리, 즉, 그 내부의 회전가능한 마그넷 요크(yoke)를 이용하여 실시될 수 있다.
[0036] 본원에서 사용되는 바와 같이, "마그네트론 스퍼터링"은, 마그네트론, 즉, 마그넷 어셈블리, 즉, 자기장을 생성하는 것이 가능한 유닛을 사용하여 수행되는 스퍼터링을 지칭한다. 통상적으로, 그러한 마그넷 어셈블리는 하나 또는 그 초과의 영구 마그넷들로 이루어진다. 이들 영구 마그넷들은 통상적으로 회전가능한 타겟 내에 배열되거나, 또는 자유 전자들이 회전가능한 타겟 표면 아래에 생성되는 생성된 자기장 내에서 트랩핑(trap)되게 하는 방식으로 평면 타겟에 커플링된다. 그러한 마그넷 어셈블리는 또한, 평면 캐소드에 커플링되도록 배열될 수 있다. 통상적인 구현들에 따르면, 마그네트론 스퍼터링은 더블(double) 마그네트론 캐소드, 즉, 캐소드들(122), 이를테면, 이에 제한되지는 않지만 TwinMagTM 캐소드 어셈블리에 의해 실현될 수 있다. 특히, 타겟으로부터의 MF 스퍼터링(중간 주파수 스퍼터링)에 대해, 더블 캐소드들을 포함하는 타겟 어셈블리들이 적용될 수 있다. 통상적인 실시예들에 따르면, 증착 챔버 내의 캐소드들은 상호교환가능할 수 있다. 따라서, 스퍼터링될 재료가 소모된 후에 타겟들이 변경된다.
[0037] 본원에 설명된 다른 실시예들과 결합될 수 있는 상이한 실시예들에 따르면, DC 스퍼터링, MF(middle frequency) 스퍼터링, RF 스퍼터링 또는 펄스 스퍼터링으로서 스퍼터링이 실시될 수 있다. 본원에 설명된 바와 같이, 몇몇 증착 프로세스들은 유익하게 MF, DC 또는 펄스형 스퍼터링을 적용할 수 있다. 그러나, 다른 스퍼터링 방법들이 또한 적용될 수 있다.
[0038] 도 3a 및 도 3b에서, 마그넷 어셈블리(121) 또는 마그네트론이 캐소드들에 제공되는 복수의 캐소드들(122)이 도시된다. 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 설명된 실시예들에 따른 스퍼터링은 3개 또는 그 초과의 캐소드들을 이용하여 실시될 수 있다. 그러나, 특히 큰 면적 증착을 위한 애플리케이션들에 대해, 캐소드들의 어레이 또는 캐소드 쌍들이 제공될 수 있다. 예를 들어, 3개 또는 그 초과의 캐소드들 또는 캐소드 쌍들, 예컨대, 3개, 4개, 5개, 6개 또는 심지어 더 많은 캐소드들 또는 캐소드 쌍들이 제공될 수 있다. 하나의 진공 챔버에 어레이가 제공될 수 있다. 추가로, 어레이는 통상적으로, 인접한 캐소드들 또는 캐소드 쌍들이, 예를 들어, 상호작용하는 플라즈마 구속부(confinement)를 가짐으로써 서로에게 영향을 주도록 정의될 수 있다.
[0039] 도 3a에 도시된 바와 같이, 마그넷 어셈블리들은, 화살표들(300A)에 의해 표시되는 증착 방향이 제공되도록 회전된다. 제 1 증착 방향이 제공되고, 이는 제 1 컬럼형 성장 방향을 초래한다. 도 3b에 도시된 바와 같이, 마그넷 어셈블리들은, 화살표들(300B)에 의해 표시되는 증착 방향이 제공되도록 회전된다. 제 2 증착 방향이 제공되고, 이는 제 2 컬럼형 성장 방향을 초래한다.
[0040] 기판 상에 트랜지스터, 특히, 게이트 전극이 자기-정렬 도핑을 위한 마스크로서 사용되는 LTPS-TFT를 제조하는 것에 관련되는 본원에서 설명된 실시예들은, 예를 들어, 몰리브덴(Mo), 몰리브덴-텅스텐(MoW), 티타늄(Ti), 알루미늄(Al), 구리(Cu) 및 위의 엘리먼트들 중 하나 또는 그 초과를 포함하는 합금들을 증착하기 위해 DC 스퍼터링 프로세스를 활용할 수 있다. 증착되는 층에는 컬럼형 성장이 제공된다. 그러나, 예를 들어, MF 스퍼터링 프로세스 또는 RF 스퍼터링 프로세스로 스퍼터링되거나 또는 CVD 프로세스로 증착될 수 있는 다른 재료들이 또한 자기-정렬 마스킹(masking)에 대해 활용될 수 있으며, 여기서, 마스크를 형성하는 층에 대해 제 1 컬럼형 성장 방향 및 상이한 제 2 컬럼형 성장 방향이 제공된다. 마그네트론 스퍼터 캐소드들의 마그넷 어셈블리를 제 1 포지션으로부터 제 2 포지션으로 이동시킴으로써 제 1 컬럼형 성장 방향 및 상이한 제 2 컬럼형 성장 방향이 제공되는 실시예들은, 성장 방향의 비용 효율적인 제어의 관점에서 유익하게 사용된다.
[0041] 본원에 설명된 다른 실시예들과 결합될 수 있는 상이한 실시예들에 따르면, 스퍼터링은, DC(direct current) 스퍼터링, MF(middle frequency) 스퍼터링, RF 스퍼터링 또는 펄스 스퍼터링으로서 실시될 수 있다. 본원에 설명된 바와 같이, 몇몇 증착 프로세스들은 유익하게 MF, DC 또는 펄스형 스퍼터링을 적용할 수 있다. 그러나, 다른 스퍼터링 방법들이 또한 적용될 수 있다. 본원에서의 실시예들에 따르면, 중간 주파수는 0.5 kHz 내지 350 kHz, 예를 들어, 10 kHz 내지 50 kHz의 범위에 있는 주파수이다.
[0042] 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 설명된 실시예들에 따른 스퍼터링은 3개 또는 그 초과의 캐소드들을 이용하여 실시될 수 있다. 그러나, 특히 큰 면적 증착을 위한 애플리케이션들에 대해, 6 개 또는 그 초과의 캐소드들, 예를 들어, 10 개 또는 그 초과의 캐소드들을 갖는 캐소드들의 어레이가 제공될 수 있다. 하나의 진공 챔버에 어레이가 제공될 수 있다. 추가로, 어레이는 통상적으로, 인접한 캐소드들 또는 캐소드 쌍들이, 예를 들어, 상호작용하는 플라즈마 구속부를 가짐으로써 서로에게 영향을 주도록 정의될 수 있다. 통상적인 구현들에 따르면, 스퍼터링은 로터리 캐소드 어레이, 이를테면, 이에 제한되지는 않지만 Applied Materials Inc.의 PiVot과 같은 시스템에 의해 실시될 수 있다.
[0043] 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 본원에 설명된 실시예들은 디스플레이 PVD, 즉, 디스플레이 마켓에 대한 큰 면적 기판들 상의 스퍼터 증착을 위해 활용될 수 있다. 평판(flat panel) 디스플레이 또는 모바일 폰 디스플레이들은 큰 면적 기판들 상에서 제조될 수 있다. 몇몇 실시예들에 따르면, 큰 면적 기판들 또는 각각의 캐리어들은 적어도 0.67 m2의 사이즈를 가질 수 있고, 여기서 캐리어들은 복수의 기판들을 갖는다. 통상적으로, 사이즈는 약 0.67 m2(0.73 x 0.92 m - Gen 4.5) 내지 약 8 m2, 더 통상적으로는 약 2 m2 내지 약 9 m2 또는 심지어 최대 12 m2일 수 있다. 몇몇 실시예들에 따르면, 큰 면적 기판 또는 각각의 캐리어는 1.4 m2 또는 그 초과의 사이즈를 가질 수 있다. 통상적으로, 본원에 설명된 실시예들에 따른 구조들, 장치들(이를테면, 캐소드 어셈블리들) 및 방법들이 제공되는 기판들 또는 캐리어들은, 본원에 설명되는 바와 같은 큰 면적 기판들이다. 예를 들면, 큰 면적 기판 또는 캐리어는, 약 0.67 m2 기판들(0.73 x 0.92 m)에 대응하는 GEN 4.5, 약 1.4 m2 기판들(1.1 m x 1.3 m)에 대응하는 GEN 5, 약 4.29 m2 기판들(1.95 m x 2.2 m)에 대응하는 GEN 7.5, 약 5.7 m2 기판들(2.2 m x 2.5 m)에 대응하는 GEN 8.5, 또는 심지어 약 8.7 m2 기판들(2.85 m x 3.05 m)에 대응하는 GEN 10일 수 있다. GEN 11 및 GEN 12와 같은 훨씬 더 큰 세대들 및 대응하는 기판 면적들이 유사하게 구현될 수 있다.
[0044] 본원에 설명된 다른 실시예들과 결합될 수 있는 더 추가적인 실시예들에 따르면, 타겟 재료는, 알루미늄, 실리콘, 탄탈룸, 몰리브덴, 니오븀, 티타늄, 인듐, 갈륨, 아연, 주석, 은 및 구리로 이루어진 그룹으로부터 선택될 수 있다. 특히, 타겟 재료는, 인듐, 갈륨 및 아연으로 이루어지는 그룹으로부터 선택될 수 있다. 반응성 스퍼터 프로세스들은 통상적으로, 이들 타겟 재료들의 증착된 산화물들을 제공한다. 그러나, 질화물들 또는 산-질화물(oxi-nitride)들이 또한 증착될 수 있다.
[0045] 본원에 설명된 실시예들에 따르면, 방법들은, 정적 증착 프로세스를 위한 기판의 포지셔닝에 대한 스퍼터 증착을 제공한다. 통상적으로, 특히, 수직으로 배향된 큰 면적 기판들의 프로세싱과 같은 큰 면적 기판 프로세싱에 대해, 정적 증착과 동적 증착 간이 구별될 수 있다. 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 본원에 설명된 기판들 및/또는 캐리어들 및 본원에 설명된 가스 분배 시스템들을 활용하기 위한 장치들은, 수직 기판 프로세싱을 위해 구성될 수 있다. 용어 수직 기판 프로세싱은, 수평 기판 프로세싱과 구별하기 위한 것으로 이해된다. 즉, 수직 기판 프로세싱은, 기판 프로세싱 동안의 기판 및 캐리어의 근본적으로 수직인 배향에 관련되고, 여기서 정확한 수직 배향으로부터 수 도, 예를 들어, 최대 10 °또는 심지어 최대 15 °의 편차가 수직 기판 프로세싱으로서 여전히 고려된다. 작은 경사도(inclination)를 갖는 수직 기판 배향은, 예를 들어, 더 안정된 기판 핸들링(handling) 또는 증착된 층을 오염시키는 입자들의 감소된 위험성을 가져올 수 있다. 대안적으로, 수평 기판 배향이 가능할 수 있다. 수평 기판 배향에 대해, 캐소드 어레이는, 예를 들어, 또한 근본적으로 수평일 것이다. 그렇지만, 수직 배향으로부터, 예를 들어, -15 °내지 +15 ° 내의 수직 기판 배향은 큰 면적 기판 프로세싱에 대해 바닥 면적(floor space) 및 그에 따라 CoO(cost of ownership)를 감소시킨다.
[0046] 따라서, 정적 증착 프로세스는, 기판에 대해, 정적 포지션을 갖는 증착 프로세스, 근본적으로 정적 포지션을 갖는 증착 프로세스, 또는 부분적으로 정적 포지션을 갖는 증착 프로세스로서 이해될 수 있다. 본원에 설명된 바와 같은 정적 증착 프로세스는, 정적 증착 프로세스에 대한 기판 포지션이 증착 동안에 완전히 어떠한 이동도 없다는 필연성이 없이도, 동적 증착 프로세스와 명백히 구별될 수 있다. 본원에 설명된 다른 실시예들과 결합될 수 있는 더 추가적인 실시예들에 따르면, 당업자에 의해 정적 증착인 것으로 여전히 고려되는, 위에서 설명된 바와 같이, 완전히 정적인 기판 위치로부터의 이탈, 예를 들어, 기판들의 진동, 워빙(wobbing) 또는 임의의 다른 이동은 부가적으로 또는 대안적으로, 캐소드들 또는 캐소드 어레이의 이동, 예를 들어, 워빙, 진동 등에 의해 제공될 수 있다. 기판 및 캐소드들(또는 캐소드 어레이)은 서로에 관해, 예를 들어, 기판 이송 방향으로, 기판 이송 방향에 근본적으로 수직인 측면 방향으로, 또는 둘 모두의 방향으로 이동할 수 있다.
[0047] 더 추가적인 실시예들에 따르면, 제 1 컬럼형 성장 방향을 갖는 제 1 부분 및 상이한 제 2 컬럼형 성장 방향을 갖는 제 2 부분을 갖는 층의 제조는 또한, 동적 증착 시스템에서 실시될 수 있고, 여기서, 기판은 2개 또는 그 초과의 소스들에 의해 이동된다. 그러한 경우에서, 제조 프로세스들에 대한 증착 방향들을 결정하는 경우, 기판의 이송 속도가 고려될 수 있다.
[0048] 본원에 설명된 다른 실시예들과 결합될 수 있는 본원에 설명된 실시예들에 따르면, 방향성 성장, 예를 들어, 컬럼형 성장은, 경사진(tilted) 방식 또는 각진(angular) 방식으로 재료를 증착시키는 것에 의해 디커플링(decouple)될 수 있다. 도 4a, 도 4b, 도 5a, 및 도 5b에 관하여 더 상세히 설명되는 각진 스퍼터링은, 일-방향의 컬럼형 성장, 특히 수직 컬럼형 성장을 감소시킬 수 있으며, 여기서, 이온들은, 수직 컬럼형 성장을 갖는 마스크를 통해 터널링(tunnel) 또는 채널링할 수 있다.
[0049] 도 4a는, 캐소드 내에, 예를 들어, 타겟 재료를 지지하는 백킹 튜브(backing tube) 내에 제공되는 마그넷 어셈블리(121)를 갖는 캐소드(122)를 도시한다. 축(410)에 의해 표시되고 화살표로 도시되는 바와 같이, 마그넷 어셈블리(121)는, 수직 증착 방향으로부터 벗어나도록, 즉, 제 1 각도 좌표를 갖도록 회전될 수 있다. 수직 방향, 즉, 기판(451)의 표면에 수직하는 방향이 라인(471)으로 도시된다. 본원에 설명된 다른 실시예들과 결합될 수 있는 통상적인 실시예들에 따르면, 각도(470)는, 10°또는 그 초과, 예를 들어, 20°내지 60°, 이를테면, 약 25°내지 40°, 예컨대, 약 30°일 수 있다.
[0050] 도 4a는, 라인(471) 또는 기판(451)에 관한 마그넷 어셈블리(121)의 각도 포지션으로부터 각각 기인한 구속된 플라즈마 튜브들(407) 및 증착 방향(화살표 300A 참조)을 예시한다. 결과적으로, 도 5a에 도시된 바와 같이, 층의 제 1 부분(462)은 기판(451) 상에서 성장되며, 여기서, 컬럼형 성장 방향은 기판 표면에 수직인 방향에 관하여 경사진다. 도 4a 내지 도 5b에 도시된 기판(451)은 위에서 설명된 기판일 수 있지만, 또한 하나 또는 그 초과의 층들이 상부에 제공된 기판일 수 있다. 도 4a 내지 5b는, 제 1 컬럼형 성장 방향 및 상이한 제 2 컬럼형 성장 방향을 갖는 제 1 부분(462) 및 제 2 부분(464)을 갖는 층만을 개략적으로 도시한다.
[0051] 층의 제 1 부분(462)의 증착 후에, 마그넷 어셈블리(121)는 도 4b에 예시적으로 도시된 제 2 포지션, 즉, 제 2 각도 좌표로 회전된다. 화살표(300B)에 의해 표시되는 제 2 증착 방향은 마그넷 어셈블리(121)의 제 2 포지션에 의해 제공된다. 결과적으로, 도 5b에 도시된 바와 같이, 층의 제 2 부분(464)은 층의 제 1 부분(462) 상에서 성장된다. 제 2 부분(464)은, 제 1 컬럼형 성장 방향과 상이한 제 2 컬럼형 성장 방향을 갖는 컬럼형 성장을 갖는다. 본원에 설명된 실시예들에 따르면, 성장된 컬럼들의 결정입계(grain boundary)들은, 제 1 및 제 2 증착 프로세스 간의 마그넷 포지션을 변경함으로써 디커플링될 수 있다.
[0052] 본원에 설명된 다른 실시예들과 결합될 수 있는 본원에 설명된 실시예들에 따르면, 캐소드는, 제 1 증착 방향으로 증착한 이후 스위칭 오프(switch off)될 수 있고, 마그넷 어셈블리(121)는, 캐소드가 스위칭 오프된 상태에 있는 동안 회전될 수 있으며, 캐소드는, 마그넷 어셈블리(121)가 제 2 포지션, 즉, 제 2 증착 방향을 위한 포지션에 제공된 이후에 스위칭 온(switch on)된다. 또 추가로, 부가적으로 또는 대안적으로, 마그넷 어셈블리(121)는 근본적으로 일정한 포지션으로 제공될 수 있고, 그리고/또는 층의 제 1 부분(462) 및/또는 층의 제 2 부분(464)을 증착하는 동안 근본적으로 일정한 증착 방향을 제공하도록 포지셔닝될 수 있다.
[0053] 본원에 설명된 다른 실시예들과 결합될 수 있는 더 추가적인 실시예들에 따르면, 마그넷 어셈블리의 제 1 포지션과 마그넷 어셈블리의 제 2 포지션 간의 스위칭 또는 그 반대의 스위칭이 1회 또는 그 초과의 횟수, 예를 들어, 1회 내지 4회 제공된다. 따라서, 컬럼형으로 성장된 컬럼들에 대해 지그-재그형 프로파일(zig-zag profile)이 제공될 수 있다. 층의 제 1 부분의 두께 및/또는 층의 제 2 부분의 두께는, 40 nm 또는 그 초과, 상세하게는 100 nm 또는 그 초과일 수 있다. 층의 두께, 즉, 적어도 제 1 부분 및 제 2 부분을 포함하는 층의 두께는, 200 nm 또는 그 초과, 상세하게는 300 nm 또는 그 초과일 수 있다. 따라서, 층의 하나 또는 그 초과의 부분들의 두께는, 이온들이 층을 통해 채널링할 수 없도록 충분히 크다.
[0054] 도 5b에 도시된 바와 같이, 재료의 층은, 층의 제 1 부분에서 복수의 제 1 결정입계들을 그리고 제 2 부분에서 복수의 제 2 결정입계들을 포함하며, 여기서, 복수의 제 2 결정입계들은 복수의 제 1 결정입계들에 비교하여 상이한 배향을 갖는다.
[0055] 본원에 설명된 다른 실시예들과 결합될 수 있는 몇몇 실시예들에 따르면, 층은 금속성 층일 수 있고, 상세하게는 층은 MoW 층, Mo 층, Ti 층, Al 층, Cu 층, MoW, Mo, Ti, Al, Cu 중 2개 또는 그 초과를 포함하는 층, 또는 MoW, Mo, Ti, Al, Cu 중 하나 또는 그 초과의 합금을 포함하는 층일 수 있다.
[0056] 도 6은 전자 현미경 이미지를 도시하며, 여기서, 제 1 컬럼형 성장 방향을 갖는 제 1 부분 및 제 2 컬럼형 성장 방향을 갖는 제 2 부분, 즉, 제 1 및 제 2 배향을 갖는 결정입계들을 갖는 층이 도시된다. 흰색 라인들은, 컬럼형 성장 방향 및/또는 결정입계들의 배향을 예시한다. 파선 화살표는, 이온 주입 동안 활용될 수 있는 이온들의 충격 방향을 나타낸다. 이온들은, 이온들의 방향 및 결정입계 방향의 경사도에 기초하여, 이온 주입 프로세스 동안 마스크일 수 있는 층에 의해 차단될 개선된 가능성을 갖는다는 것이 확인될 수 있다.
[0057] 본원에 설명된 몇몇 실시예들이 본원에 설명된 실시예들이 유익하게 활용될 수 있는 LTPS-TFT와 같은 트랜지스터의 제조에 관련될지라도, 다른 애플리케이션들이 또한 본원에 설명된 실시예들로부터 유익할 수 있다. 도 7은 기판 위에 재료의 층을 증착하는 방법을 도시하며, 여기서, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 층의 제 1 부분이 증착되고(701 참조), 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 층의 제 2 부분이 증착되고(702 참조), 여기서, 제 2 컬럼형 성장 방향은 제 1 컬럼형 성장 방향과 상이한데, 예를 들어, 제 1 컬럼형 성장 방향과 제 2 컬럼형 성장 방향 간의 각도는, 30° 또는 그 초과, 예컨대 약 60°이다.
[0058] 전술한 내용은 본 발명의 실시예들에 관한 것이지만, 본 발명의 기본 범위를 벗어남이 없이 본 발명의 다른 실시예들 및 추가적인 실시예들이 안출될 수 있고, 본 발명의 범위는 하기 청구항들에 의해 결정된다.

Claims (15)

  1. 트랜지스터의 게이트를 형성하기 위해 기판 위에 재료의 층을 증착하는 방법으로서,
    제 1 컬럼형(columnar) 성장 방향을 초래하는 제 1 증착 방향으로 상기 층의 제 1 부분을 증착하는 단계; 및
    제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 상기 층의 제 2 부분을 증착하는 단계를 포함하며,
    상기 제 2 컬럼형 성장 방향은 상기 제 1 컬럼형 성장 방향과 상이한, 기판 위에 재료의 층을 증착하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 증착 방향은 상기 층의 상기 제 1 부분의 증착 동안 일정하고, 또는 상기 제 2 증착 방향은 상기 층의 상기 제 2 부분의 증착 동안 일정한, 기판 위에 재료의 층을 증착하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1 증착 방향은, 마그네트론 스퍼터(magnetron sputter) 캐소드의 마그넷 어레인지먼트(magnet arrangement)의 제 1 각도 좌표에 의해 정의되고, 또는 상기 제 2 증착 방향은, 상기 마그네트론 스퍼터 캐소드의 마그넷 어레인지먼트의 제 2 각도 좌표에 의해 정의되는, 기판 위에 재료의 층을 증착하는 방법.
  4. 제 3 항에 있어서,
    상기 마그네트론 스퍼터 캐소드는 회전가능한 마그네트론 스퍼터 캐소드인, 기판 위에 재료의 층을 증착하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 층의 두께는 200 nm 또는 그 초과인, 기판 위에 재료의 층을 증착하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 층의 상기 제 1 부분의 두께 또는 상기 층의 상기 제 2 부분의 두께 중 적어도 하나는, 40 nm 또는 그 초과인, 기판 위에 재료의 층을 증착하는 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 층은 금속성 층인, 기판 위에 재료의 층을 증착하는 방법.
  8. 기판 상에 트랜지스터를 제조하는 방법으로서,
    상기 기판 위에 활성 채널 층을 증착하는 단계;
    상기 기판 위에 재료의 층을 증착하는 단계 ― 상기 재료의 층을 증착하는 단계는, 제 1 컬럼형 성장 방향을 초래하는 제 1 증착 방향으로 상기 층의 제 1 부분을 증착하는 단계, 및 제 2 컬럼형 성장 방향을 초래하는 제 2 증착 방향으로 상기 층의 제 2 부분을 증착하는 단계를 포함하며, 상기 제 2 컬럼형 성장 방향은 상기 제 1 컬럼형 성장 방향과 상이하고, 상기 재료의 층은, 상기 활성 채널 층 위에 상기 트랜지스터의 게이트를 제공함 ―; 및
    이온 주입(ion implantation)을 실시하는 단계를 포함하며,
    상기 게이트는 마스크로서 사용되는, 기판 상에 트랜지스터를 제조하는 방법.
  9. 제 8 항에 있어서,
    상기 이온 주입은, 상기 트랜지스터의 소스에 대한 상기 활성 채널 층의 접촉 영역의 도핑, 및 상기 트랜지스터의 드레인에 대한 상기 활성 채널 층의 추가적인 접촉 영역의 도핑을 제공하는, 기판 상에 트랜지스터를 제조하는 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 활성 채널 층과 상기 게이트 간에 게이트 절연체 층이 제공되도록, 상기 기판 위에 상기 게이트 절연체 층을 증착하는 단계를 더 포함하는, 기판 상에 트랜지스터를 제조하는 방법.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 재료의 층을 증착하는 단계 이후 그리고 상기 이온 주입을 실시하는 단계 이전에, 상기 재료의 층을 구조화하는 단계를 더 포함하는, 기판 상에 트랜지스터를 제조하는 방법.
  12. 전자 디바이스를 위한 층 스택(stack)으로서,
    기판;
    상기 기판 위의 활성 채널 층; 및
    상기 활성 채널 층 위의 게이트 ― 상기 게이트는, 제 1 증착 층 부분 및 제 2 증착 층 부분을 포함함 ―를 포함하고,
    상기 제 1 증착 층 부분은 복수의 제 1 결정입계(grain boundary)들을 포함하고 상기 제 2 증착 층 부분은 복수의 제 2 결정입계들을 포함하며, 그리고 상기 복수의 제 2 결정입계들은 상기 복수의 제 1 결정입계들과 비교하여 상이한 배향을 갖는, 층 스택.
  13. 제 12 항에 있어서,
    상기 활성 채널 층과 상기 게이트 간에 게이트 절연체 층을 더 포함하는, 층 스택.
  14. 전자 디바이스로서,
    제 12 항 또는 제 13 항에 따른 층 스택을 포함하는. 전자 디바이스.
  15. 제 14 항에 있어서,
    상기 전자 디바이스는, 광전자(opto-electronic) 디바이스인, 전자 디바이스.
KR1020177001886A 2014-06-23 2014-06-23 층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스 KR102140210B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/043587 WO2015199638A1 (en) 2014-06-23 2014-06-23 Method of depositing a layer, method of manufacturing a transistor, layer stack for an electronic device, and an electronic device

Publications (2)

Publication Number Publication Date
KR20170020510A KR20170020510A (ko) 2017-02-22
KR102140210B1 true KR102140210B1 (ko) 2020-07-31

Family

ID=51176499

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177001886A KR102140210B1 (ko) 2014-06-23 2014-06-23 층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스

Country Status (5)

Country Link
JP (1) JP6526071B6 (ko)
KR (1) KR102140210B1 (ko)
CN (1) CN106415790B (ko)
TW (1) TWI655677B (ko)
WO (1) WO2015199638A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190077575A (ko) * 2016-11-22 2019-07-03 어플라이드 머티어리얼스, 인코포레이티드 기판 상으로의 층 증착을 위한 장치 및 방법
TWI676149B (zh) * 2017-01-03 2019-11-01 行政院環境保護署 運作中工廠製程動態篩檢方法
CN108690962B (zh) * 2017-04-06 2020-06-19 北京北方华创微电子装备有限公司 磁控溅射设备及磁控溅射沉积方法
WO2020025102A1 (en) * 2018-07-30 2020-02-06 Applied Materials, Inc. Method of coating a flexible substrate with a stack of layers, layer stack, and deposition apparatus for coating a flexible substrate with a stack of layers
KR20200093100A (ko) 2019-01-25 2020-08-05 삼성디스플레이 주식회사 표시 장치용 도전선, 이를 포함하는 표시 장치, 및 이를 포함하는 표시 장치의 제조 방법
CN113488603B (zh) * 2021-07-07 2023-08-25 业成科技（成都）有限公司 光学显示装置的制作方法
KR20240028482A (ko) * 2021-10-26 2024-03-05 가부시키가이샤 알박 성막 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1350863A1 (de) 2002-03-19 2003-10-08 Scheuten Glasgroep Vorrichtung und Verfahren zum gerichteten Aufbringen von Depositionsmaterial auf ein Substrat
JP2007115869A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体装置の製造方法
JP2010072274A (ja) * 2008-09-18 2010-04-02 Seiko Epson Corp 電気光学装置及び電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998042890A1 (en) * 1997-03-21 1998-10-01 Applied Films Corporation Magnesium oxide sputtering apparatus
CA2326202C (en) * 1998-03-31 2008-06-17 Universiteit Gent Method and apparatus for deposition of biaxially textured coatings
US7525162B2 (en) * 2007-09-06 2009-04-28 International Business Machines Corporation Orientation-optimized PFETS in CMOS devices employing dual stress liners

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1350863A1 (de) 2002-03-19 2003-10-08 Scheuten Glasgroep Vorrichtung und Verfahren zum gerichteten Aufbringen von Depositionsmaterial auf ein Substrat
JP2005530919A (ja) * 2002-03-19 2005-10-13 ショイテン グラースグループ 基板への蒸着材料の指向型積層装置
JP2007115869A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd 半導体装置の製造方法
JP2010072274A (ja) * 2008-09-18 2010-04-02 Seiko Epson Corp 電気光学装置及び電子機器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
O R Monteiro et. al., "Multilayer thin-films with chevron-like microstructure", J. Phys. D: Appl. Phys. vol.31, (1998.11.21.), pp3188-3196*

Also Published As

Publication number Publication date
KR20170020510A (ko) 2017-02-22
WO2015199638A1 (en) 2015-12-30
CN106415790A (zh) 2017-02-15
JP6526071B2 (ja) 2019-06-05
CN106415790B (zh) 2020-09-01
TWI655677B (zh) 2019-04-01
JP6526071B6 (ja) 2019-06-26
TW201612956A (en) 2016-04-01
JP2017522455A (ja) 2017-08-10

Similar Documents

Publication Publication Date Title
KR102140210B1 (ko) 층을 증착하는 방법, 트랜지스터를 제조하는 방법, 전자 디바이스에 대한 층 스택, 및 전자 디바이스
US7977255B1 (en) Method and system for depositing a thin-film transistor
US20070012558A1 (en) Magnetron sputtering system for large-area substrates
US8512530B2 (en) Sputtering apparatus
CN109072400B (zh) 用于基板的真空处理的方法和用于基板的真空处理的设备
JP6386106B2 (ja) ビア又はトレンチの中に層を堆積する方法、及び当該方法によって得られる製品
KR102235756B1 (ko) 기판의 진공 프로세싱을 위한 방법, 박막 트랜지스터, 및 기판의 진공 프로세싱을 위한 장치
KR20230008774A (ko) 유도결합플라즈마에 의해 스퍼터링 성막을 수행하는 성막장치
KR20140099340A (ko) 스퍼터링 장치 및 산화물 반도체 물질의 스퍼터링 방법
KR102142002B1 (ko) 기판 상의 재료 증착을 위한 방법, 재료 증착 프로세스를 제어하기 위한 제어기, 및 기판 상의 층 증착을 위한 장치
US20240102152A1 (en) Method of depositing layers of a thin-film transistor on a substrate and sputter deposition apparatus
US20240146214A1 (en) Electrostatic chuck unit and depositing apparatus including the same
KR20210097867A (ko) 스퍼터링 장치 및 스퍼터링 방법
KR20230084282A (ko) 스퍼터 증착 소스, 증착 장치, 및 기판을 코팅하는 방법
KR101513277B1 (ko) 스퍼터링 시스템
KR20240013481A (ko) 성막 장치
KR20140090710A (ko) 스퍼터링 장치 및 산화물 반도체 물질의 스퍼터링 방법
KR20100008105A (ko) 금속촉매도핑장비 및 도핑방법과 이를 이용한평판표시장치제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant