KR102132187B1 - Thin film transistor array substrate and method for fabricating the same - Google Patents

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Abstract

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법을 개시한다. 개시된 본 발명의 박막 트랜지스터 어레이 기판은, 표시 영역과 비표시 영역으로 구분되는 기판; 상기 기판의 비표시 영역에 형성된 게이트 링크 배선; 상기 기판의 표시 영역에 형성된 게이트 배선과 절연막을 사이에 두고 교차하여 형성되는 데이터 배선; 상기 게이트 배선과 데이터 배선의 교차영역에서 형성되는 박막 트랜지스터를 포함하고, 상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 한다.
따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있다. 또한, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있다.The present invention discloses a thin film transistor array substrate and a method of manufacturing the same. The disclosed thin film transistor array substrate of the present invention, a substrate divided into a display area and a non-display area; A gate link wiring formed in the non-display area of the substrate; A data wiring formed by interposing a gate wiring formed in the display area of the substrate and an insulating film therebetween; It characterized in that it comprises a thin film transistor formed in the crossing region of the gate wiring and the data wiring, the ratio of the distance between the width of the gate link wiring and the gate link wiring is formed in a 1:1 to 1:1.5.
Therefore, in the thin film transistor array substrate and its manufacturing method according to the present invention, by forming a gate electrode and a gate link wiring using a halftone mask, the distance between the gate link wirings can be formed narrower than before without a separate mask process. have. Further, by forming the distance between the gate link wirings narrow, the bezel can be formed thin.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{Thin film transistor array substrate and method for fabricating the same}Thin film transistor array substrate and method for fabricating the same

박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 보다 자세하게는 LDD층 포함하는 반도체층을 포함하면서 베젤을 얇게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
The present invention relates to a thin film transistor array substrate and a method of manufacturing the same, and more particularly, to a thin film transistor array substrate and a method of manufacturing the thin film including a semiconductor layer including an LDD layer.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the era of full-scale informatization, the display field for visually expressing electrical information signals has rapidly developed, and in response to this, various flat panel display devices with excellent performance of thinning, lightening, and low power consumption ( Flat Display Device) has been developed to rapidly replace the existing cathode ray tube (CRT).

이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.Specific examples of such a flat panel display device include a liquid crystal display device (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD), and an electrical paper display (EPD). Plasma Display Panel device (PDP), Field Emission Display device (FED), Electro luminescence Display Device (ELD) and Electro-Wetting Display (EWD) And the like. These commonly use a flat panel display panel that implements an image as an essential component, and the flat panel display panel includes a pair of substrates face-to-face bonded with a layer of a unique light emitting material or a polarizing material therebetween.

한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.Meanwhile, the driving method of the flat panel display panel may be largely classified into a passive matrix driving mode and an active matrix driving mode.

수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다.The passive matrix driving method is a method in which a plurality of pixels are formed in an area where a scan line and a signal line intersect, and a corresponding pixel is driven while signals are applied to both the scan lines and the signal lines that cross each other. While the passive matrix driving method has a simple control, each pixel cannot be driven independently, and thus has a sharpness and a low response speed, thereby making it difficult to realize high resolution.

능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막 트랜지스터를 포함하여, 각 박막 트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다. 이러한 능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이 기판을 필수적으로 포함한다.The active matrix driving method is a method of selectively driving a plurality of pixels through turn-on/turn-off of each thin-film transistor, including a plurality of thin-film transistors as switch elements respectively corresponding to the plurality of pixels. While the active matrix driving method has a disadvantage of complicated control, each pixel can be driven independently, and thus has higher clarity and response speed than the passive matrix driving method, and thus has an advantage of high resolution. The active matrix driving type flat panel display device essentially includes a transistor array substrate for driving a plurality of pixels individually.

박막 트랜지스터 어레이 기판은 각 화소영역을 정의하도록 서로 교차 배치되는 게이트 배선과 데이터 배선 및 복수의 화소에 각각 대응하여, 게이트 배선과 데이터 배선이 교차하는 영역에 배치되는 복수의 박막 트랜지스터를 포함하여 이루어진다.The thin film transistor array substrate includes a plurality of thin film transistors disposed in regions where the gate wiring and the data wiring cross each other, corresponding to the gate wiring, the data wiring, and the plurality of pixels, which are disposed to cross each other to define each pixel region.

각 박막트랜지스터는 게이트 배선과 연결되는 게이트 전극, 데이터 배선과 연결되는 소스전극, 화소 전극과 연결되는 드레인전극, 게이트 절연층을 사이에 두고 게이트 전극과 적어도 일부 중첩하여, 게이트 전극의 전압레벨에 따라 소스 전극과 드레인 전극 사이에 채널(channel)을 형성하는 반도체층을 포함한다. 이러한 박막 트랜지스터는 게이트 배선의 신호에 응답하여 턴온하면, 데이터 배선의 신호를 화소 전극으로 인가한다.Each thin film transistor overlaps the gate electrode at least partially with a gate electrode connected to the gate wiring, a source electrode connected to the data wiring, a drain electrode connected to the pixel electrode, and a gate insulating layer interposed therebetween, depending on the voltage level of the gate electrode. And a semiconductor layer forming a channel between the source electrode and the drain electrode. When the thin film transistor is turned on in response to the signal of the gate wiring, the signal of the data wiring is applied to the pixel electrode.

이때, 상기 게이트 전극을 마스크로 하여, 상기 반도체층에 고농도의 불순물 이온을 도핑하여 채널영역과 상기 채널영역 양측에 소스영역 및 드레인영역을 형성한다. 상기 채널영역과 소스영역 사이와 상기 채널영역과 드레인영역 사이에는 저농도의 불순물 이온이 도핑된 LDD(Lightly Doped Drain)층이 형성될 수 있다. At this time, the gate electrode is used as a mask, and a dopant ion having a high concentration is doped into the semiconductor layer to form a source region and a drain region on both sides of the channel region and the channel region. A lightly doped drain (LDD) layer doped with a low concentration of impurity ions may be formed between the channel region and the source region and between the channel region and the drain region.

상기 LDD층을 형성하는 공정은, 두 번의 마스크 공정이 필요한 공정과 2차 에칭을 이용하는 공정이 가능하다. 두 번의 마스크 공정이 필요한 공정은, 제 1 마스크 공정으로 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 저농도의 불순물 이온을 도핑하여 LDD층을 형성한다. 상기 게이트 전극 상에 제 2 마스크를 사용하여 포토 레지스트 패턴을 형성하고, 고농도의 불순물 이온을 도핑한다. 이때, 게이트 전극을 형성하기 위한 마스크과 게이트 전극 상에 포토 레지스트 패턴을 형성하기 위한 마스크가 필요해 두 번의 마스크 공정이 필요하며 공정이 복잡하고 비용 절감이 어려운 문제점이 있다.In the process of forming the LDD layer, a process requiring two mask processes and a process using secondary etching are possible. In a process requiring two mask processes, a gate electrode is formed in the first mask process, and the LDD layer is formed by doping low-concentration impurity ions using the gate electrode as a mask. A photoresist pattern is formed using a second mask on the gate electrode, and a high concentration of impurity ions is doped. At this time, a mask for forming a gate electrode and a mask for forming a photoresist pattern on the gate electrode are required, and thus two mask processes are required, and the process is complicated and cost reduction is difficult.

2차 에칭을 이용하는 공정은, 게이트 전극을 형성하기 위한 마스크 설계시 게이트 전극과 대응되는 영역을 실제 완성치보다 크게 설계한다. 완성치보다 크게 설계된 마스크를 이용하여 포토 레지스트 패턴을 형성하고 1차 에칭을 진행한다. 1차 에칭 후, 남아있는 포토 레지스트 패턴을 마스크로 하여 고농도의 불순물 이온을 도핑한다. 2차 에칭을 진행하여 원하는 폭의 게이트 전극을 형성하고, 포토 레지스트 패턴을 스트립(strip)하고, 게이트 전극을 마스크로 하여 저농도의 불순물 이온을 도핑하여 LDD층을 형성한다.In the process using the secondary etching, when designing a mask for forming the gate electrode, a region corresponding to the gate electrode is designed to be larger than the actual completion value. A photoresist pattern is formed using a mask designed larger than the completed value, and primary etching is performed. After the primary etching, dopant ion with a high concentration is doped using the remaining photoresist pattern as a mask. Secondary etching is performed to form a gate electrode having a desired width, a photoresist pattern is stripped, and a low concentration of impurity ions is doped using the gate electrode as a mask to form an LDD layer.

상기 2차 에칭을 이용하는 공정은 두 번의 마스크를 사용하는 공정보다 마스크를 하나만 사용할 수 있다는 공정적인 장점이 있다. 다만, 2차 에칭을 고려하여 마스크가 완성치보다 크게 설계되어 게이트 링크 배선 간의 거리가 크게 형성되는 문제점이 있다. 보다 자세하게는, 게이트 전극 형성시 베젤 영역에서 게이트 패드부와 연결되는 게이트 링크 배선도 함께 형성된다. 이때, 2차 에칭을 거치는 바, 게이트 링크 배선이 형성되는 영역도 완성치보다 마스크가 크게 설계된다.The process using the secondary etching has a fair advantage that only one mask can be used than a process using two masks. However, the mask is designed to be larger than the completed value in consideration of secondary etching, and thus there is a problem in that the distance between the gate link wirings is large. In more detail, when forming the gate electrode, a gate link wiring connected to the gate pad portion in the bezel region is also formed. At this time, since the secondary etching is performed, the area where the gate link wiring is formed is also designed with a larger mask than the completed value.

예를 들면, 게이트 링크 배선의 최종 완성치가 3㎛인 경우, 마스크는 게이트 링크 배선 영역은 5㎛로 설계되고, 게이트 링크 배선 사이의 영역은 3㎛로 설계된다. 2차 에칭 후 게이트 링크 배선이 3㎛으로 완성되면, 게이트 링크 배선의 사이 영역은 5㎛로 형성된다. 즉, 최종 완성치에서 게이트 링크 배선 사이의 영역이 필요 이상으로 넓게 형성된다. 이로 인해, 베젤을 얇게 형성하는데 한계가 있다.
For example, when the final completion value of the gate link wiring is 3 µm, the mask is designed to have a gate link wiring region of 5 µm, and a region between the gate link wirings is 3 µm. When the gate link wiring is completed to 3 µm after the secondary etching, the region between the gate link wiring is formed to 5 µm. That is, the area between the gate link wirings is formed wider than necessary at the final completion value. Due to this, there is a limit to forming the bezel thin.

본 발명은 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 목적이 있다.An object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same by forming a gate electrode and a gate link wiring using a halftone mask, thereby making the distance between the gate link wirings narrower than in the prior art without a separate mask process. There is this.

또한, 본 발명은 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 목적이 있다.In addition, an object of the present invention is to provide a thin film transistor array substrate capable of forming a thin bezel by forming a narrow distance between gate link wirings and a method for manufacturing the same.

또한, 본 발명은 반도체층에 LDD층을 형성함으로써, 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
In addition, the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, by forming an LDD layer on a semiconductor layer, reducing an electric field applied to a junction due to resistance to reduce off current and minimize reduction of on current There is a purpose.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 박막 트랜지스터 어레이 기판은, 표시 영역과 비표시 영역으로 구분되는 기판; 상기 기판의 비표시 영역에 형성된 게이트 링크 배선; 상기 기판의 표시 영역에 형성된 게이트 배선과 절연막을 사이에 두고 교차하여 형성되는 데이터 배선; 및 상기 게이트 배선과 데이터 배선의 교차영역에서 형성되는 박막 트랜지스터를 포함하고, 상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 한다. The thin film transistor array substrate of the present invention for solving the problems of the prior art, the substrate is divided into a display area and a non-display area; A gate link wiring formed in the non-display area of the substrate; A data wiring formed by interposing a gate wiring formed in the display area of the substrate and an insulating film therebetween; And a thin film transistor formed at a crossing region of the gate line and the data line, wherein a ratio of the width of the gate link line and the distance between the gate link line is 1:1 to 1:1.5.

또한, 본 발명의 박막 트랜지스터 어레이 기판의 제조방법은, 표시 영역과 비표시 영역으로 구분되는 기판의 표시 영역에 반도체층을 형성하는 단계; 상기 반도체층이 형성된 기판 전면에 게이트 절연막과 게이트 금속층을 적층하여 형성하는 단계; 비표시 영역에 요철 구조의 제 1 포토 레지스트 패턴을 형성하고, 상기 반도체층 상에 제 2 포토 레지스트 패턴을 형성하는 단계; 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 마스크로 하여 게이트 금속층을 식각하는 제 1 에칭 공정을 통해 각각 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 단계; 상기 제 2 포토 레지스트 패턴을 마스크로 하여 상기 반도체층에 고농도의 불순물 이온을 도핑하여 반도체층의 소스영역과 드레인영역을 형성하는 단계; 상기 제 1 포토 레지스트 패턴의 철부와 제 2 포토 레지스트 패턴의 일부를 제외하고, 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁하여 각각 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 형성하는 단계; 및 상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 마스크로 하여 제 1 게이트 패턴과 제 2 게이트 패턴을 식각하는 제 2 에칭 공정을 통해 게이트 링크 배선과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
In addition, a method of manufacturing a thin film transistor array substrate of the present invention includes forming a semiconductor layer in a display area of a substrate divided into a display area and a non-display area; Forming a gate insulating layer and a gate metal layer on the entire surface of the substrate on which the semiconductor layer is formed; Forming a first photoresist pattern having an uneven structure in a non-display area, and forming a second photoresist pattern on the semiconductor layer; Forming a first gate pattern and a second gate pattern through a first etching process of etching a gate metal layer using the first photoresist pattern and the second photoresist pattern as a mask; Forming a source region and a drain region of the semiconductor layer by doping the semiconductor layer with a high concentration of impurity ions using the second photoresist pattern as a mask; Excluding a portion of the first photoresist pattern and a portion of the second photoresist pattern, ashing the first photoresist pattern and the second photoresist pattern to form a third photoresist pattern and a fourth photoresist pattern, respectively step; And forming a gate link wiring and a gate electrode through a second etching process of etching the first gate pattern and the second gate pattern using the third photoresist pattern and the fourth photoresist pattern as masks. Is done.

본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있는 제 1 효과가 있다.A thin film transistor array substrate and a method of manufacturing the same according to the present invention are formed by forming a gate electrode and a gate link wiring using a halftone mask, so that the distance between the gate link wirings can be made narrower than before without a separate mask process. 1 Works.

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있는 제 2 효과가 있다.In addition, the thin film transistor array substrate and its manufacturing method according to the present invention have a second effect that the bezel can be thinly formed by forming a narrow distance between the gate link wirings.

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 반도체층에 LDD층을 형성함으로써, 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있는 제 3 효과가 있다.
In addition, the thin film transistor array substrate and its manufacturing method according to the present invention, by forming an LDD layer on the semiconductor layer, by reducing the electric field applied to the junction due to the resistance to reduce the off current and to minimize the reduction of the on current It works.

도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.
도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부를 확대 도시한 도면이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소영역을 확대 도시한 도면이다.
도 4a 내지 도 4g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.1 is a plan view of a thin film transistor array substrate according to the present invention.
2 is an enlarged view illustrating a gate pad portion of a thin film transistor array substrate according to the present invention.
3 is an enlarged view showing a pixel region of a thin film transistor array substrate according to the present invention.
4A to 4G are diagrams illustrating a method of manufacturing a thin film transistor array substrate according to the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention is sufficiently conveyed to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. And in the drawings, the size and thickness of the device may be exaggerated for convenience. Throughout the specification, the same reference numbers refer to the same components.

도 1은 본 발명에 따른 박막 트랜지스터 어레이 기판의 평면도를 도시한 도면이다.1 is a plan view of a thin film transistor array substrate according to the present invention.

도 1을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판은 표시영역과 비표시영역으로 구분되는 절연기판(2) 상에서, 상기 표시영역에는 다수의 화소영역(10)이 형성된다. 또한, 상기 비표시영역에는 절연 기판(2)의 가장자리 영역에서 게이트 배선들과 데이터 배선들에 각각 접속되는 게이트 패드부(6) 및 데이터 패드부(8)가 형성된다.Referring to FIG. 1, in the thin film transistor array substrate according to the present invention, a plurality of pixel areas 10 are formed on the insulating substrate 2 divided into a display area and a non-display area. In the non-display area, a gate pad part 6 and a data pad part 8 which are respectively connected to gate lines and data lines in the edge region of the insulating substrate 2 are formed.

상기 화소 영역(10)은 게이트 배선과 상기 게이트 배선과 절연막을 사이에 두고 형성되고 수직 교차하며 화소영역을 정의하는 데이터 배선이 형성된다. 상기 게이트 배선과 데이터 배선의 교차점에는 박막 트랜지스터가 형성된다.The pixel area 10 is formed with a gate line interposed between the gate line and the insulating layer, and a data line defining a pixel area and intersecting vertically is formed. A thin film transistor is formed at the intersection of the gate wiring and the data wiring.

상기 게이트 패드부(6)는 게이트 링크 배선과 게이트 패드가 형성된다. 상기 게이트 링크 배선은 상기 화소 영역(10)의 게이트 배선과 함께 형성된다. 또한, 상기 데이터 패드부(8)는 데이터 링크 배선과 데이터 패드가 형성된다. 상기 데이터 링크 배선은 상기 화소 영역(10)의 데이터 배선과 함께 형성된다. The gate pad portion 6 is formed with a gate link wiring and a gate pad. The gate link wiring is formed together with the gate wiring of the pixel region 10. In addition, the data pad portion 8 is formed with a data link wiring and a data pad. The data link wiring is formed together with the data wiring of the pixel area 10.

도 2는 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부를 확대 도시한 도면이다.2 is an enlarged view illustrating a gate pad portion of a thin film transistor array substrate according to the present invention.

도 2를 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판의 게이트 패드부(6)에 게이트 링크 배선(110)이 배치된다. 상기 게이트 링크 배선(110)은 게이트 패드와 게이트 배선을 연결하는 역할을 한다. 이때, 상기 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)에 따라, 베젤의 넓이가 조절될 수 있다.Referring to FIG. 2, the gate link wiring 110 is disposed on the gate pad part 6 of the thin film transistor array substrate according to the present invention. The gate link wiring 110 serves to connect the gate pad and the gate wiring. At this time, the width of the bezel may be adjusted according to the width A of the gate link wiring 110 and the width B between the gate link wiring 110.

종래에는 게이트 링크 배선(110)이 게이트 배선 및 게이트 전극과 함께 형성되면서, 게이트 전극 하부에 형성된 반도체층이 LDD층을 포함하기 위해 2차 에칭이 필요하였다. 이로 인해, 실제 완성치보다 양측면이 1㎛씩 크게 설계되었다. 즉, 상기 게이트 링크 배선(110)의 폭(A)의 완성치가 3㎛일 때, 게이트 링크 배선 영역은 5㎛로 마스크가 설계되고, 게이트 링크 배선 사이 영역은 포토 레지스트 패턴이 형성되는 공간을 고려하여 3㎛로 마스크가 설계되었다. 이로 인해, 완성 후에는 게이트 링크 배선(110)의 폭(A)의 완성치는 3㎛이고, 게이트 링크 배선(110) 사이의 폭은 5㎛로 형성되어야 했다.In the related art, as the gate link wiring 110 was formed together with the gate wiring and the gate electrode, secondary etching was required for the semiconductor layer formed under the gate electrode to include the LDD layer. For this reason, both sides are designed to be 1 µm larger than the actual finished values. That is, when the completion value of the width A of the gate link wiring 110 is 3 μm, a mask is designed with a gate link wiring area of 5 μm, and an area between the gate link wirings considers a space in which a photoresist pattern is formed. The mask was designed to be 3 µm. Therefore, after completion, the completion value of the width A of the gate link wiring 110 was 3 µm, and the width between the gate link wiring 110 had to be 5 µm.

본 발명에 따른 게이트 링크 배선(110)은 하프톤 마스크를 적용하여 형성함으로써, 게이트 링크 배선(110) 사이의 폭(B)을 종래에 비해 작게 형성할 수 있다. 즉, 본 발명에 따른 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)의 비는 1:1 내지 1:1.5로 형성된다. 예를 들면, 상기 게이트 링크 배선(110)의 폭(A)이 3㎛일 때, 게이트 링크 배선(110) 사이의 폭(B)은 4㎛일 수 있다. 이로 인해, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성됨으로써, 베젤도 얇게 형성될 수 있다. The gate link wiring 110 according to the present invention can be formed by applying a halftone mask, thereby making the width B between the gate link wirings 110 smaller than in the prior art. That is, the ratio of the width A of the gate link wiring 110 according to the present invention and the width B between the gate link wiring 110 is 1:1 to 1:1.5. For example, when the width A of the gate link wiring 110 is 3 μm, the width B between the gate link wiring 110 may be 4 μm. For this reason, the width B between the gate link wirings 110 is formed small, so that the bezel can also be formed thin.

도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역을 확대 도시한 도면이다.3 is an enlarged view showing a pixel region of a thin film transistor array substrate according to the present invention.

도 3을 참조하면, 본 발명에 따른 박막 트랜지스터 어레이 기판의 화소 영역(10)은 일방향으로 형성되는 게이트 배선(120)과 상기 게이트 배선(120)으로부터 분기된 게이트 전극(130)이 형성된다. 또한, 상기 게이트 배선(120)과 절연층을 사이에 두고 형성되고, 상기 게이트 배선(120)과 수직 교차하는 데이터 배선(160)이 형성된다. 상기 게이트 배선(120)과 데이터 배선(160)의 교차점에 박막 트랜지스터가 형성된다.Referring to FIG. 3, the pixel region 10 of the thin film transistor array substrate according to the present invention includes a gate wiring 120 formed in one direction and a gate electrode 130 branched from the gate wiring 120. In addition, the gate wiring 120 and an insulating layer are formed therebetween, and the data wiring 160 perpendicular to the gate wiring 120 is formed. A thin film transistor is formed at the intersection of the gate line 120 and the data line 160.

상기 박막 트랜지스터는 상기 게이트 전극(130)과 상기 게이트 전극(130) 하부에 게이트 절연막을 사이에 두고 형성되는 반도체층, 상기 게이트 전극 상기 데이터 배선(160)으로부터 분기된 소스 전극(140) 및 드레인 전극(150)을 포함하여 구성된다. 상기 박막 트랜지스터가 형성된 기판 전면에 평탄화막이 형성되고, 상기 평탄화막 상에 전극부(170)가 형성된다.The thin film transistor includes a semiconductor layer formed between the gate electrode 130 and a gate insulating layer under the gate electrode 130, the source electrode 140 branched from the data electrode 160 and the drain electrode of the gate electrode. It includes 150. A planarization film is formed on the entire surface of the substrate on which the thin film transistor is formed, and an electrode portion 170 is formed on the planarization film.

상기 반도체층은 채널영역과 상기 채널영역 양측에 형성되는 소스영역과 드레인영역을 포함한다. 상기 소스영역과 채널영역 사이 및 상기 드레인영역과 채널영역 사이에는 각각 LDD층이 형성된다. 상기 LDD층은 그 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시켜 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있다.The semiconductor layer includes a channel region and a source region and a drain region formed on both sides of the channel region. An LDD layer is formed between the source region and the channel region, and between the drain region and the channel region, respectively. The LDD layer may reduce an off current and minimize a decrease in on current by reducing an electric field applied to a junction due to resistance in the region.

본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 사용되는 경우, 상기 전극부(170)는 화소전극일 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광 표시장치에 사용되는 경우, 상기 전극부(170)는 유기발광다이오드의 제 1 전극일 수 있다. 다만, 이에 한정되지 않으며, 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 적용되는 표시장치에 따라 변경되어 적용될 수 있다. 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 자세히 살펴보면 다음과 같다.
When the thin film transistor array substrate according to the present invention is used in a liquid crystal display device, the electrode unit 170 may be a pixel electrode. In addition, when the thin film transistor array substrate according to the present invention is used in an organic light emitting display device, the electrode unit 170 may be a first electrode of an organic light emitting diode. However, the present invention is not limited thereto, and the electrode unit 170 may be changed and applied according to a display device to which a thin film transistor array substrate according to the present invention is applied. Looking at the manufacturing method of the thin film transistor array substrate according to the present invention in detail as follows.

도 4a 내지 도 4g는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 도시한 도면이다.4A to 4G are diagrams illustrating a method of manufacturing a thin film transistor array substrate according to the present invention.

도 4a를 참조하면, 본 발명에 따른 박막 트랜지스터 에레이 기판은 비표시영역과 표시영역으로 구분되고, 각각 도 2의 Ⅰ-Ⅰ'단면과 도 3의 Ⅱ-Ⅱ'의 단면으로 도시하였다. 상기 표시영역은 화상을 디스플레이하는 영역으로 다수의 화소영역을 포함하며, 발광영역과 비 발광영역으로 구분되고, 상기 비표시영역은 외부 시스템으로부터 신호를 공급받는 패드부들이 형성된 영역이다.Referring to FIG. 4A, the thin film transistor array substrate according to the present invention is divided into a non-display area and a display area, and is illustrated in cross-sections I-I' of FIG. 2 and II-II' of FIG. 3, respectively. The display area is an area for displaying an image, and includes a plurality of pixel areas, and is divided into a light emitting area and a non-light emitting area, and the non-display area is an area in which pad portions receiving signals from an external system are formed.

본 발명에 따른 박막 트랜지스터 에레이 기판은 절연 기판(2) 상에 반도체층(101)을 형성한다. 상기 기판(2)은 유리, 플라스틱 또는 폴리이미드(PI) 등으로 형성할 수 있다. 상기 기판(2) 상에 비정질 실리콘막과 같은 반도체 물질을 형성한 다음, 상기 반도체 물질 상에 포토 레지스트를 형성한다. 투과부와 차단부로 이루어진 마스크를 이용하여, 노광 및 현상 공정을 진행하여 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 반도체 물질을 식각하여 박막 트랜지스터의 반도체층(101)을 형성한다.The thin film transistor array substrate according to the present invention forms the semiconductor layer 101 on the insulating substrate 2. The substrate 2 may be formed of glass, plastic or polyimide (PI). A semiconductor material such as an amorphous silicon film is formed on the substrate 2, and then a photoresist is formed on the semiconductor material. A photoresist pattern is formed by performing an exposure and development process using a mask composed of a transmission portion and a blocking portion. The semiconductor material is etched using the photoresist pattern as a mask to form a semiconductor layer 101 of a thin film transistor.

상기 반도체층(101)이 형성된 기판(2) 상에 게이트 절연막(102)을 형성한다. 이후, 상기 게이트 절연막(102) 상에 게이트 금속층(121)과 포토 레지스트(111)를 차례로 적층하여 형성한다.A gate insulating film 102 is formed on the substrate 2 on which the semiconductor layer 101 is formed. Thereafter, a gate metal layer 121 and a photoresist 111 are sequentially stacked on the gate insulating layer 102 to form the gate metal layer 121.

상기 게이트 절연막(102)은 SiOx, SiNx, SiON, HfO2, Al2O3, Y2O3, Ta2O5 등과 같은 유전체 또는 고유전율 유전체 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(102)은 도면 상에는 단일층으로 형성되었으나, 2이상의 층으로 형성된 다중층으로 형성될 수 있다.The gate insulating film 102 may be made of a dielectric material such as SiOx, SiNx, SiON, HfO 2 , Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , or a high dielectric constant dielectric or a combination thereof. Although the gate insulating film 102 is formed of a single layer on the drawing, it may be formed of multiple layers formed of two or more layers.

상기 게이트 금속층(121)은 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 조합으로부터 형성되는 합금 또는 투명성 도전물질인 ITO, IZO 및 ITZO 중 적어도 하나 이상을 적층하여 형성할 수 있다. 도면에서는 게이트 금속층(121)이 단일 금속층으로 형성되어 있지만, 이것은 고정된 것이 아니므로 2개 이상의 금속층으로 적층하여 형성할 수 있다.The gate metal layer 121 is an alloy formed from molybdenum (Mo), titanium (Ti), tantalum (Ta), tungsten (W), copper (Cu), chromium (Cr), aluminum (Al), or a combination thereof. It may be formed by laminating at least one of ITO, IZO and ITZO, which are transparent conductive materials. In the drawing, the gate metal layer 121 is formed of a single metal layer, but since it is not fixed, it can be formed by stacking two or more metal layers.

상기 포토 레지스트(111)는 감광성 재료인 네거티브 포토 레지스트(negative photo resist)로 형성된다. 하지만, 포지티브 포토 레지스트(positive photo resist)를 사용하여 공정을 진행할 수도 있다. 상기 네거티브 포토 레지스트는 광이 조사되면 경화되는 물질인 감광성 재료이다.The photoresist 111 is formed of a negative photoresist, which is a photosensitive material. However, the process may also be performed using a positive photo resist. The negative photoresist is a photosensitive material that is a material that cures when light is irradiated.

도 4b를 참조하면, 하프톤 마스크(200)를 사용하여, 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 형성한다. 상기 하프톤 마스크(200)는 회절 마스크로 형성될 수도 있다. Referring to FIG. 4B, the first photoresist pattern 112 and the second photoresist pattern 113 are formed using the halftone mask 200. The halftone mask 200 may be formed as a diffraction mask.

네거티브 포토 레지스트 상에 하프톤 마스크(200)를 씌우고 광을 조사한다. 상기 하프톤 마스크(200)는 차단부(N)와 투과부(F)와 반투과부(H)로 이루어지며, 상기 투과부(F)는 광을 그대로 투과시키고, 상기 반투과부(H)는 서로 다른 투과율을 가지는 반투과 물질을 이용하여 상기 투과부(F)에 비해 광을 적게 통과시키고, 상기 차단부(N)는 광을 완전히 차단시킨다. The halftone mask 200 is put on the negative photoresist and irradiated with light. The halftone mask 200 is composed of a blocking part (N), a transmitting part (F), and a semi-transmissive part (H), and the transmissive part (F) transmits light as it is, and the transflective part (H) has different transmittances. By using a semi-transmissive material having less light passes through the transmitting portion (F), the blocking portion (N) completely blocks the light.

따라서, 상기 하프톤 마스크(200)의 투과부(F)와 대향하는 네거티브 포토레지스트는 조사되어 광에 의해 경화되어 단차가 높은 패턴을 형성한다. 또한, 상기 반투과부(H)와 대향하는 네거티브 포토레지스트는 반투과부(H)를 통과하여 투과되는 광에 의해 반경화되므로 단차가 낮은 패턴을 형성한다. 포토 레지스트가 포지티브 포토 레지스트인 경우, 단차가 높은 패턴이 형성되는 영역에 하프톤 마스크(200)의 차단부가 배치되도록 형성한다.Therefore, the negative photoresist facing the transmissive portion F of the halftone mask 200 is irradiated and cured by light to form a pattern with a high step. In addition, the negative photoresist facing the semi-transmissive portion H is semi-cured by light transmitted through the semi-transmissive portion H, thereby forming a pattern with a low step. When the photoresist is a positive photoresist, the blocking portion of the halftone mask 200 is formed in an area where a pattern with a high step is formed.

게이트 링크 배선이 형성되는 영역과 게이트 전극이 형성되는 영역에서 하프톤 마스크(200)의 투과부(F)가 대응되도록 형성한다. 또한, 게이트 링크 배선 사이의 영역은 하프톤 마스크(200)의 반투과부(H)가 대응되도록 형성한다. In the region where the gate link wiring is formed and the region where the gate electrode is formed, the transmission portion F of the halftone mask 200 is formed to correspond. In addition, the area between the gate link wirings is formed such that the semi-transmissive portion H of the halftone mask 200 corresponds.

예를 들면, 상기 게이트 링크 배선이 형성되는 영역과 대응되는 하프톤 마스크(200)의 투과부(F)는 4㎛로 설계된다. 이때, 게이트 링크 배선 사이의 영역과 대응되는 하프톤 마스크(200)의 반투과부(H)는 상기 반투과부(H)는 2.4㎛이상 3.0㎛이하로 설계될 수 있고, 바람직하게는 3㎛로 설계될 수 있다.For example, the transmissive portion F of the halftone mask 200 corresponding to the region where the gate link wiring is formed is designed to be 4 μm. At this time, the semi-transmissive portion H of the halftone mask 200 corresponding to the region between the gate link wirings may be designed such that the semi-transmissive portion H is 2.4 µm or more and 3.0 µm or less, and preferably 3 µm. Can be.

게이트 링크 배선이 형성되는 게이트 패드부 영역에서는, 게이트 링크 배선이 형성되는 영역에서 단차가 높고, 게이트 링크 배선 사이의 영역에서 단차가 낮은 제 1 포토 레지스트 패턴(112)이 형성된다. 즉, 비표시 영역인 게이트 링크 배선이 형성되는 게이트 패드부 영역에는 요철 구조의 제 1 포토 레지스트 패턴(112)이 형성된다. In the region of the gate pad portion where the gate link wiring is formed, a first photoresist pattern 112 having a high step difference in the region where the gate link wiring is formed and a low step is formed in the region between the gate link wiring. That is, the first photoresist pattern 112 having an uneven structure is formed in the region of the gate pad portion where the gate link wiring, which is the non-display region, is formed.

상기 제 1 포토 레지스트 패턴(112)의 철부는 하프톤 마스크(200)의 투과부(F)와 대응되고, 상기 제 1 포토 레지스트 패턴(112)의 요부는 하프톤 마스크(200)의 반투과부(H)와 대응된다. 즉, 상기 제 1 포토 레지스트 패턴(112)의 철부는 게이트 링크 배선이 형성되는 영역과 대응되고, 상기 제 1 포토 레지스트 패턴의 요부는 게이트 링크 배선 사이의 영역과 대응된다. The convex portion of the first photoresist pattern 112 corresponds to the transmissive portion F of the halftone mask 200, and the concave portion of the first photoresist pattern 112 is a transflective portion H of the halftone mask 200 ). That is, the convex portion of the first photoresist pattern 112 corresponds to the region where the gate link wiring is formed, and the concave portion of the first photoresist pattern corresponds to the region between the gate link wiring.

또한, 게이트 전극이 형성되는 화소 영역에서는, 상기 게이트 전극과 대응되는 영역에서 단차가 높은 제 2 포토 레지스트 패턴(113)이 형성된다. 상기 제 2 포토 레지스트 패턴(113)의 높이는 상기 제 1 포토 레지스트 패턴(112)의 철부의 높이와 동일하게 형성될 수 있다. 또한, 상기 하프톤 마스크(200)의 차단부(N)와 대향하는 네거티브 포토레지스트는 제거되어 게이트 금속층(121)을 노출시킨다. Further, in the pixel region where the gate electrode is formed, a second photoresist pattern 113 having a high step height is formed in a region corresponding to the gate electrode. The height of the second photoresist pattern 113 may be formed to be the same as the height of the convex portion of the first photoresist pattern 112. In addition, the negative photoresist facing the blocking portion N of the halftone mask 200 is removed to expose the gate metal layer 121.

도면에는 단차가 높은 패턴과 단차가 낮은 패턴이 형성되는 제 1 포토 레지스트 패턴(112)이 게이트 링크 배선이 형성되는 영역에만 형성되어 있지만, 이에 한정되지 않는다. 상기 제 1 포토 레지스트 패턴(112)이 형성되는 영역은, 게이트 전극이 형성되는 영역을 제외하고, 한 번의 에칭 공정만으로 배선을 형성하는 것이 가능한 영역이면 충분하다. 바람직하게는, 상기 제 1 포토 레지스트 패턴(112)이 형성되는 영역은 배선 간의 거리가 좁게 형성되는 것이 필요한 영역이면 충분하다.In the drawing, the first photoresist pattern 112 in which the high step pattern and the low step pattern are formed is formed only in the region where the gate link wiring is formed, but is not limited thereto. The region in which the first photoresist pattern 112 is formed is sufficient as long as it is possible to form the wiring by only one etching process, except for the region where the gate electrode is formed. Preferably, the region in which the first photoresist pattern 112 is formed is sufficient as long as it is necessary to form a narrow distance between wirings.

도 4c를 참조하면, 제 1 포토 레지스트 패턴(112) 및 제 2 포토 레지스트 패턴(113)을 마스크로 하여 1차 에칭 공정을 진행한다. 즉, 게이트 금속층을 식각하여 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)을 형성한다. 상기 1차 에칭 공정은 습식식각(wet etching) 공정으로 이루어질 수 있다. 이때, 식각 공정에서 상기 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)은 측면이 노출됨으로 인해 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)의 끝단보다 안쪽에서 끝단이 형성될 수도 있다. Referring to FIG. 4C, a first etching process is performed using the first photoresist pattern 112 and the second photoresist pattern 113 as masks. That is, the first gate pattern 122 and the second gate pattern 123 are formed by etching the gate metal layer. The primary etching process may be a wet etching process. At this time, in the etching process, the first gate pattern 122 and the second gate pattern 123 are endward from the inside than the ends of the first photoresist pattern 112 and the second photoresist pattern 113 due to the side surfaces being exposed. It may be formed.

이후, 상기 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 마스크로 하여 반도체층(101)의 도핑공정을 진행한다. 상기 제 1 포토 레지스트 패턴(112)과 제 2 포토 레지스트 패턴(113)을 마스크로 하여, 고농도의 불순물 이온을 도핑하여 반도체층(101)의 소스영역(101a) 및 드레인영역(101b)을 형성한다. 상기 반도체층(101)의 소스영역(101a)과 드레인영역(101b) 사이에는 채널영역(101c)이 형성된다. Thereafter, a doping process of the semiconductor layer 101 is performed using the first photoresist pattern 112 and the second photoresist pattern 113 as masks. The source region 101a and the drain region 101b of the semiconductor layer 101 are formed by doping high concentration impurity ions using the first photoresist pattern 112 and the second photoresist pattern 113 as masks. . A channel region 101c is formed between the source region 101a and the drain region 101b of the semiconductor layer 101.

상기 불순물 이온은 인(P) 등을 이용한 n형 불순물 이온 또는 붕소(B) 등을 이용한 p형 불순물 이온으로 형성될 수 있다. 바람직하게는, 상기 불순물 이온은 n형 불순물 이온일 수 있다.The impurity ions may be formed of n-type impurity ions using phosphorus (P) or p-type impurity ions using boron (B). Preferably, the impurity ions may be n-type impurity ions.

도 4d를 참조하면, 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁(ashing)하는 공정을 통해, 게이트 링크 배선이 형성되는 영역에 제 3 포토 레지스트 패턴(114)와 게이트 전극이 형성되는 영역에 제 4 포토 레지스트 패턴(115)을 형성한다. 포토 레지스트 패턴을 애슁하는 공정을 통해, 제 1 포토 레지스트 패턴의 단차가 낮은 영역은 제거된다. 또한, 단차가 높은 영역은 단차가 낮아지도록 형성된다. 상기 제 3 포토 레지스트 패턴의 높이는 상기 제 4 포토레지스트 패턴의 높이와 동일할 수 있다.Referring to FIG. 4D, through the process of ashing the first photoresist pattern and the second photoresist pattern, the third photoresist pattern 114 and the gate electrode are formed in the region where the gate link wiring is formed. In the fourth photoresist pattern 115 is formed. Through the process of ashing the photoresist pattern, a region having a low step difference in the first photoresist pattern is removed. In addition, a region having a high step height is formed so that the step height is low. The height of the third photoresist pattern may be the same as the height of the fourth photoresist pattern.

이로 인해, 게이트 링크 배선 사이의 영역에 형성된 제 1 게이트 패턴(122)이 노출되도록 형성된다. 이때, 상기 제 3 포토 레지스트 패턴(114)은 게이트 링크 배선의 폭과 거의 동일하게 형성된다. 바람직하게는, 추후 2차 에칭 공정에서의 공정 마진을 고려하여 게이트 링크 배선의 폭보다 넓게 형성될 수 있다. Accordingly, the first gate pattern 122 formed in the region between the gate link wirings is formed to be exposed. At this time, the third photoresist pattern 114 is formed to be substantially the same as the width of the gate link wiring. Preferably, it may be formed wider than the width of the gate link wiring in consideration of a process margin in a subsequent secondary etching process.

또한, 상기 제 4 포토 레지스트 패턴(115)은 게이트 전극의 폭과 거의 동일하게 형성된다. 바람직하게는, 추후 2차 에칭 공정에서의 공정 마진을 고려하여 게이트 전극의 폭보다 넓게 형성될 수 있다. In addition, the fourth photoresist pattern 115 is formed to be substantially the same as the width of the gate electrode. Preferably, it may be formed to be wider than the width of the gate electrode in consideration of a process margin in a subsequent secondary etching process.

도 4e를 참조하면, 제 3 포토 레지스트 패턴(114) 및 제 4 포토 레지스트 패턴(115)을 마스크로 하여 2차 에칭 공정을 진행한다. 즉, 제 1 게이트 패턴(122)과 제 2 게이트 패턴(123)을 식각하는 공정을 진행한다. 상기 2차 에칭 공정은 건식식각(dry etching) 공정으로 이루어질 수 있다. Referring to FIG. 4E, a second etching process is performed using the third photoresist pattern 114 and the fourth photoresist pattern 115 as masks. That is, a process of etching the first gate pattern 122 and the second gate pattern 123 is performed. The secondary etching process may be performed by a dry etching process.

상기 2차 에칭 공정을 통해 게이트 링크 배선(110) 및 게이트 전극(130)을 형성한다. 이때, 식각 공정에서 상기 게이트 링크 배선(110)과 게이트 전극(130)의 측면이 노출됨으로 인해, 상기 게이트 링크 배선(110)과 게이트 전극(130)의 끝단은 제 3 포토 레지스트 패턴(114)과 제 4 포토 레지스트 패턴(115)의 끝단보다 안쪽에서 끝단이 형성될 수 있다. The gate link wiring 110 and the gate electrode 130 are formed through the secondary etching process. At this time, since the side surfaces of the gate link wiring 110 and the gate electrode 130 are exposed in an etching process, ends of the gate link wiring 110 and the gate electrode 130 are connected to the third photoresist pattern 114. An end may be formed inside the end of the fourth photoresist pattern 115.

상기 게이트 링크 배선(110)은 1차 에칭 공정에서는 식각되지 않도록 형성되며, 2차 에칭 공정에서만 식각되어 형성된다. 즉, 하프톤 마스크를 적용하여 형성함으로써, 게이트 링크 배선(110)은 게이트 전극(130)과 동일층에서 함께 형성됨에도 불구하고, 한 번의 에칭 공정을 통해 형성된다. The gate link wiring 110 is formed not to be etched in the primary etching process, and is formed by etching only in the secondary etching process. That is, by forming by applying a halftone mask, the gate link wiring 110 is formed through one etching process even though the gate electrode 130 is formed on the same layer.

종래에는 게이트 링크 배선(110)이 1차 에칭 공정과 2차 에칭 공정을 통해 두 번의 에칭 공정을 통해 형성되었다. 이로 인해, 식각되는 정도와 포토 레지스트 패턴이 형성되는 공간을 고려할 때, 실제 완성치보다 크게 설계되었다. 완성 후에는 게이트 링크 배선(110) 사이의 폭(B)이 필요 이상으로 크게 형성되고, 베젤을 얇게 형성할 수 없는 문제점이 있었다.Conventionally, the gate link wiring 110 was formed through two etching processes through a primary etching process and a secondary etching process. For this reason, considering the degree of etching and the space in which the photoresist pattern is formed, it was designed to be larger than the actual completion value. After completion, the width B between the gate link wirings 110 was formed to be larger than necessary, and there was a problem that the bezel could not be made thin.

본 발명에 따른 게이트 링크 배선(110)은 한 번의 에칭 공정으로 식각되어 형성되므로, 게이트 링크 배선(110)의 폭(A)과 게이트 링크 배선(110) 사이의 폭(B)의 비를 1:1 내지 1:1.5로 형성할 수 있다. 예를 들면, 상기 게이트 링크 배선(110)의 폭(A)이 3㎛일 때, 게이트 링크 배선(110) 사이의 폭(B)은 4㎛일 수 있다. Since the gate link wiring 110 according to the present invention is formed by etching in a single etching process, the ratio of the width (A) of the gate link wiring 110 and the width (B) between the gate link wiring 110 is 1: 1 to 1:1.5. For example, when the width A of the gate link wiring 110 is 3 μm, the width B between the gate link wiring 110 may be 4 μm.

이로 인해, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성됨으로써, 베젤도 얇게 형성될 수 있다. 또한, 상기 게이트 링크 배선이 두 번의 에칭 공정을 위해 필요한 공간이 줄어듬으로써 게이트 링크 배선의 길이도 10.54% 줄일 수 있음을 확인하였다. For this reason, the width B between the gate link wirings 110 is formed small, so that the bezel can also be formed thin. In addition, it was confirmed that the length of the gate link wiring can be reduced by 10.54% by reducing the space required for the two etching processes.

또한, 게이트 링크 배선(110) 사이의 폭(B)이 작게 형성하기 위해 별도의 마스크가 필요하지 않으며, 하프톤 마스크로 한 번의 마스크 공정으로 가능하다. 이로 인해, 공정이 단순화되고, 비용이 절감될 수 있다. In addition, a separate mask is not required to form a small width B between the gate link wirings 110, and it is possible to perform a single mask process with a halftone mask. This can simplify the process and reduce costs.

도 4f를 참조하면, 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 스트립(strip)하는 공정을 진행한다. 포토 레지스트 패턴들이 제거되고, 게이트 링크 배선(110)과 게이트 전극(130)이 노출되도록 형성된다. Referring to FIG. 4F, a process of stripping the third photoresist pattern and the fourth photoresist pattern is performed. The photoresist patterns are removed, and the gate link wiring 110 and the gate electrode 130 are exposed.

상기 게이트 전극(130)을 마스크로 하여, 저농도의 불순물 이온을 도핑하여, 상기 반도체층(101)의 채널 영역(101c) 양측면에 LDD층(101d,101e)을 형성한다. 상기 불순물 이온은 반도체층(101)의 소스영역(101a)과 드레인영역(101b)에서 도핑된 불순물 이온과 동일할 수 있으며, 농도의 차이가 있을 수 있다. LDD layers 101d and 101e are formed on both sides of the channel region 101c of the semiconductor layer 101 by doping impurity ions of a low concentration using the gate electrode 130 as a mask. The impurity ions may be the same as the impurity ions doped in the source region 101a and the drain region 101b of the semiconductor layer 101, and there may be a difference in concentration.

제 1 LDD층(101d)은 반도체층(101)의 소스영역(101a)과 채널영역(101c) 사이에서 형성된다. 또한, 제 2 LDD층(101e)은 반도체층(101)의 드레인영역(101b)과 채널영역(101c) 사이에 형성된다. 상기 LDD층(101d,101e)은 반도체층(101)의 소스영역(101a)과 채널영역(101c) 사이와 드레인영역(101b)과 채널영역(101c) 사이 영역에서의 저항으로 인해 접합부위에 걸리는 전기장을 감소시킨다. 이로 인해, 오프 전류를 줄이고 온 전류의 감소를 최소화 할 수 있다. The first LDD layer 101d is formed between the source region 101a and the channel region 101c of the semiconductor layer 101. Further, the second LDD layer 101e is formed between the drain region 101b and the channel region 101c of the semiconductor layer 101. The LDD layer (101d, 101e) is an electric field applied to the junction due to resistance in the region between the source region (101a) and the channel region (101c) of the semiconductor layer 101 and the drain region (101b) and the channel region (101c) Reduces it. Due to this, it is possible to reduce the off current and minimize the reduction of the on current.

도 4g를 참조하면, 게이트 링크 배선(110)과 게이트 전극(130)이 형성된 기판(2) 상에 절연층(103)을 형성한다. 상기 절연층(103) 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 절연층(103)을 식각하여, 반도체층(101)의 소스영역(101a)과 드레인영역(101b)을 각각 노출하는 콘택홀을 형성한다. Referring to FIG. 4G, an insulating layer 103 is formed on the substrate 2 on which the gate link wiring 110 and the gate electrode 130 are formed. On the insulating layer 103, a photoresist pattern is formed by an exposure and development process using a mask formed of a transmission portion and a blocking portion. The insulating layer 103 is etched using the photoresist pattern as a mask to form a contact hole exposing the source region 101a and the drain region 101b of the semiconductor layer 101, respectively.

상기 콘택홀을 포함하는 절연층(103) 상에 소스/드레인 금속층을 형성한다. 상기 소스/드레인 금속층 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 소스/드레인 금속층을 식각하여, 소스 전극(140) 및 드레인 전극(150)을 형성한다. 상기 소스 전극(140)은 반도체층(101)의 소스영역(101a)과 연결되도록 형성되며, 상기 드레인 전극(150)은 반도체층(101)의 드레인영역(101b)과 연결되도록 형성된다.A source/drain metal layer is formed on the insulating layer 103 including the contact hole. On the source/drain metal layer, a photoresist pattern is formed by an exposure and development process using a mask composed of a transmission portion and a blocking portion. The source/drain metal layer is etched using the photoresist pattern as a mask to form a source electrode 140 and a drain electrode 150. The source electrode 140 is formed to be connected to the source region 101a of the semiconductor layer 101, and the drain electrode 150 is formed to be connected to the drain region 101b of the semiconductor layer 101.

이때, 도면에는 도시하지 않았지만, 상기 소스 전극(140)은 데이터 배선으로부터 분기되어 형성되며, 소스 전극(140) 및 드레인 전극(150)과 함께 데이터 배선이 형성된다. 또한, 상기 데이터 배선은 데이터 패드부에서 데이터 배선과 데이터 패드를 연결하는 데이터 링크 배선을 함께 형성할 수 있다. At this time, although not shown in the drawing, the source electrode 140 is formed by branching from the data wiring, and the data wiring is formed together with the source electrode 140 and the drain electrode 150. Further, the data wiring may form a data link wiring connecting the data wiring and the data pad in the data pad unit.

상기 소스 전극(140) 및 드레인 전극(150)이 형성된 기판(2) 상에 보호층(104)을 형성한다. 상기 보호층(104)은 평탄화막의 역할을 할 수 있으며, 상기 보호층(104) 상에 별도의 평탄화막이 형성될 수도 있다. A protective layer 104 is formed on the substrate 2 on which the source electrode 140 and the drain electrode 150 are formed. The protective layer 104 may serve as a planarization layer, and a separate planarization layer may be formed on the protective layer 104.

상기 보호층(104) 상에 투과부와 차단부로 이루어진 마스크를 이용하여 노광 및 현상 공정으로 포토 레지스트 패턴을 형성한다. 상기 포토 레지스트 패턴을 마스크로 하여 상기 보호층(104)을 식각하여, 드레인 전극(150)을 노출하는 콘택홀을 형성한다. A photoresist pattern is formed on the protective layer 104 by an exposure and development process using a mask made of a transmissive part and a blocking part. The protective layer 104 is etched using the photoresist pattern as a mask to form a contact hole exposing the drain electrode 150.

상기 콘택홀을 포함하는 보호층(104) 상에 전극부(170)를 형성한다. 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 액정표시장치에 사용되는 경우, 화소전극일 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 어레이 기판이 유기전계발광 표시장치에 사용되는 경우, 상기 전극부(170)는 유기발광다이오드의 제 1 전극일 수 있다. 다만, 이에 한정되지 않으며, 상기 전극부(170)는 본 발명에 따른 박막 트랜지스터 어레이 기판이 적용되는 표시장치에 따라 변경되어 적용될 수 있다.
An electrode portion 170 is formed on the protective layer 104 including the contact hole. The electrode unit 170 may be a pixel electrode when the thin film transistor array substrate according to the present invention is used in a liquid crystal display device. In addition, when the thin film transistor array substrate according to the present invention is used in an organic light emitting display device, the electrode unit 170 may be a first electrode of an organic light emitting diode. However, the present invention is not limited thereto, and the electrode unit 170 may be changed and applied according to a display device to which a thin film transistor array substrate according to the present invention is applied.

따라서, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은, 하프톤 마스크를 사용하여 게이트 전극과 게이트 링크 배선을 형성함으로써, 별도의 마스크 공정 없이 게이트 링크 배선 사이의 거리를 종래보다 좁게 형성할 수 있다. 또한, 게이트 링크 배선 사이의 거리를 좁게 형성함으로써, 베젤을 얇게 형성할 수 있다.
Therefore, in the thin film transistor array substrate and its manufacturing method according to the present invention, by forming a gate electrode and a gate link wiring using a halftone mask, the distance between the gate link wirings can be formed narrower than before without a separate mask process. have. Further, by forming the distance between the gate link wirings narrow, the bezel can be formed thin.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the scope of the claims.

2: 절연 기판 104: 보호층
6: 게이트 패드부 110: 게이트 링크 배선
8: 데이터 패드부 130: 게이트 전극
101: 반도체층 140: 소스 전극
102: 게이트 절연막 150: 드레인 전극
103: 절연층 170: 전극 패턴2: insulating substrate 104: protective layer
6: Gate pad section 110: Gate link wiring
8: data pad section 130: gate electrode
101: semiconductor layer 140: source electrode
102: gate insulating film 150: drain electrode
103: insulating layer 170: electrode pattern

Claims (15)

삭제delete 삭제delete 삭제delete 표시 영역과 비표시 영역으로 구분되는 기판의 표시 영역에 반도체층을 형성하는 단계;
상기 반도체층이 형성된 기판 전면에 게이트 절연막과 게이트 금속층을 적층하여 형성하는 단계;
비표시 영역에 요철 구조의 제 1 포토 레지스트 패턴을 형성하고, 상기 반도체층 상에 제 2 포토 레지스트 패턴을 형성하는 단계;
상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 마스크로 하여 게이트 금속층을 식각하는 제 1 에칭 공정을 통해 각각 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 단계;
상기 제 2 포토 레지스트 패턴을 마스크로 하여 상기 반도체층에 고농도의 불순물 이온을 도핑하여 반도체층의 소스영역과 드레인영역을 형성하는 단계;
상기 제 1 포토 레지스트 패턴의 철부와 제 2 포토 레지스트 패턴의 일부를 제외하고, 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 애슁하여 각각 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 형성하는 단계; 및
상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 마스크로 하여 제 1 게이트 패턴과 제 2 게이트 패턴을 식각하는 제 2 에칭 공정을 통해 게이트 링크 배선과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Forming a semiconductor layer in a display area of the substrate divided into a display area and a non-display area;
Forming a gate insulating layer and a gate metal layer on the entire surface of the substrate on which the semiconductor layer is formed;
Forming a first photoresist pattern having an uneven structure in a non-display area, and forming a second photoresist pattern on the semiconductor layer;
Forming a first gate pattern and a second gate pattern through a first etching process of etching a gate metal layer using the first photoresist pattern and the second photoresist pattern as a mask;
Forming a source region and a drain region of the semiconductor layer by doping the semiconductor layer with a high concentration of impurity ions using the second photoresist pattern as a mask;
Excluding a portion of the first photoresist pattern and a portion of the second photoresist pattern, ashing the first photoresist pattern and the second photoresist pattern to form a third photoresist pattern and a fourth photoresist pattern, respectively step; And
And forming a gate link wiring and a gate electrode through a second etching process of etching the first gate pattern and the second gate pattern using the third photoresist pattern and the fourth photoresist pattern as masks. Method for manufacturing a thin film transistor array substrate.
제 4 항에 있어서,
상기 게이트 링크 배선의 폭과 게이트 링크 배선 사이의 거리의 비는 1:1 내지 1:1.5로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
The method of manufacturing a thin film transistor array substrate, characterized in that the ratio of the width between the gate link wiring and the distance between the gate link wiring is 1:1 to 1:1.5.
제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴의 철부의 높이는 상기 제 2 포토레지스트 패턴의 높이와 동일한 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
A method of manufacturing a thin film transistor array substrate, wherein the height of the convex portion of the first photoresist pattern is the same as the height of the second photoresist pattern.
제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴의 철부는 게이트 링크 배선이 형성되는 영역과 대응되고,
상기 제 1 포토 레지스트 패턴의 요부는 게이트 링크 배선 사이의 영역과 대응되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
The convex portion of the first photoresist pattern corresponds to the region where the gate link wiring is formed,
A method of manufacturing a thin film transistor array substrate, characterized in that the main portion of the first photoresist pattern corresponds to an area between gate link wirings.
제 4 항에 있어서,
상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 형성하는 단계는, 하프톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
The forming of the first photoresist pattern and the second photoresist pattern may be performed by using a halftone mask to form a thin film transistor array substrate.
제 8 항에 있어서,
상기 제 1 포토 레지스트 패턴의 요부는 상기 하프톤 마스크의 반투과부와 대응되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 8,
The manufacturing method of the thin film transistor array substrate, characterized in that the main portion of the first photoresist pattern corresponds to the semi-transmissive portion of the halftone mask.
제 9 항에 있어서,
상기 하프톤 마스크의 반투과부는 2.4㎛ 이상 3.0㎛ 이하로 설계되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 9,
A method of manufacturing a thin film transistor array substrate, characterized in that the semi-transmissive portion of the halftone mask is designed to be 2.4 μm or more and 3.0 μm or less.
제 4 항에 있어서,
게이트 링크 배선과 게이트 전극을 형성하는 단계 이후에,
상기 제 3 포토 레지스트 패턴과 제 4 포토 레지스트 패턴을 스트립하는 단계; 및
상기 게이트 전극을 마스크로 하여 상기 반도체층에 저농도의 불순물 이온을 도핑하여 LDD층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
After the step of forming the gate link wiring and the gate electrode,
Stripping the third photoresist pattern and the fourth photoresist pattern; And
And forming an LDD layer by doping the semiconductor layer with a low concentration of impurity ions using the gate electrode as a mask.
제 11 항에 있어서,
상기 반도체층의 소스영역 및 드레인영역 사이에 채널영역이 형성되고,
상기 LDD층은 상기 반도체층의 소스영역과 채널영역 사이와 상기 반도체층의 드레인영역과 채널영역 사이에서 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 11,
A channel region is formed between the source region and the drain region of the semiconductor layer,
The LDD layer is formed between a source region and a channel region of the semiconductor layer, and a drain region and a channel region of the semiconductor layer.
제 4 항에 있어서,
상기 게이트 링크 배선 및 게이트 전극을 형성하는 단계 이후에,
상기 게이트 링크 배선 및 게이트 전극 상에 콘택홀을 포함하는 절연층을 형성하는 단계;
상기 콘택홀을 통해 반도체층의 소스영역과 연결되는 소스 전극 및 상기 반도체층의 드레인영역과 연결되는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
After forming the gate link wiring and the gate electrode,
Forming an insulating layer including a contact hole on the gate link wiring and the gate electrode;
And forming a source electrode connected to the source region of the semiconductor layer and a drain electrode connected to the drain region of the semiconductor layer through the contact hole.
제 4 항에 있어서,
상기 제 1 에칭 공정은 습식 식각 공정인 것을 특징으로 하는 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
The method of claim 4,
The first etching process is a method of manufacturing a thin film transistor array substrate, characterized in that the wet etching process.
제 4 항에 있어서,
상기 제 2 에칭 공정은 건식 식각 공정인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.

The method of claim 4,
The second etching process is a method of manufacturing a thin film transistor array substrate, characterized in that the dry etching process.

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